DE68921700T2

DE68921700T2 - Phasenverriegelungsschleife zum Ableiten eines Taktsignals in Datenübertragungsverbindungen mit Gigabit-Übertragungsraten.

Info

Publication number: DE68921700T2
Application number: DE68921700T
Authority: DE
Inventors: Craig Corsetto; Tom Hornak; Rasmus Nordby; Richard C Walker; Chu Yen
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1988-11-18
Filing date: 1989-10-30
Publication date: 1995-07-27
Anticipated expiration: 2009-10-31
Also published as: JP2863763B2; EP0369628B1; EP0369628A2; JPH02192338A; DE68921700D1; EP0369628A3; US4926447A

Description

Hintergrund der Erfindung

Diese Erfindung betrifft Phasenregelschleifenschaltungen zum Herausziehen von Taktsignalen in einer Kommunikationsverbindung mit hoher Datenrate.
Phasenregelschleifen (PLL) werden bei Empfängern für eine Datenkommunikationsverbindung verwendet, um ein Taktsignal aus einem ankommenden Datenstrom herauszuziehen. Das im wesentlichen jitterfreie Taktsignal wird dann zuerst verwendet, um den ankommenden Datenstrom abzutasten und diesen dann zu regenerieren. Dies erzeugt einen regenerierten Datenstrom, der frei von Zeitverlaufsjittern ist, die in die ankommenden Daten durch Bandbreitenbegrenzungen des Übertragungskanals und durch Rauschen eingebracht werden.
Phasenregelschleifen bestehen normalerweise aus einem Phasendetektor zum Vergleichen der Phase des ankommenden Bitstromes mit der Phase eines lokal erzeugten Taktes, einem Tiefpaßfilter zum Glatten des Ausgangssignals des Phasendetektors, und aus einem spannungsgesteuerten Qszillator (VCO) zum Erzeugen des lokalen Taktsignals, der durch die Ausgangsspannung des Tiefpaßfilters frequenzgesteuert ist.
Um die ankommenden Daten mit minimalen Anforderungen bezüglich des Signal/Rausch-Verhältnisses (SNR) zeitlich korrekt neu anzupassen, muß die Abtastung der ankommenden Daten durch das lokale Taktsignal so nahe wie möglich an der Mitte jedes aufeinanderfolgenden Bit-Zeitintervalls (1/Bit-Rate) erfolgen, wo das Signal normalerweise seine maximale Amplitude aufweist.
Wie es in den Fig. 1a bis 1c gezeigt ist, wird ein Datenstrom, wie er in Fig. 1a gezeigt ist, über eine Kommunikationsverbindung übertragen, wobei das einpfangene Signal aufgrund von Rauschen und Bandbreitenbegrenzungen erscheint, wie es in Fig. 1b gezeigt ist. Diese empfangene Signal aus Fig. 1b muß erfaßt und verwendet werden, um einen regenerierten Datenstrom zu schaffen, wie er in Fig. 1c gezeigt ist, der den erwünschten Datenstrom aus Fig. 1a genau darstellt. Wie es in Fig. 1b gezeigt ist, tendieren die empfangenen Impulse dazu, daß ihre Spitzen in der Nähe der Mitte des Bit-Zeitintervalls liegen, in dem sie übertragen werden. Die Phasenregelschleife garantiert, wenn sie verriegelt, eine feste Phasenbeziehung zwischen dem ankommenden Bitstrom und dem lokal erzeugten Takt. Die tatsächliche Position des Abtastzeitpunkts relativ zu dem Bit-Zeitintervall wird jedoch durch die Phase des Taktes relativ zu den ankommenden Daten, wie es durch den Phasendetektor sichergestellt ist, und durch die Phase des Abtastzeitpunkts relativ zu dem Takt, der durch den Betrieb der Abtastschaltung bestimmt ist, bestimmt.
Bei Datenverbindungen mit niedriger Bit-Rate überschreitet die Dauer jedes Bit-Zeitintervalls die parasitären Laufzeitverzögerungen (oder deren Veränderungen) der digitalen Schaltung erheblich. Wenn der Abtastzeitpunkt durch den Entwurf auf die Mitte der Bit-Zeitzelle eingestellt war, wird dieser folglich dort unabhängig von der Temperatur, Versorgungsspannungsänderungen und der Zeit bleiben. Bei Verbindungen mit einer Gigabit-Rate werden die Laufzeitverzögerungen der digitalen Schaltung und ihre Veränderungen jedoch mit der Dauer des Bit-Zeitintervalls sehr vergleichbar sein, dies bedeutet eine Nanosekunde für einen Kanal mit einem Gigabit pro Sekunde. Es ist deshalb von äußerster Wichtigkeit, den Einfluß von solchen Laufzeitverzögerungen auf die Position des Abtastzeitpunktes relativ zu dem Bit-Zeitintervall auszuschließen.
Dies kann am besten durch Ausführen des Phasendetektors und der Abtastschaltung durch zwei eng aufeinander abgestimmte Schaltungen mit identischer Topologie erreicht werden, und hängt von der Nachführung ihrer Laufzeitverzögerungen ab. Beispiele solcher bekannten PLL-Schaltungen zur Verwendung bei Taktwiedergewinnungssystemen für eine Datenverbindung mit hoher Datenrate werden zum Beispiel in Bentland u.a., "Clock Recovery for a 5 Gbit/s Fibre Optic System", Electronics Letters, 24. Juni 1982, Band 18, Nummer 13, Seiten 547-548, und c. Hogge, "A Self-Correcting Clock Recovery Circuit", IEEE Transactions on Electron Devices, Band ED-32, Nummer 12, Dezember 1985, gefunden. Bentland beschreibt eine Schaltung, bei der die übertragenen Daten in aufeinanderfolgende Rahmen gruppiert werden, von denen jeder aus 50 Bits im Kehre-auf-Null-zurück-Format (RZ-Format = Return to Zero-Format) ist. Die Bits werden als Impulse übertragen, wobei das erste Bit jedes Rahmens immer vorhanden ist, nachdem es lediglich zur Markierung des Beginns des Rahmens verwendet wird und keine anderen Informationen trägt. Vor dem Beginn der Datenkommunikation (dies bedeutet vor dem Hochfahren einer Verbindung) wird eine sogenannte Lernsequenz übertragen. Die Lernsequenz besteht lediglich aus diesem Referenzimpuls, wobei alle anderen Bits in dem Rahmen auf Null gesetzt sind (dies bedeutet keine Impulse). Am empfangenden Ende erzeugt eine Phasenregelschleife einen Takt mit der Rabmenrate, dies bedeutet mit 1/50 der Bit-Rate, und dieser Takt ist mit dem ankommenden Referenzimpulsstrom phasenverriegelt. Wenn die Verriegelung aufgetreten ist, wird die Übertragung der Daten gestartet. Das Vorhandensein des Referenzimpulses in jedem Rahmen stellt eine kontinuierliche Verriegelung sicher, aus der sowohl eine Rahmenrate als auch ein Bit-Ratentakt abgeleitet werden kann. Bei der von Hogge beschriebenen Anordnung schließt der Phasendetektor eine Verzögerungsleitung ein, wobei die Position des Abtastpunktes innerhalb eines Bit-Zeitintervalls durch die Verzögerung eingestellt wird. Dies erfordert eine unerwünschte Einstellung der Verzögerungsleistung, und eine erneute Einstellung während des Zeitverlaufs. Überdies erfordert das RZ-Format, daß von Bentland verwendet wird, die doppelte Verbindungsbandbreite für eine gegebene Bit-Rate, verglichen mit dem Kehre-nicht-auf-Null-zurück-Format (NRZ-Format = Non Return to Zero Format).
Die Erfindung ist durch den Anspruch 1 definiert.
In der folgenden Beschreibung wird eine Familie von Phasenregelschleifenschaltungen und Verfahren zum Herausziehen eines Taktsignals aus einem digitalen Datenstrom, wie er zum Beispiel durch einen Empfänger einer Datenkommunikationsleitung empfangen wird, gelehrt. Die Schaltungen dieser Erfindung sind besonders bei Verbindungen mit Gigabitraten vorteilhaft, bei denen die Laufzeitverzögerung der digitalen Schaltung mit der Dauer eines Bit-Zeitintervalls vergleichbar ist, und deshalb eine sorgfältige Anpassung der Taktherausziehung und der Datenabtastschaltungstopologie erforderlich ist. Bei bestimmten Ausführungsbeispielen dieser Erfindung ist ein Frequenzdetektor eingeschlossen, der die Erfindung zur Verwendung in Situationen geeignet macht, in denen eine große gebrochene Differenz zwischen der ankommenden Datenrate und der freilaufenden Frequenz des Empfänger-VCO vorhanden ist. Dies ist der Fall, wenn sowohl die ankommende Datenrate als auch die Frequenz des Empfänger-VCO nicht durch ein Präzisionselement, wie zum Beispiel einen Kristall oder ein akustisches Oberflächenwellengerät, gesteuert ist. Kurze Beschreibung der Zeichnunaen
Fig. 1a ist eine Darstellung eines Datenstroms, bevor er über eine Kommunikationsverbindung gesendet wird;
Fig. 1b ist ein Diagramm, das ein empfangenes Signal darstellt, das dem erwünschten Signal aus Fig. 1a entspricht;
Fig. 1c ist ein Diagramm, das ein Signal darstellt, das auf der Empfangsseite einer Kommunikationsverbindung aus dem empfangenen Signal aus Fig. 1b regerneriert wurde;
Fig. 2a stellt einen seriellen Bitstrom dar, der in Übereinstimmung mit den Lehren dieser Erfindung einschließlich eines Hauptübergangs übertragen wurde;
Fig. 2b und 2c stellen entgegengesetzte Phasentaktsignale dar, wie sie bei bestimmten Ausführungsbeispielen dieser Erfindung verwendet werden;
Fig. 2d stellt ein Taktsignal mit einer Frequenz dar, die gleich der Rahmenrate (FPAME-RATE) ist;
Fig. 2e ist ein Diagramm, das eine Lernsequenz darstellt, die in Übereinstimmung mit den Lehren dieser Erfindung gesendet wird;
Fig. 3a bis 3f sind Zeitverlaufsdiagramme, die die Strukturen der Fig. 20a und 20b betreffen;
Fig. 4 ist ein Blockdiagramm, das ein alternatives Ausführungsbeispiel der Struktur aus Fig. 20b darstellt;
Fig. 5 stellt den Betrieb des VCO 305 in Fig. 20a, 20b und 4 in Ubereinstimmung mit einem Ausführungsbeispiel dieser Erfindung dar, wobei eine VCO-Mittenfrequenz gleich der Bit-Rate ist;
Fig. 6 stellt den Betrieb des VCO 305 in Fig. 20a, 20b und 4 in Übereinstimmung mit einem Ausführungsbeispiel dieser Erfindung dar, der eine VCO-Mittenfrequenz aufweist, die sich von der Bit-Rate unterscheidet;
Fig. 7 ist ein Blockdiagramm eines Ausführungsbeispiels eines Phasenteilers und einer Tastzyklussteuerungsschaltung, die als Ersatz für den Phasenteiler 307 in den Fig. 20a, 20b und 4 geeignet ist;
Fig. 8 ist ein scheinatisches Diagramm eines Ausftihrungsbeispiels eines Phasenteilers, der zur Verwendung als Phasenteiler 702 in Fig. 7 geeignet ist;
Fig. 9 ist ein Blockdiagramm eines Ausführungsbeispiels dieser Erfindung, das ein Tiefpaßfilter verwendet, um das Steuerungssignal zu filtern, das an den VCO angelegt ist, und das einen Phasenmodulator in dem Taktsignalweg verwendet;
Fig. 10 ist ein Diagrainin, das das Ausgangssignal des Selektors 304 in Fig. 9 vor dem Erreichen einer Phasenverriegelung darstellt;
Fig. 11 ist ein Diagramm, das die Änderung der Phase des Phasendetektortaktsignals bezüglich des Hauptübergangs in dem Ausführungsbeispiel aus Fig. 9 nach dem Erreichen der Phasenverriegelung darstellt;
Fig. 12 ist eine schematische Darstellung eines Ausführungsbeispiels des Phasenmodulators 902 aus Fig. 9;
Fig. 13 ist ein schematisches Diagramm eines weiteren Ausführungsbeispiels des Phasenmodulators 902 aus Fig. 9;
Fig. 14 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels dieser Erfindung, das einen Phasenmodulator in dem Weg des Taktsignals, das an den Phasendetektor 302 angelegt ist, verwendet;
Fig. 15 ist ein Ausführungsbeispiel eines Phasenmodulators, der zur Verwendung mit dieser Erfindung geeignet ist;
Fig. 16 ist ein schematisches Diagramm einer Phasenvorschubschaltung, die zur Verwendung in Verbindung mit bestimmten Phasen des Phasenmodulators geeignet ist;
Fig. 17 ist ein schematisches Diagramm eines Ausführungsbeispiels eines Phasenmodulators, der zur Verwendung mit dem Ausführungsbeispiel in Fig. 19 geeignet ist;
Fig. 18 ist ein Blockdiagramm eines Ausführungsbeispiels dieser Erfindung, das einen ersten Phasenmodulator zur Steuerung des an den Phasendetektor angelegten Taktsignals und einen zweiten Phasenmodulator zur Steuerung des an den Abtaster angelegten Taktsignals verwendet;
Fig. 19 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels dieser Erfindung, das einen Phasenmodulator verwendet, der das Taktsignal, das an den Phasendetektor angelegt ist, im Mittel um 180 Grad phasenverschiebt;
Fig. 20a und 20b sind Blockdiagramme, die zwei Strukturen eines Ausführungsbeispiels dieser Erfindung darstellen;
Fig. 21 ist ein Diagramm, das die Struktur darstellt, die sicherstellt, daß die ordnungsgemäße Phasendifferenz von 180 Grad zwischen dem Abtastertakt und dem Phasendetektortakt beibehalten wird;
Fig. 22 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus Fig. 21 darstellen;
Fig. 23, 24 und 25 stellen Ausführungsbeispiele dar, bei denen das Signal auf der Ausgangsanschlußleitung 217 des analogen Integrators 218 aus Fig. 21 in Verbindung mit den Schaltungen aus Fig. 14, 18 bzw. 19 verwendet wird;
Fig. 26 ist ein Blockdiagramm einer Schaltung, die als ein VCO mit schneller Frequenzschaltung wirksam sein kann, obwohl ein VCO mit langsamer Frequenzumschaltung verwendet wird;
Fig. 27 ist ein Diagramm, das eine Struktur dieser Erfindung darstellt, die die Struktur aus Fig. 26 verwendet;
Fig. 28 ist ein Diagramm, das ein Ausführungsbeispiel dieser Erfindung darstellt, bei dem die Quelle des Phasenmodulationssignals durch einen Spannungsintegrierer ersetzt ist;
Fig. 29a und 29b sind Diagramme, die Ausführungsbeispiele der Erfindung ähnlich zu demjenigen in Fig. 9 zeigen, aber mit der Hinzufügung eines Frequenzdetektors;
Fig. 30 ist ein 2:1 Frequenzteiler, der ein Teil des 20:1 Frequenzteilers 306 in Fig. 29 ist;
Fig. 31 sind Zeitverlaufsdiagramme, die den Betrieb der Struktur aus Fig. 30 darstellen;
Fig. 32 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus den Fig. 29 und 36 darstellen, wenn die VCO-Frequenz niediger ist als die Bit-Rate;
Fig. 33 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus den Fig. 29 und 36 darstellen, wenn die VCO-Frequenz größer ist als die Bit-Rate;
Fig. 34 ist ein Satz von Zeitverlaufsdiagrammen die den Betrieb der Struktur aus den Fig. 29 und 36 darstellt, wenn die VCO-Frequenz gleich der Bit-Rate ist, und wenn die VCO-Phase nachläuft;
Fig. 35 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Fig. 29 und 36 darstellen, wenn die VCO-Frequenz gleich der Bit-Rate ist, und die VCO-Phase voraus läuft;
Fig. 36 ist ein alternatives Ausführungsbeispiel dieser Erfindung, das einen Frequenzdetektor einschließt; und
Fig. 37 stellt ein Nacheil-Voreil-Filter dar, das als Tiefpaßfilter 3601 in Fig. 36 geeignet ist.

Detaillierte Beschreibung

Gemäß unserer Erfindung besteht ein Rahmen zum Beispiel aus 20 Bit-Zeitintervallen, der Daten im NRZ-Format trägt. Die Daten werden nacheinanderfolgend mit einer FRAME-RATE von zum Beispiel 100 MHz übertragen. Die Datenbits werden nacheinanderfolgend mit einer BIT-RATE übertragen, die gleich der Anzahl der Bit-Zeitintervalle pro Rahmen mal FRAME-RATE ist. Bei dem Ausführungsbeispiel, bei dem jeder Rahmen 20 Bit-Zeitintervalle einschließt, und die FRAME-RATE gleich 100 MHz ist, ist die BIT-RATE gleich 2000 MHz. Der Beginn des Rahmens wird durch einen Referenzübergang mit einer ausgewählten Polarität (im Folgenden als ein "Hauptübergang" bezeichnet) markiert, und nicht durch einen Impuls wie bei Bentland. Der Hauptübergang, der in Fig. 2a gezeigt ist, ist positiv und trennt ein Bit-Zeitintervall, das immer eine logische Null (A in Fig. 2a) trägt, von einem Bit-Zeitintervall, das immer eine logische Eins (B in Fig. 2a) trägt. Die Daten werden in allen Bit-Zeitintervallen übertragen, die zwischen den Bit-Zeitintervallpaaren liegen, die die Hauptübergänge bilden.
Bevor eine Datenkommunikation beginnt (das bedeutet beim Hochfahren der Verbindung) wird eine Lernsequenz gesendet. Die Lernsequenz besteht zum Beispiel aus 10 Bit-Zeitintervallen mit logischen Nullen, die von 10 Bit-Zeitintervallen mit logischen Einsen gefolgt ist, was zu einem einzelnen positiven Übergang (dem Hauptübergang am Beginn des Rahmens) und einem einzelnen negativen Übergang für jeden Rahmen führt (siehe Fig. 2e). Beim Empfangsende erzeugt eine Phasenregelschleife ein Taktsignal mit der Rahmenfrequenz und verriegelt es mit dem Hauptübergang in der Lernsequenz.
Nachdem die Verriegelung erreicht ist, beginnt die Datenübertragung, wodurch mehrere Übergänge pro Rahmen erzeugt werden. Das kontinuierliche Vorhandensein des Hauptübergangs mit der Rahmenrate stellt jedoch eine kontinuierliche Verriegelung der Schleife sicher.

Erstes Ausführungsbeispiel

Ein erstes Ausführungsbeispiel der Erfindung ist in dem Blockdiagramm in Fig. 20a gezeigt. Wie es in Fig. 20a gezeigt ist, empfängt eine Datenwiedergewinnungsschaltung 300 Eingangsdaten auf einer Eingangsanschlußleitung 301, die aufgrund des Rauschens und von Bandbreitenbegrenzungen Anomalien einschließen. Diese Eingangsdaten werden an die D-Eingangsanschlußleitung eines Phasendetektors 302 und einer Abtastschaltung 303 angelegt, die jeweils aus einem D-Flip-Flop bestehen. Ein spannungsgesteuerter Oszillator (VCO) 305 erzeugt ein Taktsignal, das ein im wesentlichen symmetrischer Signalverlauf (50% Tastzyklus) mit einer Frequenz gleich der BIT-RATE ist. Dieses VCO-Taktsignal wird an einen Phasenteiler 307 angelegt, der den VCO-Takt mit einer Polarität (Fig. 2b) an die Takteingangsanschlußleitung des 20:1 Frequenzteilers 306, und mit der entgegengesetzten Polarität (Fig. 2c) an die Takteingangsanschlußleitung des Abtasters 303 anlegt. Beide Taktsignalverläufe sind in Fig. 2b und 2c unter der Annahme dargestellt, daß sowohl der Freguenzteiler 306 als auch das Flip-Flop des Abtasters 303 durch die positive Flanke ausgelöst werden und eine Einstellzeit von Null aufweisen. Das 20:1 Teilverhältnis des Frequenzteilers 306 entspricht einem Rahmen, der aus 20 Bit-Zeitintervallen besteht. Das Ausgangssignal des Teilers 306 ist ein Signal, das eine Frequenz gleich der FRAME-RATE aufweist. Das Ausgangssignal des Teilers 306 (Fig. 2d) taktet den Phasendetektor 302. Das Takten des Phasendetektors 302 mit der FRAME-RATE bewirkt, daß er auf jedes 20. Bit-Zeitintervall antwortet, und diese Antwort für die Dauer von 20 Bit-Zeitintervallen, dies bedeutet für die Dauer eines Rahmens, hält. Damit das Ausführungsbeispiel in Fig. 20a ordnungsgemäß arbeitet (das heißt, daß es das Abtasten der Daten in der Mitte des Bit-Zeitintervalls sicherstellt), muß der 20:1 Frequenzteiler 306 eine Laufzeitverzögerung seines Takteingangssignals bezüglich seines Ausgangs aufweisen, die verglichen mit dem Bit-Zeitintervall vernachlässigbar klein ist oder genau gleich einem ganzzahligen Mehrfachen des Bit-Zeitintervalls ist. Ansonsten muß die Laufzeitverzögerung des Freguenzteilers 306 durch ein Element ausgeglichen werden, das die Laufzeitverzögerung anpaßt und nachführt, daß in die Taktleitung des Abtasters 303 eingefügt ist. Bei Verbindungen mit einer Gigabit-Rate ist dies schwierig zu erreichen, und deshalb ist ein leichter auszuführendes Ausführungsbeispiel in Fig. 20b gezeigt.
In Fig. 20b empfängt der Takteingang des Phasendetektors 302 das VCO-Taktsignal (Fig. 2b) direkt, anstelle seines ganzzahligen Bruchteils, der durch den Frequenzdetektor 306 zugeführt wird. In Fig. 20b taktet das Ausgangssignal des Teilers 306 den Selektor 304, der zum Beispiel durch ein D-Flip-Flop gebildet ist, dessen D-Eingangsanschlußleitung mit der Q-Ausgangsanschlußleitung des Phasendetektors 302 verbunden ist. Der Selektor 304 dient dazu, die Antwort auf der Q-Ausgangsanschlußleitung des Phasendetektors 302 (der mit BIT-RATE getaktet ist) nur bei jedem 20. Bit-Zeitintervall aufzunehmen, und diese Antwort für 20 Bit-Zeitintervalle zu halten, dies bedeutet für die Dauer eines Rahmens. Diese Anordnung macht im Gegensatz zum direkten Takten des Phasendetektors 302 mit dem Ausgangssignal des Frequenzteilers 306 und dem Weglassen des Selektors 304, die Zeitbeziehung zwischen dem Takten des Phasendetektors 302 und des Abtasters 304 von der Laufzeitverzögerung des Freguenzteilers 306 unabhängig. Wenn jedoch sogar in der in Fig. 20b gezeigten Anordnung die Laufzeitverzögerung des Teilers 306 länger als ein Bit-Zeitintervall wäre, könnte diese Laufzeitverzögerung bewirken, daß das ausgewählte Bit um ein Bit-Zeitintervall in der Phase springt, und die falschen Informationen würden ausgewählt. Wenn dies nach dem Erreichen der Verriegelung passiert, würde die Verriegelung verloren werden.
Diese Situation kann anhand der Zeitverlaufsdiagramme in Fig. 3a bis 3f beschrieben werden. Fig. 3a stellt einen Rahmen dar, der einen Hauptübergang und eine Mehrzahl von Datenbits aufweist, wie in Fig. 2a. Fig. 3b stellt das Takt signal des Phasendetektor-Flip-Flops 302 dar, wobei das Phasendetektor-Flip-Flop 302 durch eine positive Flanke des Taktsignals ausgelöst wird. Wie es in Fig. 3a und 3b gezeigt ist, ist das Taktsignal zu früh, d. h., daß es alle Datenbits und den Hauptübergang unmittelbar vor den Übergängen taktet. Als ein Ergebnis des etwas zu frühen Taktes ist das Ausgangssignal des Phasendetektor-Flip-Flops 302, wie es in Fig. 3c gezeigt ist, während der Taktperiode, die dem Hauptübergang folgt, niedrig, wie es am Punkt C in Fig. 3c gezeigt ist. Dieser niedrige Pegel trägt die Information, daß das Taktsignal zu früh ist, und diese Information muß durch den Rest der Schaltung über den gesamten Rahmen gehalten werden, um den VCO ordnungsgemäß zu steuern, wie es später detaillierter beschrieben wird. Wenn das Taktsignal umgekehrt zu spät ist, d. h., daß der Taktsignalübergang unmittelbar nach dem Hauptübergang ankommt, ist das Ausgangssignal des Phasendetektors 312 während der Taktperiode, die dem Hauptübergang folgt, hoch. Fig. 3c zeigt das Taktsignal, das an den Abtaster 303 angelegt ist, das eine invertierte Form des Taktes ist, der an den Phasendetektor 302 und an den Teiler 306 angelegt ist. Fig. 3e stellt das Ausgangssignal des Teilers 306 dar, der einen positiven Übergang nach jedem 20. Übergang seines Taktes schafft. Dieser positive Übergang wird durch die Verzögerungszeit des 20:1 Teilers verzögert, wie es in Fig. 3d gezeigt ist. Das Ausgangssignal des Teilers 306 erscheint als das Taktsignal, das an den Selektor 304 angelegt ist, der in diesem Ausführungsbeispiel mit dem positiven Übergang des Ausgangssignals des Teilers 306 getaktet ist. Der Selektor 304 wählt, wenn er getaktet ist, das Ausgangssignal des Phasendetektors 302 zu dem Zeitpunkt aus, der in Fig. 3c mit E markiert ist. Der Selektor 304 hält diesen Pegel dann für die folgenden 20 Taktzyklen. Wenn die Laufzeitverzögerung des Teilers 306 größer wäre als ein Taktzyklus, würde sich der Zeitpunkt E in Fig. 3c nach rechts bewegen, und würde nach dem Übergang, der dem Hauptübergang folgt, auftreten, wodurch bewirkt wird, daß der Selektor 304 eine falsche Information auswählt.
Um dieses Problem zu lösen, kann der Frequenzteiler 306 durch zwei Teiler, zum Beispiel als 4:1 Teiler 306-1 und 5:1 Teiler 306-2, die kaskadisch verschaltet sind, wie es in dem Ausführungsbeispiel aus Fig. 4 gezeigt ist, aufgebaut sein. Bei diesem Ausführungsbeispiel ist der Selektor 304 in Fig. 20b durch zwei Selektor 304-1 und 304-2 ersetzt, die ebenfalls D-Flip-Flops umfassen können. Der Selektor 304-1 wird durch den 4:1 Teiler 306-1 getaktet und wählt jedes vierte Q-Ausgangssignal des Phasendetektors 302 aus und hält das ausgewählte Signal über vier Bit-Zeitintervalle. Die Laufzeitverzögerung des 4:1 Teilers kann viel kleiner gemacht werden als die Laufzeitverzögerung eines 20:1 Teilers, und deshalb ist es viel einfacher sicherzustellen, daß der Selektor 304 den korrekten Pegel auswählt, d. h., daß der Punkt E in Fig. 3c vor dem Übergang auftritt, der dem Hauptübergang folgt. Der Selektor 304-2 wird durch den 5:1 Teiler 306-2 getaktet und wählt jedes fünfte Ausgangssignal des Selektors 304-1 aus (dies entspricht jedem 20. Ausgangssignal des Phasendetektors 302) und hält dieses ausgewählte Signal über 20 Bit-Zeitintervalle. Da der Selektor 304-1 sein Ausgangssignal über 4 Bit-Zeitintervalle hält, kann sich die Laufzeitverzögerung des 5:1 Teilers 306-2 nun fast über 4 Bit-Zeitintervalle erstrecken, ohne daß eine Gefahr eines Auswahlfehlers besteht.
Die Rahmen, wie sie in Fig. 2a gezeigt sind, werden auf der Anschlußleitung 301 (Fig. 20a und 20b) empfangen und an die D Eingangsanschlußleitung des Phasendetektors 302 und des Abtasters 303 angelegt. Wie es oben beschrieben wurde, besteht jeder Rahmen aus einem Hauptübergang, der den Beginn des Rahmens signalisiert, und aus einer Reihe von Datenbits innerhalb des Rahmens. Die folgende Erklärung betrifft gleichermaßen die Fig. 20a sowie die Fig. 20b und die Fig. 4. Der Einfachheit halber wird lediglich auf die Fig. 20b Bezug genommen. Es sei angenommen, daß der Selektor 304 die Antwort des Phasendetektors 302 bei einer Taktflanke auswählt, die in einigen aufeinanderfolgenden Rahmen unmittelbar vor dem Hauptübergang auftritt, dies bedeutet innerhalb der Fläche A in Fig. 2a. Als ein Ergebnis ist das Ausgangssignal des Selektors 304 eine logische Null für die Dauer dieser aufeinanderfolgenden Rahmen. Wenn die ausgewählte Taktflanke andererseits nach dem Hauptübergang auftritt, dies bedeutet innerhalb des Bereichs B in Fig. 2a, ist das Ausgangssignal des Selektors 304 eine logische Eins für die Dauer dieser Rahmen.
Bei dem Ausführungsbeispiel in Fig. 20b steuert das Ausgangssignal des Selektors 304 die VC0-Frequenz direkt, ohne die Verwendung eines Tiefpaßfilters. Wenn die ausgewählte Taktflanke in der im Bereich A in Fig. 2a auftritt (und folglich das VCO-Steuerungseingangssignal des Selektors eine logische Null ist), erzeugt der VCO 305 eine Frequenz
(fc - Δf/2)
die etwas niedriger ist als die niedrigste, erwartete BIT-RATE des empfangenen Signals auf der Anschlußleitung 301. Mit anderen Worten liegt die BIT-RATE, nachdem die BIT-RATE des ankommenden Signals durch eine Frequenz eines Oszillators in dem Sender bestimmt wird, die eine Frequenz von zum Beispiel 2 GHz + 1% aufweist, irgendwo zwischen der niedrigsten, erwarteten BIT-RATE 2GHz - 1% und der höchsten, erwarteten BIT-RATE 2 GHz + 1%. Wenn das Ausgangssignal des Selektors 304 niedrig ist, erzeugt der VCO 305 eine Frequenz
(fc - Δf/2),
die etwas niedriger als 2 GHz - 1% ist. Folglich wird mit dem niedrigen Ausgang des Selektors 304 die Frequenz des Ausgangssignals des Teilers 306 immer niedriger sein als die FRAME-RATE-Frequenz der empfangenen Daten, was bewirkt, daß sich die Taktflanke von dem Bereich A in Richtung des Bereichs B bewegt. Wenn die ausgewählte Taktflanke nach einigen wenigen Rahmenzyklen den Bereich B erreicht, ändert sich das Ausgangssignal des Selektors 304 auf eine logisch Eins, was bewirkt, daß der VCO 305 seine Frequenz um Δf erhöht und eine Frequenz
(fc + Δf/2)
erzeugt, die etwas höher ist als die höchste, erwartete ankommende BIT-RATE des empfangenen Signals auf der Anschlußleitung 301. Dies bewirkt, daß sich die ausgewählte Takt flanke von dem Bereich B in Richtung des Bereichs A zurückbewegt. Wenn die Schleife verriegelt ist, wechselt das Ausgangssignal des VCO 305 konstant zwischen zwei Frequenzen hin und her, der einen,
(fc - Δf/2)
die der Steuerungsspannung des Selektors 304, die eine logische Null ist, entspricht, und der anderen,
(fc + Δf/2),
die der Steuerungsspannung des Selektors 304, die eine logische Eins ist, entspricht. Die Phase der ausgewählten Taktflanke E in Fig. 2b ist folglich mit dem Hauptübergang verriegelt. Durch die ausgewählte Flanke, die mit dem Hauptübergang ausgerichtet ist, werden alle anderen Bit-Raten-Taktflanken in Fig. 2b, die den Phasendetektor 302 takten, an denselben Bit-Zeitintervallgrenzen auftreten. Aufgrund des 50%-Tastzyklusses des Taktes treten die positiven Flanken Y in Fig. 2c im invertierten Takt, der den Abtaster 303 auslöst, in der Mitte der Bit-Zeitintervalle auf, wo das empfangene Signal seine maximale Amplitude aufweist.
Es folgt ein numerisches Beispiel dieses ersten Ausführungsbeispiels:

Annahmen:

Nominale BIT-RATE der empfangenen Daten: 2000 MHz
Nominale FRAME-RATE: 100 MHz (20 Bit-Zeitintervalle pro Rahmen)
Toleranz der BIT-RATE der empfangenen Daten: ± 300 kHz
Toleranz der VCO-Mittenfrequenz fc: ± 300 kHz
VCO-Frequenzschritt Δf: 2 MHz
Zeitkonstante der VCO-Steuerung « Rahmenzyklus, dies bedeutet « 10 ns
Empfangene Daten sind jitterfrei
Die Flip-Flops haben eine Einstellzeit von Null
Als erstes sei angenommen, daß sowohl die empfangenen Daten BIT-RATE als auch die VCO-Mittenfrequenz fc genau 2000 MHz beträgt, wie es in Fig. 5 gezeigt ist. Mit der BIT-RATE gleich 2000 MHz und dein VCO, der um ± Δf/2 = + 1 MHz differiert, wird der VCO 2001 oder 1999 Zyklen für alle 2000 Bit-Intervalle der ankommenden Daten erzeugen. Die Phase zwischen dem Taktsignal, das durch den VCO erzeugt wird, und den Daten, wird sich um ± 360 Grad ändern- dies bedeutet alle 2000 Bit-Zeitintervalle um ± 1 Bit-Zeitintervall (dies bedeutet um ± 1/2000 MHz = ± 500 ps). Die Dauer von 2000 Bit-Zeitintervallen bei einer BIT-RATE von 2000 MHz beträgt. 1 µs. Folglich beträgt die Phasenänderung zwischen den Daten und dem Takt in absoluter Zeit + 500 ps pro 1 µs.
Das Zeitintervall zwischen zwei aufeinanderfolgenden Hauptübergängen ist 1/100 MHz oder 10 ns. Zwischen zwei aufeinanderfolgenden Hauptübergängen wird sich die Phase um (+ 500 ps/µs) x 10 ns = ± 5 ps ändern. Unter den obigen, idealisierten Bedingungen wechselt das VCO-Steuerungseingangssignal des Abtasters 304 (Fig. 20b) von Rahmen zu Rahmen zwischen einer logischen Null und einer logischen Eins, die VCO-Frequenz wechselt von Rahmen zu Rahmen zwischen
(fc - Δf/2) = 1999 MHz
und
(fc + Δf/2) = 2001 MHz.
Die ausgewählte Taktflanke wird sich innerhalb eines 5 ps-Zeitintervalls relativ zu dem Hauptübergang nach vorne und nach hinten bewegen, dies bedeutet, von 2,5 ps hinter dem Hauptübergang auf 2,5 ps vor dem Hauptübergang, und umgekehrt. Diese Veränderung erscheint ebenfalls im Taktsignal, das an den Abtaster 303 angelegt ist, und wird in eine Phasenfehleramplitude zwischen dem abgetasteten Punkt und der Mitte des Bit-Zeitintervalls von (± 2,5 ps/500 ps) x 360 = ± 1,8 Grad übersetzt. Dieser Phasenfehler ist vernachlässigbar.
Wenn angenommen wird, daß die ankommende Daten-Bit-Rate auf ihrem höchsten, möglichen Wert ist, dies bedeutet auf 2000,3 MHz, und daß die VCO-Mittenfrequenz fc auf ihrem niedrigst möglichen Wert ist, dies bedeutet auf fc = 1999,7 MHz, beträgt die Differenz zwischen BIT-RATE und CLOCK-RATE:
2000,3 MHz - (1999,7 NHz + 1 MHz) = - 0,4 MHz, und
2000,3 MHz - (1999,7 MHz - 1 MHz) = 1,6 MHz,
wie es in Fig. 6 dargestellt ist.
Die Änderungsrate der Phase des Taktes gegenüber den Daten wird bei einem Zyklus mit 0,4 MHz ein Zyklus mit 2000,3 MHz sein, bzw. bei einem Zyklus mit 1,6 MHz ein Zyklus bei 2000,3 MHz sein. Diese Raten entsprechen einer Veränderung des Zeitverlaufs der Taktflanke gegenüber dem Hauptübergang von 2 ps bzw. 8 ps pro Rahmenzyklus. Folglich wird die VCO-Frequenz während eines Rahmenzyklusses im Mittel um 1,6 MHz unter der BIT-PATE des empfangenen Signals sein, und während 4 Rahmenzyklen 0,4 MHz oberhalb der BIT-PATE des empfangenen Signals sein. Im Mittel wird sich die Taktflanke bezüglich des Hauptübergangs einmal um 8 ps in eine Richtung und viermal um 2 ps in die entgegengesetzte Richtung bewegen. Diese ± 4 ps Fehleramplitude erscheint ebenfalls im Taktsignal, das an den Abtaster 303 angelegt ist, und wird in eine unbedeutende Phasenfehleramplitude zwischen dem abgetasteten Punkt und der Mitte des Bit-Intervalls von (± 4 ps/500 ps) x 360 = + 2,9 Grad übersetzt.
Wenn der Phasendetektor 302 (Fig. 20b) nun eine Einstellzeit aufweist, die nicht Null ist, wird die Position der ausgewählten Taktflanke gegenüber dem Hauptübergang um diese Einstellzeit verschoben, und wird sich von derjenigen, die in Fig. 2 gezeigt ist, unterscheiden. Wenn der Abtaster 303 jedoch dieselbe Einstellzeit wie der Phasendetektor 302 aufweist, ist der Abtastpunkt immer noch der Mitte des Bit-Zeitintervalls, nachdem sich die zwei Einstellzeiten aufheben.
Die Hysterese des Phasendetektors 302 erhöht die Phasenfehleramplitude zwischen der ausgewählten Taktflanke und dem Hauptübergang. Der Abtaster 303, der auf dem Phasendetektor 302 angepaßt ist, wird wahrscheinlich dieselbe Hysterese aufweisen, es existiert jedoch keine Auslöschung. Die Hysterese des Abtasters 303 erhöht die Phasenfehleramplitude sogar noch weiter. Glücklicherweise liegen die Hysteresen von Hochgeschwindigkeits-Flip-Flops typischerweise im Pikosekundenbereich.
Für den oben beschriebenen Mechanismus der Beibehaltung der Verriegelung wurde angenommen, daß die ausgewählte Taktflanke in der Nähe des Hauptübergangs und nicht in der Nähe eines Daten-Bit-Übergangs auftritt. Dies ist am Beginn der Kommunikation selbstverständlich nicht garantiert, wenn die korrekte Verriegelung noch nicht erreicht wurde. Die Lernsequenz (die gesendet wird, bevor die Datenübertragung beginnen kann) enthält deshalb lediglich den Hauptübergang und einen einzelnen Übergang mit entgegengesetzter Polarität zu dem Hauptübergang in der Nähe der Mitte des Rahmens, wie es in Fig. 2e gezeigt ist. Dies garantiert die korrekte Verriegelung unabhängig von der anfänglichen Phase der ausgewählten Taktflanke bezüglich des Hauptübergangs.
Die schlechteste Verriegelungserreichungszeit tritt auf, wenn die ankommende Daten-BIT-PATE und die VCO-Mittenfrequenz fc an ihren jeweils entgegengesetzten Toleranzextrema sind. Bei dem vorliegenden Beispiel entspricht dies einer ankommenden Daten-BIT-PATE von 2000,3 MHz und einer VCQ-Mitten-Frequenz von fc = 1999,7 MHz, oder umgekehrt. Die entsprechenden Raten der Phasenänderung zwischen dem Hauptübergang, wie sie oben beschrieben wurden, und der ausgewählten Taktflanke betragen pro Zyklus 2 ps und - 8 ps, wie es oben beschrieben wurde. Im schlimmsten Fall tritt nach dem Hochfahren der Verbindung die ausgewählte Taktflanke in der Nähe des "falschen" Übergangs in der Lernsequenz auf (das heißt einen halben Rahmenzyklus von dem Hauptübergang entfernt) und in der "falschen" Hälfte des Rahmens, in der die Rate der Phasenänderung kleiner als die zwei Raten ist. Bei dem vorliegenden Beispiel inuß die ausgewählte Taktflanke einen halben Rahmenzyklus übergueren, dies bedeutet, sich mit 5 ns bei einer Rate von 2 ps pro Rahmen bewegen. Die Verriegelungserreichungszeit würde 5 ns/(2 ps pro Rahmen) = 2500 Rahmen oder näherungsweise 2500 Rahmen x (10 ns pro Rahmen) = 25 µs betragen.
Wenn der Tastzyklus des Taktes, der an den Phasendetektor 302 und den Abtaster 303 angelegt ist, von 50% abweicht, ordnet diese Abweichung den Abtastpunkt von der Mitte des Bit-Zeitintervalls proportional falsch an. Ein Ausfüh.rungsbeispiel der Erfindung löst dieses Problem durch Einschliessen einer Tastzyklussteuerungsschaltung 700 in Fig. 7, anstelle des Phasenteilers 307 in Fig. 20b. Wie es in Fig. 7 gezeigt ist, schließt die Taktzyklussteuerungsschaltung 700 Tiefpaßfilter 703-1, 703-2 und einen Gleichstrom-Differenzialverstärker 704 ein. Die Tiefpaßfilter 703-1, 703-2 sind jeweils mit einer der zwei komplementären Ausgangsanschlußleitungen des Phasenteilers 702 verbunden und erzeugen die Gleichstromkomponenten des Taktsignals, das an den Phasendetektor 302 bzw. an den Abtaster 303 (Fig. 20b) angelegt wird. Die zwei Gleichstromkomponenten werden durch den Gleichstrom-Differenzialverstärker 704 subtrahiert, um ein Referenzsignal zu schaffen, das an die Referenzeingangsanschlußleitung des Phasenteilers 302 angelegt wird. Diese Spannung auf der Referenzeingangsanschlußleitung des Phasenteilers 702 steuert die Eingangsschwelle des Phasenteilers 702. Mit der VCO-Ausgangsspannung nahe an einem sinusförmigen Verlauf, verändert die Variation der Eingangsschwelle des Phasenteilers 702 den Tastzyklus des Ausgangssignals des Phasenteilers 702.
Der Betrieb der Tastzyklussteuerungsschaltung 700 aus Fig. 7 wird durch die folgenden Gleichungen beschrieben:
V&sub7;&sub0;&sub3;&submin;&sub1; = V&sub0; + p * V&sub1;
und
V&sub7;&sub0;&sub3;&submin;&sub2; = V&sub0; + (1-p) * V&sub1;
wobei
V&sub7;&sub0;&sub3;&submin;&sub1; = die Gleichstromkomponente des Ausgangssignals des Tiefpaßfilters 703-1;
V&sub7;&sub0;&sub3;&submin;&sub2; = die Gleichstromkomponente des Ausgangssignals des Tiefpaßfilters 703-2;
V&sub0; = die Spannung, die dem logischen Nullpegel der Ausgangssignale des Phasenteilers 702 zugeordnet ist;
V&sub1; = die Spannung, die dem logischen Einspegel der Ausgangssignale des Phasenteilers 702 zugeordnet ist;
p = der Tastzyklus des Ausgangssignals des Phasenteilers 702, der an den Phasendetektor und das Tiefpaßfilter 703-1 angelegt wird; und
(1-p) = der Tastzyklus des Ausgangssignals des Phasenteilers 702, der an den Abtaster und das Tiefpaßfilter 703-2 angelegt wird.
Die Tastzyklussteuerungsschaltung 702 ändert p, um die zwei Gleichstromkomponenten V&sub7;&sub0;&sub3;&submin;&sub1;, V&sub7;&sub0;&sub3;&submin;&sub2; derart gleich zu halten, daß p auf 50% gehalten wird. Es ist wünschenswert vorzusehen, daß der Differenzialverstärker 703 eine vernachlässigbare Eingangsverschiebungsspannung aufweist (typischerweise kleiner als 1% von V&sub1; - V&sub0;).
Ein Ausführungsbeispiel des Phasenteilers 702 in Fig. 7 ist in dem schematischen Diagramm in Fig. 8 dargestellt. Ein Komparator 800 schließt ein emittergekoppeltes Transistorpaar 803, 804 ein, wobei die Basis des Transistors 803 durch das VCO-Ausgangssignal der Anschlußleitung 701 getrieben ist, und die Basis des Transistors 804 durch das Ausgangssignal des Gleichstrom-Differenzialverstärkers auf der Anschlußleitung 705 getrieben ist. Die zwei komplementären Taktsignale p (Phasenteiler) und (1-p) (Abtaster) werden an den Kollektoren der Transistoren 803 bzw. 804 abgegriffen.
Die bisher beschriebenen Ausführungsbeispiele schaffen eine Anzahl von unterschiedlichen Vorteilen gegenüber dem Stand der Technik. Die Veränderungen der Laufzeitverzögerung der Logikschaltung heben sich auf und ändern die optimale Position des Abtastpunktes innerhalb des Bit-Zeitintervalls nicht. Es gibt keine kritischen Verzögerungselemente in der Schaltung, die eine Einstellung erfordern. Im Gegensatz zum Stand der Technik verwenden diese Ausführungsbeispiele keinen analogen Phasendetektor und/oder Schleifenfilter, wodurch die Anzahl von kritischen analogen Schaltungselementen minimiert wird. Diese Ausführungsbeispiele schaffen einen statischen (durchschnittlichen) Fehler von Null bezüglich der Abtastpunktposition gegenüber Frequenzveränderungen, ohne den üblicherweise hohen Gleichstromgewinn der Schleife und den verbundenen Problemen der Schleifenstabilität. Siehe zum Beispiel Floyd M. Gardner, "Phase Lock Techniques", 2. Ausgabe, John Wiley and Sons, Kapitel 2 und 4.

Nachteile:

1. Der Zeitverlaufsjitter des Abtastpunktes ist größer als üblich, da er die Phasenfehleramplitude, die aus dem Betrieb der Schleife resultiert, einschließt.
2. Die Schleife erfordert einen VCO, der zwischen zwei Frequenzen schnell umgeschaltet werden kann, ohne die Phasenkontinuität der Schwingung zu stören.
Solange die Schleife nicht mit einem Frequenzdetektor ausgerüstet ist, wie es später mit Bezug auf bestimmte Ausführungsbeispiele dieser Erfindung beschrieben wird, existieren weitere Nachteile:
3. Die zwei abwechselnden VCO-Frequenzen
(fc + Δf/2) und (fc - Δf/2)
müssen die ankommende Datenrate überspannen. Die zwei wechselnden Frequenzen müssen jedoch ebenfalls nahe an der ankommenden Datenrate liegen, um größere Fehleramplituden der Taktphasen zu vermeiden. Dies erfordert eine enge Toleranz der Mittenfrequenz fc des VCO und selbstverständlich eine enge Toleranz der ankommenden Datenrate.
4. Im schlimmsten Fall kann die Verriegelungserreichung viele Zeitrahmen erfordern. Dies macht die Schleife für Anwendungen, bei denen ein Empfänger in schneller Abfolge Daten von mehr als einem Sender empfangen muß, nicht sehr geeignet.

Zweites Ausführungsbeispiel

Wie es in Fig. 5 und 6 gezeigt ist, muß bei dem ersten Ausführungsbeispiel die Übergangszeit des VCO-Frequenzsteuerungssignal des Phasendetektors 302 in Fig. 20a und vom Selektor 304 in Fig. 20b und 4 verglichen mit der Periode eines Rahmenzyklusses klein sein. Zusätzlich muß die schnelle Änderung der VCO-Frequenz eine minimale Störung der VCO-Phasenkontinuität bewirken, und die Mittenfrequenz des VCO muß ohne Frequenzdetektor streng gesteuert sein. VCOs, die alle obigen Bedingungen erfüllen, sind komplex und teuer.
Das nun beschriebene zweite Ausführungsbeispiel vermeidet die Notwendigkeit einer schnellen Frequenzsteuerung des VCO. Der Einfachheit halber ist das Ausführungsbeispiel in Fig. 9 mit nur einem Selektor 304 beschrieben, wie er im Vorangegangenen mit Bezug auf das Ausführungsbeispiel in Fig. 20b beschrieben wurde. Alternativ kann das Ausführungsbeispiel aus Fig. 9 durch Weglassen des Selektors 304 und Einfügen eines Frequenzteilers 306 in die Taktanschlußleitung des Phasendetektors 302, wie es in Fig. 20a gezeigt ist, oder durch Ersetzen des Selektors 304 durch zwei Selektoren 304-1, 304-2 ausgeführt werden, wie es oben mit Bezug auf das Ausführungsbeispiel in Fig. 4 beschrieben wurde.
Das Ausführungsbeispiel aus Fig. 9 unterscheidet sich von den Ausführungsbeispielen der Fig. 20a, 20b und 4 durch Einschließen eines Tiefpaßfilters 901, das zwischen den Ausgang des Selektors 304 und die Steuerungseingangsanschlußleitung des VCO 305 geschaltet ist, und durch Einschließen eines Phasenmodulators 902, der ein Phasenmodulationssignal ("Rasterungs"-Signal) von der Signalquelle 903 des Phasenmodulators empfängt. Dieses Rasterungssignal dient dazu, das Ausgangssignal des VCO 305 mit dein phasenmodulierten Signal, das über den Phasenteiler 307 an den Frequenzteiler 306 und an den Phasendetektor 302 und den Abtaster 303 angelegt ist, phasenzumodulieren ("Rasterung"). Der Phasendetektor 302 wandelt die Phasenmodulation in ein Phasenfehler abhängiges Tastzyklus-Ausgangssignal des Selektors 304 um. Das Tiefpaßfilter 901 fügt der Steuerungseingangsanschlußleitung des VCO 305 eine sich lediglich langsam ändernde Gleichstromkomponente des Ausgangssignals des Selektors 304 hinzu, was eine Phasenkontinuität des Ausgangssignals des VCO 305 ermöglicht, wenn der VCO 305 seine Frequenz nur langsam verändert. Der Phasenmodulator 902 und sein Treibersignal sind derart ausgewählt, daß die sich ergebende Phasenmodulation des Ausgangssignals des VCO 305 wenige Prozent eines Bit-Zeitintervalls nicht überschreitet, und folglich den Betrieb des Frequenzteilers 306 und des Selektors 304 nicht beeinflußt. Der Signalverlauf der Phasenmodulation muß eine etwa gleichmäßige Amplitudenverteilung aufweisen, um alle Phasen innerhalb der Spitze-zu-Spitze-Bereichs der Phasenmodulation mit etwa gleichmäßiger Auftrittsrate zu erzeugen. Der Signalverlauf der Phasenmodulation kann zum Beispiel sinusförmig sein. Die Frequenz Fm des Phasenmodulationssignals muß oberhalb des Durchlaßbandes des Tiefpaßfilters 901 sein, und darf nicht nahe einer Harmonischen oder einer niederwertigen Subharmonischen der FRAME-PATE sein. Wenn Fm innerhalb des Durchlaßbandes des Tiefpaßfilters 901 wäre, würde das Ausgangssignal des Filters den VCO phasenmodulieren, um die Modulation, die durch den Modulator 902 bewirkt wird, aufzuheben. Der Takt, der den Phasendetektor 302 treibt, würde nicht phasenmoduliert sein, wie es erwünscht ist, und das Ziel des Ausführungsbeispiels aus Fig. 9 würde nicht erreicht werden.
Wenn Fm eine Harmonische der FRAME-PATE wäre, würde die Phase der ausgewählten Taktflanke gegenüber dem Hauptübergang in jedem Rahmen dieselbe sein, und es würde wiederum keine erwünschte Phasenmodulation existieren. Dies liegt daran, daß der Augenblickswert des Phasenmodulationssignals bei jedem Hauptübergang derselbe ist, wenn Fm gleich einem Mehrfachen der FRAME-PATE ist.
Wenn Fm eine N-te Subharmonische der FRAME-PATE wäre, würde die Phase der ausgewählten Taktflanke gegenüber dem Hauptübergang lediglich N diskrete Werte annehmen. Wenn N eine kleine Zahl wäre, würde keine ausreichende Auflösung im Tastzyklus des Selektorausgangs existieren, um eine ausreichend genaue Anzeige des Phasenfehlers zwischen dem Hauptübergang und der Mittelposition der Taktflanke zu schaffen.
Der Verriegelungserreichungsprozeß dieses Ausführungsbeispiels ist, wenn es nicht mit einem Frequenzdetektor ausgerüstet ist, demjenigen einer herkömmlichen PLL sehr ähnlich. Vor der Verriegelung stellt das Ausgangssignal des Auswählers 304 im wesentlichen ein Schwebungssignal der Frequenz Fb dar, wie es in Fig. 10 dargestellt ist, das der Differenz zwischen der FRAME-PATE des empfangenen Signals (dargestellt durch die Rate der Hauptübergänge in der Lernsequenz des empfangenen Signals) und der freilaufenden Ausgangsfrequenz des VCO 305 (dies bedeutet die Frequenz des VCO 305 mit einem Steuerungssignaleingang von Null) geteilt durch den Teilungsfaktor, der durch den Frequenzteiler 306 geschaffen wird, entspricht. Wie bei einer herkömmlichen PLL muß diese Schwebungsfrequenz das Tiefpaßfilter 901 zumindest teilweise durchlaufen, um die Steuerungsanschlußleitung des VCO 305 zu erreichen, damit eine Verriegelung erreicht werden kann. Dies begrenzt wiederum die maximale Frequenztoleranz sowohl der ankommenden Daten als auch der freilaufenden VCO-Frequenz, nur ist dies hier ein anderer Grund als beim ersten Ausführungsbeispiel.
Während der Verriegelungserreichung existieren zwei Betriebsarten, nachdem sich die Phase zwischen dem Hauptübergang in der Lernsequenz und der ausgewählten Taktflanke monoton ändert. Wenn die Phasendifferenz derart ist, daß der Hauptübergang außerhalb des Phasenmodulationsbereichs der Taktflanke liegt, hat die Phasenmodulation keine Auswirkung und das Ausgangssignal des Detektors 304 ist niedrig oder hoch, abhängig davon, ob die ausgewählte Taktflanke während des logisch niedrigen oder des logisch hohen Abschnitts der Lernsequenz auftritt. Dies entspricht den Teilen des Signalverlaufs in Fig. 10, die außerhalb des Zeitintervalls T liegen.
Wie es in Fig. 10 gezeigt ist, existiert ein Zeitintervall T, während dem der Hauptübergang innerhalb des Bereichs P (siehe Fig. 11) des ausgewählten Taktflankenrasters auftritt. (T x Fb = P x Rahmen-Rate). Während dieser Zeit T schaltet das Ausgangssignal des Selektors 304 (Fig. 9) seinen logischen Zustand im wesentlichen bei der Rasterfrequenz Fm, wie es in Fig. 10 gezeigt ist, wobei die Schaltzeitpunkte durch das an den Selektor 304 angelegte Taktsignal zeitquantisiert sind. Der Tastzyklus dieses Schaltens ändert sich allmählich von einem Extrem in das andere, dies bedeutet von 0% auf 100%, wie es von der linken Flanke des Zeitintervalls T zu dessen rechter Flanke in dem vergrößerten Teil von Fig. 10 dargestellt ist.
Wenn während der Verriegelungserreichung die Frequenzdifferenz allmählich abnimmt und sich die Änderung der Phase des Hauptübergangs gegenüber der ausgewählten Taktflanke allmählich verlangsamt, erhöht sich die Zeit T stetig. Wenn T groß genug wird, um mit der Zeitkonstante des Tiefpaßfilters 901 vergleichbar zu sein, tritt die Änderung des Tastzyklusses des Ausgangssignals des Selektors 304 langsam genug auf, um durch das Tiefpaßfilter 901 hindurch zu laufen und um eine proportionale Änderung auf der Steuerungseingangsanschlußleitung des VCO 305 zu bewirken. Die endgültige Verriegelung tritt auf, und die Schleife stellt sich auf einen Gleichgewichtszustand ein. Die Zeitverlaufsbeziehung des Hauptübergangs gegenüber des Rasterbereichs P erzeugt einen Tastzyklus des Ausgangssignals des Selektors 304, der zu einer Gleichstromkomponente führt, die für den VCO 305 erforderlich ist, um ein Ausgangssignal bei einer Frequenz zu schaffen, die gleich der BIT-PATE der empfangenen Daten ist. Folglich wandelt der Einschluß des Phasenmodulators 902 und des Tiefpaßfilters 901 das digitale Ausgangssignal des Selektors 304 in eine kontinuierlich variable Spannung um, oder ermöglicht mit anderen Worten, daß ein digitaler Phasendetektor 302 ähnlich einem analogen Phasendetektor arbeitet. Der Gewinnfaktor des Phasendetektors 302 (das bedeutet Volt pro Radian) ist umgekehrt proportional zu der Phasenmodulatorrasteramplitude P.
Nachdem die Verriegelung eingetreten ist, ist der Gewinnfaktor des Phasendetektors in Volt pro Radian gleich der Änderung der Ausgangsspannung des Tiefpaßfilters 901 pro Änderung der Phase zwischen der durchschnittlichen Position der ausgewählten Taktflanke (Mitte des Modulationsbereichs) und dem Hauptübergang. Die Ausgangsspannung des Tiefpaßfilters ist proportional dem Tastzyklus des Selektorausgangssignals. Der Gewinnfaktor ist deshalb proportional zur Änderung des Tastzyklusses pro Änderung der Phase zwischen der durchschnittlichen Position der ausgewählten Taktflanke und dem Hauptübergang. Wenn sich diese Phase ändert, so daß sich der Hauptübergang von einem Ende des Phasenmodulationsbereiches P der Taktflanke an deren anderes Ende bewegt, ändert sich der Tastzyklus von 0 auf 100% oder umgekehrt. Je kleiner der Phasenmodulationsbereich P ist (dies bedeutet die Rasteramplitude der Taktflanke), desto kleiner ist die erforderliche Änderung der Phase zwischen dem Hauptübergang und der mittleren Position des Taktes, um den Tastzyklus von einem Extrem zum anderen zu ändern. Der Gewinnfaktor ist folglich umgekehrt proportional zum Phasenmodulationsbereich P (Rasteramplitude) der Taktflanke. Jitter in den ankommenden Daten führen im wesentlichen zu einer zufälligen Phasenmodulation des Hauptübergangs. Dies ist äquivalent zu jitterfreien Daten und einer vergrößerten Taktphasenmodulationsamplitude. Wie es oben beschrieben wurde, erniedrigt eine Vergrößerung des Phasenmodulationsbereichs der Taktflanke den Gewinnfaktor des Phasendetektors. Ein kleinerer Phasendetektorgewinnfaktor führt zu einem geringeren Schleifengewinn in der Phasenregelschleife. Als ein Ergebnis erfordert eine Änderung der Komponentenwerte des VCO, zum Beispiel eine Änderung dessen Steuerungsspannung, die von dem Tiefpaßfilter kommt, um dessen Frequenz gleich der ankommenden Datenrate zu halten. Mit einem niedrigeren Phasendetektorgewinnfaktor bedeutet dies eine größere Änderung der Phase zwischen der mittleren Position der Taktflanke und der mittleren Position des Hauptübergangs, um den Tastzyklus des Selektorausgangs geeignet zu ändern, und folglich die Ausgangsspannung des Tiefpaßfilters. Folglich reduziert ein Jitter in den ankommenden Daten den Phasengewinn, und kann den statischen (durchschnittlichen) Fehler der Abtastpunktposition erhöhen.
Wenn der Phasendetektor 902 in Fig. 9 eine Schaltung ist, die beide Übergänge des Ausgangssignals des VC0 305 um etwa denselben Betrag rastert, erscheint das Raster ebenfalls auf dem Taktsignal, das an den Abtaster 303 angelegt ist, und wird folglich den Abtastpunktzeitverlauf auf ähnliche Weise wie bei dem ersten Ausführungsbeispiel, das im vorangegangen beschrieben wurde, beeinflussen. Ein solcher Phasenmodulator ist in Fig. 12 gezeigt, und schließt einen Widerstand 121, eine Varaktordiode 122 und einen Bypass-Kondensator 123 ein. Es sei eine sinusförmige VCO-Ausgangsspannung angenommen. Der Widerstand 121 und die Varaktordiode 122 verschieben die Phase des VCO-Signals in direkter Abhängigkeit von der Kapazität der Varaktordiode 122. Die Impedanz der Bypass-Kapazität 123 bei der VCO-Frequenz ist viel kleiner als der Widerstand R des Widerstands 121. Der Kondensator einer Varaktordiode ist eine Funktion der Spannung über sie. Die Spannung über die Varaktordiode wird verändert, und folglich wird die Phasenverschiebung des VCO-Signals durch eine Phasenmodulatorsignalspannung, die an einer Anschlußleitung 124 anliegt, moduliert. Die Impedanz des Kondensators 123 muß für die Frequenz Fm des Phasenmodulationssignals hoch genug sein, um die Quelle des Phasenmodulatorsignals 903 in Fig. 9 nicht übermäßig aufzuladen. Dies kann leicht erreicht werden, da Fm zumindest 100 mal niedriger als die VCO-Frequenz gemacht werden kann. Ein weiterer solcher Phasenmodulator ist in Fig. 13 dargestellt, und diesem liegt eine Anstiegszeit der VCO-Ausgangsspannung ungleich Null zugrunde. Die Schaltung aus Fig. 13 stellt eine ECL-Logikschaltung dar, die eine Schwellenspannung aufweist, die durch die Phasenmodulatortreiberspannung verändert wird.
Wichtig ist, daß die statische Phasenverschiebung, die durch den Phasenmodulator 902 eingebracht wird, irrelevant ist, solange sie für beide Übergänge gleich ist. Eine statische Phasenverschiebung dieser Art beeinflußt die Taktsignale, die an den Phasendetektor 302 und einen Abtaster 303 angelegt werden, gleichermaßen, und wird durch eine gleiche und entgegengesetzte Phasenänderung des Ausgangssignals des VCO 305 kompensiert.
Eine jegliche Differenz zwischen der statischen Phasenverschiebung, die durch den Phasenmodulator 902 eingebracht wird, und dem positiven und negativen Übergang des Ausgangssignals des VCO 305 ändert den Tastzyklus des Phasenmodulatorausgangssignals. Um den Abtastpunkt innerhalb des Bit-Zeitintervalls zentriert zu halten, erfordert die Schaltung aus Fig. 9, daß der Taktsignalverlauf, der durch den Phasenteiler 307 zugeführt wird, einen 50%-Tastzyklus aufweist. Wenn es erforderlich ist, kann die Tastzyklussteuerungsschaltung, die in Fig. 7 gezeigt ist, der Schaltung aus Fig. 9 auf dieselbe Art, wie es vorher mit Bezug auf die Schaltungen der Fig. 20a, 20b und 4 beschrieben wurde, hinzugefügt werden.
Der Vorteil des zweiten Ausführungsbeispiels besteht darin, daß der VCO 305 über ein Tiefpaßfilter 901 gesteuert ist, wodurch die Notwendigkeit vermieden wird, daß der VCO 305 eine sehr schnelle Frequenzsteuerung hat, und wobei die Gefahr von Phasendiskontinuitäten im Ausgangssignal des VCO 305 während Schrittänderungen der VCO-Ausgangsfrequenz vermieden werden. Bei dem ersten Ausführungsbeispiel muß die Änderung der VCO-Frequenz zwischen ihren zwei wechselnden Werten in einem kleinen Bruchteil der Rahmendauer (zum Beispiel 1/10) erreicht werden. Wenn die Schleife verriegelt ist, wechselt bei dem zweiten Ausführungsbeispiel die VCOFrequenz nicht zwischen zwei Werten und sie ist gleich der ankommenden Datenrate.

Drittes Ausführungsbeispiel

Der Einfachheit halber ist das dritte Ausführungsbeispiel in Fig. 14, 18 und 19 mit einem Selektor 304 gezeigt, wie es der Fall in Fig. 20b war. Wenn es jedoch erwünscht ist, kann dieses Ausführungsbeispiel ebenfalls durch Weglassen des Selektors 304 und Einfügen eines Frequenzteilers 306 in die Taktanschlußleitung des Phasendetektors 302, wie es in Fig. 20a gezeigt ist, oder durch Verwendung von zwei Selektorn 304-1, 304-2, wie es im Vorangegangenen mit Bezug auf Fig. 4 beschrieben wurde, ausgeführt werden.
Ein Weg, um die Phasenmodulation durch die Rasterung des Abtastpunktes zu vermeiden, besteht darin, den Phasenmodulator 902 zwischen dem Phasenteiler 307 und der Takteingangsanschlußleitung des Phasendetektors 302 anzuordnen, wie es in Fig. 14 gezeigt ist. Bei diesem Ausführungsbeispiel führt jede statische Phasenverschiebung der Taktflanke, die in dem Phasenmodulator 902 auftritt, zu einem statischen Zeitverlaufsfehler des Abtastpunktes. Um dies zu vermeiden, darf der Phasenmodulator 902 in Fig. 14 keine statische Phasenverschiebung einfügen (dies bedeutet er muß eine mittlere Phasenverschiebung von Null haben). Um die Phase jedoch zu modulieren, und die mittlere Phasenverschiebung gleich Null zu halten, muß der Phasenmodulator 902 in Fig. 14 fähig sein, die Phase sowohl voranzutreiben und verzögern, als auch den Phasenmodulationsbereich P symmetrisch um die Phasenverschiebung Null anzuordnen. Ein Ausführungsbeispiel eines solchen Phasendetektors 302 ist in dem schematischen Diagramm aus Fig. 15 gezeigt, das ein LC Netzwerk umfaßt, dessen Kapazität durch einen Varaktor 151 gesteuert ist. Die Schaltung aus Fig. 15 ist ähnlich der Schaltung in Fig. 12. Das induktive Bauelement L, das über den Ausgang geschaltet ist, ist ausgewählt, um mit der Serienverbindung der Bereichsmittelpunkt-Varaktorkapaz ität und des Bypass-Kondensators C bei der ankommenden Bit-Rate zu schwingen (dies bedeutet bei der Frequenz, mit der der VCQ arbeitet, nachdem die Verriegelung erreicht wurde). Die Schaltung nimmt einen quasi-sinusförmigen Ausgang des Phasenteilers 307 an. Bei der Resonanz ist die Phasendifferenz zwischen dem Eingang und dem Ausgang Null. Wenn die Varaktorkapazität über ihren Bereichsmittelpunkt-Wert ansteigt, wird die Ausgangsphase nacheilen. Wenn sich die Varaktorkapazität erniedrigt, wird die Ausgangsphase voreilen. Alternativ sind ein Varaktor gesteuertes RC-Netzwerk (wie es in Fig. 12 gezeigt ist) oder ein schwellengesteuertes Logikgatter (Fig. 13) zur Verwendung als Phasenmodulator 902 geeignet, aber nachdem solche Schaltungen in Fig. 12 und Fig. 13 nur fähig sind, das Phasentaktsignal, das an den Phasendetektor 302 angelegt wird, zurückzuhalten, muß eine Feste-Phase-Vorschubschaltung kaskadisch den Schaltungen, die in Fig. 12 oder Fig. 13 gezeigt sind, hinzugefügt werden. Ein Beispiel einer einfachen Phase-Vorschubschaltung ist in Fig. 16 gezeigt, wiederum unter der Annahme eines quasi-sinusförmigen Signals.
Die Notwendigkeit eines Phasen-Vorschubelements im Phasenmodulator 902 aus Fig. 14 wird vermieden, wenn die statische Phasenverzögerung des Phasenmodulators 902 auf der Taktleitung des Phasendetektors 302 durch eine gleiche feste Phasenverzögerung auf der Taktleitung des Abtasters 303 kompensiert wird. Ein Ausführungsbeispiel einer Schaltung, die gemäß den Lehren dieser Erfindung aufgebaut wurde, die die Notwendigkeit eines Phasen-Vorschubelements im Phasenmodulator 902 ausschließt, ist in dem schematischen Diagramm aus Fig. 18 dargestellt, und schließt angepaßte Phasenmodulatoren 902-1, 902-2 ein. Der Phasenmodulator 902-1 ist auf dieselbe Art wie der Phasenmodulator 902 im Ausführungsbeispiel aus Fig. 14 verschaltet, und der Phasenmodulator 902-2 ist verschaltet, um das Ausgangssignal des Phasenteilers 307, das an den Abtaster 303 angelegt wird, phasenzumodulieren. Der Phasenmodulator 902-2 empfängt sein Phasenmodulationssteuerungssignal von der Phasenmodulatorsignalquelle 903, die durch das Tiefpaßfilter 181 konditioniert ist, um den Phasenmodulator 902-2 mit einer Gleichstromspannung zu versorgen, die gleich dem Mittelwert des Phasenmodulationssignals ist, das an den Phasenmodulator 902-1 angelegt wird. Alternativ können andere Einrichtungen zum Bereitstellen einer Gleichstromspannung, die gleich dem Mittelwert des Phasenmodulationssignals ist, das an den Phasenmodulator 902-1 angelegt wird, verwendet werden, um ein Phasenmodulationssignal für den Phasenmodulator 902-2 zu schaffen. Die Driften der statischen Phasenfehler der angepaßten Modulatoren 902-1 und 902-2 sind im wesentlichen identisch, und deshalb heben sich ihre Auswirkungen auf. Bei diesem Ausführungsbeispiel ist es wichtig, daß die Ausgangssignale der Phasenteiler 307 einen im wesentlichen 50%-Taktzyklus aufweisen, und der phasenteiler 307 kann vorteilhafterweise gebildet sein, wie es vorher anhand von Fig. 7 beschrieben wurde, der eine Tastzyklussteuerungsschaltung einschließt.
Wie es in dem Ausführungsbeispiel in Fig. 19 gezeigt ist, ist eine alternative Technik zum Vermeiden der Phasenmodulation durch die Rasterung des Abtastpunktes das Weglassen des Phasenteilers 307 und das Bereitstellen des Phasenmodulators 191 in der Taktleitung an dem Phasendetektor 302, der eine Phasenverschiebung aufweist, die eine Mittelposition von 180 Grad rastert. Ein Ausführungsbeispiel des Phasendetektors dieser Art kann zum Beispiel durch Ersetzen des Phasenmodulators in Fig. 15 durch einen phaseninvertierenden Umformer ausgeführt werden, der mit einem induktiven Bauelement L, wie es in Fig. 17 gezeigt ist, als konzentrierte Schaltung aufgebaut sein. Es sei wiederum angenommen, daß das Signal eine quasi-sinusförmige Form aufweist.
Bei jedem der oben beschriebenen Ausführungsbeispiele ist es erforderlich, daß der Taktflanken auslösende Abtaster 303 in der Mitte zwischen aufeinanderfolgenden Mittelpositionen des Taktflanken auslösenden Frequenzteilers 306 in Fig. 20a oder des Phasendetektors 302 in Fig. 20b und 4 liegt, um eine ordnungsgemäße Lokalisierung des Abtastpunktes in der Mitte des Bit-Zeitintervalls sicherzustellen. Bei den Ausführungsbeispielen der Fig. 20a, 20b, 4 und 9 wird diese Bedingung erfüllt, solange die Ausgangssignale des Phasenteilers 307 einen 50%-Tastzyklus aufweisen. Zusätzlich ist es bei den Ausführungsbeispielen in Fig. 14 und 19 erforderlich, daß die statischen Phasenverschiebungen in den Phasenmodulatoren gegenüber der Zeit und der Temperatur sehr stabil sind, um einen korrekten Abtastpunktzeitverlaufsicherzustellen. Auf ähnliche Weise ist es bei dem Ausführungsbeispiel in Fig. 18 erforderlich, daß die statische Phasenverschiebung in den Phasenmodulatoren 902-1 und 902-2 gegenüber der Zeit und der Temperatur zueinander exakt nachgeführt werden, um einen korrekten Zeitverlauf des Abtastpunktes sicherzustellen.
Bei dem Ausführungsbeispiel aus Fig. 14 kann eine Abweichung von dem 50%-Tastzyklus der Ausgangssignale des Phasenteilers 307 durch Bereitstellen einer Kompensation der statischen Phasenverschiebung im Phasenmodulator 902 korrigiert werden, dies bedeutet durch einen geeigneten Mittelwert der Phasenmodulation ungleich Null. Bei dein Ausführungsbeispiel in Fig. 18 kann dasselbe Ergebnis erreicht werden, durch Erzeugen einer geeigneten Differenz zwischen den statischen Phasenverschiebungen der Phasenmodulatoren 902-1 und 902-2, dies bedeutet durch Erzeugen einer geeigneten Differenz zwischen den Gleichstromkomponenten der zwei Modulatortreiber-Spannungen. Bei einem Ausführungsbeispiel dieser Erfindung hindert eine Schaltung, die einen oder mehrere Modulatoren steuert, sowohl den Takt-Tastzyklus als auch die statische Drift der Modulatoren daran, die Abtastpunktposition nachteilhaft zu beeinflussen.
Die nachfolgende Erklärung betrifft wiederum gleichermaßen Strukturen, die einen Selektor 304 verwenden, oder diesen weglassen und einen Frequenzteiler 306 aufweisen, der in die Taktleitungen des Phasendetektors 302 eingefügt ist. Der Einfachheit halber wird für die folgende Erklärung die Verwendung eines Selektors 304 angenommen.
Um die Fehler aufgrund der fehlerhaften Abtastpunktanordnung zu kompensieren, wird die mittlere Phasendifferenz zwischen dem Takt, der an den Abtaster 303 angelegt wird, und dem Takt, der an dem Phasendetektor 302 angelegt wird, bestimmt. In dem Fall, in dem die Phase nicht der ordnungsgemäße Wert von 180 Grad ist, werden korrigierende Maßnahmen durchgeführt. Ein Ausführungsbeispiel einer Schaltung, die diese Bestimmung und die korrigierende Maßnahme automatisch durchführt, ist in Fig. 21 gezeigt, die Signalverläufe sind in Fig. 22 gezeigt.
Wie es in Fig. 21 gezeigt ist, sind zwei angepaßte Flip-Flops mit ihren jeweiligen Takteingangsanschlußleitungen verbunden, die die Taktsignale empfangen, die an den Abtaster 303 und den Phasendetektor 302 angelegt werden. Ein Flip-Flop 211 dient als ein T-Flip-Flop (Toggle Filp-Flop), und ein Flip-Flop 212 dient als Schieberegisterstufe. Die Ausgangssignale Q1 und Q2 der Flip-Flops 211 bzw. 212 in Fig. 22 sind Impulse eines 50%-Tastzyklus. Die Phasenmodulation des Phasendetektortakts und die sich ergebende Rasterung des Q2 Ausgangssignals werden durch Erweitern der jeweiligen Übergänge in Fig. 22 angezeigt. Das Q2-Ausgangssignal wird an eine erste Eingangsanschlußleitung von jeweils zwei EXKLUSIV-ODER-Gattern 213, 214 angelegt. Das Q1-Ausgangssignal wird an die zweite Eingangsanschlußleitung des EXKLUSIV-ODER-Gatters 213 und dessen Inverses wird an den zweiten Eingang des EXKLUSIV-ODER-Gatters 214 angelegt. Die Ausgangssignale der EXKLUSIV-ODER-Gatter 213 und 214 sind Impulse, die voneinander durch einen analogen Subtrahierer 215 subtrahiert werden, wobei ihre Differenz durch einen analogen Integrator 216 integriert wird. Die Ausgangsspannung des Integrators 216 ändert sich, bis die Gleichstromkomponente der Ausgangsimpulse des EXKLUSIV-ODER-Gatters 213 mit der Gleichstromkomponente der Ausgangsimpulse des EXKLUSIV-ODER-Gatters 214 übereinstimmt. Nachdem die EXKLUSIV-ODER-Gatter 213, 214 eng abgestimmt sind, haben sie die gleichen hohen logischen und niederen logischen Spannungspegel, was bewirkt, daß die Gleichstromkomponenten ihrer Ausgangssignale angepaßt sind, wenn ihre Ausgangssignale A bzw. B identische Tastzyklen aufweisen,
WA/W = WB/W,
dies bedeutet, wenn der aktive (positiv verlaufende) Übergang 121 des Taktsignals, das an den Abtaster 303 angelegt wird, in der Mitte zwischen den mittleren Positionen der aktiven (positiv verlaufenden) Übergänge 222 des Taktsignals liegt, das an dem Phasendetektor 302 angelegt wird, liegt.
Die Rasterung des Phasendetektortakts hat lediglich einen vernachlässigbaren Einfluß auf die Ausgangsspannung des analogen Integrierers 216, weil die Bandbreite des Integrierers viel kleiner als die Rasterfrequenz gewählt ist. Die Fig. 23, 24 und 25 zeigen, wie das Signal auf der Ausgangsanschlußleitung 217 des analogen Integrierers 216 in Verbindung mit den Schaltungen der Fig. 14, 18 bzw. 19 verwendet wird. Bei den Ausführungsbeispielen der Fig. 23 und 25 dient die Ausgangsspannung des Integrierers 216 als ein Phasenmodulator-Hilfstreibersignal, das mit dem primären Phasenmodulatortreibersignal der Phasenmodulationssignalquelle 903 durch einen analogen Summierer 231 summiert wird. Bei den Ausführungsbeispielen in Fig. 24 treibt die Ausgangsspannung des Integrierers 216 den Phasenmodulator 902-2 in der Taktleitung des Abtasters 303. Durch geeignete Auswahl der Eingangspolaritäten des analogen Subtrahierers 215 in Fig. 21 (oder der Polaritäten irgendwo anders in der Schleife) wird eine selbstregulierende Rückkopplungsschleife erzeugt, die auf irgendeine Abweichung des Abtastpunktortes, die durch eine Änderung der statischen Phasenverschiebung eines Phasenmodulators und/oder durch eine Abweichung des Tastzyklusses des Phasenteilerausgangssignals von 50% bewirkt wird, mit einer korrigierenden Anderung der Ausgangsspannung des Integrieres 216 reagiert.
Der Verriegelungserreichungsprozeß dieses Ausführungsbeispiels ist identisch zu demjenigen, der für das zweite Ausführungsbeispiel beschrieben wurde. Das Hinzufügen eines Phasenmodulators in die Taktleitung des Abtasters 303 und/oder der Phasenabgleichsschaltung aus Fig. 21 beeinflußt die Verriegelungsprozedur nicht.
Zur besseren Darstellung sowohl des zweiten als auch des dritten Ausführungsbeispiels folgt nun ein numerisches Beispiel.

Annahmen:

Nominale BIT-RATE der empfangenen Daten: 2000 MHz
Nominale FRAME-RATE: 100 MHz (20 Bit-Zeitintervalle pro Rahmen)
Toleranz der BIT-RATE der empfangenen Daten: ± 300 kHz
Toleranz der VCO-Mittenfrequenz: ± 300 kHz
VCO Abstimmbereich: ± 1 MHz
Frequenz des phasenmodulierenden Signals: Fm = 5 MHz
Amplitude der Phasenmodulation: 20 Grad Spitze-zu-Spitze des Bit-Zeitintervalls, dies bedeutet 28 ps Spitze-zu-Spitze
Signalverlauf der Phasenmodulation: sinusförmig
Die empfangenen Daten sind jitterfrei
Die Flip-Flops weisen keine Hysteresen auf.
Zuerst wird die maximale Abweichung der Abtastpunktposition von der Mitte des Bit-Zeitintervalls für das dritte Ausführungsbeispiel untersucht, bei dem das Taktsignal, das an den Abtaster 303 angelegt wird, nicht gerastert ist.
Die größte Abweichung tritt auf, wenn sich die Mittenfrequenz des VCO 305 von der BIT-RATE der empfangenen Daten um den maximal möglichen Betrag unterscheidet, der durch die Frequenztoleranzen zugelassen ist, dies bedeutet einen Gesamtwert von zweimal 300 kHz = 600 kHz. Um die BIT-RATE der empfangenen Daten in diesem schlimmsten Fall anzupassen, muß die Frequenz des VCO 305 um 600 kHz von ihrer Mittenfrequenz verschoben werden. Um die maximale Differenz von 600 kHz sicher zu bewerkstelligen, ist ein Gesamtabstimmungsbereich von ± 1 MHz angemessen. Mit diesem Abstimmbereich von 2 MHz (und linearer Frequenzsteuerung) muß die an den VC0 305 angelegte Steuerungsspannung um 30% ihres Gesamtbereichs von der Bereichsmitte verändert werden, um eine Frequenzverschiebung von 600 kHz zu erreichen. Die VCO-Steuerungsspannung ist die Gleichstromkomponente der Ausgangsspannung des Selektors 304, und der Gesamtbereich der Steuerungsspannung entspricht einem Bereich von 0% bis 100%-Tastzyklus des Ausgangssignals des Selektors 304. Folglich muß der Tastzyklus des Ausgangssignals des Selektors 304 um 30% geändert werden, um die VCO-Steuerungsspannung um 30% in ihrem Bereich zu ändern, dies bedeutet, von 50% auf 20% oder auf 80%, abhängig von der Richtung der Frequenzänderung. Mit der verriegelten Schleife wird der Tastzyklus des Ausgangssignals des Selektors 304 durch die Position des Hauptübergangs bezüglich dem Rasterbereich des Taktsignals, das an den Phasendetektor angelegt wird, bestimmt. Fig. 11 zeigt den Hauptübergang, die Phasendetektortaktflanke, die ihren Rasterbereich P einschließt, und einen sinusförmigen Phasenmodulationssignalverlauf. Während des 51 Abschnitts des Modulationssinussignals tritt die Taktflanke nach dem Hauptübergang auf, wodurch das Ausgangssignal des Selektors 34 hoch ist. Während des S2-Abschnitts des Modulationssinussignals ist das Ausgangssignal des Selektors 304 niedrig. Der Tastzyklus trägt q = S1/ (S1 + S2). Um einen Tastzyklus von q mit einem sinusförmigen Phasenmodulationssignalverlauf zu erreichen, muß der Hauptübergang um einen Faktor E außerhalb der Mitte des Modulationsbereichs P liegen, wobei
E/P = (1/2) x sin((0,5 - q) x 180 Grad).
Um eine Änderung des Tastzyklusses von q = 50% auf q = 80% zu erreichen (erforderlich, um eine Frequenzdifferenz von 600 kHz anzupassen) ist E = 40% von P. Mit einer Spitze-zu-Spitze-Rasterung von P = 20 Grad, wie sie vorher angenommen wurde, beträgt E -8 Grad.
Mit einem Sägezahn-Phasenmodulationssignalverlauf beträgt E/P = 0,5 - q und für q = 80% ist E = 30% von P.
Bei den Ausführungsbeispielen der Fig. 14, 18, 19, 23, 24 und 25 ist das Taktsignal, das an den Abtaster 303 angelegt wird, nicht gerastert, sondern seine Position folgt dem statischen Fehler der Phasendetektortaktflanke relativ zum Hauptübergang. Wenn dieser Fehler gleich E ist, beträgt der Fehler der Abtastpunktposition relativ zur Mitte des Bit-Zeitintervalls ebenfalls E. Folglich könnte bei dem obigen numerischen Beispiel der Abtastpunktpositionsfehler bis zu + 8 Grad der Phase relativ zur Mitte des Bit-Zeitintervalls betragen.
Bei dem zweiten Ausführungsbeispiel (Fig. 9) folgt der Takt, der an den Abtaster 303 angelegt ist, der Rasterung des Takts, der an dem Phasendetektor 302 angelegt ist. Folglich könnte bei dem obigen numerischen Beispiel der Abtastpunktpositionsfehler ± 18 Grad erreichen (dies bedeutet ± 8 Grad des statischen Fehlers, wie er in dem vorangegangenen Absatz beschrieben wurde, plus ± 10 Grad Rasterung).
Ein Weg, um diese Fehler zu verringern, besteht darin, die Rasteramplitude B zu verringern. Der kleinere Bereich von P ist durch den Jitter des empfangenen Hauptübergangs und durch die Flip-Flop-Hysterese begrenzt.
Eine andere Art, um den statischen Fehler bei dem zweiten und den Gesamtfehler bei dem dritten Ausführungsbeispiel zu vermindern, besteht darin, einen Gewinn zwischen der Ausgangsanschlußleitung des Tiefpaßfilters 901 und der Steuerungseingangsanschlußleitung des VCO 305 einzufügen. Um jedoch sicherzustellen, daß das Signal, das an die Steuerungseingangsanschlußleitung des VCO 305 angelegt ist, frei von einer Wechselstromkomponente des Ausgangssignals des Selektors 304 ist (um Phasendiskontinuitäten des Ausgangssignals des VCO 305 zu vermeiden) muß die Zeitkonstante des Tiefpaßfilters 901 proportional erhöht werden. Dies kann zu zu langen Schleifenwiedergewinnungszeiten führen, wenn zum Beispiel Daten auf dem empfangenen Signal nicht vorhanden sind, und das Ausgangssignal des Selektors 304 deshalb konstant hoch oder tief ist.

Viertes Ausführungsbeispiel

Bei diesem Ausführungsbeispiel wird der Vorteil der kleinen Fehler bei der Abtastpunktposition des ersten Ausführungsbeispiels beibehalten, während ein herkömmlicher VCO mit langsamer Frequenzsteuerung verwendet wird.
Ein VCO mit schneller Frequenzumschaltung wird durch die Schaltung aus Fig. 26 emuliert, die einen herkömmlichen, langsam gesteuerten VCO 261, einen Integrierer 262 und einen Phasenmodulator 263 einschließt. Mit einem VCO mit schneller Frequenzumschaltung, wie er in Fig. 20a, 20b und 4 verwendet wird, ist die Phasendifferenz zwischen dem Hauptübergang und der ausgewählten Taktflanke gleich dem Zeitintegral der Differenz zwischen der BIT-RATE des empfangenen Signals und der augenblicklichen Taktfrequenz, wie es in Fig. 5 und 6 gezeigt ist. In Fig. 27 wird der herkömmliche, "langsame" VCO 261 durch eine Steuerungsspannung V1 gesteuert, die aus einer Durchlauf spannung V2 (der Ausgang des Selektors 304) durch das Tiefpaßfilter 264 abgeleitet ist, um sicherzustellen, daß bei der Steuerungsspannung V1 keine schnellen Übergänge zurückbleiben.
Alternativ ist die Spannung V2, wenn der Selektor 304 weggelassen wird, und ein Frequenzteiler 306 in der Taktanschlußleitung des Phasendetektors 302 angeordnet ist, die Ausgangsspannung des Phasendetektors 302. Der Spannungsintegrierer 262 mit Differenzialeingangsanschlußleitungen integriert die Differenz zwischen der Eingangsspannung V2 und der Ausgangsspannung V1 des Tiefpaßfilters 264. Der Integrierer 262 erzeugt eine Ausgangsspannung V3, die den Phasenmodulator 263 steuert, der das Taktsignal, das durch den langsam gesteuerten VCO 261 erzeugt wird, moduliert.
Es sei angenommen, daß die Steuerungscharkteristik des "langsamen" VCO 261 linear ist:
Δf = k1 x V1
wobei
Δf = Änderung der VCO-Frequenz;
k1 = VCO-Gewinnfaktor; und
V1 = die Steuerungsspannung, die an den VCO 261 angelegt ist.
Es sei ferner angenommen, daß der Integrierer 262 linear ist:
V3 = k2 x ( (V2 - V1) dt)
wobei
V3 = die Ausgangsspannung des Integrierers 262;
k2 = Proportionalitätsfaktor; und
V2 = die Eingangsspannung an das Tiefpaßfilter 264.
Es sei angenommen, daß der Betrieb des Phasenmodulators 263 wie folgt beschrieben wird:
( 2 - 1) = k3 x V3;
wobei
1 = die Phase des Eingangssignals, das an den Phasenmodulator 263 angelegt ist;
2 = die Phase des Ausgangssignals des Phasenmodulators 263; und
k3 = Gewinnfaktor des Phasendetektors.
Unter der Annahme, daß sich V1 mit einer Rate ändern wird, der der langsame VCO 261 folgen kann, beträgt die Phasenänderung 1 des Ausgangssignals des VCO 261:
1 = Δf dt = (k1 x V1) dt.
Die Phase 2 des Ausgangssignals des Phasenmodulators 263 beträgt
2 = 1 + k3 x V3
= (k1 x V1) dt + k3 x k2 x (V2 - V1) dt.
wenn k1 = k2 x k3, dann gilt:
2 = (k1 x V2) dt.
Gemäß der letzten Gleichung verhält sich die Schaltung 216 aus Fig. 20 als ein "zusammengesetzter VCO" mit einer Frequenzsteuerungsspannung V2, einem Ausgangssignal mit erwünschter Phase 2, einer Antwortgeschwindigkeit unabhängig von dem "langsamen" VCO 261 und mit einer Phasenkontinuität, die durch die Abwesenheit von Diskontinuitäten der Ausgangsspannung des Integrierers 262 sichergestellt ist.
Da die Gleichstromsignale durch ein Tiefpaßfilter ohne Dämpfung laufen, ist die Gleichstromkomponente eines Signals am Eingang des Tiefpaßfilters gleich der Gleichstromkomponente des Signals am Ausgang des Tiefpaßfilters. Die Differenzialeingangsanschlüsse des Integrierers sind mit dem Eingang bzw. dem Ausgang des Tiefpaßfilters verbunden. Durch die gleichen Gleichstromkomponenten an diesen zwei Knoten existiert keine Gleichstromspannungsdifferenz zwischen den zwei Intergrierereingangsanschlüssen. Der Integrierer wird nur durch ein Wechselstromsignal getrieben, das gleich der Differenz zwischen dem Eingangs- und Ausgangssignal des Tiefpaßfilters ist. Ein Wechselstromsignal hat definitionsgemäß einen Mittelwert von Null. Das Integral einer Funktion mit einem Mittelwert von Null ist eine Funktion mit einer mittleren Steigung von Null. Eine Funktion mit einer mittleren Steigung von Null ist begrenzt, das heißt, daß sie nicht ohne Grenze steigen kann. Weiterhin muß sich ohne Gleichstromkomponente in der Eingangsspannung des Integrierers 226 die korrekte Funktion des Integrierers nur auf Wechselstromsignale erstrecken. Dies vereinfacht die Realisierung des Integrierers, da die Auswirkung von eigenen Gleichstromfehlern, wie zum Beispiel Verschiebungsspannung oder Verschiebungsstrom, durch eine Wechselstromkopplung an dem Differenzialeingang des Integrierers ausgeschlossen werden kann.
Fig. 27 zeigt ein alternatives Ausführungsbeispiel der Schaltung aus Fig. 20b, bei dem der VCO 305 aus Fig. 20b durch die Schaltung 260 aus Fig. 26 ersetzt ist. Jeder statische Phasenfehler, der durch den Integrierer 262 und/oder Phasenmodulator 263 erzeugt wird, führt zu einer langsamen Änderung der VCO-Frequenz. Die Änderung der VCO-Phase, die aus der VCO-Frequenzänderung auf summiert ist, kompensiert den Integrierer- oder Modulator-Phasenfehler, und die VCO-Frequenz kehrt auf ihren ursprünglichen Wert zurück, der gleich der ankommenden Bit-Rate ist.
Wie es bei dem ersten Ausführungsbeispiel (durch die Schaltung in Fig. 27 emuliert) beschrieben wurde, ändert sich, wenn sie verriegelt ist, die Phase der ausgewählten Taktflanke etwas nach hinten und nach vorne, so daß die Taktflanke abwechselnd unmittelbar vor und unmittelbar nach dem Hauptübergang auftritt. Diese Änderung der Taktphase ist nur ein sehr kleiner Teil des Bit-Zeitintervalls. Sogar wenn es keine Phasenmodulation des VCO wäre, und diese Phasenverschiebung vollständig durch den Phasenmodulator erzeugt würde, beträgt der erforderliche Betriebsbereich des Phasenmodulators 263 lediglich wenige Grad, der durch die Phasenmodulatoren, die in Fig. 12 und 13 gezeigt sind, leicht erfüllt werden kann.
Damit sich das Ausführungsbeispiel in Fig. 27 während der Verriegelungserreichung ohne einen Frequenzdetektor wie das erste Ausführungsbeispiel verhält, muß der Phasenmodulator 263 zusätzlich zur Bedingung k1 = k2 x k3 einen bestimmten Phasenmodulationsbereich R aufweisen. Unter der Annahme, daß das Tiefpaßfilter 264 einen einzelnen Pol der Zeitkonstante τ hat, beträgt der erforderliche Phasenmodulationsbereich etwa:
R = 2 x π x τ x (Δf)
wobei Δf der emulierte schnelle Frequenzschritt des VCO ist.
Bei einem Ausführungsbeispiel, bei dem das Tiefpaßfilter 264 ein zweipoliges Filter ist, mit zwei Polen der Zeitkonstante τ, beträgt der erforderliche Phasenmodulationsbereich etwa:
R = 4 x π x τ x (Δf)
Um die Grenzen der Filterzeitkonstante τ herauszufinden, die einen Phasenmodulatorbereich von nicht mehr als 45 Grad erfordert, (durch die Phasenmodulatoren aus Fig. 12 und 13 leicht auszuführen) wird das gleiche Beispiel verwendet, wie es beim ersten Ausführungsbeispiel verwendet wurde:
Nominale Bit-Rate der empfangenen Daten: 2000 MHz
Toleranz der Bit-Rate: 300 kHz
Toleranz der VCO Mittenfrequenz fc: 300 kHz
Emulierter, schneller VC0-Frequenz schritt (Δf) 2 MHz
Die sich ergebende maximale Zeitkonstante τ für ein Tiefpaßfilter 264 mit einem Pol beträgt:
τ = R/(2 x π x (Δf)
- (π/4) / (2 x π x (Δf)
- 1/(8 x (Δf))
- 1/(8 x 2E6)
- 62,5 ns
Für ein Tiefpaßfilter 264 mit zwei Polen wäre die sich ergebende maximale Zeitkonstante für jeden der zwei Pole die Hälfte, dies bedeutet 31,25 ns.
Mit irgendeinem dieser Filter im VCO-Steuerungseingangsweg kann sich die Steuerungsspannung nicht schneller als mit einer Zeitkonstante von 62,5 ns ändern. Ein 2000 MHz Oszillator erzeugt 125 Perioden während dieser Zeit. Es kann sicher angenommen werden, daß eine Steuerungsspannung mit einer Zeitkonstante größer oder gleich 62,5 ns keine unerwünschten Phasendiskontinuitäten erzeugt.
Es sei jedoch auch der Fall untersucht, bei dem das Tiefpaßfilter 264 in Fig. 27 eine Frequenzgrenze aufweist, die gleich der maximalen Differenz zwischen der ankommenden Datenrate und der Mittenfrequenz fc des VCO, dies bedeutet 600 kHz, ist. Dies entspricht einer Zeitkonstante für das Tiefpaßfilter von 265 ns. Damit sich die Schaltung aus Fig. 27 mit diesem Tiefpaßfilter auch während der Verriegelungserreichung wie das erste Ausführungsbeispiel verhält, müßte der Bereich des Phasenmodulators etwa wie folgt lauten:
R = 2 x π x τ x (Δf)
- 2 x π x 265E-9 x (2E6)
- 1.06 x π
- 191 Grad
Dieser Bereich überschreitet die Fähigkeiten der Phasenmodulatoren, die in Fig. 12 und 13 gezeigt sind. Die Schaltung in Fig. 27 wird, wenn sie mit einem Tiefpaßfilter, das bei 600 kHz begrenzt, und mit einem Phasenmodulator mit einem Bereich niedriger als etwa 190 Grad ausgerüstet ist, einen Verriegelungserreichungsprozeß durchlaufen, der der Verriegelungserreichung ähnlich ist, die für das zweite und dritte Ausführungsbeispiel beschrieben wurde.

Fünftes Ausführungsbeispiel

Beim vierten Ausführungsbeispiel (wie auch beim ersten) erscheint die Phasenmodulation (künstlich beim vierten, resultierend aus der schnellen VCO-Frequenzumschaltung beim ersten) in dem Takt, der an das Phasendetektor-Flip-Flop angelegt wird, und in dem Takt, der an das Abtaster-Flip-Flop angelegt wird. Nachdem die Verriegelung erreicht wurde, und die Datenübertragung begonnen hat, fügt dies dem Datenabtastpunkt unnötigerweise Abweichungen von der Mitte des Bit-Zeitintervalles hinzu. Dies kann durch erneutes Anordnen des Phasenmodulators des VCO-Ausgangs (wie es in Fig. 27 gezeigt ist) in der Taktleitung des Phasendetektor-Flip-Flops (wie es zum Beispiel in Fig. 14 gezeigt ist) vermieden werden.
Im allgemeinen besteht das fünfte, bevorzugte Ausführungsbeispiel aus allen Variationen des dritten bevorzugten Ausführungsbeispiels, dies bedeutet aus Fig. 14, 18, 19, 21, 23, 24 und 25, in denen die Phasenmodulationssignalquelle 903 durch einen Spannungsintegrierer ersetzt ist, dessen Differenzialeingänge mit dem Eingang bzw. Ausgang des Tiefpaßfilters verbunden sind. Als ein Beispiel stellt Fig. 28 das fünfte bevorzugte Ausführungsbeispiel dar, das aus der Veränderung des dritten bevorzugten Ausführungsbeispiels, das in Fig. 14 gezeigt ist, abgeleitet wurde.

Die Hochfahr-Sequenz

Alle oben beschriebenen Ausführungsbeispiele nehmen an, daß eine Lernsequenz (wie es in Fig. 2e gezeigt ist) während des Verriegelungserreichungsprozesses übertragen wird. Der Zweck der Verbindung ist es jedoch Daten zu übertragen; deshalb kann der Verbindungssender die Datenübertragung nur starten, nachdem das Empfangsende der Verbindung verriegelt wurde. Die geeignete Zeit, um eine Datenübertragung zu beginnen, kann durch den Sender auf die folgenden Arten bestimmt werden:
Bei dem ersten Verfahren wird die schlechteste Verriegelungserreichungszeit für eine Empfängerschleife für eine bestimmte Schaltungsstruktur bestimmt. Der Sender ist dann mit einer festen Verzögerung ausgerüstet, die beim Hochfahren bewirkt, daß die Lernsequenz während einer Zeit gesendet wird, die zumindest so lang ist wie die schlechteste Verriegelungserreichungszeit des Empfängers. Wenn der Sender mit der Datenübertragung beginnt, wird der Empfänger verriegelt sein.
Ein zweites Verfahren nimmt zwei Verbindungen an, die in einer Duplexkonf iguration zwischen Station A und Station B arbeiten. Dies bedeutet, daß Daten gleichzeitig von Station A an Station B über die erste Verbindung und von Station B an Station A über die zweite Verbindung fließen können. Die Sender in beiden Stationen sind ausgerüstet, um zumindest zwei unterschiedliche Lernsequenzn zu erzeugen. Alle Lernsequenzen haben lediglich einen positiven und einen negativen Übergang pro Rahmen, wie es für den Erreichungsprozeß, der oben beschrieben wurde, erforderlich ist. Eine Lernsequenz kann zum Beispiel eine Rechteckwelle mit 50% -Tastzyklus sein, wie es in Fig. 2e gezeigt ist, und die andere Übungsfolge kann ein ähnlicher Signalverlauf mit einem Tastzyklus Q unterschiedlich von 50% sein. Wenn eine Null-Gleichstromkomponente (symmetrischer Liniencode) wichtig ist, kann die andere Lernsequenz aus einer Alternierung von zwei Signalverläufen mit den Taktzyklen Q und 1-Q bestehen. Beim Hochfahren senden beide Stationen die erste Lernsequenz, zum Beispiel diejenige mit 50%-Tastzyklus. Das Verfahren der Verriegelungserreichung beginnt in beiden Stationen. Wenn eine Station eine Verriegelung erreicht, schaltet sie vom Senden der ersten Lernsequenz zum Senden der zweiten, zum Beispiel mit einem wechselnden Tastzyklus von Q = 40% und 1-Q = 60%. Diese Änderung stört die Verriegelungserreichung der anderen Station nicht, wenn diese immer noch auftritt. Nachdem die andere Station eine Verriegelung erreicht hat, schaltet sie ebenfalls vom Senden der ersten Lernsequenz auf das Senden der zweiten Lernsequenz. Jede der zwei Stationen beginnt nur dann Daten zu übertragen, wenn beide verriegelt sind und die zweite Lernsequenz empfangen. Ob eine Station verriegelt ist oder nicht, kann durch Erfassen des Bits, das der ausgewählten Taktflanke unmittelbar vorhergeht und des Bits, das dieser unmittelbar nachfolgt, bestimmt werden. Bei der Verriegelung überspannen diese Bits den Hauptübergang und müssen kontinuierlich als eine Null bzw. eine Eins erfaßt werden. Jede Abweichung von dieser Regel zeigt an, daß eine Verriegelung noch nicht erreicht oder verloren wurde.

Hinzufügen eines Frequenzdetektors

Bei allen oben beschriebenen Ausführungsbeispielen wurde die Annahme getroffen, daß sich die VCO-Mittenfrequenz im schlimmsten Fall von der ankommenden Datenrate um einen Bruchteil eines Prozents unterscheidet. Bei den numerischen Beispielen oben betrug die angenommene maximale Differenz 600 kHz bei einer nominalen Bit-Rate von 2 GHz, das bedeutet 0,03 %. Dies kann in dem Sender, um die Bit-Rate einzustellen, und in dem Empfänger, um die VCO-Mittenfrequenz einzustellen, durch Verwenden eines Präzisionsfrequenzbestimmungselements erreicht werden, wie zum Beispiel Kristallen oder mit akustischen Oberflächenwellengeräten. Präzisionsfrequenzelemente sind jedoch teuer und erschweren jede Änderung der Übertragungsbitrate, wenn diese notwendig wird.
Die folgende Beschreibung vervollständigt jedes der im vorhergehenden beschriebenen Ausführungsbeispiele durch Hinzufügen eines Frequenzdetektors. Der Frequenzdetektor unterstützt den Schleifenphasendetektor, um eine Verbindung zu erreichen, sogar wenn die freilaufende Frequenz des VCO irgendwo zwischen 75 und 150% der ankommenden Bit-Rate ist. Dies wird zu Beginn des Verriegelungserreichungsprozesses durchgeführt, durch Annähern der VCO-Frequenz so nahe an die ankommende Datenrate, daß der Schleifenphasendetektor die Verriegelung durchführen kann, wie es bei den vorhergehenden Ausführungsbeispielen beschrieben wurde.
Der Betrieb des Frequenzdetektors basiert wie der Betrieb des Phasendetektors auf der anfänglichen Übertragung derselben Lernsequenz (Fig. 2e). Der Betrieb des Frequenzdetektors wird zur Vervollständigung des zweiten Ausführungsbeispiels, das in Fig. 9 gezeigt ist, beschrieben, obwohl es für Fachleute angesichts der Lehren dieser Erfindung ohne weiteres offensichtlich ist7 daß die Beschreibung ohne weiteres auf alle Ausführungsbeispiele dieser Erfindung angewandt werden kann.
Wie es in Fig. 29a gezeigt ist, wurden dem Ausführungsbeispiel aus Fig. 9 Frequenzdetektorkomponenten hinzugefügt.
Der 20:1 Frequenzteiler 306 in Fig. 29a ist zum Beispiel als ein 10:1 Frequenzteiler ausgeführt, dem ein 2:1 Frequenzteiler folgt. Die Fig. 30 und 31 stellen den 2:1 Teiler und dessen Betrieb dar. Zur Vereinfachung und zur Erleichterung des Verständnisses werden in Fig. 31 Laufzeitverzögerungen von Null angenommen. Der 2:1 Frequenzteiler besteht aus zwei D-Latches 3001 und 3002, die durch das Signal Q1 bzw. getaktet sind, die von dem 10:1 Frequenzteilerabschnitt des Teilers 306 kommen. Die Latches 3001 und 3002 sind als ein gut bekanntes Master-Slave-"teile durch zwei"-Flip-Flop verschaltet. Wie es in Fig. 31 gezeigt ist, wird angenommen, daß beide Latches positiv-durchlässig sind. Aufgrund des vorangehenden 10:1 Frequenzteilers eilt der Ausgang Q22 dem Ausgang Q21 um 5 VCO-Taktzyklen (nicht dargestellt) nach.
Wie es in Fig. 29a gezeigt ist, taktet der Ausgang Q21 des 20:1 Teilers 306 den Selektor 304, ein D-Flip-Flop, das durch die positive Flanke ausgelöst wird, das an seinem Ausgang die Antwort des Phasendetektors 302 bei jeder 20. Taktflanke, die durch den VCO zugeführt wird, abtastet und hält, wie es im vorhergehenden beschrieben wurde. Der Ausgang Q22 des Teilers 306 taktet auf ähnliche Weise den Selektor 2901, wiederum ein D-Flip-Flop, das durch die positive Flanke ausgelöst wird. Aufgrund der Verzögerung des Signalverlaufs Q22 um 5 VCO-Taktzyklen hinter dem Signalverlauf Q21 (Fig. 31) tastet der Selektor 2901 die Antwort des Phasendetektors 302 auf die VCO-Taktflanken, die 5 VCO-Taktzyklen hinter den Taktflanken sind, die die Antworten erzeugen, die durch den Selektor 304 gehalten sind, ab und hält diese.
Es sei nun angenommen, daß der VCO, bevor die Schleife eine Verriegelung erreicht, bei einer Frequenz, die gleich 80% der ankommenden Datenrate ist, läuft. In Fig. 32 stellt der Signalverlauf TS die Lernsequenz dar, die von der sendenden Seite während der Verriegelungserreichung ankommt, wie sie am Ausgang des Phasendetektors 302 zeitlich neu erscheint.
Weil der VCO bei 80% der ankommenden Datenrate läuft, ist die Frequenz der Signalverläufe Q21, Q22 ebenfalls gleich 80% der Frequenz der ankommenden Lernsequenz. (Die Amplitude der Phasenmodulation, die durch den Phasenmodulator 902 in Fig. 29a eingebracht wird, beträgt lediglich einige wenige Grad der VCO-Periode. Aus Gründen der Einfachheit ist diese Modulation in Fig. 32 bis 35 nicht dargestellt.) Die Punkte A und B auf dem Signalverlauf TS stellen die Punkte des Ausgangssignals des Phasendetektors 302 dar, die durch die Selektor 304 bzw. 2901 abgetastet und gehalten werden. Diese Punkte fallen mit den positiven Übergängen der Signalverläufe Q21 bzw. Q22 zusammen, da die Selektoren 304 und 2901 Flip-Flops sind, die durch die positive Flanke ausgelöst werden. QA und QB stellen die Ausgänge der Selektoren 304 bzw. 2901 dar. Diese Ausgänge ändern ihren Wert, wenn sich der Wert eines neuen Abtastpunktes A oder B von seinem jeweiligen Vorgänger unterscheidet.
Fig. 33 stellt den gleichen Signalverlauf wie Fig. 32 dar, mit dem Unterschied, daß dort angenommen ist, daß der VCO vor der Verriegelungserreichung bei 120% der ankommenden Datenrate läuft. Deshalb haben die Signalverläufe Q21 und Q22 eine Frequenz, die gleich 120% der zeitlich neu angeordneten Lernsequenz TS ist.
Der Betrieb des Frequenzdetektors basiert nun auf der Tatsache, daß der Pegel des Signalverlaufs QA zum Zeitpunkt eines Übergangs mit gegebener Polarität im Signalverlauf QB eine Eins-zu-Eins-Anzeige des Vorzeichens des VCO-Frequenzfehlers ist. Zum Zeitpunkt eines negativen Übergangs im Signalverlauf QB ist der Signalverlauf QA zum Beispiel hoch, wenn der VCO zu langsam läuft (Punkt X in Fig. 32) und niedrig, wenn der VCO zu schnell läuft (Punkt X in Fig. 33). Wie es in Fig. 29a gezeigt ist, wird dieses Merkmal durch Verwenden des Signals QB als Takt für das D-Flip-Flop 2902, das durch die negative Flanke ausgelöst wird, und durch Verwenden des Signals QA als D-Eingang für das Flip-Flop 2902 verwendet. Folglich ist der Ausgang QC der Flip-Flops 2902 kontinuierlich hoch, wenn der VCO zu langsam läuft, und kontinuierlich niedrig, wenn der VCO zu schnell läuft. Deshalb wird diese Ausgangsspannung verwendet, um die VCO-Frequenz in Richtung der ankommenden Datenrate zu steuern. Das abschließende Ziel ist es jedoch, nicht nur eine korrekte VCO-Frequenz zu erreichen, sondern ebenfalls eine geeignete Phase zu verriegeln, wie es im Vorhergehenden beschrieben wurde. Um eine Phasenverriegelung zu erreichen, muß der VCO durch die Antwort des Phasendetektors 302 (Fig. 29a) auf die ausgewählte Taktflanke gesteuert werden, das bedeutet in Fig. 32 als sein Ausgang QA die Punkte A, die durch den Selektor 304 abgetastet und gehalten sind. Dies würde nicht passieren, wenn der VCO kontinuierlich nur durch QC kontrolliert würde. Um nicht nur eine Frequenzverriegelung sondern ebenfalls eine Phasenverriegelung zu erreichen, muß dem Phasendetektor periodisch eine Möglichkeit zur Handlung gegeben werden. Wie es oben beschrieben wurde, kann eine Phasenverriegelung nur auftreten, wenn die "ausgewählte" Taktflanke die enge Nachbarschaft des Hauptübergangs in der Lernsequenz abtastet, dies bedeutet, wenn die Punkte A nahe an den positiven Übergängen in TS sind. Wie es in Fig. 32 und 33 zu sehen ist, sind, wenn die Abtastwerte A nahe an den positiven Übergängen in TS sind, die Punkte B immer auf einem hohen Abschnitt von TS. Deshalb ist der geeignete Zeitpunkt, um einer Phasenverriegelung eine Möglichkeit zu eröffnen, derjenige, wenn die Punkte B hoch sind, dies bedeutet, wenn der Signalverlauf QB hoch ist.
Diese Zeitaufteilung der VCO-Steuerung zwischen der Frequenz- und dem Phasendetektor wird in dem Ausführungsbeispiel aus Fig. 29a durch das Versorgen des Tiefpaßfilters 901 durch einen elektronischen Schalter 2903 (zum Beispiel einen Multiplexer), der durch QB gesteuert ist (über ein ODER-Gatter 2904) erreicht, das dem Tiefpaßfilter 901 als Eingangssignal QS abwechselnd QA (wenn QB hoch ist) und QC (wenn QB niedrig ist) zuführt. Das Signal 2905, das den zweiten Eingang des ODER-Gatters 2904 treibt, sei für jetzt als niedrig angenommen. Wie es in Fig. 32 und 33 gezeigt ist, ist QS = QC, wenn QB niedrig ist; umgekehrt ist QS = QA, wenn QB hoch ist. Die Untersuchung des Signals QS in Fig. 32 zeigt, daß sogar wenn das Signal QC durch den elektronischen Schalter 2903 zerhackt ist, wenn die VCO-Frequenz zu niedrig ist, das Signal QS mehr Zeit auf einem hohen Pegel verbringt als auf einem niedrigen Pegel (im Durchschnitt 75% gegenüber 25%). Umgekehrt ist, wenn die VCO-Frequenz zu hoch ist, das entgegengesetzte wahr (Fig. 33). Das Tiefpaßfilter 901 zieht die Gleichstromkomponente von QS heraus, die, wie es das Signal QC tun würde, die VCO-Frequenz in die geeignete Richtung steuert. Wenn QS im Mittel hoch ist, erhöht es die VCO-Frequenz; umgekehrt, wenn QS im Mittel niedrig ist, erniedrigt es die VCO-Frequenz. Diese Steuerungshandlung bringt die VCO-Frequenz in die Nähe der ankommenden Datenrate, wodurch es dem Phasendetektor ermöglicht wird, eine Verriegelung zu erreichen. Die VCO-Steuerungsempf indlichkeit (Änderung der Frequenz gegenüber der Änderung der Steuerungsspannung) muß selbstverständlich für die hohe und die niedrige Gleichstromkomponente von QS ausreichend hoch sein, um den VCO von seinen jeweiligen schlechtesten Mittenfrequenzen auf die ankommende Datenrate abzustimmen. Fig. 34 zeigt die Situation, wenn der oben beschriebene Betrieb des Frequenzdetektors erfolgreich war, um die VCO-Frequenz gleich der ankommenden Datenrate zu machen, aber die VCO-Taktrate, die durch den Selektor 34 ausgewählt ist, immer noch etwas hinter dem Hauptübergang verzögert ist. Folglich liegen beide Punkte A und B auf dem hohen Abschnitt von TS und sowohl QA als auch QB sind hoch. Mit hohem QB wird das Tiefpaßfilter 901 durch QA über den elektronischen Schalter 2903 versorgt. QA, das hoch ist, erhöht die VCO-Frequenz, die die ausgewählte Taktflanke in Richtung des Hauptübergangs bewegt. Wenn die ausgewählte Taktflanke nahe genug an den Hauptübergang kommt, bewirkt die Phasenmodulation des Taktes, die durch den Phasenmodulator 902 bewirkt wird, daß sich QA schnell zwischen einem hohen und einem niedrigen Zustand ändert, mit einem Tastzyklus, der erforderlich ist, um den VCO auf der ankommenden Datenrate zu halten. Die Verriegelung tritt dann ein, wie es bei dem Ausführungsbeispiel aus Fig. 9 beschrieben wurde.
Fig. 35 zeigt eine ähnliche Situation, wie sie anhand von Fig. 34 beschrieben wurde, außer daß für die ausgewählte VCO-Taktflanke angenommen sei, daß sie zu früh, vor dem Hauptübergang, auftritt. QB ist immer noch hoch, wodurch QA die Steuerung der VCO-Frequenz beibehält. Mit dem Punkt A, der auf dem niedrigen Teil von TS liegt, ist QA niedrig und die VCO-Frequenz wird erniedrigt. Dies bewegt die ausgewählte Taktflanke in Richtung des Hauptübergangs, bis die Phasenmodulation des Taktes beginnt, QA zu steuern.
Nachdem die Verriegelungserreichung aufgetreten ist (wie es oben beschrieben wurde), aber bevor die Übertragung der Lernsequenz durch eine Übertragung von Daten ersetzt wird, wird das Steuerungssignal 2905 in Fig. 29a von einem niedrigen Pegel auf einen hohen Pegel geschaltet. Der Ausgang des ODER-Gatters 2904 geht auf einen hohen Zustand und der elektronische Schalter 2903 führt dem Tiefpaßfilter 901 QA unabhängig vom Pegel von QB zu. Dies ist notwendig, da, wenn die Datenübertragung beginnt, der Pegel des Punkts B und folglich von QB datenabhängig wird, während die VCO-Frequenz durch QA gesteuert wird.
Die obige Beschreibung des Betriebs des Frequenzdetektors basiert auf der Hinzufügung des Frequenzdetektors zu dem Ausführungsbeispiel aus Fig. 9. Fig. 29b zeigt die Hinzufügung des Frequenzdetektors zu einer Struktur, bei der ein Selektor 304 weggelassen ist, und ein Frequenzteiler 306 in die Taktleitung des Phasendetektors 302 eingefügt ist. Der Selektor 2901 in Fig. 29a ist in Fig. 29b durch einen zweiten Phasendetektor 2906 ersetzt, der durch den Ausgang Q22 des Frequenzteilers 306 getaktet ist. Der D-Eingang des zweiten Phasendetektors 2906 empfängt den ankommenden Datenstrom. Die Struktur und der Betrieb des Frequenzdetektors ist analog, wenn er zu anderen Ausführungsbeispielen hinzugefügt wird.
Das Hinzufügen eines Frequenzdetektors kann ebenfalls bei dem ersten Ausführungsbeispiel erfolgen, so daß ein Nicht-Präzisions-VCO verwendet werden kann. Bei dem ersten Ausführungsbeispiel wurde die Phasendetektortaktphasenmodulation durch Abwechseln der VCO-Frequenz zwischen zwei Werten, die sich um einen kleinen Bruchteil der ankommenden Datenrate unterscheiden, erreicht. Bei den numerischen Beispielen, die für das erste Ausführungsbeispiel verwendet wurden, unterschieden sich die zwei Werte um 2 MHz bei einer Datenrate von 2 GHz (siehe Fig. 5 und 6). Die VCO-Frequenzabwechslung folgte den Änderungen des Ausgangsspannungspegels des Selektors 304 mit einer Übergangszeit, die gleich einem kleinen Bruchteil der Rahmendauer war. Es existierte kein Phasenmodulator, und kein Tiefpaßfilter wurde bei dein ersten Ausführungsbeispiel verwendet.
Ein alternatives Ausführungsbeispiel auf der Grundlage des ersten Ausführungsbeispiels, das durch einen Frequenzdetektor vervollständigt ist, ist in Fig. 36 gezeigt. Dieses Ausführungsbeispiel unterscheidet sich von dem Ausführungsbeispiel aus Fig. 29a lediglich durch das Weglassen des Phasenmodulators 902 und der Phasenmodulatorsignalquelle 903. Selbstverständlich muß, wie es beim ersten Ausführungsbeispiel erforderlich ist (aber nicht bei den anderen), der VCO fähig sein, seine Frequenz ohne Phasendiskontinuitäten in seiner Schwingung schnell zu ändern.
Damit ein Nicht-Präzisions VCO bei dem ersten Ausführungsbeispiel arbeitet, müssen zwei Bedingungen erfüllt sein. Die erste Bedingung besteht darin, daß die VCO-Steuerungsspannung (das bedeutet wie im Ausfühhrungsbeispiel aus Fig. 29a die Gleichstromkomponente des Signals QS) fähig ist, den VCO von seiner schlechtesten Mittenfrequenz auf die ankommende Datenrate zu treiben. Unter Verwendung des vorherigen Beispiels einer 2 GHz Datenrate und unter der Annahme einer möglichen VCO-Mittenfrequenz im Bereich von 1,5 bis 3 GHz muß die Gleichstromkomponente von QS fähig sein, den VCO über hunderte von MHz abzustimmen. Die zweite Bedingung besteht darin, daß die VCO-Frequenz, um eine Phasenverriegelung mit einer vernachlässigbaren Phasenfehleramplitude (siehe Fig. 5 und 6) zu erreichen und beizubehalten, auf hochfrequente (im wesentlichen Rahmen-zu-Rahmen) Änderungen des QS-Pegels mit lediglich einem kleinen Schritt in seiner Frequenz (bei dem obigen Beispiel 2 MHz) reagiert. Dies kann durch Strukturieren des Tiefpaßf ilters 3601 in dem Ausführungsbeispiel aus Fig. 36 als ein Nacheil-Voreil-Filter, wie es in Fig. 37 dargestellt ist, erreicht werden.
Die Gleichstromkomponente des Signals QS durchläuft den Filter in Fig. 37 ohne Dämpfung, da der Kondensators C eine unendlich große lmpedanz für einen Gleichstrom darstellt. Die Gleichstromkomponente von QS hat die vollständige Steuerung über die VCO-Frequenz. Die Zeitkonstante R2 x C ist gewählt, um zumindest 5 bis 10 mal die Rahmendauer zu sein. Deshalb ist die Impedanz des Kondensators C für hochfrequente (Rahmen-zu-Rahmen) Änderungen des QS-Pegels vernachlässigbar, verglichen mit R2. Diese hochfrequenten Änderungen des QS-Pegels durchlaufen das Filter, gedämpft auf einem Bruchteil gleich R2/(R1 + R2) ihrer Spannung am Filtereingang. Durch eine geeignete Auswahl der Filterkomponenten können die Hochfrequenzänderungen von QS bis zu einem Grad gedämpft werden, um lediglich einen viel kleineren Schritt (2 MHz) der VCO-Frequenz zu bewirken, als die Änderung (hunderte von MHz), die durch Änderungen der Gleichstromkomponente von QS bewirkt werden.
Die Struktur in Fig. 36 kann wiederum durch Weglassen des Selektors 304, Ersetzen des Selektors 2901 durch einen zweiten Phasendetektor 2906 und Einfügen eines Frequenzdetektors 306 in die Taktleitung des Phasendetektors 302, ähnlich wie in Fig. 29b, modifiziert werden. Wie bei allen Strukturen, die den Selektor 304 weglassen, muß die Laufzeitverzögerung des Teilers 306 von seinem Takteingang zu seinem Ausgang, der den ersten Phasendetektor 302 taktet, jedoch verglichen mit dem Bit-Zeitintervall vernachlässigbar klein sein, oder gleich einem ganzzahligen Mehrfachen des Bit-Zeitintervalls sein. Oder die Laufzeitverzögerung des Frequenzteilers 306 muß durch ein Element zum Anpassen und Nachführen der Laufzeitverzögerung kompensiert werden, das in die Taktleitung des Abtasters 303 eingefügt ist.
Obwohl die vorangehende Erfindung durch eine Darstellung und ein Beispiel zum Zwecke der klareren Verständlichkeit in einigen Details beschrieben wurde, ist es für Fachleute im Licht der Lehren dieser Erfindung ohne weiteres offensichtlich, daß bestimmte Änderungen und Modifikationen innerhalb des Umfangs der nachfolgenden Ansprüche durchgeführt werden können.

Claims

1. Eine Struktur (300) zum Herausziehen von Daten aus einem Datenstrom, mit:

einem Eingangsanschluß (301) zum Empfangen des Datenstroms, wobei:

der Datenstrom in aufeinanderfolgende Rahmen mit N Bits gruppiert ist, wobei N eine ganze Zahl ist;

die aufeinanderfolgenden Rahmen in eine oder mehrere Gruppen von Rahmen gruppiert sind; und

eine integrale Anzahl von aufeinanderfolgenden Rahmen am Beginn jeder der Gruppen von Rahmen eine Lernsequenz bilden,

einem Ausgangsanschluß (309) zum Bereitstellen der herausgezogenen Daten;

einer ersten Takteinrichtung (305) zum Bereitstellen eines ersten Taktsignals, das als Antwort auf ein Taktsteuerungssignal eingestellt ist, das an eine Taktsteuerungsanschlußleitung (302-1) angelegt ist, um den Datenstrom bezüglich seiner Frequenz und Phase anzupassen; und

einer Abtastereinrichtung (303) mit einer Eingangsanschlußleitung (301-2), die geschaltet ist, um den Datenstrom zu empfangen, einer Takteingangsanschlußleitung (307-2) zum Empfangen des ersten Taktsignals, und einer Ausgangsanschlußleitung zum Bereitstellen der herausgezogenen Daten an den Ausgangsanschluß (309),

dadurch gekennzeichnet,

daß jeder der aufeinanderfolgenden Rahmen zumindest zwei Nicht-Daten-Bits umfaßt, wobei zwei der Nicht-Daten-Bits an aufeinanderfolgenden Bit-Positionen sind und entgegengesetzte logische Werte aufweisen, wobei der Übergang zwischen den zwei Nicht-Daten-Bits einen Hauptübergang bildet, wobei der Hauptübergang in jedem der Rahmen dieselbe Polarität aufweist und an derselben Position angeordnet ist; wobei die Lernsequenz lediglich einen Hauptübergang und einen Übergang mit entgegengesetzter Polarität aufweist; und

daß die Struktur folgende Merkmale einschließt:

eine Taktsteuerungsquelle (310), die folgende Merkmale umfaßt:

eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist;

eine Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals;

eine zweite Einrichtung (306) zum Bereitstellen eines zweiten Taktsignals mit einer Frequenz gleich der Frequenz des ersten Taktsignals geteilt durch N; und

eine Ausgangsanschlußleitung (302-1), die während zumindest eines Teils eines jeden Rahmens das Taktsteuerungssignal mit einem ersten binären Wert, wenn ein Auslösesignal, das mit dem zweiten Taktsignal in Beziehung steht, vor dem Hauptübergang auftritt, und mit einem zweiten binären Wertes, wenn das Auslösesignal nach dem Hauptübergang auftritt, zuführt.

2. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) ferner einen Phasendetektor (302) umfaßt, der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Takteingangsanschlußleitung (306-1) zum Empf angen des zweiten Taktsignals, das als Auslösesignal dient, und eine Ausgangsanschlußleitung (302-1) zum Bereitstellen des Taktsteuerungssignals aufweist.

3. Eine Struktur nach Anspruch 2, bei der die Abtasteinrichtung (303) ein erstes D-Flip-Flop umfaßt, und der Phasendetektor (302) ein zweites D-Flip-Flop umfaßt, das an das erste D-Flip-Flop eng angepaßt ist.

4. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt:

einen Phasendetektor (302), der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals, und eine Ausgangsanschlußleitung (302-2) aufweist; und

eine Selektoreinrichtung (304), die eine Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (302-2) des Phasendetektors verbunden ist, eine Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, und eine Ausgangsanschlußleitung (304-1) zum Bereitstellen des Taktsteuerungssignals aufweist,

wobei das Auslösesignal jeden N-ten Übergang des ersten Taktsignals umfaßt.

5. Eine Struktur nach Anspruch 4, bei der die Abtastereinrichtung (303) ein erstes D-Flip-Flop umfaßt, und der Phasendetektor (302) ein zweites D-Flip-Flop umfaßt, das an das erste D-Flip-Flop eng angepaßt ist.

6. Eine Struktur nach Anspruch 4, bei der die Selektoreinrichtung (304) ein D-Flip-Flop umfaßt.

7. Eine Struktur nach Anspruch 4, bei der die Selektoreinrichtung (304) folgende Merkmale umfaßt:

eine Mehrzahl von Auswahlgeräten (304-1; 304-2), die jeweils eine Eingangsanschlußleitung (304-1-1;304-2-1), eine Ausgangsanschlußleitung und eine Takteingangsanschlußleitung (306-1-1; 306-2-1) aufweisen, wobei die Mehrzahl der Auswahlgeräte kaskadisch mit der Eingangsanschlußleitung (304-1-1) des ersten der Auswahlgeräte (304-1), das als die Eingangsanschlußleitung der Selektoreinrichtung dient, und mit der Ausgangsanschlußleitung (304-2-2) des letzten der Auswahlgeräte (304-2) verbunden ist, das als Ausgangsanschlußleitung der Selektoreinrichtung dient; und

bei der die zweite Takteinrichtung folgende Merkmale umfaßt:

eine Mehrzahl von Taktteilereinrichtungen (306-1; 306-2), die jeweils eine Eingangsanschlußleitung und eine Ausgangsanschlußleitung (306-1-1; 306-2-1) aufweisen, wobei die Mehrzahl der Taktteilereinrichtungen kaskadisch mit der Eingangsanschlußleitung der ersten Taktteilereinrichtung (306-1), die als die Eingangsanschlußleitung der zweiten Takteinrichtung dient, und mit der Ausgangsanschlußleitung der letzten Taktteilereinrichtung (306-2) verbunden ist, die als die Ausgangsanschlußleitung der zweiten Takteinrichtung dient, wobei jeder der Taktteilereinrichtungen ein zugeordnetes aus einer Nehrzahl von geteilten Taktsignalen bereitstellt, von denen jedes an die Takteingangsanschlußleitung eines zugeordneten der Nehrzahl von Auswahlgeräten angelegt wird.

8. Eine Struktur nach Anspruch 7, bei der die Auswahlgeräte (304-1; 304-2) D-Flip-Flops umfassen.

9. Eine Struktur nach Anspruch 1, bei der die Takteinrichtung einen spannungsgesteuerten Oszillator (305) umfaßt.

10. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) das erste Taktsignal mit einer ersten Phase empfängt, und die Abtasteinrichtung (303) das erste Taktsignal mit einer zweiten Phase empfängt.

11. Eine Struktur nach Anspruch 10, bei der sich die erste und die zweite Phase um etwa 180 Grad unterscheiden.

12. Eine Struktur nach Anspruch 11, bei der die erste und die zweite Phase einen Tastzyklus von etwa 50% aufweisen.

13. Eine Struktur nach Anspruch 12, die ferner einen Phasenteiler (307) umfaßt, der eine Eingangsanschlußleitung (307-3) zum Empfangen des ersten Taktsignals, eine erste Ausgangsanschlußleitung (307-1) zum Bereitstellen des ersten Taktsignals mit der ersten Phase, und eine zweite Ausgangsanschlußleitung (307-2) zum Bereitstellen des ersten Taktsignals mit der zweiten Phase aufweist.

14. Eine Struktur nach Anspruch 12, die ferner folgende Merkmale aufweist:

einen Phasenteiler (702), der eine erste Eingangsanschlußleitung (701) zum Empf angen des ersten Taktsignals, eine zweite Eingangsanschlußleitung (705), eine erste Ausgangsanschlußleitung (702-1) zum Bereitstellen des ersten Taktsignals mit der ersten Phase und eine zweite Ausgangsanschlußleitung (702-2) zum Bereitstellen des Taktsignals mit der zweiten Phase aufweist;

eine Differenzialverstärkereinrichtung (704), die eine erste Eingangsanschlußleitung (704-1), eine zweite Eingangsanschlußleitung (704-2) und eine Ausgangsanschlußleitung, die mit der zweiten Eingangsanschlußleitung (705) des Phasenteilers (702) verbunden ist, aufweist;

ein erstes Tiefpaßfilter (703-1), das zwischen die erste Ausgangsanschlußleitung (702-1) des Phasenteilers (702) und die erste Eingangsanschlußleitung (704-1) der Differenzialverstärkereinrichtung (704) geschaltet ist; und

ein zweites Tiefpaßfilter (703-2), das zwischen die zweite Ausgangsanschlußleitung (702-2) des Phasenteilers (702) und die zweite Eingangsanschlußleitung (704-2) der Differenzialverstärkereinrichtung (704) geschaltet ist.

15. Eine Struktur nach Anspruch 11, die ferner ein Tiefpaßf ilter (901) zum Filtern des Taktsteuerungssignals umfaßt.

16. Eine Steuerung nach Anspruch 15, die ferner zumindest einen Phasenmodulator (902) und eine Phasenmodulatorsignalquelle (903) zum Steuern des zumindest einen Phasenmodulators umfaßt.

17. Eine Struktur nach Anspruch 16, bei der der Phasenmodulator (902) das erste Taktsignal moduliert.

18. Eine Struktur nach Anspruch 16, bei der der Phasenmodulator (902) die erste Phase des ersten Taktsignals moduliert.

19. Eine Struktur nach Anspruch 17, bei der der Phasenmodulator (902) fähig ist, über einen Bereich, der um etwa Null Grad zentriert ist, zu modulieren.

20. Eine Struktur nach Anspruch 18, bei der die erste Phase des ersten Taktsignals durch den Phasenmodulator (199), der zur Modulation über einen Bereich, der um etwa 180 Grad zentriert ist, fähig ist, geschaffen ist.

21. Eine Struktur nach Anspruch 16, bei der ein erster Phasenmodulator (902-1) die erste Phase des ersten Taktsignals moduliert, und ein zweiter Phasenmodulator (902-2) die zweite Phase des ersten Taktsignals moduliert.

22. Eine Struktur nach Anspruch 2l, bei der erste und der zweite Phasenmodulator (902-1, 902-2) im wesentlichen identische Mittelpunkte des Modulationsbereiches aufweisen.

23. Eine Struktur nach Anspruch 22, die ferner ein Tiefpaßfilter (181) zum Filtern des Signals der Phasenmodulatorsignalquelle (903) vor dem Anlegen an den zweiten Phasenmodulator (902-2) umfaßt.

24. Eine Struktur nach Anspruch 16, bei der die Phasenmodulatorsignalquelle (260) eine Integrierereinrichtung (262) umfaßt, die eine erste Eingangsanschlußleitung (262-1), die mit der Eingangsanschlußleitung des Tiefpaßfilters (264) verbunden ist, eine zweite Eingangsanschlußleitung (262-2), die mit der Ausgangsanschlußleitung des Tiefpaßfilters (264) verbunden ist, und eine Ausgangsanschlußleitung (262-3), die mit dem zumindest einen Phasenmodulator (263) verbunden ist, aufweist.

25. Eine Struktur nach Anspruch 18, die ferner eine Phasenverschiebungsrückkopplungseinrichtung umfaßt, die folgende Merkmale umfaßt:

eine erste Eingangsanschlußleitung (212-1) zum Empfangen des ersten Taktsignals mit der ersten Phase;

eine zweite Eingangsanschlußleitung (211-1) zum Empfangen des ersten Taktsignals mit der zweiten Phase; und

eine Einrichtung (213; 214; 215; 216) zum Bereitstellen eines Ausgangssignals, das die Phasendifferenz zwischen den Taktsignalen mit der ersten und der zweiten Phase anzeigt.

26. Eine Struktur nach Anspruch 25, bei der das Ausgangssignal, das die Phasendifferenz zwischen den ersten Taktsignalen mit erster und zweiter Phase anzeigt, zumindest als ein Teil des Phasenmodulatorsignals dient, das an den zumindest einen Phasenmodulator angelegt ist.

27. Eine Struktur nach Anspruch 23, die ferner eine Phasenverschiebungsrückkopplungseinrichtung umfaßt, die folgende Merkmale umfaßt:

28. Eine Struktur nach Anspruch 27, bei der das Ausgangssignal, das die Phasendifferenz zwischen den ersten Taktsignalen mit der ersten und der zweiten Phase anzeigt, zumindest einen Abschnitt des Phasenmodulatorsignals umfaßt, der an den zweiten Phasenmodulator angelegt wird.

29. Eine Struktur nach Anspruch 15, die ferner einen Frequenzdetektor (2900) umfaßt, der dazu dient, das Vorzeichen der Differenz zwischen der Frequenz des ersten Taktsignals und der Frequenz des Datenstroms zu bestimmen, und bewirkt, daß die erste Takteinrichtung (305) das erste Taktsignal mit einer Frequenz, die etwa gleich der Frequenz des Datenstroms ist, bereitstellt.

30. Eine Struktur nach Anspruch 29, bei der der Frequenzdetektor (2900) als Antwort auf eine Lernsequenz arbeitet.

31. Eine Struktur nach Anspruch 30, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt:

einen ersten Phasendetektor (302), der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Ausgangsanschlußleitung (302-1) und eine Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, das als Auslösesignal dient, aufweist;

eine dritte Takteinrichtung (306-2) zum Bereitstellen eines dritten Taktsignals mit einer Frequenz, die gleich der Frequenz des zweiten Taktsignals ist, das jedoch gegenüber dem zweiten Taktsignal um etwa ein Viertel der Periode des zweiten Taktsignals phasenverzögert ist;

einen zweiten Phasendetektor (2906), der eine Eingangsanschlußleitung, die mit dem Eingangsanschluß (2906-1) verbunden ist, eine Takteingangsanschlußleitung (2906-2) zum Empfangen des dritten Taktsignals, und eine Ausgangsanschlußleitung (2906-3) zum Bereitstellen eines Ausgangssignals, das den logischen Pegel der Lernsequenz zu einem Zeitpunkt anzeigt, der durch das dritte Taktsignal bestimmt ist, aufweist;

eine Speichereinrichtung (2902), die eine Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung des ersten Phasendetektors (302) verbunden ist, eine Takteingangsanschlußleitung, die mit der Ausgangsanschlußleitung (2906-3) des zweiten Phasendetektors (2906), und eine Ausgangsanschlußleitung zum Bereitstellen eines Ausgangssignals (QC) aufweist, das gleich dem logischen Pegel des Ausgangssignals des ersten Phasendetektors (302) zu dem Zeitpunkt eines logischen Übergangs in dem Ausgangssignal des zweiten Phasendetektors (2906) ist; und

eine Schaltereinrichtung (2903) mit einer ersten Eingangsanschlußleitung (2903-1), die mit der Ausgangsanschlußleitung (302-1) des ersten Phasendetektors (302) verbunden ist, einer zweiten Eingangsanschlußleitung (2903-2), die mit der Ausgangsanschlußleitung der Speichereinrichtung (2902) verbunden ist, einer Steuerungseingangsanschlußleitung (2903-4), die mit der Ausgangsanschlußleitung (2906-3) des zweiten Phasendetektors (2906) verbunden ist, und einer Ausgangsanschlußleitung (2903-3) zum Bereitstellen des Taktsteuerungssignals, wobei das Signal auf der Steuerungseingangsanschlußleitung (2903-4) bewirkt, daß die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen ersten Wert hat, und mit der zweiten Eingangsanschlußleitung (2903-2) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel der Steuerungseingangsanschlußleitung (2903-4) eine zweiten Wert hat.

32. Eine Struktur nach Anspruch 31, bei der die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) kontinuierlich mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, nachdem eine Verriegelung aufgetreten ist, aber bevor die Übertragung der Lernsequenz durch die Übertragung von Daten abgelöst wurde.

33. Eine Struktur nach Anspruch 30, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt

einen Phasendetektor (302) mit einer Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, einer Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals, und einer Ausgangsanschlußleitung (302-1);

eine erste Selektoreinrichtung (304) mit einer Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (302-1) des Phasendetektors (302) verbunden ist, einer Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, und einer Ausgangsanschlußleitung (304-1)

eine dritte Takteinrichtung (306-2) zum Bereitstellen eines dritten Taktsignals mit einer Frequenz, die gleich der Frequenz des zweiten Taktsignals ist, das jedoch um etwa ein Viertel der Periode des zweiten Taktsignals phasenverzögert ist;

eine zweite Selektoreinrichtung (2901) mit einer Eingangsanschlußleitung (2901-1), die mit der Ausgangsanschlußleitung (302-1) des Phasendetektors (302) verbunden ist, einer Takteingangsanschlußleitung (2901-2) zum Empfangen des dritten Taktsignals, und einer Ausgangsanschlußleitung (2901-3) zum Bereitstellen eines Ausgangssignals, das den logischen Pegel der Lernsequenz zu einem Zeitpunkt, der durch das dritte Taktsignal bestimmt ist, anzeigt;

eine Speichereinrichtung (2902) mit einer Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (304-1) der ersten Selektoreinrichtung (304) verbunden ist, einer Takteingangsanschlußleitung, die mit der Ausgangsanschlußleitung (2901-3) der zweiten Selektoreinrichtung (2901) verbunden ist, und einer Ausgangsanschlußleitung zum Bereitstellen eines Ausgangssignals, das gleich dem logischen Pegel des Ausgangssignals der ersten Selektoreinrichtung (304) zu dem Zeitpunkt eines logischen Übergangs in dem Ausgangssignal der zweiten Selektoreinrichtung (2901) ist; und

einer Schaltereinrichtung (2903) mit einer ersten Eingangsanschlußleitung (2903-1), die mit der Ausgangsanschlußleitung (304-1) der ersten Selektoreinrichtung (304) verbunden ist, einer zweiten Eingangsanschlußleitung (2903-2), die mit der Ausgangsanschlußleitung der Speichereinrichtung (2902) verbunden ist, einer Steuerungseingangsanschlußleitung (2903-4), die mit der Ausgangsanschlußleitung (2901-3) der zweiten Selektoreinrichtung (2901) verbunden ist, und einer Ausgangsanschlußleitung (2903-3) zum Bereitstellen des Takt steuerungssignals, wobei das Signal auf der Steuerungseingangsanschlußleitung (2903-4) bewirkt, daß die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen ersten Wert hat, und mit der zweiten Eingangsanschlußleitung (2903-2) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen zweiten Wert hat,

wobei das Auslösesignal jeden N-ten Übergang des Taktsignals umfaßt.

34. Eine Struktur nach Anspruch 33, bei der die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) kontinuierlich mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, nachdem die Verriegelung aufgetreten ist, aber bevor die Übertragung der Lernsequenz durch die Übertragung von Daten abgelöst wird.

35. Eine Struktur nach Anspruch 30, bei der das Tiefpaßfilter zumindest einen Pol und eine Nullstelle einschließt.