DE69323681T2 - Stressprüfung für Speichernetzwerke in integrierten Schaltungen - Google Patents

Description

• Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen, und bezieht sich insbesondere auf Speicheranordnungen in integrierten Schaltungen. Noch spezifischer bezieht sich die vorliegende Erfindung auf ein Verfahren zum Prüfen einer Speicheranordnung unter Streß bzw. unter Belastung.
• Verschiedene Verfahren sind in der Vergangenheit vorgeschlagen worden, um derartige Belastungstests bzw. Prüfungen unter Streß durchzuführen. Z. B. beschreibt die EP 0 101 107 ein solches Verfahren zum Prüfen einer Anordnung eines MOS-Speicherelements. Gleichermaßen beschreibt die EP 0 405 576 ein anderes Beispiel zur Prüfung unter Belastung für eine Anordnung von statischen Speicherzellen in einer Halbleiterspeichereinrichtung.
• Die Belastungsprüfung bzw. der Streßtest wird bei Speicheranordnungen üblicherweise durchgeführt, indem an die Gates der Transistoren in der Anordnung eine Überspannung angelegt wird. Um diesen Test durchzuführen, ist es üblich, die Überspannung an sämtliche der Bitleitungen und der komplementären Bitleitungen anzulegen, und dann der Reihe nach jede Wortleitung in dem Speicher zu aktivieren. Auf diese Weise wird an jede Zelle der Anordnung eine Streß- bzw. Belastungsspannung angelegt.
• Dieses Verfahren zum Prüfen unter Streß für eine Speicheranordnung hat mehrere Schwierigkeiten. Zum einen ist die verfügbare Zeit, um eine Speicherzelle zu belasten, auf die Zeitdauer begrenzt, die eine Wortleitung aktiviert ist. Da jede der Wortleitungen sequentiell bzw. aufeinanderfolgend aktiviert wird, wird eine Speicherzelle nur für die Zeitdauer belastet, die ihre entsprechende Wortleitung aktiviert ist.
• Falls zum anderen in der Speicheranordnung latente Fehler vorkommen, kann dieses Verfahren zur Überprüfung unter Belastung bzw. Streß nicht sämtliche der Fehler erfassen. Dies kommt aufgrund von Ladungslecks über einen Randfehler bzw. -defekt vor. Sobald die Speicherzelle die Überspannung gespeichert hat, kann ein Stromleck auftreten und die in der Zelle gespeicherte Spannung verringern. Obwohl etwas der verlorenen Ladung durch Strom ersetzt werden kann, der durch das Ladeelement fließt, kann die ersetzte Ladungsmenge niedriger sein als die verlorengegangene Ladung. Dies trifft insbesondere in Speicherzellen mit geringer Leistung bzw. Energie zu, weil der Ladewiderstand sehr groß ist, typischerweise ein Teraohm, so daß über den Widerstand ein sehr geringer Strom fließen wird. Demzufolge wird in der Speicherzelle die Spannung nicht bei dem Streß- bzw. Belastungspegel über die passende Zeitdauer aufrechterhalten, und Randzellen können den Streß- bzw. Belastungstest überstehen. Dies ermöglicht es, daß latente Fehler in der Speicherzelle unbemerkt bleiben, was zu der Herstellung von Randspeicheranordnungen bzw. Grenzspeicheranordnungen führt.
• Deshalb wäre es wünschenswert, ein Verfahren für einen Streßtest einer Speicheranordnung zur Verfügung zu stellen, bei dem die Speicherzellen bei dem Streßspannungspegel bzw. Belastungsspannungspegel über die passende Zeitdauer gehalten werden. Es ist auch wünschenswert, daß ein derartiges Verfahren nicht die Komplexität der Herstellung der integrierten Schaltung steigert.
• Gemäß der vorliegenden Erfindung wird ein Verfahren zum Testen bzw. Prüfen einer Anordnung von Speicherzellen in einer integrierten Schaltung zur Verfügung gestellt, bei dem jede Zelle an Bitleitungen (BIT, ) von komplementären Paaren von Bitleitungen angeschlossen wird, und daß folgende Schritte umfaßt: a) mehrere Reihen- bzw. Zeilenleitungen werden gleichzeitig ausgewählt, so daß mehrere Reihen bzw. Zeilen der Anordnung von Speicherzellen ausgewählt werden; und b) eine Belastungs- bzw. Streßspannung, die niemals unter normalen Betriebsbedingungen angelegt wird, wird an eine oder mehrere Bitleitungen der Anordnung von Speicherzellen über eine vorbestimmte Zeitdauer angelegt, dadurch gekennzeichnet, daß die Streß- bzw. Belastungsspannung nicht gleichzeitig an Bitleitungen des gleichen komplementären Paares angelegt wird.
• Gemäß der vorliegenden Erfindung wird auch ein Speicher in einer integrierten Schaltung zur Verfügung gestellt, der aufweist: einen Zeilendecoder; einen Spaltendecoder; eine Speicheranordnung, die aufweist, mehrere Speicherzellen, wobei jede der Zellen an eine angeschlossene Bitleitung und eine angeschlossene komplementäre Bitleitung angeschlossen ist, wobei der Reihendecoder und der Spaltendecoder verwendet werden, um auf die Speicheranordnung zuzugreifen; und eine Steuerschaltung, wobei die Steuerschaltung angeschlossen ist, um wahlweise die mehreren der Speicherzellen in einen Prüfmodus unter Verwendung einer Überspannung zu versetzen, die außerhalb des Normalbereichs der Betriebsspannungen der Zellen liegt, dadurch gekennzeichnet, daß die Überspannung an die angeschlossenen Bitleitungen und an die angeschlossenen komplementären Bitleitungen der Speicheranordnung alternativ bzw. abwechselnd angelegt wird, um die Speicheranordnung unter Belastung bzw. Streß zu prüfen.
• Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Technologie zur Verfügung gestellt, um eine Speicheranordnung in einer integrierten Schaltung unter Belastung bzw. Streß zu prüfen. Eine Steuerschaltung wählt mehrere Reihenleitungen zu einer Zeit aus. Eine Überspannung, die zum Belasten der Zellen der Anordnung zweckmäßig ist, ist an bzw. auf den Bitleitungen angeordnet bzw. angelegt. Weil ein Block von Zellen ausgewählt worden ist, wird die Überspannung an sämtliche Zellen des Blocks angelegt. Der ausgewählte Zellenblock kann entweder die gesamte Speicheranordnung oder ein Teil der Speicheranordnung sein. Die ausgewählten Zeilen bzw. Reihen bleiben über die Dauer des Belastungs- bzw. Streßtests ausgewählt. Weil die Überspannung unmittelbar an ausgewählte Zellen angelegt wird, wird die vollständige Überspannung verwendet, um die Transistorgates über die gesamte Testdauer bzw. Prüfdauer zu belasten. Auf diese Weise können latente Fehler bzw. Schadstellen innerhalb der Speicheranordnung erfaßt werden.
• Die neuen Merkmale, die für die Erfindung als charakteristisch angenommen werden, sind in den beigefügten Ansprüchen hervorgehoben worden. Die Erfindung selbst jedoch, wie auch eine bevorzugte Art von deren Verwendung und deren weitere Aufgaben und Vorzüge werden am besten unter Bezugnahme auf die folgende im einzelnen dargelegte Beschreibung einer illustrativen Ausführungsform zu verstehen sein, wenn diese in Verbindung mit den begleitenden Darstellungen gelesen wird, in denen:
• Fig. 1 ein Schaltplan ist, der eine Speicherzelle innerhalb einer Speicheranordnung darstellt;
• Fig. 2 eine Blockdarstellung ist, die einen Abschnitt der Schaltung in einer integrierten Schaltung mit Speicher darstellt; und
• Fig. 3 ist ein Schaltplan, der eine Testmodus-Anschlußschaltung darstellt, die bei der Überprüfung einer Speicheranordnung gemäß der vorliegenden Erfindung verwendet wird.
• Bezugnehmend auf Fig. 1 wird ein Schaltplan einer Speicherzelle dargestellt. Wie zu erkennen ist, sind ein erster Transistor 10, ein zweiter Transistor 12, ein erstes Ladeelement 14 und ein zweites Ladeelement 16 in einem Flipflop-Aufbau angeordnet. Bei der bevorzugten Ausführungsform sind die Ladeelemente 14, 16 Widerstände, jedoch' werden die Fachleute im Stand der Technik erkennen, daß auch Transistoren mit p-Kanal als die Ladeelemente 14, 16 verwendet werden können.
• Die Zeilen- bzw. Reihenleitung 18, die mit "Wort" beschriftet ist, ist an das Gate des dritten Transistors 20 und des vierten Transistors 22 angeschlossen. Die Zeilenleitung 18 wird verwendet, um die Zelle zu aktivieren. Die Signalleitungen 24, 26, die mit Bit bzw. Bit-Strich bezeichnet sind, werden dann verwendet, um Daten zu speichern und Daten aus der Zelle zu lesen. Auf diese Weise arbeiten der dritte und der vierte Transistor 20, 22 als Auswähltransistoren, und der erste Transistor 10 und der zweite Transistor 12 sind Speichertransistoren.
• Daten werden als Spannungspegel mit den beiden Seiten des Flipflops in entgegengesetzten Spannungskonfigurationen gespeichert und die Speicherzelle hat zwei stabile Zustände, hoch oder die logische 1 und niedrig oder die logische 0. Wenn die Speicherzelle eine logische 1 speichert, ist der Knoten 28 hoch und der Knoten 30 ist niedrig, wobei der erste Transistor 10 ausgeschaltet und der zweite Transistor 12 eingeschaltet ist. Der Zustand mit der logischen 0 wäre das entgegengesetzte, mit dem Knoten 28 auf niedrigem Potential bzw. niedrig und dem Knoten 30 auf hohem Potential bzw. hoch.
• Die in Fig. 1 dargestellte Speicherzelle ist in einer Anordnung von ähnlichen Zellen eingebettet. Fig. 2 ist eine Blockdarstellung der Schaltung, die mit einer Speicheranordnung in einer integrierten Schaltung gemäß der vorliegenden Erfindung angeschlossen ist. Auf die Speicheranordnung 32 wird durch einen Reihen- bzw. Zeilendecoder 34 zugegriffen, der eine Wortleitung von mehreren Wortleitungen 36 auswählt. Ein Spaltendecoder 38 wählt die passenden Bit- und Bit- Strich-Leitungen von mehreren Bit und Bit-Strich-Leitungen 40 aus. Der Schreibdecoder 42 wird verwendet, um Daten in die Speicheranordnung 32 zu schreiben. Obwohl der Spaltendecoder 38 und der Schreibdecoder 42 als getrennte Schaltungen dargestellt sind, werden es die Fachleute im Stand der Technik erkennen, daß der Spaltendecoder 38 und der Schreibdecoder 42 zu einer Schaltung kombiniert werden könnten.
• Wie es im Stand der Technik bekannt ist, wird die Belastungsprüfung bzw. der Streßtest für die Speicheranordnung realisiert, indem zu einer Zeit eine Wortleitung innerhalb der Speicheranordnung ausgewählt wird. Eine Überspannung von typischerweise 7 Volt wird von Vcc an sämtliche der Bitleitungen und der komplementären Bitleitungen angelegt, während jede Wortleitung in dem Speicher sequentiell bzw. aufeinanderfolgend aktiviert wird. Auf diese Weise wird eine Streßspannung an jede Zelle der Anordnung angelegt.
• Dieses Verfahren der Streßprüfung kann nicht sämtliche Fehlerhaftigkeiten erfassen, die in der Anordnung vorkommen. Dies trifft wegen der Ladungslecks über Randdefekte auf. Z. B. wird unter Bezugnahme auf Fig. 1 eine Ladung in der Speicherzelle am Knoten 28 gespeichert. Strom kann durch das Gate des Transistors 12 hindurchkommen bzw. hindurchlecken und die in der Zelle gespeicherte Ladung verringern. Obwohl etwas der verlorenen Ladung über Strom ersetzt werden kann, der durch das Ladeelement 14 fließt, kann die Menge an ersetzter Ladung niedriger als die verlorene Ladung sein. Folglich wird die Ladung in der Speicherzelle nicht auf dem Belastungspegel über die passende bzw. angemessene Zeitdauer aufrechterhalten und Rand- bzw. Grenzzellen können den Belastungs- bzw. Streßtest überstehen. Dies ermöglicht, daß latente Fehler in der Speicherzelle nicht erfaßt werden, was zu der Herstellung von Grenzspeicheranordnungen bzw. Speicheranordnungen, die ein Grenzfall sind, führt.
• Eine Technologie zum Testen unter Belastung bzw. unter Streß für eine Speicheranordnung gemäß der vorliegenden Erfindung wird nun beschrieben. Es wird nun auf Fig. 2 Bezug genommen, wobei ein Block 44 eine Steuerschaltung darstellt, die ein Steuersignal erzeugt, das durch einen Reihen- bzw. Zeilendecoder 34 und einen Schreibdecoder 42 verwendet wird. Das Steuersignal von dem Block 44 veranlaßt den Zeilendecoder 34 dazu, sämtliche oder einen Teil der Wortleitungen zu einer Zeit auszuwählen. Die ausgewählten Wortleitungen verbleiben über die Dauer des Streßtestes aktiviert. Das Steuersignal von dem Block 44 wird auch von dem Schreibdecoder 42 verwendet, um sämtliche oder einen Teil der Bitleitungen in der Anordnung auf einen hohen Spannungspegel zu setzen, üblicherweise 7 Volt und um sämtliche oder einen Teil der Bit-Strich-Leitungen auf einen niedrigen Spannungspegel zu setzen. Nach einer vorbestimmten Zeitdauer werden die Spannungspegel geschaltet, wobei sämtliche der Bitleitungen in der Anordnung auf einen niedrigen Spannungspegel gesetzt werden und sämtliche der Bit-Strich-Leitungen auf einen hohen Spannungspegel gesetzt werden. In dem die Überspannung über die Steuerschaltung 44 an die Bitleitungen und die komplementären Bitleitungen anstelle von Vcc über die Ladeelemente 14, 16 angelegt wird, wird der Überspannungspegel über die Dauer des Streßtests aufrechterhalten und belastet den ersten und den zweiten Transistor 10, 12 vollständig. In dem die Speicheranordnung in der Weise einer Belastungs- bzw- Streßprüfung ausgesetzt wird, können latente Fehler innerhalb der Speicherzellen erfaßt werden.
• Falls Stromeinschwingvorgänge ein Thema sind, ist es möglich, den Streßtest mit Vcc, das auf einen niedrigen Spannungspegel gesetzt ist, zu beginnen und dann Vcc auf einen gewünschten Pegel anzuheben. Dies würde Stromeinschwingvorgänge verringern. Ferner können alternative Verfahren zum Testen bzw. Prüfen der Anordnung unter Belastung bzw. unter Streß verwendet werden. Bei einem alternativen Verfahren werden nur Abschnitte der Anordnung zu einer Zeit ausgewählt und geprüft. Z. B. können einige der Wortleitungen zu einer Zeit ausgewählt werden, der Test an den Speicherzellen, die mit diesen Wortleitungen verbunden sind, durchgeführt werden, und dann kann eine andere Gruppe von Wortleitungen ausgewählt werden. Dieses Verfahren wird fortgesetzt, bis die gesamte Anordnung von Speicherzellen geprüft worden ist. Davon abhängig, wie der Zeilendecoder eingestellt ist, ist es eine andere Alternative, die Wortleitungen in einem Quadranten der Anordnung auszuwählen und den Quadranten zu prüfen, um sich dann dem nächsten Quadranten zuzuwenden. Dies würde auch Stromeinschwingvorgänge minimieren.
• Die Fig. 3 ist ein Schaltdiagramm, das eine Anschlußschaltung für einen Prüfmodus bzw. Testmodus darstellt, um eine Speicheranordnung gemäß der vorliegenden Erfindung unter Belastung bzw. unter Streß zu prüfen. Der Widerstand 46 ist an Vcc angeschlossen und ist ein Eingang in den Inverter 48. Die Eingangsanschlußfläche 50 wird auch in den Inverter 48 eingegeben. Die Schaltung 44 für den Testmodus, die in Fig. 3 dargestellt ist, ermöglicht es, die Speicheranordnung auf dem Wafer- bzw. Scheibenniveau bei der Herstellung einer integrierten Schaltung unter Belastung bzw. unter Streß zu prüfen. Ein Meßfühler kann die Eingangsanschlußfläche 50 erden, wobei die Ausgangsleitung 52 des Inverters 48 dazu veranlaßt wird, auf einen hohen Pegel zu gehen. Die Ausgangsleitung 52 kann z. B. einen zusätzlichen Eingang in ein Gate sein. Ein hoher Spannungspegel am Ausgang 52 kann verwendet werden, um sämtliche der Wortleitungen innerhalb der Speicheranordnung zu einer Zeit zu aktivieren. Es ist jedoch möglich, dieses Verfahren zum Überprüfen bzw. Testen unter Belastung für eine Speicheranordnung an anderen Stufen bzw. Schritten entlang des Herstellungsverfahrens oder sobald die Speicheranordnung verkapselt ist, zu verwenden. Z. B. kann eine Testanschlußfläche in der verkapselten integrierten Schaltung verwendet werden, um die Speicheranordnung unter Streß bzw. unter Belastung zu prüfen. Üblicherweise kann in den Prüfmodus unter Verwendung einer ausgewählten Über- oder Unterspannung, oder einem als Muster ausgebildeten Eingangssignal, wie im Stand der Technik bekannt, eingetreten werden.
• Ein alternatives Verfahren zur Überprüfung einer Speicheranordnung unter Belastung wird nun unter Bezugnahme auf die Fig. 1 bis 2 beschrieben. Wie oben beschrieben, veranlaßt das Steuersignal von dem Block 44 den Zeilendecoder 34 dazu, sämtliche oder einen Teil der Wortleitungen zu einer Zeit auszuwählen. Die ausgewählten Wortleitungen bleiben über die Dauer der Prüfung unter Belastung aktiviert. Das Steuersignal von dem Block 44 wird auch durch den Schreibdecoder 42 verwendet, um sämtliche oder einen Teil der Bitleitungen in der Anordnung auf einen hohen Spannungspegel, üblicherweise 7 Volt zu setzen, während der Spannungspegel an den Bit-Strich-Leitungen potentialfrei gelassen wird. Die Bit-Strich-Leitungen werden dann auf eine niedrige Spannung durch die Speicherzellen gebracht. Nach einer vorbestimmten Zeitdauer werden die Spannungspegel geschaltet, wobei sämtliche der Bit-Strich-Leitungen auf einen hohen Spannungspegel gesetzt sind und die Bitleitungen potentialfrei sind. Wie zuvor werden die Bitleitungen durch die Speicherzellen auf ein niedriges Potential gebracht.
• Ein Verfahren zum Belasten von Auswähltransistoren 20, 22 bezieht ferner das Schreiben von Daten in eine Speicherzelle ein, bevorzugt bei einer hohen Spannung. In einem ersten Teil der Streß- bzw. Belastungsprozedur wird eine Eins in jede Zelle geschrieben. Dies kann für alle Zellen gleichzeitig durchgeführt werden oder für eine Zeile zu einer Zeit. Nachdem die Daten geschrieben sind, sind der Knoten 28 und die Signalleitung 24 auf hohem Potential, und der Knoten 30 und die Signalleitung 26 sind auf niedrigem Pegel bzw. niedrigem Potential. Die Wortleitung 18 ist dann nicht aktiviert. Die Spannungspegel an den Bitleitungen und den komplementären Bitleitungen werden dann geschaltet, so daß die Daten an den Bitleitungen komplementär zu den in den Zellen gespeicherten sind. Dies erzeugt eine Spannungsbelastung über die ausgewählten Transistoren 20, 22, wobei es ermöglicht wird, Auswähltransistoren, die an der Grenze sind, aufzuspüren. Das Verfahren kann unter Verwendung von komplementären Daten, die in die Speicherzellen geschrieben werden, wiederholt werden, wobei beide Auswähltransistoren 20, 22 in beide Richtungen beansprucht bzw. belastet werden.
• Die Fachleute im Stand der Technik werden erkennen, daß die Erfindung ein Verfahren zum Prüfen einer Speicheranordnung unter Belastung bzw. unter Streß zur Verfügung stellt, daß eine Überspannung an den Speicherzellen aufrechterhält, so daß latente Fehler bzw. Schadstellen innerhalb der Anordnung erfaßt werden. Ferner erhöht der oben beschriebene Streßtest die Komplexität bzw. Umständlichkeit des Herstellungsverfahrens nicht wesentlich.
• Während der Erfindung insbesondere unter Bezugnahme auf eine bevorzugte Ausführungsform gezeigt und beschrieben worden ist, ist es für jene im Stand der Technik verständlich, daß verschiedene Änderungen in der Form und in Einzelheiten bei dieser vorgenommen werden können, ohne den Bereich der Erfindung zu verlassen.

Claims (17)

1. Verfahren zum Testen bzw. Prüfen einer Anordnung von Speicherzellen (32) in einer integrierten Schaltung, wobei jede der Zellen an Bitleitungen (BIT) von komplementären Paaren von Bitleitungen angeschlossen ist, und das die Schritte aufweist:

a) mehrere Zeilen- bzw. Reihenleitungen (18) werden gleichzeitig ausgewählt, so daß mehrere Reihen bzw. Zeilen der Anordnung von Speicherzellen ausgewählt werden; und

b) eine Belastungs- bzw. Streßspannung, die niemals unter normalen Betriebsbedingungen angelegt wird, wird an eine oder mehrere Bitleitungen der Anordnung von Speicherzellen über eine vorbestimmte Zeitdauer angelegt, dadurch gekennzeichnet, daß die Streß- bzw. Belastungsspannung nicht gleichzeitig an Bitleitungen des gleichen komplementären Paares angelegt wird.

2. Verfahren nach Anspruch 1, wobei der Schritt b) ferner die Schritte aufweist:

i) mehrere der ersten Bitleitungen (BIT) der Anordnung werden auf einen Überspannungspegel, der größer als irgendeine normale Betriebsspannung der Anordnung ist, über eine vorbestimmte Zeitdauer gelegt bzw. gesetzt; und

ii) mehrere der zweiten Bitleitungen (BIT) der Anordnung, die jeweils komplementär zu einer jeweiligen der ersten Bitleitungen sind, werden über eine vorbestimmte Zeitdauer auf den Überspannungspegel gesetzt bzw. gelegt.

3. Verfahren nach Anspruch 1 oder Anspruch 2, das ferner die Schritte aufweist:

die mehreren der zweiten Bitleitungen werden auf eine niedrige Spannung gesetzt, während die ersten Bitleitungen jeweils auf den Überspannungspegel gesetzt werden; und

die mehreren der ersten Bitleitungen werden auf eine niedrige Spannung gesetzt, während die zweiten Bitleitungen auf den Überspannungspegel gesetzt werden.

4. Verfahren nach Anspruch 1 oder Anspruch 2, das ferner die Schritte aufweist:

die mehreren der zweiten Bitleitungen werden potentialfrei gelassen, während die mehreren der Bitleitungen auf den Überspannungspegel gesetzt werden; und

die mehreren der ersten Bitleitungen werden potentialfrei gelassen, während die mehreren der zweiten Bitleitungen auf den Überspannungspegel gesetzt werden.

5. Verfahren nach Anspruch 1, wobei der Schritt zum Auswählen der mehreren der Zeilenleitungen gleichzeitig aufweist, das sämtliche der Zeilenleitungen in der Anordnung der Speicherzellen gleichzeitig ausgewählt werden.

6. Verfahren nach Anspruch 1, wobei die ausgewählten mehreren Zeilenleitungen weniger sind, als sämtliche der Zeilenleitungen in der Anordnung der Speicherzellen in der integrierten Schaltung.

7. Verfahren nach Anspruch 6, wobei die Streß- bzw. Belastungsspannung nur an einen ausgewählten Abschnitt bzw. Teil der Anordnung der Speicherzellen angelegt wird.

8. Verfahren nach Anspruch 1, wobei der Schritt zum Anlegen der Streß- bzw. Belastungsspannung an die Anordnung von Speicherzellen für die vorbestimmte Zeitdauer aufweist, daß die Streß- bzw. Belastungsspannung an die Anordnung von Speicherzellen über die Dauer der gesamten Streß- bzw. Belastungsprüfzeitdauer angelegt wird.

9. Verfahren nach Anspruch 1, wobei der Schritt zum Einstellen der mehreren der ersten Bitleitungen auf den Überspannungspegel über die bestimmte Zeitdauer aufweist, daß ein Teil der Bitleitungen in der Anordnung von Speicherzellen auf den Überspannungspegel über die Dauer einer Test- bzw. Prüfzeitperiode bzw. -dauer gesetzt bzw. eingestellt wird.

10. Verfahren nach Anspruch 1, wobei der Schritt zum Einstellen der mehreren der zweiten Bitleitungen auf den Überspannungspegel für die vorbestimmte Zeitdauer aufweist, daß sämtliche der komplementären Bitleitungen auf den Überspannungspegel über die Dauer einer Prüf bzw. Testzeitperiode eingestellt werden.

11. Verfahren nach Anspruch 1, wobei Schritt b) ferner die Schritte aufweist:

i) Daten werden in die Anordnung von Speicherzellen geschrieben, um mehrere der Bitleitungen auf eine erste Spannung, die größer als irgendeine unter normalen Betriebsbedingungen angelegt ist, und jeweilige einzelne oder mehrere der komplementären Bitleitungen auf das komplementäre der ersten Spannung zu setzen; und

ii) während die Daten in der Anordnung von Zellen zurückbehalten werden, werden mehrere der komplementären Bitleitungen auf die erste Spannung gesetzt und jeweilige einzelne oder mehrere der Bitleitungen werden auf das komplementäre der ersten Spannung über eine vorbestimmte Zeitdauer gesetzt; wodurch Speicherzellen, die durchlässige bzw. lecke Durchgangstransistoren haben, erfaßt werden können.

12. Verfahren nach Anspruch 1, wobei der Schritt zum Anlegen einer Streß- bzw. Belastungsspannung in Reaktion auf eine Eingabe von einem Meßfühler durchgeführt wird.

13. Verfahren nach Anspruch 1, wobei die Speicherzellen aus statischen RAM- Zellen bestehen.

14. Verfahren nach Anspruch 1, wobei die Speicherzellen aus statischen RAM- Zellen mit vier Transistoren bestehen.

15. Verfahren nach Anspruch 1, wobei die Überspannung näherungsweise 7 Volt beträgt.

16. Speichern einer integrierten Schaltung, der aufweist:

einen Reihen- bzw. Zeilendecoder (34);

einen Spaltendecoder (38);

eine Speicheranordnung (32), die mehrere Speicherzellen aufweist, wobei jede der Zellen an eine verbundene Bitleitung und an eine verbundene komplementäre Bitleitung angeschlossen ist, wobei der Reihen- bzw. Zeilendecoder und der Spaltendecoder verwendet werden, um auf die Speicheranordnung zuzugreifen; und eine Steuerschaltung (44), wobei die Steuerschaltung angeschlossen ist, um nach Wahl die mehreren der Speicherzellen in einen Prüf bzw. Testmodus unter Verwendung einer Überspannung zu setzen, die außerhalb dem normalen Bereich von Betriebsspannungen der Zellen ist, dadurch gekennzeichnet, daß die Überspannung an die verbundenen Bitleitungen und die verbundenen komplementären Bitleitungen der Speicheranordnung abwechselnd bzw. alternativ angelegt wird, um die Speicheranordnung unter Belastung bzw. unter Streß zu prüfen.

17. Speicher nach Anspruch 16, wobei die Steuerschaltung die Adressendecoderschaltung zwingt, auf eine große Anzahl der Speicherzellen gleichzeitig nur zuzugreifen, falls ein vorbestimmtes Signal an einer Meßfühleranschlußfläche empfangen wird, die nicht an irgendeine Verdrahtung bzw. einen Bonddraht angeschlossen ist.