DE69221773T2

DE69221773T2 - Halbleiterspeicherschaltung mit einer Struktur logischer Schaltung zur Prüfung

Info

Publication number: DE69221773T2
Application number: DE69221773T
Authority: DE
Inventors: Michael Van Buskirk
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1991-06-03
Filing date: 1992-03-20
Publication date: 1998-04-02
Anticipated expiration: 2012-03-21
Also published as: EP0517354A2; KR930001238A; US5142496A; DE69221773D1; ATE157477T1; KR100215489B1; JPH05166400A; EP0517354A3; EP0517354B1; JP3222929B2

Description

Die vorliegende Erfindung betrifft im allgemeinen Halbleiterspeichervorrichtungen mit integrierten Schaltungen, und insbesondere betrifft sie Halbleiterspeichervorrichtungen mit integrierten Schaltungen, die eine Prüfungslogikstruktur zur Durchführung eines Messungsvorgangs an Speicher-Arrays der Halbleiterspeicherschaltungsvorrichtung aufweisen, wie im Oberbegriff von Anspruch 1 beschrieben.
Im folgenden wird eine Prüfungslogikstruktur beschrieben, die bei einem Halbleiterspeicher eines Typs eines löschbaren programmierbaren Nurlesespeichers (EPROM) oder eines elektrisch löschbaren programmierbaren Nurlesespeichers (EEPROM oder E²PROM) verwendet wird, um den Schwellenwert einer Array-Zelle zu messen, der weniger als null oder weniger als der Schwellenwert einer Referenzzelle beträgt, ohne die Verwendung eines negativen Versorgungspotentials zu erfordern.
In den letzten Jahren wurden die Halbleiterspeichervorrichtungen mit integrierten Schaltungen, insbesondere integrierte MOS-Schaltungen, die MOS-Transistoren verwenden, immer weiter mikrominiaturisiert, indem die Größe der Speicherzellentransistoren und somit der Speicherchips derart verringert wurde, daß die Speicherkapazität einer gegebenen Chipfläche vergrößert wurde. Die Bitdichte derartiger Speichervorrichtungen mit einer hohen Speicherkapazität hat in den letzten paar Jahren bei den zur Zeit produzierten Speicherchips 1 Mbit erreicht. Dies wurde gewöhnlich durch die Herstellung der Tiefe der Source- und Drain-Regionen erzielt, die flacher wurde, oder indem die Länge der Gate-Region verringert wurde. Die Dicke des Gate-Isolationsfilms wurde ebenfalls reduziert. Als Ergebnis der Skalierung der MOS-Transistorvorrichtungen können die Parametervariationen dazu neigen, von Transistorvorrichtung zu Transistorvorrichtung zuzunehmen. Dies trifft sicher zu, wenn man die Parametervariationen bedenkt, die bei der Anzahl der Transistoren in großen Speicher-Arrays auftritt. (Physische) Variationen der Isolationsfilmdicke, Leitungsbreitenvariationen und Defekte können leicht auf diese Parametervariationen zurückgeführt werden.
Bei diesen physischen Variationen können die Programmier- und Löscheigenschaften eines EEPROMS oder genauer eines Einzeltransistor-Flash-EPROMS (Flash EEPROM) von Transistorvorrichtung zu Transistorvorrichtung in demselben Speicher-Array variieren. Für den Einzeltransistor-Flash-EPROM ist es besonders wichtig, daß eine genaue Steuerung der Schwellenspannungsverteilung gelöschter Zellen beibehalten wird. Es ist auch wichtig, daß die Schwellenspannungen aller gelöschter Zellen auf einem Wert über null gehalten wird. Wenn die Schwellenspannung VT der Zelle in einer gegebenen Spalte (Bitleitung) unter null fällt, kommt es zu einem Spaltenstreuverlust, wodurch die Zellen in dieser Spalte zunehmend schwieriger zu programmieren sind. Unter dieser Bedingung tritt der Nachteil auf, daß die Datenprogrammiereigenschaften der Speicherzelle sich verschlechtern, derart, daß es zu einer verringerten Lebensdauer kommt. Folglich ist die Anzahl der möglichen Reprogrammierungen der Speicherzelle deutlich reduziert.
Wie allgemein bekannt ist, wird an das Gate des MCS-Transistors der ausgewählten Speicherzelle eine positive Stromquellenspannung angelegt, typischerweise +5,0 Volt, und der nicht ausgewählten Speicherzelle wird eine Gate-Spannung von null Volt zugeführt. Wenn die Schwellenspannung jedoch anomal auf einen negativen Wert fällt, wird die nicht ausgewählte Speicherzelle in leitenden Zustand versetzt. Um den MOS-Transistor mit dem negativen Schwellenwert auszuschalten, ist eine negative Stromguellenspannung erforderlich. Vom Standpunkt des praktischen Aufbaus ist es im allgemeinen unerwünscht, negative Stromguellenspannungen für die integrierten MCS-Schaltungen zu verwenden.
Um Speichervorrichtungen des EPROM- oder EEPROM-Typs mit einem hohen Produktionsergebnis herzustellen, die eine große Speicherkapazität (1 Mbit) und eine hohe Zuverlässigkeit aufweisen (d. h., die keine durch negative Schwellenwerte hervorgerufenen verkürzten Lebensdauern aufweisen), ist eine Notwendigkeit aufgetreten, eine Prüfungslogikstruktur zur Messung der Schwellenspannung jedes Speicherzellentransistors in der Speichervorrichtung vorzusehen, um zu bestimmen, ob sie negativ ist, ohne eine negative Versorgungsspannung zu erfordern, wodurch die Produktionsrate verbessert wird. Daher ist es wichtig, die Schwellenspannungen der Speicherzellentransistoren zu verifizieren, damit verhindert wird, daß der gesamte Chip aufgrund eines einzelnen Fehlers bei seiner Herstellung nicht verwendbar ist. Falls festgestellt wird, daß Speicherzellentransistoren negative Schwellenwerte aufweisen, können solche defekten Speicherzellen durch eine Redundanzschaltung ersetzt werden, die durch Experten auf dem Gebiet leicht umgesetzt werden kann. Angesichts der großen Anzahl der Speicherzellen auf dem einzelnen Speicherchip, die geprüft werden müssen, ist es hilfreich, wenn die Prüfungslogikschaltungsstruktur in der Lage ist, mit sehr hoher Geschwindigkeit zu arbeiten.
Die vorliegende Erfindung sieht eine Halbleiterspeicherschaltungsvorrichtung mit einer Prüfungslogikstruktur zur Durchführung einer Messung an der Speicherschaltungsvorrichtung ohne erforderliches negatives Versorgungspotential vor, wobei die Halbleiterspeicherschaltungsvorrichtung aufweist:
eine Zellenmatrix mit mehreren in Reihen aus Wortleitungen und Spalten aus Bitleitungen angeordneten Speicherzellen, von denen jede einen Programmier-Array-Transistor mit einer Array- Schwellenspannung aufweist;
eine Reihendekodervorrichtung, die auf die Reihenadreßsignale reagiert und mit der Zellenmatrix zur Auswahl einer der Reihen aus Wortleitungen betriebsmäßig verbunden ist;
eine Spaltendekodervorrichtung, die auf die Spaltenadreßsignale reagiert und mit der Zellenmatrix zur Auswahl einer der Spalten aus Bitleitungen betriebsmäßig verbunden ist;
eine Referenzspaltenvorrichtung, die wenigstens einen Referenzzellentransistor aufweist, der mit einer Referenzspaltenbitleitung verbunden ist und eine Referenzschwellenspannung aufweist;
eine Y-Durchlaßgattervorrichtung, die mit den Spalten aus Bitleitungen betriebsmäßig verbunden ist;
wobei die Prüfungslogikstruktur aufweist:
eine Vergleichsvorrichtung mit einem ersten Eingang und einem zweiten Eingang;
eine erste Widerstandsnetzwerkvorrichtung, die über die Y-Durchgangsgattervorrichtung mit einer der Spalten aus Bitleitungen und mit dem ersten Eingang der Vergleichsvorrichtung verbunden ist, wobei die erste Widerstandsnetzwerkvorrichtung auf einen ersten Widerstandswert gesetzt ist und eine auf der Array-Schwellenspannung basierende erste Spannung ausgibt;
eine zweite Widerstandsnetzwerkvorrichtung, die mit der Referenzspaltenbitleitung und dem zweiten Eingang der Vergleichsvorrichtung betriebsmäßig verbunden ist, wobei die zweite Widerstandsnetzwerkvorrichtung auf einen zweiten Widerstandswert gesetzt ist und eine auf der Referenzschwellenspannung basierende zweite Spannung ausgibt und
gekennzeichnet durch eine Verifizierungslogikvorrichtung zum Schalten des Abfrageverhältnisses, wobei es sich um das Verhältnis des Widerstandswertes der ersten Widerstandsnetzwerkvorrichtung zum Widerstandswert der zweiten Widerstandsnetzwerkvorrichtung handelt, derart, daß es während eines Floor-Test-Modes weniger als eins ist, wobei die Vergleichsvorrichtung eine logische "1" ausgibt, wenn die erste Spannung kleiner als die zweite Spannung ist, wodurch angezeigt wird, daß die Array-Schwellenspannung einen negativen Wert hat.
Im folgenden wird eine integrierte Schaltungsspeichervorrichtung mit einer Prüfungslogikschaltungsstruktur zur Durchführung eines Meßvorgangs an Speicher-Arrays der Halbleiterspeicherschaltungsvorrichtung auf effizienter und effektiver Grundlage beschrieben.
Es wird eine Prüfungslogikschaltungsstruktur beschrieben, die bei einem Halbleiterspeicher eines EPROM- oder EEPROM-Typs zur Messung des Schwellenwerts einer Array-Zelle verwendet wird, der geringer als der Schwellenwert einer Referenzzelle ist, ohne daß negative Versorgungspotentiale erforderlich sind.
Es wird eine Prüfungslogikschaltungsstruktur zur Durchführung einer Messung an einer Halbleiterspeichervorrichtung beschrieben, die eine Verifizierungslogikschaltung zur Versetzung einer Zellenmatrix in einen Floor-Test-Mode aufweist, wobei die Verifizierungslogikschaltung ein Abfragverhältnis derart schaltet, daß eine Messung der Schwellenspannungen von Programmier-Array-Transistoren ermöglicht wird, die weniger als die Schwellenspannung von Referenzzellentransistoren aufweisen.
Es wird eine Prüfungslogikschaltungsstruktur beschrieben, die ein erstes Widerstandsnetzwerk, ein zweites Widerstandsnetzwerk und eine Verifizierungslogikschaltung zum Schalten des Verhältnisses der Werte des ersten Widerstandsnetzwerks zu dem zweiten Widerstandsnetzwerk aufweist, derart, daß diese weniger als eins betragen, derart, daß es ermöglicht wird, einen Meßvorgang an Speicher- Arrays der Halbleiterspeicherschaltungsvorrichtung durchzuführen.
Daher wird eine Halbleiterspeicherschaltungsvorrichtung mit einer Prüfungslogikschaltungsstruktur zur Durchführung einer Messung an der Speicherschaltungsvorrichtung ohne erforderliches negatives Versorgungspotential beschrieben. Die Prüfungslogikschaltungsstruktur weist eine Zellenmatrix auf, die in Reihen aus Wortleitungen und die Reihen aus Wortleitung schneidenden Spalten aus Bitleitungen aufgebaut ist. Jede der Speicherzellen weist einen Programmierungs-Array-Transistor mit einer Array-Schwellenspannung auf. Ein Reihendekoder reagiert auf Reihenadreßsignale und ist betriebsmäßig mit der Zellenmatrix zur Auswahl einer der Reihen aus Wortleitungen verbunden. Ein Spaltendekoder reagiert auf Spaltenadreßsignale und ist mit der Zellenmatrix zur Auswahl einer der Spalten aus Bitleitungen betriebsmäßig verbunden. Eine Referenzspalte mit mehreren Referenzzellen ist in Reihen aus Wortleitungen angeordnet, die der Anzahl der Reihen in der Zellenmatrix entsprechen. Jede der Referenzzellen weist einen Referenzzellentransistor mit einer Referenzschwellenspannung auf.
Die Prüfungslogikstruktur weist ferner Y-Durchlaßgatter auf, die betriebsmäßig mit den Spalten aus Bitleitungen und einen Abfrageverstärker verbunden sind, der betriebsmäßig mit den Y-Durchlaßgattern verbunden ist. Ein erstes Widerstandsnetzwerk ist betriebsmäßig mit der ausgewählten Spalte aus Bitleitungen und mit einem ersten Eingang des Abfrageverstärkers verbunden. Ein zweites Widerstandsnetzwerk ist betriebsmäßig mit einer Referenzspaltenbitleitung und einem zweiten Eingang des Abfrageverstärkers verbunden. Eine Verifizierungslogikschaltung ist zum Schalten des Verhältnisses der Werte des ersten Widerstandsnetzwerks zu dem zweiten Netzwerk vorgesehen, das ein Abfrageverhältnis definiert, das bei einem Floor-Test-Mode weniger als eins beträgt, derart, daß eine Messung der Schwellenspannungen der Programmier-Array Transistoren ermöglicht wird, die weniger als die Schwellenspannungen der Referenzzellentransistoren betragen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Aufgaben und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung deutlicher werden, wenn diese zusammen mit den beiliegenden Zeichnungen gelesen wird, wobei gleiche Bezugszeichen durchgängig entsprechende Teile bezeichnen, und wobei:
Fig. 1 ein Blockdiagramm zeigt, das den physischen Aufbau einer integrierten Halbleiter-IC-Speicherschaltungsvorrichtung zeigt, die eine Prüfungslogikstruktur aufweist, die gemäß den Prinzipien der vorliegenden Erfindung aufgebaut ist;
Fig. 2 ein vereinfachtes funktionales Blockdiagramm der Halbleiterspeicherschaltungsvorrichtung aus Fig. 1 zeigt;
Fig. 3 einen vereinfachten schematischen Schaltplan gewisser Teile der Speicherschaltungsvorrichtung aus Fig. 1 und der Prüfungslogikstruktur zeigt;
Fig. 4 einen schematischen Schaltplan der Verifizierungslogikschaltung aus Fig. 3 zeigt;
Fig. 5 einen schematischen Schaltplan des Abfrageverhältniswiderstandsnetzwerks aus Fig. 3 zeigt;
Fig. 6 einen schematischen Schaltplan des Referenzwiderstandsnetzwerks aus Fig. 3 zeigt; und
Fig. 7 einen schematischen Schaltplan des Abfrageverstärkers aus Fig. 3 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Im folgenden wird detailliert auf die Zeichnungen Bezug genommen, wobei in Fig. 1 ein Blockdiagramm des physischen Aufbaus oder der Organisation einer Halbleiter-IC-Speicherschaltungsvorrichtung 110 dargestellt ist, die eine Prüfungslogikstruktur 112 der vorliegenden Erfindung zur Durchführung eines Messungsvorgangs an Speicher- Arrays der Halbleiterspeicherschaltungsvorrichtung aufweist. Die Speichervorrichtung 110 weist vier Speicher-Arrays 114a, 114b, 114c und 114d auf, die jeweils 524.288 in einem regelmäßigen Matrixmuster aus 1.024 Reihen und 512 Spalten angeordnete Speicherzellen aufweisen. Das Speicher-Array 114a (Array links & rechts) und das Speicher-Array 114b (Array rechts & links) werden kombiniert und weisen eine Speicherkapazität von 1 M (1.048.576 Bits) auf. Referenzspalten 116 sind in der Mitte zwischen den Speicher- Arrays 114a und 114b vorgesehen, wobei jede Referenzspalte 1.024 Reihen aufweist, die der Anzahl der Reihen in den jeweiligen Speicher-Arrays 114a und 114b entsprechen.
Das Speicher-Array 114c (Array links & links) ist mit ersten und zweiten Ausgängen der Speichervorrichtüng 110 verbunden. Das Speicher-Array 114a (Array links & rechts) ist mit dritten und vierten Ausgängen der Speichervorrichtung verbunden. Das Speicher-Array 114b (Array rechts & links) ist mit fünften und sechsten Ausgängen der Speichervorrichtung verbunden. Das Speicher-Array 114d (Array rechts & rechts) ist mit den siebten und achten Ausgängen der Speichervorrichtung verbunden. Eine linke Redundanzschaltung 115a und eine rechte Redundanzschaltung 115b funktionieren als Steuerungsschaltung zum Ersetzen von in den Speicher-Arrays 114a bis 114d gefundenen defekten Bits. Die Speicherschaltungsvorrichtung 110 erfordert eine erste Stromversorgungsspannung oder ein Versorgungspotential 117a (VCC), ein zweites oder hohes Versorgungspotential 117b (VPP) und ein Massepotential 118 (VSS). Das erste Versorgungspotential VCC liegt typischerweise bei +5,0 Volt ± 10%, das zweite Versorgungspotential VPP liegt typischerweise bei ±12,0 Volt ± 5%, und das Massepotential VSS liegt typischerweise bei null Volt.
Die Speichervorrichtung 110 weist ferner X-Vordekoder 120a, 120b und 130 (Z1-Z3) auf, die über Adreßpuffer und Sequenzerschaltung 122 Reihenadreßsignale zum Treiben von Reihendekodern 124a bzw. 124b empfangen. Es sind auch Y-Vordekoder 126a, 126b und 130 (YP1, YP2, YT1, YT2) vorgesehen, die über den Adreßpuffer 122 zum Treiben der jeweiligen Bitleitungsklemmschaltungen 128a und 128b Spaltenadreßsignale empfangen. Angrenzend an die Bitleitungsklemmschaltungen 128a und 128b ist eine Y-Durchlaß-Gatterschaltung 132a-132c zur Kopplung der Spaltenadreßsignale an die Speicher- Arrays 114a bis 114d vorgesehen. Einige Abfrageverstärkerblocks 134a, 134b und 134c sind jeweils unter den Speicher-Arrays 114c, 114a, 114b und 114d vorgesehen. Schließlich wird ein Zustandsmaschinen-, PLA- und HV-Steuerungslogikschaltungsblock 136 unter dem Abfrageverstärkerblock 134b zur Steuerung des Gesamtbetriebs der Halbleiterspeichervorrichtung 110 verwendet, einschließlich des Setzens der Speicher-Arrays 114a und 114b in einen Floor-Test- Modus (FTM) durch Aktivierung der Prüfungslogikschaltung 112, wie weiter unten genauer erläutert wird.
Im folgenden wird auf Fig. 2 Bezug genommen, die in einem vereinfachten funktionellen Blockdiagramm die Halbleiterspeicherschaltungsvorrichtung 110 aus Fig. 1 zeigt. Ferner werden aus Gründen der einfachen Illustration die folgenden Erläuterungen primär im Zusammenhang mit der Halbleiterspeicherschaltungsvorrichtung 110 eines Typs eines elektrisch löschbaren programmierbaren Nurlesespeichers (EEPRCM) gegeben. Die Prüfungslogikstruktur 110 und die restlichen Teile der EEPROM-Speicherschaltung sind beide durch eine bekannte CMOS-Technologie mit integrierten Schaltungen vollständig auf einem einzelnen Halbleitersubstrat ausgebildet.
Die EEPROM-Halbleiterspeicherschaltungsvorrichtung 110 weist eine Zellenmatrix 12 auf, die aus mehreren Speicherzellen MC (von denen eine dargestellt ist) ausgebildet ist, die auf dem Halbleiterchip angeordnet sind. Auf die Zellenmatrix 12 wird durch Reihenadreßsignale Ai und Spaltenadreßsignale Ai zu gegriffen. Die Reihenadreßsignale Ai werden über einen Reihenadreßpuffer 16 mit einer Haltespeicherschaltung zur Auswahl einer der Wortleitungen WL&sub1;-WLn, d. h., WLi, an einen Reihenadreßdekoder 14 übermittelt. Gleichzeitig werden die Spaltenadreßsignale Aj uber einen Spaltenadreßpuffer 20 mit einer Haltespeicherschaltung einem Spaltenadreßdekoder 18 übermittelt. Die Ausgangssignale des Spaltenadreßdekoders 18 werden zum Treiben einer Y-Durchlaßgatterschaltung 22 zur Auswahl einer der Bitleitungen BL&sub1;-BLn, d. h., BLj, verwendet.
Die in der ausgewählten Speicherzelle MC gespeicherten Daten werden durch einen Abfrageverstärker 23 über die Y-Durchlaßgatterschaltung 22 und einen Datenhaltespeicher 24 gelesen. Das Ausgangssignal des Abfrageverstärkers 23 wird verwendet, um die Eingangs-/Ausgangspuffer 26 zum Liefern von Ausgangsdaten DC zu treiben. Andererseits werden in einem Schreibmodus Eingangsdaten DI über den Eingangs-/Ausgangspuffer 26 an den Datenhaltespeicher 24 gesendet und dann über die Y-Durchlaßgatterschaltung 22 an die ausgewählte Bitleitung gesendet.
Die Gesamtsteuerung der Lese- und Schreibvorgänge wird durch ein Zustandssteuerungsbefehlsregister 28 und eine Chipfreigabe-/Ausgabefreigabelogikschaltung 30 erreicht. Das Befehlsregister 28 empfängt ein Schreibfreigabesignal , ein Chipfreigabesignal , eine Stromquellenhochspannung VPP und ein Zeitsteuerungssignal von der Zeitsteuerung 32. Die Logikschaltung 30 empfängt auch das Chipfreigabesignal und ein Ausgangsfreigabesignal . Das Befehlsregister 28 und die Logikschaltung 30 liefern verschiedene Steuersignale für einen Spannungslöschschalter 34, einen PGM-Spannungsschalter 36, die Eingangs-/Ausgangspuffer 26, den Datenhaltespeicher 24 und den Spaltendekoder 18. Ferner wurden einige mit dem Gesamtbetrieb des Speicher-Arrays zusammenhängende Funktionen, die zum Verständnis der Funktionsprinzipien der vorliegenden Erfindung nicht relevant sind, aus Gründen der Klarheit absichtlich weggelassen.
Bei der oben beschriebenen Halbleiterspeicherschaltung 110 eines EEPROM-Typs betrifft die vorliegende Erfindung insbesondere die Prüfungslogikstruktur 112 in Bezug auf die Speicherzelle MC. Entsprechend erfolgt zuerst eine die Speicherzelle betreffende detaillierte Erläuterung, und dann erfolgt eine Erläuterung bezüglich der Prüfungslogikstruktur. Fig. 3 zeigt einen vereinfachten schematischen Schaltplan gewisser Teile der Speicherschaltungsvorrichtung aus Fig. 2 und der Prüfungslogikstruktur 112. Wie ersichtlich ist, sind die Speicherzellen MC1 bis MC4 in Form einer Matrix angeordnet. Die Zellen MC1 und MC3 sind in derselben Reihe angeordnet und sind über ihre Auswahlanschlüsse an der gemeinsamen Wortleitung WL&sub1; verbunden. Gleichermaßen sind die Zellen MC2 und MC4 in derselben Reihe angeordnet und sind über ihre Auswahlanschlüsse mit der gemeinsamen Wortleitung WL&sub2; verbunden. Außerdem sind die Zellen MC1 und MC2 und die Zellen MC3 und MC4 in derselben Spalte angeordnet und sind über ihre Datenanschlüsse mit der gemeinsamen Bitleitung BL&sub1; bzw. BL&sub2; angeschlossen.
Jede der Speicherzellen MC1 bis MC4 weist einen der entsprechenden Programmier-Array-Transistoren QP1 und QP4 auf. Die Transistoren QP1- QP4 funktionieren wie ein Speichertransistor zum Speichern der Daten "1" oder "0". Jeder der Programmier-Array-Transistoren QP1-QP4 weist eine der jeweiligen Schweilenspannungen VTP1-VTP4 auf. Die Referenzspalte 116 aus Fig. 1 weist mehrere Referenzzellen RC1, RC2, .. .RCn auf. Jede der Referenzzellen RC1 bis RCn weist einen der jeweiligen Referenzzellentransistoren QR1-QRn auf. Die Gates der in derselben Reihe angeordneten Programmier-Array-Transistoren und des Referenzzellentransistors sind mit derselben Wortleitung verbunden. Die Gates der Transistoren QP1, QP3 und QR1 sind zum Beispiel mit der Wortleitung WL&sub1; verbunden.
Die Prüfungslogikstruktur 112 (Fig. 3) weist einen Komparator 38, ein Referenzwiderstandsnetzwerk 35 mit einem Widerstandswert R, ein Abfrageverhältniswiderstandsnetzwerk 37 mit einem Wert nR und eine Verifizierungslogikschaitung 40 auf. Der Komparator 38 ist eigentlich einer der Abfrageverstärker 134b (23 in Fig. 2), der mit dem linken und rechten Array 114a aus Fig. 1 verbunden ist. Ein Ende des Referenzwiderstandsnetzwerks 35 ist mit einem Versorgungspotential oder einer Spannung VCC verbunden, und das andere Ende ist mit den gemeinsamen Drain-Elektroden verbunden, die eine Referenzspaltenbitleitung der Referenzzellentransistoren bilden. Der Ausgangsanschluß 42 des Referenzwiderstandsnetzwerks 35 ist mit dem nichtinvertierenden Eingang SAREF des Komparators 38 verbunden. Ein Ende des Abfrageverhältnisnetzwerks 37 ist ebenfalls mit dem Versorgungspotential VCC verbunden, und das andere Ende ist an den gemeinsamen Drain-Elektroden der Programmier-Array-Transistoren angeschlossen, die mit der gemeinsamen Bitleitung verbunden sind. Der Ausgangsanschluß 44 des Abfrageverhältniswiderstandsnetzwerks 37 ist mit dem invertierenden Eingang SAIN des Komparators 38 verbunden. Das Abfrageverhältnis ist durch die Anzahl n bestimmt, wobei n im normalen Betriebsmodus größer als 1 ist, d. h., 2,5:1 im Lesemodus.
Um die Schwellenspannungen VTP1 bis VTPn der jeweiligen Programmier- Array-Transistoren QP1-QPn zu messen, um zu bestimmen, ob davon eventuell einige negativ sind, ohne daß die Notwendigkeit besteht, eine negative Versorgungsspannung anzulegen, wurde entdeckt, daß dies einfach dadurch erreicht werden kann, daß einfach das Abfrageverhältnis auf weniger als eins geändert wird. Da es sich um ein wichtiges Verhältnis handelt, ist der Wert des Referenzwiderstandsnetzwerks 35 eigentlich das, was in der Praxis geändert wird, um zu erreichen, daß das Abfrageverhältnis weniger als 1 beträgt.
Angenommen, daß die Speicherzelle MC1 mit dem Programmier-Array- Transistor QP1 durch die Reihen- und Spaltenadreßsignale Ai und Aj ausgewählt wurde, vergleicht der Komparator 38 (Abfrageverstärker) effektiv die Schwellenspannung VTP1 des Programmier-Array-Transistors QP1 mit der Schwellenspannung VTR1 des Referenzzellentransistors QR1. Wenn die in den Komparator 38 eingehenden Eingangssignale SAIN und SAREF gleich sind, drückt Gleichung (1) mathematisch aus, daß das zwischen der Schwellenspannung des Speicher-Array- Transistors und der Schwellenspannung des Referenzzellentransistors bestehende Verhältnis beträgt:
(1)
VTP= (1-1/ n) xVWL+VTR/ n
wobei gilt:
n = das Abfrageverhältnis
VWL = das Wortleitungspotential, von dem angenommen wird, daß es gleich der Referenzzellentransistorgatespannung ist
VTP = die Schwellenspannung des Speicher-Array-Transistors
VTR = die Schwelienspannung des Referenzzellentransistors
Es fällt auf, daß, wenn das Abfrageverhältnis n weniger als 1 beträgt, die Summe aus (1-1/ n) immer weniger als null beträgt. Wenn außerdem das Abfrageverhältnis n größer als 1 ist, ist die Summe aus (1-1 n) immer größer als null. Daher gibt der Komparator für jede Schwellenspannung VTP des Speicher-Array-Transistors, die weniger als die Menge (1-1/ n) x VWL + VTR/ n beträgt, eine logische "1" aus, und für jede Schwellenspannung VTP des Speicher- Array-Transistors, die mehr als die Menge (1-1/ n) x VWL + VTR/ n beträgt, gibt der Komparator eine logische "0" aus. Mit anderen Worten, wenn die Schwellenspannung VTP1 größer als die Schwellenspannung VTR1 ist, dann steht das Ausgangssignal des Komparators 38 auf einem L- oder einem "0"-Pegel. Andererseits, wenn die Schwellenspannung VTP1 weniger als die Schwellenspannung VTR1 beträgt und so anzeigt, daß VTP1 einen negativen Wert aufweist, dann wird das Ausgangssignal des Komparators 38 zu einem logischen H- oder "1"- Pegel geändert. Daher ist es durch einfache Überwachung des Ausgangssignals des Komparators möglich, zu bestimmen, ob der Programmier-Array-Transistor einen negativen Schwellenwert aufweist.
Durch Ändern der Adreßsignale kann auf diese Weise gesehen werden, daß die Schwellenspannungen jedes programmierten Array-Transistors in den Speicherzellen gemessen werden können, um zu bestimmen, ob sie einen negativen Wert aufweisen.
Wenn der eigentliche Wert der Schwellenspannung VTP des Array- Transistors bestimmt werden soll, kann dies einfach erreicht werden, indem die Wortleitungsspannung VWL zwischen einer niedrigen Spannung V1 und einer hohen Spannung V2 variiert oder gekippt wird und indem beobachtet wird, wann das Ausgangssignal des Komparators sich von einem logischen L-Pegel zu einem logischen H-Pegel oder umgekehrt ändert. Der typische Bereich für die Spannungen V1 und V2 liegt etwa zwischen 2 Volt und 8 Volt. Diese Wortleitungsspannung VWL, bei der das Ausgangssignal des Komparators geändert wird, wird in die oben angeführte Gleichung (1) eingesetzt, derart, daß der eigentliche Wert der Schwellenspannung VTP des Array-Transistors berechnet wird. So kann zum Beispiel beim Umschalten des Komparatorausgangssignals n=0,5, VTR=1,5V und VWL=6,0V betragen. Beim Einsetzen in die Gleichung (1) erhalten wir:
(2)
VTP= (1-1/ 0,5) x6,0V+1,5V/ 0,5
oder vereinfacht VTP = -0,364 Volt
Natürlich kann, wenn die gewünschte Schwellenspannung VTP des Array-Transistors bereits bekannt ist, die Gleichung (1) auch zur Bestimmung der Wortleitungsspannung VWL aufgelöst werden. Zum Beispiel können n=0,5, VTR=1,5V und VTP=-1,0V gesetzt werden. Dann erhalten wir durch Einsetzen dieser Werte in die Gleichung (1):
(3)
-1,0V= (1-1/ 0,5) xVWL+1,5V/ 0,5
Durch Auflösen nach VWL und anschließendes Vereinfachen:
VWL = 7,536 Volt
Wenn daher die Wortleitungsspannung VWL im Bereich zwischen 2 Volt und 8 Volt variiert, wird das Ausgangssignal des Komparators 38 bei 7,536 Volt von der logischen "1" zu der logischen "0" umgeschaltet.
Während die Referenzspalte 116 aus Fign. 1 und 3 nach der Beschreibung die Referenzzelientransistoren QR1-QRn aufweist, die der Anzahl der Reihen in dem Speicher-Array entsprechen, sollte Experten auf dem Gebiet deutlich sein, daß die Referenzspalte als Alternative aus einem einzelnen Referenztransistor oder irgendeiner anderen Anzahl von Transistoren ausgebildet sein kann. Ferner müssen die Gates der Referenzzellentransistoren QR1-QRn nicht physisch an denselben mit den entsprechenden Gates der Programmier- Array-Transistoren QP1-QPn verbundenen Wortleitungsspannungen verbunden sein. Es ist lediglich von Bedeutung, daß eine bekannte Beziehung zwischen der Gate-Spannung des Referenzzellentransistors und der Wortleitungsspannung des Array-Transistors besteht (d. h., die beiden Spannungen weisen dasselbe Potential auf oder, als Alternative, die Referenzzeiientransistorgatespannung ist irgendeine Teilspannung der Arraytransistorgatespannung). Die oben genannte Gleichung (1) wurde praktisch abgeleitet, indem angenommen wurde, daß die Gatespannung des Referenzzellentransistors gleich der Wortleitungsspannung des Array-Transistors war. Es fällt auf, daß eine ähnliche Gleichung abgeleitet werden kann, wenn die Referenzzellentransistorgatespannung irgendeine Teilspannung der Arraytransistorgatespannung ist.
Die Verifizierungslogikschaitung 40 reagiert auf eine hohe Spannung VH (etwa +12,0 V), die an den Eingangsanschluß 46 angelegt wird, der zum Empfang des Schreibfreigabesignals (Fig. 1) zur Einstellung des Abfrageverhältnisses n auf einen Wert unter eins (d. h. 0,5:1), was als "Floor-Test-Mode" bezeichnet wird, angeschlossen ist. Die Verifizierungslogikschaltung 40 erzeugt an ihrem Ausgang Steuerungssignale PDPVB, PDEV, PDPVC und FTMC, die an das Referenzwiderstandsnetzwerk 35 übermittelt werden. Im Floor-Test-Mode werden die Werte des Referenzwiderstandsnetzwerks 35 relativ zu dem Abfrageverhältniswiderstandsnetzwerk 37 geändert oder erhöht, derart, daß das Abfrageverhältnis n etwa 0,5:1 beträgt.
Während die verschiedenen Blocks 40, 37, 35 und 38 aus Fig. 3 in verschiedenen Formen vorgesehen sein können, sind die dafür geeigneten Schaltungen jeweils in den Fign. 4 bis 7 gezeigt. Obwohl angenommen wird, daß diese schematischen Schaltpläne für Experten angesichts der vorhergehenden Beschreibung für sich selbst sprechen, wird angenommen, daß eine kurze Beschreibung der Funktion jedes einzelnen angebracht ist.
Ein schematischer Schaltplan der Verifizierungslogikschaltung 40 in Fig. 3 ist in Fig. 4 dargestellt. Die Verifizierungsiogikschaltung empfängt Eingangslogiksignale PGMV, READ und ERV, die durch das Befehlsregister 28 (Fig. 1) erzeugt werden. Der Hochspannungsdetektor 29 ist über seinen Eingang zum Empfang der an den Eingangsanschluß 46 angelegten hohen Spannung VH angeschlossen. Als Reaktion auf diese Eingangssignale erzeugt die Verifizierungslogikschaltung die Ausgangslogiksteuerungssignaie PDPVB, PDEV, PDPVC und FTMO. In der unten aufgeführten Tabelle werden die jeweiligen Logikpegel der Ausgangssteuerungssignale und das entsprechende Abfrageverhältnis n bei den verschiedenen Betriebsmodi gezeigt, wie etwa folgende Modi: Lesemodus READ, Programmverifizierungsmodus PGMV, Löschverifizierungsmodus ERV und Floor-Test-Modus FTM.
Die Verifizierungsiogikschaitung weist NOR-Logikgatter NCR2-NCR6 und Inverter I2-I4 auf. Die Eingänge der jeweiligen Inverter 12-14 sind mit den Ausgängen der jeweiligen Logikgatter NOR2-NOR4 verbunden. Die Ausgänge der Inverter I2-I4 und der Hochspannungsdetektor 29 liefern die Ausgangssteuerungssignale PDPVB, PDEV, PDPVC und FTMC. Es fällt auf, daß bei normalem Betrieb, d. h., den Modi READ, PGMV und ERV, das Abfrageverhältnis größer als eins ist. Bei dem Floor-Test-Mode FTM, bei dem die Schwellenspannungen VTS der Speicherzellentransistoren QP1-QPn gemessen werden, um zu bestimmen, ob sie weniger als die Referenzzellenschwellenspannungen der Transistoren QR1-QPn betragen, wird das Abfrageverhältnis auf weniger als eins gesetzt, d. h., 0,5. Dies wird durchgeführt, indem eine hohe Spannung VH, die im Normalbetrieb nicht auftritt, an den Eingangsanschluß 46 ( ) des Befehlsregisters 28 angelegt wird. Folglich sind die Logikpegel der Ausgangslogiksteuerungssignale PDPVB=1, PDEV=1, PDPVO=0 und FTMO=1.
Ein schematischer Schaltplan des Abfrageverhältniswiderstandsnetzwerks 37 mit einem Wert nR ist in Fig. 5 dargestellt. Das Abfrageverhältniswiderstandsnetzwerk 37 weist p-Kanal-MOS-Transistoren P1, P2 und n-Kanal-MOS-Transistoren N1-N6 auf. Der Widerstandswert des Netzwerks 37 ist durch den Transistor N2 bestimmt, dessen Source mit dem invertierenden Eingang SAIN (44) des Komparators 38 verbunden ist. Das Gate des Transistors N2 empfängt eine Referenzspannung CASREF, die weniger als die Versorgungsspannung VCC beträgt, die typischerweise +5,0 Volt ± 10% aufweist. Die Gates der Transistoren P1 und P2 sind an dem Stromabsenksignal PDSA angeschlossen, das verwendet wird, um diese bei einem Stromabsenkmodus zur Reduktion des Stromverbrauchs abzuschalten. Der Knoten DATAB entspricht dem unteren Ende des Netzwerks 37 und ist mit den gemeinsamen Drains der Programmier-Array-Transistoren verbunden, die an derselben Bitleitung angeschlossen sind. Die Transistoren N3-N6 werden zur Pegelumschaltung verwendet, derart, daß der Knoten DATAB bei dem Floor-Test-Mode (FTM), dem Lesemodus (READ), dem Programmverifizierungsmodus (PGMV) und dem Löschverifizierungsmodus (ERV) auf einem vorbestimmten Wert gehalten wird, d. h., +1,3 Volt.
Ein schematischer Schaltplan des Referenzwiderstandsnetzwerks 35 ist in Fig. 6 gezeigt. Das Netzwerk 35 weist ein NCR-Logikgatter NOR7, einen Inverter I6, p-Kanal-MOS-Transistoren P3-P8, n-Kanal- MCS-Transistoren N7-N11 und in Reihe geschaltete Transistoren N12 und N12a auf. Der Widerstandswert des Netzwerks 35 ist durch die Transistoren N8-N11 und die in Reihe geschalteten Transistoren N12 und N12a bestimmt. Die Ausmaße der Transistoren N8 bis N12a sind vorzugsweise derart, daß sie dem Ausmaß des Transistors N2 in dem Abfrageverhältniswiderstandsnetzwerk 35 (Fig. 5) entsprechen.
Bei einem Floor-Test-Mode FTM ist das Steuerungssignal PDPVO auf einem logischen L- oder "0"-Pegel, der den Transistor P8 in den leitenden Zustand versetzt. Der Transistor P4-P7 ist nichtleitend, da die Gatesignale FTMC, PDPVO und PDEV auf einem logischen H- oder "1"-Pegel stehen. Folglich wird der Widerstand durch die in Reihe geschalteten Transistoren N12 und N12a bestimmt. Aufgrund der Reihenschaltung dieser Transistoren N12 und N12a wird der Widerstand an dem mit dem nichtinvertierenden Eingang SAREF des Komparators 38 verbundenen Knoten 42 derart erhöht, daß das Abfrageverhältnis n (R&sub3;&sub7;/R&sub3;&sub5;) etwa 0,5 beträgt. Der Knoten REFCOL entspricht dem unteren Ende des Netzwerks 35 und ist mit den gemeinsamen Drains der Referenzspaltentransistoren QR1-QRn verbunden, die an der Referenzspaltenbitleitung angeschlossen sind. Gleichermaßen ist das Gate des Transistors N8 mit der Referenzspannung CASREF verbunden, und das Gate des Transistors P3 empfängt das Stromabsenksignal PDSA.
Ein schematischer Schaltplan des Kornparators 38 ist in Fig. 7 gezeigt. Der Komparator weist Inverter 17, 18, p-Kanal-Transistoren P10-P15 und n-Kanai-MOS-Transistoren N20-N26 auf. Die Transistoren P14, P15 und N22 bilden einen Referenzgenerator, der den Gates der Stromquellentransistoren N24 und N25 eine Spannung zuführt. Die Transistoren N20 und N21 bilden die beiden Differentialeingangstransistoren, und die Transistoren P10 und P11 dienen jeweils als Last für die Eingangstransistoren N20 und N21. Der Transistor P12, dessen Gate mit dem Drain des Eingangstransistors N21 verbunden und dessen Drain mit dem Eingang des Inverters 18 verbunden ist, bildet einen Inversionsverstärker mit dem Lasttransistor N26. Der Ausgang des Inverters I8, der den Ausgang des Komparators bildet, ist mit einer Ausgangsanschlußstelle 48 zur Lieferung eines Ausgangsprüfsignals DSin verbunden.
In den normalen Betriebsmodi (d. h., READ, PGMV und ERV) wird die hohe Spannung VH nicht an den Eingangsanschluß 46 ( ) des Befehlsregisters 28 angelegt, und die Logikpegel der Ausgangssteuerungssignale PDPVB, PDEV, PDPVO und des Abfrageverhältnisses n weisen den in der oben dargestellten Tabelle gezeigten Pegel auf. Wie gewöhnlich werden die Adreßsignale Ai, Aj durch die jeweiligen Adreßpuffer 16, 20 an die Reihen- und Spaltendekoder 14, 18 übermittelt, derart, daß Daten in die verschiedenen Speicherzellen MC in der Zellenmatrix 12 (Fig. 2) geschrieben und aus diesen herausgelesen werden können.
In dem Floor-Test-Mode FTM werden jeweils die Schweilenspannungen VTS der Programmier-Array-Transistoren QP1 bis QPn gemessen, um zu bestimmen, ob sie auf einem negativen Wert stehen, ohne daß eine negative Versorgungsspannung angelegt wird. Dies wird erreicht, indem die Schwellenspannungen jedes der Programmier-Array-Transistoren mit der Schwellenspannung der Referenzzellentransistoren verglichen wird. Nehmen wir an, daß die an die Reihen- und Spaltendekoder 14, 18 angelegten Adreßsignale die Speicherzelle MC1 adressieren. Hierdurch wird verursacht, daß der Komparator 38 die Schwellenspannung des Prograrnmier-Array-Transistors QP1 mit der Schwellenspannung des Referenzzellentransistors QR1 vergleicht. Typischerweise beträgt die Schwellenspannung des Referenzzellentransistors QR1 etwa 1,0 Volt, und die Schwellenspannung des Programmier-Array-Transistors QP1 beträgt in "gelöschtem" Zustand etwa 1,3 Volt.
Wenn die Schwellenspannung VTP1 die Schwellenspannung VTR1 übersteigt, übersteigt die Spannung an dem invertierenden Eingang SAIN (Knoten 44) des Komparators 38 die Spannung des nichtinvertierenden Eingangs SAREF (Knoten 42) des Komparators. Hierdurch wird verursacht, daß das Ausgangssignal Dsin am Ausgang des Komparators an dem Knoten 48 einen logischen L-Pegel aufweist (DSin=0). Wenn andererseits die Schwellenspannung VTP1 weniger als die Schwellenspannung VTR1 beträgt und anzeigt, daß der Programmier-Array-Transistor QP1 einen negativen Wert aufweist, beträgt die Spannung an dem invertierenden Eingang SAIN weniger als die Spannung an dem nichtinvertierenden Eingang SAREF. Folglich wird hierdurch verursacht, daß das Ausgangssignal des Komparators einen logischen H-Pegel an dem Knoten 48 (DSin=1) aufweist. Indem jede der Speicherzeilen MC2 bis MCN in der Zellenmatrix 12 adressiert wird, kann festgestellt werden, ob eventuell einige der Programmier-Array-Transistoren in der Zellenmatrix einen negativen Wert aufweisen.
Die Prüfungslogikschaltungsstruktur der vorliegenden Erfindung weist gegenüber Anordnungen nach dem Stand der Technik folgende Vorteile auf:
(a) sie ermöglicht ohne Anlegen negativer Spannungen die Messung negativer Schwellenspannungen der Programmier-Array-Transistoren oder die Bestimmung, ob die Schwellenspannungen der Programmier- Array-Transistoren weniger als die Schwellenspannungen der Referenzzellentransistoren sind;
(b) sie ermögucht eine Hochgeschwindigkeitsmessung ohne die Verwendung einer Parameterprüfvorrichtung; und
(c) sie ermöglicht die Einstellung des Abfrageverhältnisses oder der Spannung an der Wortleitung zur Bestimmung der Schwellenspannungen der Programmier-Array-Transistoren.
Aus der vorhergehenden detaillierten Beschreibung ist somit ersichtlich, daß die vorliegende Beschreibung eine bei einem Halbleiterspeicher eines EEPROM-Typs verwendete Prüfungslogikschaltungsstruktur zur Messung der Schwellenspannung eines Array-Zellen-Transistors vorsieht, die geringer als die Schwellenspannung eines Referenzzellentransistors ist, ohne daß die Verwendung negativer Versorungspotentiale erforderlich ist. Die Prüfungslogikschaltungsstruktur der vorliegenden Erfindung weist ein erstes Widerstandsnetzwerk, ein zweites Widerstandsnetzwerk und eine Verifizierungslogikstruktur zum Schalten des Verhältnisses der Werte des ersten des ersten Widerstandsnetzwerks zu dem zweiten Netzwerk auf, das bei einem Floor-Test-Mode weniger als eins beträgt, derart, daß eine Messung der Schwellenspannungen der Programmier-Array-Transistoren ermöglicht wird, die weniger als die Schwellenspannungen der Referenzzellentransistoren betragen.
Es wurde zwar dargestellt und beschrieben, was zur Zeit als bevorzugte Ausführungsform der vorliegenden Erfindung betrachtet wird, aber Experten auf dem Gebiet werden erkennen, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, und Elemente durch äquivalente Vorrichtungen ersetzt werden können, ohne den wahren Schutzumfang der Erfindung zu verlassen. Darüber hinaus können viele Modifikationen durchgeführt werden, um eine spezielle Situation oder ein spezielles Material an die Prinzipien der Erfindung anzupassen, ohne deren zentralen Schutzumfang zu verlassen. Daher ist vorgesehen, daß die vorliegende Erfindung nicht auf die beschriebene Ausführungsform beschränkt sein soll, die als beste Art zur Umsetzung der Erfindung angesehen wird, sondern daß die Erfindung alle Ausführungsformen umfassen soll, die in den Schutzumfang der beiliegenden Ansprüche fallen.

Claims

1. Halbleiterspeicherschaltungsvorrichtung mit einer Prüfungslogikstruktur zur Durchführung einer Messung an der Speicherschaltungsvorrichtung ohne erforderliches negatives Versorgungspotential, wobei die Halbleiterspeicherschaltungsvorrichtung aufweist:

eine Zellenmatrix (12) mit mehreren in Reihen aus Wortleitungen und Spalten aus Bitleitungen angeordneten Speicherzellen (MC), von denen jede einen Programmier-Array-Transistor (QP) mit einer Array-Schwellenspannung (VTP) aufweist;

eine Reihendekodervorrichtung (14), die auf die Reihenadreßsignale reagiert und mit der Zellenmatrix zur Auswahl einer der Reihen aus Wortleitungen betriebsmäßig verbunden ist;

eine Spaltendekodervorrichtung (18), die auf die Spaltenadreßsignale reagiert und mit der Zellenmatrix zur Auswahl einer der Spalten aus Bitleitungen betriebsmäßig verbunden ist;

eine Referenzspaltenvorrichtung (116), die wenigstens einen Referenzzellentransistor (QR) aufweist, der mit einer Referenzspaltenbitleitung (REFCOL) verbunden ist und eine Referenzschwellenspannung (VTR) aufweist;

eine Y-Durchlaßgattervorrichtung (22), die mit den Spalten aus Bitleitungen betriebsmäßig verbunden ist;

wobei die Prüfungslogikstruktur (112) aufweist:

eine Vergleichsvorrichtung (38) mit einem ersten Eingang (SAIN) und einem zweiten Eingang (SAREF);

eine erste Widerstandsnetzwerkvorrichtung (37), die über die Y-Durchgangsgattervorrichtung mit einer der Spalten aus Bitleitungen und mit dem ersten Eingang (SAIN) der Vergleichsvorrichtung verbunden ist, wobei die erste Widerstandsnetzwerkvorrichtung auf einen ersten Widerstandswert gesetzt ist und eine auf der Array-Schwellenspannung (VTP) basierende erste Spannung ausgibt;

eine zweite Widerstandsnetzwerkvorrichtung (35), die mit der Referenzspaltenbitleitung (REFCOL) und dem zweiten Eingang (SAREF) der Vergleichsvorrichtung betriebsmäßig verbunden ist, wobei die zweite Widerstandsnetzwerkvorrichtung auf einen zweiten Widerstandswert gesetzt ist und eine auf der Referenzschwellenspannung (VTR) basierende zweite Spannung ausgibt und

gekennzeichnet durch eine Verifizierungslogikvorrichtung (40) zum Schalten des Abfrageverhältnisses, wobei es sich um das Verhältnis des Widerstandswertes der ersten Widerstandsnetzwerkvorrichtung zum Widerstandswert der zweiten Widerstandsnetzwerkvorrichtung handelt, derart, daß es während eines Floor-Test-Modes weniger als eins ist, wobei die Vergleichsvorrichtung (38) eine logische "1" ausgibt, wenn die erste Spannung kleiner als die zweite Spannung ist, wodurch angezeigt wird, daß die Array-Schwellenspannung einen negativen Wert hat.

2. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 1, wobei die Referenzwiderstandsnetzwerkvorrichtung (35) auf von der Verifizierungslogikvorrichtung (40) erzeugte Steuersignale reagiert, derart, daß der zweite Widerstandswert relativ zum ersten Widerstandswert erhöht wird, derart, daß das Abfrageverhältnis unter eins erreicht wird.

3. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 2, wobei die Vergleichsvorrichtung (38) eine Abfrageverstärkervorrichtung aufweist.

4. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 3, wobei die Abfrageverstärkervorrichtung einen invertierenden Eingang, der den ersten Eingang der Vergleichsvorrichtung bildet, und einen nichtinvertierenden Eingang, der den zweiten Eingang der Vergleichsvorrichtung bildet, und einen Ausgang zum Bereitstellen des Logiksignals aufweist.

5. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 1, wobei der Progammier-Array-Transistor (QP) über sein Gate mit einer der Reihen aus Wortleitungen, über sein Drain mit einer der Spalten aus Bitleitungen und über seine Source mit einem Massepotential verbunden ist.

6. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 5, wobei der Referenzzellentransistor (QR) über sein Gate mit einer der Reihen aus Wortleitungen, über sein Drain mit der Referenzspaltenbitleitung und über seine Source mit einem Massepotential verbunden ist.

7. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 4, ferner mit einem mit dem Ausgang der Abfrageverstärkervorrichtung (38) verbundenen Ausgangsanschluß (48) zum Bereitstellen des Logiksignals.

8. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 1, wobei die Referenzspaltenvorrichtung (116) mehrere Referenzzellen (RC) aufweist, die in Reihen aus Wortleitungen entsprechend der Anzahl der Reihen in der Zellenmatrix angeordnet sind, wobei jede der Referenzzellen einen der Referenzzellentransistoren (QR) aufweist.

9. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 8, wobei der Progammier-Array-Transistor (QP) über sein Gate mit einer der Reihen aus Wortleitungen zum Empfang einer Array- Transistor-Gate-Spannung, über sein Drain mit einer der Spalten aus Bitleitungen und über seine Source mit einem Massepotential verbunden ist.

10. Halbleiterspeicherschaltungsvorrichtung nach Anspruch 9, wobei der Referenzzellentransistor (QR) über sein Gate mit einer Referenzzellen-Gate-Spannung, die in vorbestimmter Beziehung mit der Array-Transistor-Gate-Spannung steht, über sein Drain mit der Referenzspaltenbitleitung und über seine Source mit dem Massepotential verbunden ist.