DE4406035C2 - Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chervorrichtung und Verfahren zum Betreiben einer Halbleiterspeicher­ vorrichtung und genauer auf einen Abschnitt derselben, der einen differentiellen Verstärkungsbetrieb betrifft.

Eine Halbleiterspeichervorrichtung, speziell ein dynamischer Speicher mit wahlfreiem Zugriff (im folgenden als DRAM bezeich­ net), weist eine Schaltung zum Differentialverstärken der Poten­ tialdifferenz zwischen einem Paar von Bitleitungen auf, die durch eine Ladung erzeugt wird, die aus einer Speicherzelle auf das Bitleitungspaar ausgelesen wird.

Fig. 15 ist ein Schaltbild, das eine Struktur einer herkömmli­ chen Halbleiterspeichervorrichtung, im speziellen einen DRAM, zeigt, wie es im wesentlichen in der EP 0 371 459 A2 gezeigt ist. Diese Halbleiterspeichervorrichtung ist auf einem Halblei­ tersubstrat 100 ausgebildet. Eine Speicherzelle 1 ist mit einer aus einem Paar von Bitleitungen BL und /BL, zum Beispiel mit der Bitleitung BL, verbunden. Die Speicherzelle 1 weist einen Konden­ sator 1C zum Speichern eines Wertes bzw. von Daten und einen N-Kanal MOS-Transistor (NMOS-Transistor) 1T auf. Der NMOS-Transi­ stor 1T ist zwischen den Kondensator 1C und die Bitleitung BL verbunden. Das Gate desselben ist mit einer Wortleitung WL ver­ bunden.

Zwischen das Bitleitungspaar BL und /BL sind ein erster Lesever­ stärker SA1, welcher das erste Differentialverstärkermittel ist, ein zweiter Leseverstärker SA2, welcher das zweite Differential­ verstärkungsmittel ist, und ein Ausgleicher EQ, welcher das Vor­ lademittel ist, verbunden.

Der erste Leseverstärker SA1 weist NMOS-Transistoren 4, 5 und 12 auf. Die NMOS-Transistoren 4 und 5 sind in Reihe zwischen das Bitleitungspaar BL, /BL verbunden. Die NMOS-Transistoren 4 und 5 weisen miteinander verbundene Sources auf, und ihre Drains sind mit der Bitleitung BL bzw. der Bitleitung /BL verbunden. Der NMOS-Transistor 4 hat sein Gate mit der Bitleitung /BL verbunden, und der NMOS-Transistor 5 hat sein Gate mit der Bitleitung BL verbunden. Diese Verbindung implementiert kreuzgekoppelte NMOS-Transistoren 4 und 5.

Der NMOS-Transistor 12 ist zwischen einen ausgehenden Leitungs­ knoten Z, welcher der Knoten zwischen den NMOS-Transistoren 4 und 5 ist, und einen Masseknoten 11, der das Massepotential GND emp­ fängt, verbunden. Das Gate des NMOS-Transistors 12 wird mit einem Lesebetriebsaktivierungssignal SON belegt.

Der zweite Leseverstärker SA2 weist P-Kanal MOS-Transistoren (im folgenden als PMOS-Transistor bezeichnet) 6, 7 und 14 auf. Die PMOS-Transistoren 6 und 7 sind in Reihe zwischen das Bitleitungs­ paar BL und /BL verbunden. Die PMOS-Transistoren 6 und 7 weisen miteinander verbundene Sources auf, und ihre Drains sind mit der Bitleitung BL bzw. der Bitleitung /BL verbunden. Die PMOS-Transi­ storen 6 und 7 haben ihre Gates mit den Bitleitungen /BL bzw. BL verbunden. Eine solche Verbindung implementiert kreuzgekoppelte PMOS-Transistoren 6 und 7.

Ein PMOS-Transistor 14 ist zwischen einen Versorgungsleitungskno­ ten Y, welcher der Knoten zwischen den PMOS-Transistoren 6 und 7 ist, und einen Stromversorgungsknoten 13, der das Stromversor­ gungspotential VCC empfängt, verbunden. Das Gate des PMOS-Transi­ stors 14 wird mit einem Lesebetriebsaktivierungssignal SOP be­ legt.

Der Ausgleicher EQ weist NMOS-Transistoren 8, 9 und 10 auf. Der NMOS-Transistor 8 ist zwischen das Paar von Bitleitungen BL und /BL verbunden. Der NMOS-Transistor 9 ist zwischen die Bitleitung BL und einen Potentialknoten Vpr, der ein Potential von 1/2 des Stromversorgungspotentials VCC empfängt, verbunden. Der NMOS-Transistor 10 ist zwischen die Bitleitung /BL und den Potential­ knoten Vpr verbunden. Jedes Gate der NMOS-Transistoren 8, 9 und 10 ist mit einem Vorladeaktivierungssignal BLEQ belegt.

Ein NMOS-Transistor 15 ist zwischen den ausgehenden Leitungskno­ ten Z und den Potentialknoten Vpr verbunden. Ein NMOS-Transistor 16 ist zwischen den Versorgungsleitungsknoten Y und den Potenti­ alknoten Vpr verbunden. Jedes Gate der NMOS-Transistoren 15 und 16 ist mit dem Vorladeaktivierungssignal BLEQ belegt.

Auf dem Bitleitungspaar BL und /BL sind NMOS-Transistoren 2 und 3 zum Verbinden des ersten und des zweiten Leseverstärkers SA1 und SA2 und des Ausgleichers EQ mit der Speicherzelle 1 zwischen der Speicherzelle 1 und den ersten und zweiten Leseverstärkern SA1, SA2 und dem Ausgleicher EQ vorgesehen. Der NMOS-Transistor 2 ist an der Bitleitung BL vorgesehen, und der NMOS-Transistor 3 ist an der Bitleitung /BL vorgesehen. Die NMOS-Transistoren 2 und 3 wer­ den durch ein Aktivierungssignal BLI aktiviert.

Der Betrieb der Halbleiterspeichervorrichtung mit der oben be­ schriebenen Struktur wird im folgenden beschrieben. In einem Standby- bzw. Bereitschaftszustand (Vorladezustand) dieser Vor­ richtung, werden das Bitleitungspaar BL, /BL, der ausgehende Lei­ tungsknoten Z und der Versorgungsleitungsknoten Y auf ein Poten­ tial von 1/2 VCC (im folgenden als das Vorladepotential bezeich­ net) vorgeladen.

Das Vorladen wird durch das Vorladeaktivierungssignal BLEQ be­ wirkt, das ein hohes Niveau zum Aktivieren der NMOS-Transistoren 8, 9, 10, 15 und 16 erreicht. Genauer wird das Vorladen durch entsprechende Kurzschlüsse zwischen dem Bitleitungspaar BL, /BL und dem Potentialknoten Vpr, zwischen dem ausgehenden Leitungs­ knoten Z und dem Potentialknoten Vpr und zwischen dem Versor­ gungsleitungsknoten Y und dem Potentialknoten Vpr ausgeführt.

Ein Datenauslesebetrieb aus der Speicherzelle 1 wird im folgenden beschrieben. Beim Auslesebetrieb wird ein Wert bzw. Daten von der Speicherzelle 1 auf die Bitleitung BL übertragen, gefolgt durch einen Verstärkungsbetrieb durch den ersten und den zweiten Lese­ verstärker.

Fig. 16 ist ein Signalwellenformdiagramm jeder Komponente in der Schaltung zur Zeit des Auslesebetriebs. Der Auslesebetrieb wird unter Bezugnahme auf Fig. 16 beschrieben.

Wenn die Stabilisierung des oben beschriebenen Vorladezustands erreicht ist, wird das Vorladeaktivierungssignal BLEQ auf ein niedriges Niveau heruntergezogen, wodurch die NMOS-Transistoren 8, 9, 10 und 11 inaktiviert werden. Als ein Ergebnis erreicht das Paar von Bitleitungen BL, /BL einen schwebenden (floating) Zu­ stand auf Vorladepotential.

Wenn die Wortleitung BL auf das Potential VWL aktiviert wird, wird Ladung, die den in der Speicherzelle 1 gespeicherten Wert repräsentiert, auf die Bitleitung BL übertragen. Dieses ist der Übertragungsbetrieb des Wertes bzw. der Daten. Falls die Spei­ cherzelle 1 den Wert "1" speichert, zum Beispiel, wird das Poten­ tial VBL der Bitleitung BL ein wenig höher als das Vorladepoten­ tial. Die Bitleitung /BL bleibt auf dem Vorladepotential. Darum gibt es eine kleine Potentialdifferenz zwischen den Bitleitungen BL und /BL.

Wenn eine solche Potentialdifferenz erzeugt wird, wird diese Po­ tentialdifferenz durch den Verstärkungsbetrieb des ersten und des zweiten Leseverstärkers SA1 und SA2 verstärkt. Bei dem Verstär­ kungsbetrieb wird zuerst eine Verstärkung durch den ersten Ver­ stärker SA1 ausgeführt. Das Lesebetriebsaktivierungssignal SON wird zum Erreichen eines hohen Niveaus aktiviert, wodurch der NMOS-Transistor 12 aktiviert wird. Dieses verursacht einen Kurz­ schluß zwischen dem ausgehenden Leitungsknoten Z und dem Masse­ knoten 11, wodurch das Potential VZ des ausgehenden Leitungskno­ ten Z in Richtung des Massepotentials GND gesenkt wird.

Als ein Ergebnis werden die Gate-Source-Spannungen der NMOS-Tran­ sistoren 4 und 5 zur Aktivierung erhöht. Wenn die NMOS-Transisto­ ren 4 und 5 aktiviert sind, wird der AN-Widerstand des NMOS-Tran­ sistors 5 niedriger als der des NMOS-Transistors 4, da das Poten­ tial VBL der Bitleitung BL höher als das Potential V/BL der Bit­ leitung /BL ist, wodurch das Potential V/BL der Bitleitung /BL reduziert wird.

Als nächstes wird die Verstärkung durch den zweiten Leseverstär­ ker SA2 ausgeführt. Das Lesebetriebsaktivierungssignal SOP wird zum Erreichen eines niedrigen Niveaus aktiviert, wodurch der PMOS-Transistor 14 aktiviert wird. Diese verursacht einen Kurz­ schluß zwischen dem Versorgungsleitungsknoten Y und dem Stromver­ sorgungsknoten 13, wodurch das Potential VY des Versorgungslei­ tungsknotens Y in Richtung des Stromversorgungspotentials VCC erhöht wird.

Als ein Ergebnis werden die Gate-Source-Spannungen der PMOS-Tran­ sistoren 6 und 7 zur Aktivierung erhöht. Wenn die PMOS-Transisto­ ren 6 und 7 aktiviert sind, wird der AN-Widerstand des PMOS-Tran­ sistors 6 kleiner als der des PMOS-Transistors 7, da das Potenti­ al V/BL der Bitleitung /BL niedriger als das Potential VBL der Bitleitung BL ist. Darum wird das Potential VBL der Bitleitung BL erhöht.

Dann ist das Potential V/BL der Bitleitung /BL auf das Niveau des Massepotentials GND reduziert, und das Potential VBL der Bitlei­ tung BL ist auf das Niveau des Stromversorgungspotentials VCC erhöht. Durch den oben beschriebenen Verstärkungsbetrieb wird eine kleine Potentialdifferenz zwischen den Bitleitungen BL und /BL auf ein größeres Niveau verstärkt.

Beim Start eines Verstärkungsbetriebes erreichen die Sourcepoten­ tiale der NMOS-Transistoren 4 und 6 ein Vorladepotential, wie oben beschrieben. Das Substratpotential ist allgemein das Masse­ potential GND oder niedriger als dieses, d. h. ein Potential nied­ riger als das Sourcepotential. Darum werden die NMOS-Transistoren 4 und 6 beim Start eines Verstärkungsbetriebes einem Substratef­ fekt (Body-Effekt) unterworfen, wodurch jede Schwellspannung hö­ her wird als in dem Fall, in dem der Schwellwert eines Transi­ stors gleiche Substratpotentiale und Sourcepotentiale aufweist.

Der Grund dafür wird im folgenden erklärt. Fig. 17 ist ein Graph, der die Beziehung zwischen einem Substratpotential und einer Schwellspannung durch eine durchgezogene Linie darstellt. Die Schwellspannung ist entlang der Ordinate aufgetragen, und das Substratpotential ist entlang der Abszisse (das Potential sinkt in der rechten Richtung) aufgetragen.

Es ist aus Fig. 17 offensichtlich, daß die Schwellspannung ent­ sprechend einer Reduzierung des Substratpotentiales bezüglich des Sourcepotentiales ansteigt. Zum Beispiel ist die Schwellspannung bei einem Substratpotential von VN, welches ein Potential ist, bei dem Sourcepotential gleich dem Substratpotential ist, niedri­ ger als die Schwellspannung bei einem Substratpotential von VE, welches ein Potential ist, bei dem das Substratpotential niedri­ ger als das Sourcepotential ist, wie durch die gestrichelte Linie in dem Graph angezeigt.

Obwohl der Graph aus Fig. 17 sich auf einen NMOS-Transistor be­ zieht, gilt dasselbe für einen PMOS-Transistor, vorausgesetzt, daß die Polarität des Potentials zwischen dem Sourcepotential und dem Substratpotential differiert.

Wenn der Absolutwert einer Schwellspannung eines MOS-Transistors aufgrund eines Substrateffektes ansteigt, tritt ein im folgenden beschriebenes Problem auf.

In Reaktion auf die Anforderung der Reduzierung der Größe einer Halbleiterspeichervorrichtung gibt es einen Trend zur Erniedri­ gung des Stromversorgungspotentials der Vorrichtung. In Reaktion auf eine solche Reduzierung des Stromversorgungspotentials wird das Vorladepotential, welches 1/2 des Stromversorgungspotentials ist, ebenfalls reduziert. Wenn der Absolutwert einer Schwellspan­ nung in einem MOS-Transistor eines Leseverstärkers aufgrund des Substrateffektes in dem Fall, in dem das Vorladepotential redu­ ziert ist, erhöht wird, wird die Differenz zwischen dem Vorlade­ potential und der Schwellspannung kleiner. Diese Reduzierung der Differenz zwischen dem Vorladpotential und der Schwellspannung resultiert in Problemen wie einer Reduzierung der Lesebetriebs­ geschwindigkeit eines Leseverstärkers oder einem nicht arbeiten­ den Leseverstärker.

Da ein MOS-Transistor auch in einem Ausgleicher genauso wie in einem Leseverstärker in einer Halbleiterspeichervorrichtung ver­ wendet wird, wird die Reduzierung des Stromversorgungspotentials zu der Möglichkeit einer Fehlfunktion in dem Ausgleicher aufgrund von Gründen, die mit denen bei dem Leseverstärker identisch sind, führen. Ein vorbestimmtes Vorladepotentialniveau kann nicht er­ reicht werden, falls eine Fehlfunktion in einem Ausgleicher auf­ tritt, und der Spielraum des Lesebetriebs eines Leseverstärkers wird reduziert. Diese Spielraumreduzierung resultiert in dem Pro­ blem, das die Geschwindigkeit des Lesebetriebs reduziert wird, oder daß der Leseverstärker nicht arbeitet.

Zusätzlich zu den oben beschriebenen Problemen, die durch den Substrateffekt verursacht werden, verursacht die Reduzierung ei­ nes Stromversorgungspotentials die im folgenden beschriebenen Probleme.

Die Fig. 18 (A) und 18 (B) sind Graphen, die die Beziehung zwischen einer Gate-Source-Spannung eines allgemeinen MOS-Transi­ stors und dem Stromfluß darin zeigen. Der Logarithmus des Stroms ist entlang der Ordinate aufgetragen, und die Gate-Source-Span­ nung ist entlang der Abszisse aufgetragen. In den Graphen reprä­ sentiert die Gate-Source-Spannung, die einen Strom mit einem vor­ bestimmten Wert (bei dieser Ausführungsform 10^-6 A) an den Transi­ stor anlegt, die Schwellspannung.

Die Beziehung zwischen einer Gate-Source-Spannung und einem Strom in einem MOS-Transistor weist im allgemeinen die in Fig. 18 (A) gezeigten Charakteristiken auf. Speziell in einem Bereich der Gate-Source-Spannung, der unterhalb der Schwellspannung liegt (im folgenden als Unterschwellwertbereich bezeichnet), steigt der Strom entsprechend dem Anstieg der Gate-Source-Spannung an. Falls die Gate-Source-Spannung die Schwellspannung übersteigt, wird der Strom bei einem vorbestimmten Wert gesättigt. Falls der zuvor erwähnte Substrateffekt stark wirkt, wird der Strom in dem MOS-Transistor nicht leicht fließen, wodurch die Charakteristiken in der durch den Pfeil angedeuteten Richtung variieren. Als ein Er­ gebnis steigt die Gate-Source-Spannung für einen Stromwert, der der Schwellwertspannung entspricht, an, wodurch ein Anstieg in der Schwellwertspannung verursacht wird.

Bei einem MOS-Transistor mit den in Fig. 18 (A) gezeigten Cha­ rakteristiken wird der Gradient der Charakteristikkurve in dem Unterschwellwertbereich flacher bzw. kleiner, wenn eine Spannung an das Drain angelegt wird, wie in Fig. 18 (B) gezeigt, propor­ tional zur Reduzierung der Schwellspannung. Diese Reduzierung der Neigung der Charakteristikkurve resultiert in einem größeren Stromwert, wenn die Gate-Source-Spannung 0 V ist. Der Anstieg des Stromwertes heißt, daß der Leckstrom in einem MOS-Transistor er­ höht ist.

Derart wird, da der Leckstrom ansteigt wie die Schwellspannung in einem MOS-Transistor reduziert wird, eine Halbleiterspeichervor­ richtung mit einem reduzierten Stromversorgungspotential und mit einem niedriger eingestellten Wert der Schwellspannung auf einen Anstieg im Leckstrom des MOS-Transistors eines Leseverstärkers treffen. Dies führt zu dem Problem, daß das Potential einer Bit­ leitung nach der Verstärkung durch einen Leseverstärker von einem vorbestimmten stabilen Wert in einer Halbleiterspeichervorrich­ tung abweicht.

Wie oben beschrieben, weist eine herkömmliche Halbleiterspeicher­ vorrichtung das Problem auf, daß die Stabilisierung des Betriebes aufgrund der Reduzierung des Stromversorgungspotentials nicht erreicht werden kann. Eine Halbleiterspeichervorrichtung, die ein solches Problem löst, ist in der japanischen Patentoffenlegungs­ schrift Nr. 2-231760 offenbart. Diese Halbleiterspeichervorrich­ tung variiert das Wannenpotential eines MOS-Transistors, der ei­ nen Leseverstärker bildet, entsprechend einem Wechsel im Source-Potential dieses MOS-Transistors. Der Substrateffekt wird durch das Variieren des Wannenpotentials eines MOS-Transistors entspre­ chend einem Wechsel im Source-Potential unterdrückt, wodurch der Betrieb des Leseverstärkers stabilisiert wird.

Jedoch weist die in der japanischen Patentoffenlegungsschrift Nr. 2-231760 offenbarte Halbleiterspeichervorrichtung die im folgen­ den beschriebenen Probleme auf. Obwohl diese Halbleiterspeicher­ vorrichtung den Substrateffekt eines MOS-Transistors, der einen Leseverstärker bildet, unterdrücken kann, kann die Reduzierung der Betriebsgeschwindigkeit eines Lesebetriebes nicht kompensiert werden, wenn das Stromversorgungspotential einer Halbleiterspei­ chervorrichtung signifikant reduziert wird und die Differenz zwi­ schen dem Vorladepotential und der Schwellspannung eines MOS-Transistors signifikant reduziert wird.

Diese Halbleiterspeichervorrichtung kann die Stabilisierung des Betriebes eines Leseverstärkers erreichen, aber sie löst nicht die Destabilisierung des Betriebes eines Ausgleichers entspre­ chend der Reduzierung beim Stromversorgungspotential.

Desweiteren kann sie, obwohl eine solche Halbleiterspeichervor­ richtung die Stabilisierung des Betriebes eines Leseverstärkers beim Start des Lesebetriebs erreichen kann, die Destabilisierung des Potentials eines Bitleitungspaares nach der Verstärkung durch einen Leseverstärker nicht lösen.

Da eine Halbleiterspeichervorrichtung, wie sie in der japanischen Patentoffenlegungsschrift Nr. 2-231760 offenbart ist, die oben beschriebenen verschiedenen Probleme aufweist, gibt es immer noch das Problem, daß die Destabilisierung des Betriebes entsprechend der Reduzierung des Stromversorgungspotentials in einer herkömm­ lichen Halbleiterspeichervorrichtung nicht ausreichend verhindert wird.

Weiterhin sind aus IEEE Journal of Solid-State Circuits, Bd. 25, Nr. 1, Februar 1990, Seiten 18-23, eine Halbleiterspeichervor­ richtung und ein Verfahren zum Betrieb einer Halbleiterspeicher­ vorrichtung bekannt, wobei eine Speicherzelle, die Ladung spei­ chert, und ein Paar von Bitleitungen, die mit der Speicherzelle verbunden sind, vorgesehen sind. Weiterhin ist ein Differential­ verstärkungsmittel vorgesehen, daß ein Paar von MOS-Transistoren aufweist, die in Reihe zwischen das Paar von Bitleitungen zum Differentialverstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen durch Reduzierung der Potentiale der Sources der MOS-Transistoren auf ein erstes Potential geschaltet sind. Ein Potentialsteuermittel steuert die Potentiale der Sources der MOS-Transistoren am Beginn der Differentialverstärkung durch das Differentialverstärkungsmittel zum Erreichen des Potentiales für eine vorbestimmte Zeit.

Aus der US-PS 5,177,586 sind eine Halbleiterspeichervorrichtung und ein Verfahren zum Betreiben einer Halbleiterspeichervorrich­ tung bekannt, wobei eine Speicherzelle, die eine Ladung spei­ chert, und ein Paar von Bitleitungen, die mit der Speicherzelle verbunden sind, bekannt. Ein erstes Differentialverstärkungsmit­ tel ist vorgesehen, das ein Paar von MOS-Transistoren aufweist, die in Reihe zwischen das Paar von Bitleitungen geschaltet sind. Die MOS-Transistoren differentialverstärken die Potentialdiffe­ renz zwischen dem Paar von Bitleitungen durch Reduzierung der Potentiale der Sources des Paares von MOS-Transistoren unter Steuerung eines ersten Potentialsteuermittels. Weiterhin wird durch die MOS-Transistoren das Potential von einer des Paares von Bitleitungen mit einem niedrigeren Potential auf ein erstes Potential reduziert. Ein zweites Differentialverstärkungsmit­ tel mit einem weiteren Paar von MOS-Transistoren ist vorgesehen, wobei die weiteren MOS-Transistoren in Reihe zwischen das Paar von Bitleitungen geschaltet sind. Die weiteren MOS-Transistoren differentialverstärken die Potentialdifferenz zwischen dem Paar von Bitleitungen durch Erhöhen der Potentiale der Sources des Paares von weiteren MOS-Transistoren und der Steuerung eines zweiten Potentialsteuermittels. Die weiteren MOS-Transistoren erhöhen das Potential von einer des Paares von Bitleitungen mit einem höheren Potential auf ein zweites Potential.

Es ist Aufgabe der vorliegenden Erfindung, einen stabilen Be­ trieb einer Halbleiterspeichervorrichtung auf einem ausreichen­ den Niveau zu ermöglichen, selbst wenn ein Stromversorgungspo­ tential in der Halbleiterspeichervorrichtung verringert wird, und ein entsprechendes Betriebsverfahren vorzusehen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich­ tung mit den Merkmalen des Patentanspruches 1.

Da die Sourcepotentiale der MOS-Transistoren für einen vorbe­ stimmten Zeitraum beim Start des Differentialverstärkungsbetrie­ bes in der Differentialverstärkerschaltung auf ein zweites Poten­ tial eingestellt werden, das niedriger als das erste Potential des Normalbetriebes ist, wird der Betriebsspielraum des MOS-Tran­ sistors beim Starten des Differentialverstärkungsbetriebes ver­ bessert. Darum arbeitet die Differentialverstärkerschaltung un­ abhängig von einem Substrateffekt zuverlässig zum Ausführen eines Differentialverstärkungsbetriebes bei hoher Geschwindigkeit, so daß ein stabiler Betrieb bei hoher Geschwindigkeit ausgeführt werden kann, selbst in dem Fall, in dem das Stromversorgungs­ potential reduziert ist.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervorrich­ tung mit den Merkmalen des Patentanspruches 5.

Da die Sourcepotentiale der MOS-Transistoren auf ein zweites Po­ tential, das höher als das erste Potential des Normalbetriebes ist, für einen vorbestimmten Zeitraum beim Start des Differenti­ alverstärkungsbetriebes in der Differentialverstärkerschaltung eingestellt werden, wird der Betriebsspielraum des MOS-Transi­ stors beim Start des Differentialverstärkungsbetriebes verbes­ sert. Darum arbeitet die Differentialverstärkerschaltung unabhän­ gig von einem Substrateffekt zuverlässig zum Ausführen eines Dif­ ferentialverstärkungsbetriebes bei hoher Geschwindigkeit, so daß ein stabiler Betrieb bei hoher Geschwindigkeit ausgeführt werden kann, selbst wenn das Stromversorgungspotential reduziert ist.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervorrichtung mit den Merkmalen des Patentanspruches 9.

In der Vorladeschaltung wird das Substratpotential des MOS-Tran­ sistors entsprechend dem Sourcepotential der MOS-Transistoren der Differentialverstärkerschaltung bei einem Vorladebetrieb vari­ iert. Darum wird bei dem MOS-Transistor der Vorladeschaltung die Differenz zwischen dem Sourcepotential und dem Substratpotential zur Reduzierung des Substrateffektes kleiner. Selbst falls das Stromversorgungspotential reduziert ist, arbeitet der MOS-Transi­ stor der Vorladeschaltung zuverlässig zum Ausführen des Vorladens bei hoher Geschwindigkeit. Als ein Ergebnis kann die Differenti­ alverstärkerschaltung einen stabilen Betrieb bei hoher Geschwin­ digkeit ausführen, selbst wenn das Stromversorgungspotential re­ duziert ist.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervorrichtung mit den Merkmalen des Patentanspruches 13.

Bei der ersten Differentialverstärkerschaltung werden die Sub­ stratpotentiale des MOS-Transistors niedriger als das Sourcepo­ tential, nachdem die Potentiale der Bitleitungen durch den Diffe­ rentialverstärkerbetrieb stabilisiert sind. Bei der zweiten Dif­ ferentialverstärkerschaltung werden die Substratpotentiale der MOS-Transistoren niedriger als das Sourcepotential nach der Sta­ bilisierung der Potentiale der Bitleitungen durch einen Differen­ tialverstärkerbetrieb.

Es impliziert, daß die entsprechenden Potentiale jeder Bitleitung das erste Niveau des Potentials und das zweite Niveau des Poten­ tials erreichen, daß die Differentialverstärkung durch die erste und die zweite Differentialverstärkerschaltung vervollständigt ist. Dann werden die Substratpotentiale der MOS-Transistoren der ersten Differentialverstärkerschaltung niedriger als das erste Niveau des Potentials, d. h. niedriger als das Sourcepotential, durch die erste Potentialsteuerschaltung. Darum wirkt der Sub­ strateffekt auf die MOS-Transistoren zur Erhöhung der Schwell­ spannungen derselben. Vergleichbar werden die Substratpotentiale der MOS-Transistoren der zweiten Differentialverstärkerschaltung höher als das zweite Niveau des Potentials, d. h. höher als das Sourcepotential, durch die zweite Potentialsteuerschaltung. Darum wirkt ein Substrateffekt auf die MOS-Transistoren zur Erhöhung der Schwellspannungen derselben.

Nach der Stabilisierung der Potentiale der Bitleitungen, die ei­ ner Differentialverstärkung folgt, tritt ein Substrateffekt in den entsprechenden MOS-Transistoren in der ersten und der zweiten Differentialverstärkerschaltung auf, wodurch die Schwellspannun­ gen zur Erniedrigung des Leckstromes erhöht werden. Derart werden die Potentiale der Bitleitungen nach der Differentialverstärkung stabilisiert, zur Ermöglichung eines stabilen Betriebes der Vor­ richtung, selbst falls das Stromversorgungspotential reduziert ist.

Schließlich wird die Aufgabe gelöst durch ein Verfahren mit den Merkmalen des Patentanspruches 19, 20 oder 21.

Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigt

Fig. 1 eine Schaltungsdarstellung, die eine Struktur ei­ ner Halbleiterspeichervorrichtung entsprechend einer ersten Ausführungsform zeigt;

Fig. 2 ein Signalwellenformdiagramm jeder Komponente in der Schaltung beim Datenauslesebetrieb in der Halbleiterspeichervorrichtung der ersten Ausfüh­ rungsform;

Fig. 3 eine Draufsicht, die schematisch die gesamte Struktur eines Halbleitersubstrates mit einer dar­ auf ausgebildeten Halbleiterspeichervorrichtung zeigt;

Fig. 4 eine Draufsicht, die schematisch ein Beispiel des Layouts des Abschnittes des ersten Leseverstärkers zeigt;

Fig. 5(A) eine schematische Schnittansicht entlang der Linie A-A aus Fig. 4;

Fig. 5(B) eine schematische Schnittansicht entlang der Linie B-B aus Fig. 4;

Fig. 5(C) eine schematische Schnittansicht entlang der Linie C-C aus Fig. 4;

Fig. 5(D) eine schematische Schnittansicht entlang der Linie D-D aus Fig. 4;

Fig. 6 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung entsprechend einer zweiten Ausführungsform zeigt;

Fig. 7 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung entsprechend einer dritten Ausführungsform zeigt;

Fig. 8 ein Signalwellenformdiagramm jeder Komponente in der Schaltung bei einem Vorladebetrieb in der Halbleiterspeichervorrichtung der dritten Ausfüh­ rungsform;

Fig. 9 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung entsprechend einer vierten Ausführungsform zeigt;

Fig. 10 ein Signalwellenformdiagramm, das jede Komponente in der Schaltung zum Zeitpunkt eines Datenauslese­ betriebes bei der Halbleiterspeichervorrichtung der vierten Ausführungsform zeigt;

Fig. 11 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung entsprechend einer fünften Ausführungsform zeigt;

Fig. 12 ein Signalwellenformdiagramm, das jede Komponente in einer Schaltung zum Zeitpunkt des Datenauslese­ betriebes bei der Halbleiterspeichervorrichtung der fünften Ausführungsform zeigt;

Fig. 13 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung entsprechend einer sechsten Ausführungsform zeigt;

Fig. 14 ein Signalwellenformdiagramm, das jede Komponente in einer Schaltung zum Zeitpunkt des Datenauslese­ betriebes bei der Halbleiterspeichervorrichtung der sechsten Ausführungsform zeigt;

Fig. 15 ein Schaltbild, das eine Struktur einer herkömm­ lichen Halbleiterspeichervorrichtung zeigt;

Fig. 16 ein Signalwellenformdiagramm, das jede Komponente in einer Schaltung zum Zeitpunkt des Datenauslese­ betriebes bei der herkömmlichen Halbleiterspei­ chervorrichtung zeigt;

Fig. 17 einen Graph, der die Beziehung zwischen einem Sub­ stratpotential und einer Schwellspannung in einem Transistor zeigt;

Fig. 18(A) und 18(B) Graphen, die die Beziehung zwischen der Gate-Sour­ ce-Spannung und dem Strom eines Transistors zei­ gen.

Im folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.

Erste Ausführungsform

Fig. 1 ist ein Schaltbild, das eine Struktur einer Halbleiter­ speichervorrichtung entsprechend einer ersten Ausführungsform zeigt. Da die grundlegende Struktur der Halbleiterspeichervor­ richtung aus Fig. 1 vergleichbar der aus Fig. 15 ist, werden entsprechende Elemente mit denselben Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt.

Wie in Fig. 1 gezeigt, weist eine Halbleiterspeichervorrichtung eine Potentialsteuerschaltung C1 auf. Die Potentialsteuerschal­ tung C1 weist einen Potentialknoten 41 und einen NMOS-Transistor 17 auf. Der NMOS-Transistor 17 ist zwischen den Potentialknoten 41, der ein Potential V1, das niedriger als das Massepotential GND ist, und einen ausgehenden Leitungsknoten Z verbunden. Ein Steuersignal SOV1 wird an das Gate des NMOS-Transistors 17 ange­ legt. Der NMOS-Transistors 17 dient zur Erniedrigung der Source­ potentiale der NMOS-Transistoren 4 und 5 auf ein Niveau, das nie­ driger als das Massepotential GND ist. Die Halbleiterspeichervor­ richtung aus Fig. 1 ist vergleichbar zu der Halbleiterspeicher­ vorrichtung aus Fig. 15, ausgenommen der Abschnitt, in dem der NMOS-Transistor 17 vorgesehen ist. Die Amplituden des Steuersi­ gnals SOV1 und eines Lesebetriebsaktivierungssignals SON sind zwischen das Stromversorgungspotential VCC und das Potential V1 zur Verhinderung eines unnötigen Leckstroms eingestellt.

Der Betrieb der Halbleiterspeichervorrichtung aus Fig. 1 wird im folgenden beschrieben. Fig. 2 ist ein Signalwellenformdiagramm der Komponenten in Schaltung zum Zeitpunkt des Datenauslesens entsprechend der Halbleiterspeichervorrichtung der ersten Ausfüh­ rungsform.

Zum Zeitpunkt a wird die Wortleitung WL aktiviert. Als ein Ergeb­ nis wird Ladung von der Speicherzelle 1 auf die Bitleitung BL zur Verursachung einer Potentialdifferenz auf dem Paar von Bitleitun­ gen BL, /BL zum Zeitpunkt b übertragen.

Zum Zeitpunkt c wird das Steuersignal SOV1 zum Erreichen eines hohen Niveaus aktiviert, wodurch der Transistor 17 aktiviert wird. Die Aktivierung des NMOS-Transistors 17 resultiert in einem Kurzschluß zwischen dem ausgehenden Leitungsknoten Z und dem Po­ tentialknoten 41, wodurch das Potential VZ des ausgehenden Lei­ tungsknotens Z in Richtung des ersten Potentials V1 reduziert wird. Darum werden die Gate-Source-Spannungen der NMOS-Transisto­ ren 4 und 5 zur Aktivierung erhöht.

Wenn die NMOS-Transistoren 4 und 5 aktiviert sind, wird der AN-Widerstand des NMOS-Transistors 5 niedriger als der des NMOS-Transistors 4 aufgrund dessen, daß das Potential VBL der Bitlei­ tung BL höher als das Potential V/BL der Bitleitung /BL ist. Dar­ um wird das Potential V/BL der Bitleitung /BL reduziert. Da die Gate-Source-Spannungen der NMOS-Transistoren 4 und 5 sehr hoch sind, wird das Potential V/BL der Bitleitung /BL mit hoher Ge­ schwindigkeit reduziert.

Zum Zeitpunkt d wird das Lesebetriebsaktivierungssignal SOP zum Erreichen eines niedrigen Niveaus aktiviert, wodurch die PMOS-Transistoren 6 und 7 aktiviert werden. Das Potential VZ des aus­ gehenden Leitungsknotens Z, das ein erstes Potential V1 erreicht, wird für eine vorbestimmte Zeit gehalten. Wenn die PMOS-Transi­ storen 6 und 7 aktiviert sind, wird der AN-Widerstand des PMOS-Transistors 6 niedriger als der der PMOS-Transistors 7, da das Potential V/BL der Bitleitung /BL niedriger als das Potential VBL der Bitleitung BL ist, wodurch das Potential VBL mit der Bitlei­ tung BL erhöht wird.

Da es nicht notwendig ist, das Potential des ausgehenden Lei­ tungsknotens Z auf das Potential V1 zur Erhöhung der Betriebsge­ schwindigkeit der Differentialverstärkung einzustellen, falls eine ausreichende Potentialdifferenz zwischen dem Paar von Bit­ leitung BL und /BL existiert, wird das Steuersignal SOV1 inakti­ viert. Zum Zeitpunkt e wird das Lesebetriebsaktivierungssignal SON zum Erreichen eines hohen Niveaus aktiviert, wodurch der NMOS-Transistor 12 aktiviert wird. Die Aktivierung des NMOS-Tran­ sistors 12 verursacht einen Kurzschluß zwischen dem ausgehenden Leitungsknoten Z und dem Masseknoten 11, wodurch das Potential VZ des ausgehenden Leitungsknotens Z zum Erreichen des Massepotenti­ als GND gesteuert wird.

Bei der Halbleiterspeichervorrichtung entsprechend der ersten Ausführungsform, die den oben beschriebenen Betrieb ausführt, wird das Potential VZ des ausgehenden Leitungsknotens Z zum Er­ reichen des Potentials V1, das niedriger als das Massepotential GND ist, für einen vorbestimmten Zeitraum nach der Initiierung des Verstärkungsbetriebes des ersten Leseverstärkers SA1 gesteu­ ert. Darum werden beim Beginn des Verstärkungsbetriebes die Gate-Source-Spannungen der NMOS-Transistoren 4 und 5 höher, zum Erhö­ hen des Betriebsspielraumes derselben.

Als ein Ergebnis können die NMOS-Transistoren 4 und 5 zuverlässig zum Ausführen der Differentialverstärkung bei hoher Geschwindig­ keit auf der Basis eines sehr hohen ursprünglichen Betriebsspiel­ raumes arbeiten, selbst wenn das Vorladepotential aufgrund der Reduzierung des Stromversorgungspotentials erniedrigt ist, oder wenn die Schwellspannung aufgrund eines Substrateffektes, der bei den NMOS-Transistoren 4 und 5 auftritt, erhöht ist.

Die oben beschriebene Halbleiterspeichervorrichtung ist auf einem Halbleitersubstrat ausgebildet. Fig. 3 ist eine Draufsicht, die schematisch die gesamte Struktur eines Halbleitersubstrates zeigt, auf dem die oben beschriebene Halbleiterspeichervorrich­ tung ausgebildet ist.

Die Wanne des Array-Abschnittes des Halbleitersubstrates 100, in welchem eine Halbleiterspeichervorrichtung ausgebildet ist, weist Speicherzellenbereiche 101, erste Leseverstärker-Ausgleicherbe­ reiche 102 und zweite Leseverstärkerbereiche 103 auf.

Der Speicherzellenbereich 101 weist eine ausgebildete Speicher­ zelle 1 auf, und ist ein P-Typ Wannenbereich, der von anderen Bereichen wie einem peripheren Schaltungsbereich 104 getrennt ist. Der erste Leseverstärker-Ausgleicherbereich 102 weist einen ausgebildeten ersten Leseverstärker SA1 und einen Ausgleicher EQ auf, und ist ein P-Typ Wannenbereich, der von anderen Bereichen vergleichbar dem Speicherzellenbereich 101 getrennt ist. Der zweite Leseverstärkerbereich 103 weist einen ausgebildeten zwei­ ten Leseverstärker SA2 auf, und ist ein N-Typ Wannenbereich, der von anderen Bereichen vergleichbar den Speicherzellenbereich 101 und dem ersten Leseverstärker-Ausgleicherbereich 102 getrennt ist.

Da die Wanne jedes Bereiches, des Speicherzellenbereiches 101, des ersten Leseverstärker-Ausgleicherbereichs 102 und des zweiten Leseverstärkerbereichs 103 von den anderen dazu benachbarten Wan­ nenbereichen getrennt ist, beeinflußt ein Wechsel des Wannenpo­ tentials in einem Bereich den Betrieb eines MOS-Transistors, der in einem anderen Wannenbereich ausgebildet ist, nicht.

Fig. 4 ist eine Draufsicht, die schematisch ein Layout eines ersten Leseverstärkerabschnitts zeigt, der durch NMOS-Transisto­ ren wie die NMOS-Transistoren 4 und 5 gebildet wird. Gateelektro­ den 50, 51, 52 und 53 sind entsprechend auf einer ersten Verbin­ dungsschicht ausgebildet und mit einem Paar von Bitleitungen BL und /BL verbunden. Genauer ist die Gateelektrode 51 mit der Bit­ leitung /BL über einen Kontakt 86 und die Gateelektrode 52 mit der Bitleitung BL über einen Kontakt 85 verbunden.

Das Paar von Bitleitungen BL und /BL wird aus einer zweiten Ver­ bindungsschicht gebildet. Die Bitleitung BL ist mit einer N-Typ Schicht hoher Konzentration 75, die das Drain eines NMOS-Transi­ stors wird, über Kontakte 69 und 70 verbunden. Die Bitleitung /BL ist mit einer N-Typ Schicht hoher Konzentration 88, die das Drain eines NMOS-Transistors wird, über Kontakte 71 und 72 verbunden.

N-Typ Schichten hoher Konzentration 76 und 78, welche die Sources von NMOS-Transistoren werden, sind mit einer dritten Verbindungs­ schicht 87 über Kontakte 59, 60, 62 und 63 verbunden. Eine P-Typ Schicht hoher Konzentration 77 zum Anlegen eines Potentials an eine P-Typ Wanne ist auch mit der dritten Verbindungsschicht 87 über einen Kontakt 61 verbunden. Der Abschnitt, der einen solchen NMOS-Transistor bildet, wird durch eine N-Typ Schicht 84 umgeben.

Das Layout ist nicht auf die Struktur begrenzt, in welcher N-Typ Schichten hoher Konzentration 76 und 78 in Kontakt mit einer P-Typ Schicht hoher Konzentration 77 sind, und die Schichten hoher Konzentration können getrennt angeordnet sein. Es ist zu bemer­ ken, das die vorliegende Ausführungsform nicht die Struktur eines NMOS-Transistors definiert. Ein solches Layout dient nur als Bei­ spiel, und andere Anordnungen können verwendet werden, solange die Struktur elektrisch vergleichbar zu der in Fig. 4 gezeigten ist.

Die Fig. 5(A) bis 5(D) sind Schnittansichten von verschiedenen Abschnitten aus Fig. 4, die entlang der Linie A-A, der Linie B- B, der Linie C-C bzw. der Linie D-D genommen sind.

Wie Fig. 5(C) zeigt, ist eine N-Typ Schicht 84 in einem P-Typ Substrat 31′ und eine P-Typ Wanne 32′ in der N-Typ Schicht 84 ausgebildet. Die P-Typ Wanne 32′ ist elektrisch von dem P-Typ Substrat 31′ durch die N-Typ Schicht 84 getrennt.

N-Typ Schichten hoher Konzentration 33′ und P-Typ Schichten hoher Konzentration 34′ sind mit entsprechendem Abstand dazwischen an der Hauptoberfläche der P-Typ Wanne 32′ ausgebildet, wie in Fig. 5(A) und 5(B) gezeigt. Der ausgehende Leitungsknoten Z ist auf der P-Typ Wanne 32′, der N-Typ Schicht hoher Konzentration 33′ und der P-Typ Schicht hoher Konzentration 34′ mit einer Zwi­ schenschicht-Isolierschicht dazwischen ausgebildet. Der ausgehen­ de Leitungsknoten Z ist mit den N-Typ und P-Typ Schichten hoher Konzentration 33′ und 34′ verbunden.

Das Bitleitungspaar BL, /BL und die Gateelektroden 50, 51, 52 und 53 sind zwischen dem ausgehenden Leitungsknoten Z und der P-Typ Wanne 32′, der N-Typ Schicht hoher Konzentration 33′ und P-Typ Schicht hoher Konzentration 34′ ausgebildet, wie in den Fig. 5(A), 5(B) und 5(D) gezeigt. Die Bitleitungen BL und /BL sind mit der N-Typ Schicht hoher Konzentration 34′ verbunden.

Wenn Potential an die Gateelektrode 52 angelegt wird, wird ein Kanal 35′ an der Hauptoberfläche der P-Typ Wanne 32′ ausgebildet, wie in Fig. 5(D) gezeigt.

Entsprechend der oben beschriebenen Struktur sind der Bereich der P-Typ Wanne 32′ mit den NMOS-Transistoren 4 und 5 des ersten Le­ severstärkers SA1 von anderen Wannen an der Umgebung derselben getrennt. Vergleichbar ist der Wannenbereich, in welchem die NMOS-Transistoren 6 und 7 des zweiten Leseverstärkers SA2 ange­ ordnet sind, von anderen Wannen, die an der Umgebung derselben angeordnet sind, getrennt, vorausgesetzt, daß die Polarität ent­ gegengesetzt zu der des ersten Leseverstärkers SA1 ist.

Zweite Ausführungsform

Eine zweite Ausführungsform wird und Bezugnahme auf Fig. 6 be­ schrieben. Da die grundlegende Struktur der Halbleiterspeicher­ vorrichtung aus Fig. 6 vergleichbar zu der aus Fig. 15 ist, werden entsprechende Elemente mit denselben Bezugszeichen be­ zeichnet und die Beschreibung derselben wird nicht wiederholt.

Die Halbleiterspeichervorrichtung, die in Fig. 6 gezeigt ist, weist eine Potentialsteuerschaltung C2 auf. Die Potentialsteuer­ schaltung C2 weist einen Potentialknoten 42 und einen PMOS-Tran­ sistor 18 auf. Der PMOS-Transistor 18 ist zwischen den Potential­ knoten 42, der ein Potential V2 empfängt, das höher als das Stromversorgungspotential VCC ist, und einen Versorgungsleitungs­ knoten Y verbunden. Ein Steuersignal SOV2 wird an das Gate des PMOS-Transistors 18 angelegt. Der PMOS-Transistor 18 dient zur Änderung der Sourcepotentiale der PMOS-Transistoren 6 und 7 auf ein Niveau, das höher als das Stromversorgungspotential VCC ist. Die Halbleiterspeichervorrichtung aus Fig. 6 weist eine Struktur vergleichbar zu der aus Fig. 15 auf, ausgenommen für den Ab­ schnitt, in dem der PMOS-Transistor 18 vorgesehen ist.

Die Halbleiterspeichervorrichtung aus Fig. 6 wendet das Prinzip der Beschleunigung des Verstärkungsbetriebes des ersten Lesever­ stärkers SA1, das in der Halbleiterspeichervorrichtung der ersten Ausführungsform ausgeführt wird, auf einen zweiten Leseverstärker SA2 an.

Der Betrieb der Halbleiterspeichervorrichtung, die in Fig. 6 gezeigt ist, wird im folgenden beschrieben. Der Betrieb des zwei­ ten Leseverstärkers SA2 wird initiiert, nachdem der Betrieb des ersten Leseverstärkers SA1 begonnen hat. Beim Start des Betriebes des zweiten Leseverstärkers SA2 wird das Steuersignal SOV2 zum Erreichen eines niedrigen Niveaus aktiviert, wodurch der PMOS-Transistor 18 aktiviert wird. Die Aktivierung des PMOS-Transi­ stors verursacht einen Kurzschluß zwischen dem Versorgungslei­ tungsknoten Y und dem Potentialknoten 42, wodurch das Potential des Versorgungsleitungsknotens Y in Richtung des zweiten Potenti­ als V2 erhöht wird. Als ein Ergebnis werden die Gate-Source-Span­ nungen der PMOS-Transistoren 6 und 7 zur Aktivierung erhöht.

Wenn die PMOS-Transistoren 6 und 7 aktiviert sind, wird der AN-Widerstand des PMOS-Transistors 6 niedriger als der AN-Widerstand des PMOS-Transistors 7, da das Potential der Bitleitung BL höher als das Potential der Bitleitung /BL ist, wodurch das Potential der Bitleitung BL erhöht wird. Hier sind die Gate-Source-Spannun­ gen der PMOS-Transistoren 6 und 7 so hoch, daß das Potential der Bitleitungen BL mit hoher Geschwindigkeit erhöht werden kann.

Wenn ein vorbestimmter Zeitraum verstrichen ist, wird das Steuer­ signal SOV2 inaktiviert, um den PMOS-Transistor 18 in einen in­ aktiven Zustand zu bringen. Dann wird das Lesebetriebsaktivie­ rungssignal SOP zum Erreichen eines niedrigen Niveaus aktiviert, wodurch der PMOS-Transistor 14 aktiviert wird. Die Aktivierung des PMOS-Transistors 14 verursacht einen Kurzschluß zwischen dem Versorgungsleitungsknoten Y und dem Stromversorgungsknoten 13, wodurch das Potential des Versorgungsleitungsknotens Y so gesteu­ ert wird, daß es das Niveau des Stromversorgungspotentials VCC erreicht.

Entsprechend dem Betrieb der Halbleiterspeichervorrichtung der zweiten Ausführungsform wird das Potential des Versorgungslei­ tungsknotens Y so kontrolliert, daß es ein Potential V2, das hö­ her als das Stromversorgungspotential VCC ist, für einen vorbe­ stimmten Zeitraum nach dem Start eines Verstärkungsbetriebes des zweiten Leseverstärkers SA2 erreicht. Darum werden die Gate-Sour­ ce-Spannungen der PMOS-Transistoren 6 und 7 beim Start eines Ver­ stärkungsbetriebes zum Erhöhen des Betriebsspielraumes derselben erhöht.

Als ein Ergebnis werden die PMOS-Transistoren 6 und 7 einen gro­ ßen ursprünglichen Betriebsspielraum aufweisen, um einen zuver­ lässigen Betrieb und einen Hochgeschwindigkeits-Differentialver­ stärkerbetrieb zu ermöglichen, selbst wenn das Vorladepotential aufgrund der Reduzierung des Stromversorgungspotentials ernied­ rigt ist, und wenn die Schwellspannungen der PMOS-Transistoren 6 und 7 aufgrund des Substrateffektes erhöht sind.

Dritte Ausführungsform

Eine Halbleiterspeichervorrichtung entsprechend einer dritten Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 7 beschrieben. Da die grundlegende Struktur der Halbleiterspeicher­ vorrichtung, die in Fig. 7 dargestellt ist, vergleichbar zu der aus Fig. 15 ist, werden entsprechende Elemente mit denselben Bezugszeichen bezeichnet und deren Beschreibung wird nicht wie­ derholt.

Bei der Halbleiterspeichervorrichtung, die in Fig. 7 gezeigt ist, wird ein Kurzschluß zwischen der Wanne, in welcher die NMOS-Transistoren 8, 9 und 10, die einen Ausgleicher EQ bilden, und die NMOS-Transistoren 15 und 16 ausgebildet sind, und einem aus­ gehenden Leitungsknoten Z des ersten Leseverstärkers SA1 ausge­ bildet. Ein Potentialsteuerschaltung C3 wird von den NMOS-Transi­ storen 15 und 16 und dem Potentialknoten Vpr gebildet. Die Struk­ tur der anderen Elemente ist vergleichbar zu der aus Fig. 15.

Der Betrieb der Halbleiterspeichervorrichtung, die in Fig. 7 gezeigt ist, wird im folgenden unter Bezugnahme auf Fig. 8 be­ schrieben.

Zum Zeitpunkt a wird eine Wortleitung WL zum Erreichen eines nie­ drigen Niveaus aktiviert. Zum Zeitpunkt b werden die Lesebe­ triebsaktivierungssignale SON und SOP beide deaktiviert, wodurch die Lesebetriebsaktivierungssignale SON und SOP ein niedriges Niveau bzw. ein hohes Niveau erreichen. Als ein Ergebnis ist der Verstärkungsbetrieb des ersten und des zweiten Leseverstärkers SA1 und SA2 zum Zeitpunkt b beendet.

Dann wird der Vorladebetrieb initiiert. Ein Vorladebetrieb star­ tet durch ein Vorladeaktivierungssignal BLEQ, das zum Zeitpunkt c aktiviert wird.

Die Aktivierung des Vorladeaktivierungssignals BLEQ, das ein hohes Niveau erreicht, verursacht die Aktivierung der NMOS-Transistoren 8, 9, 10, 15 und 16. Die Aktivierung der NMOS-Transistoren 15 und 16 verursacht das Vorladen des ausgehenden Leitungsknotens Z und des Versorgungsleitungsknotens Y auf 1/2 VCC durch die Versorgung vom Potentialknoten Vpr. Desweiteren verursacht die Aktivierung der NMOS-Transistoren 8, 9 und 10 einen Kurzschluß zwischen dem Paar von Bitleitungen BL und /BL durch den NMOS-Transistor 8, einen Kurzschluß zwischen der Bitleitung BL und dem Potentialkno­ ten Vpr durch den NMOS-Transistor 9, und einen Kurzschluß zwi­ schen der Bitleitung /BL und dem Potentialknoten Vpr durch den NMOS-Transistor 10.

In einem solchen Zustand ist das Potential VBL der Bitleitung BL höher als das Potential des Potentialknotens Vpr (1/2 VCC). Darum wird das Potential der Bitleitung BL in Richtung von 1/2 VCC re­ duziert. Entgegengesetzt ist das Potential V/BL der Bitleitung /BL niedriger als das Potential des Potentialknotens Vpr, weswe­ gen das Potential der Bitleitung /BL in Richtung 1/2 VCC erhöht wird.

Bei dem oben beschriebenen Vorladebetrieb erhöht sich das Source­ potential von jedem der NMOS-Transistoren 8, 9, 10, 15 und 16 beim Ausführen des Vorladens. Das Potential VZ des ausgehenden Leitungsknotens Z wird in Richtung 1/2 VCC erhöht, und die ent­ sprechenden Wannen der NMOS-Transistoren 8, 9, 10, 15 und 16 wer­ den entsprechend der Erhöhung des Potentials VZ des ausgehenden Leitungsknotens Z durch die Zuführung von dem ausgehenden Lei­ tungsknoten Z erhöht.

Da die Potentialdifferenz zwischen dem Sourcepotential und dem Substratpotential in den entsprechenden NMOS-Transistoren 8, 9, 10, 15 und 16 während des Vorladens auf einer konstant niedrigen Menge gehalten wird, werden die Substrateffekte, die in den NMOS-Transistoren 8, 9, 10, 15 und 16 auftreten, auf einem niedrigen Niveau gehalten.

Als ein Ergebnis arbeiten die NMOS-Transistoren 8, 9, 10, 15 und 16 zuverlässig zu Ermöglichung des Vorladens bei einer hohen Ge­ schwindigkeit, da der Substrateffekt in ihnen niedrig ist.

Die vorliegende Erfindung ist nicht auf die dritte Ausführungs­ form beschränkt, in welcher der Kurzschluß zwischen der Wanne von allen NMOS-Transistoren und dem ausgehenden Leitungsknoten Z ver­ wirklicht ist, und der Kurzschluß kann nur für einen Teil der NMOS-Transistoren verwirklicht sein. Das Potential der Wanne, in welcher die NMOS-Transistoren zum Vorladen angeordnet sind, muß nicht gleich mit dem Potential des ausgehenden Leitungsknotens Z sein. Das Potential der Wanne dieser Transistoren kann ein Niveau aufweisen, das nicht durch einen Substrateffekt der Transistoren beeinflußt wird.

Bei der dritten Ausführungsform ist der NMOS-Transistor zum Vor­ laden auf einem Halbleitersubstrat in demselben Bereich vorgese­ hen, in dem der Transistor zur Ausbildung eines Leseverstärkers vorgesehen ist, wie in Fig. 3 gezeigt. Die vorliegende Erfindung ist nicht auf diese Anordnung beschränkt, und der NMOS-Transistor zum Vorladen kann in einem Bereich vorgesehen sein, der sich von dem des Leseverstärkers unterscheidet und von diesem elektrisch getrennt ist. Desweiteren kann das Potential der Wanne, in wel­ cher ein MOS-Transistor zum Vorladen angeordnet ist, identisch mit dem der Wanne sein, in welchen ein MOS-Transistor zum Ausbil­ den eines Leseverstärkers angeordnet ist, vorausgesetzt, daß das Potential derselben auf einem Niveau ist, das durch einen Sub­ strateffekt eines NMOS-Transistors nicht groß beeinflußt wird. Das Potential kann durch andere Potentialsteuermittel gesteuert werden.

Vierte Ausführungsform

Eine Halbleiterspeichervorrichtung entsprechend einer vierten Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 9 beschrieben. Da die Struktur der grundlegenden Abschnitte wie der ersten und zweiten Leseverstärker SA1 und SA2 und des Ausglei­ chers EQ in der Halbleiterspeichervorrichtung, die in Fig. 9 gezeigt ist, vergleichbar zu der aus Fig. 15 sind, werden ent­ sprechende Elemente mit denselben Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.

Bei der Halbleiterspeichervorrichtung, die in Fig. 9 gezeigt ist, sind eine erste Potentialsteuerschaltung C4 zur Steuerung des Potentials eines Wannenbereiches 20, in welchem der erste Leseverstärker SA1 und der Ausgleicher EQ ausgebildet sind, und eine zweite Potentialsteuerschaltung C5 zur Steuerung des Poten­ tials eines Wannenbereiches 30, in welchem der zweite Lesever­ stärker SA2 angeordnet ist, zusätzlich zu einer herkömmlichen Struktur ausgebildet.

Die erste Potentialsteuerschaltung C4 wird im folgenden beschrie­ ben. Die erste Potentialsteuerschaltung C4 weist NMOS-Transisto­ ren 12 und 21, einen PMOS-Transistor 22, eine NAND-(NUND-)Schal­ tung 23 und eine Verzögerungsschaltung 24 auf. Der NMOS-Transi­ stor 12 ist zwischen den ausgehenden Leitungsknoten Z der NMOS-Transistoren 4 und 5 und den Masseknoten 11, der das Massepoten­ tial GND empfängt, verbunden. Ein Potentialknoten 25 empfängt ein erstes Potential VBB, das niedriger als das Massepotential GND ist. Der NMOS-Transistor 21 und der PMOS-Transistor 22 sind in Reihe zwischen den ausgehenden Leitungsknoten Z und den Potenti­ alknoten 25 verbunden.

Ein Eingabeknoten 26 empfängt ein Lesebetriebsaktivierungssignal SO. Die NAND-Schaltung 23 ist zwischen den Eingabeknoten 26 und die entsprechenden Gates des NMOS-Transistors 21 und des PMOS-Transistors 22 verbunden. Das Lesebetriebsaktivierungssignal SO vom Eingabeknoten 26 wird direkt an einen Eingangsanschluß der NAND-Schaltung 23 angelegt. Das Lesebetriebsaktivierungssignal SO vom Knoten 26 wird über die Verzögerungsschaltung 24 an den ande­ ren Eingangsanschluß der NAND-Schaltung 23 angelegt. Der Ausgabe­ anschluß der NAND-Schaltung 23 ist mit den entsprechenden Gates des NMOS-Transistors 21 und des PMOS-Transistors 22 verbunden. Das Lesebetriebsaktivierungssignal SO wird an das Gate des NMOS-Transistors 12 vom Eingabeknoten 26 angelegt.

Die Struktur der zweiten Potentialsteuerschaltung C5 wird im fol­ genden beschrieben. Die zweite Potentialsteuerschaltung C5 weist einen NMOS-Transistor 31, PMOS-Transistoren 14 und 32, eine NOR-Schaltung 33 und eine Verzögerungsschaltung 34 auf. Der PMOS-Transistor ist zwischen den Versorgungsleitungsknoten Y der PMOS-Transistoren 6 und 7 und den Potentialknoten 13, der das Strom­ versorgungspotential VCC empfängt, verbunden. Ein Potentialknoten 35 empfängt ein zweites Potential VPP, das höher als das Strom­ versorgungspotential VCC ist. Der PMOS-Transistor 32 und der NMOS-Transistor 31 sind in Reihe zwischen den Versorgungslei­ tungsknoten Y und den Potentialknoten 35 verbunden.

Ein Eingabeknoten 36 empfängt ein Lesebetriebsaktivierungssignal /SO. Die NOR-Schaltung 33 ist zwischen den Eingabeknoten 36 und die entsprechenden Gates des PMOS-Transistors 32 und des NMOS-Transistors 31 verbunden. Das Lesebetriebsaktivierungssignal /SO vom Eingabeknoten 26 wird direkt an einen Eingangsanschluß der NOR-Schaltung 33 angelegt. Das Lesebetriebsaktivierungssignal /SO vom Eingabeknoten 26 wird über die Verzögerungsschaltung 34 an den anderen Eingangsanschluß der NOR-Schaltung 33 angelegt. Der Ausgabeanschluß der NOR-Schaltung 33 ist mit den entsprechenden Gates des PMOS-Transistors 32 und des NMOS-Transistors 31 verbun­ den. Das Lesebetriebsaktivierungssignal /SO wird vom Eingabekno­ ten 36 an das Gate des PMOS-Transistors 14 angelegt.

Der Knoten zwischen dem NMOS-Transistor 21 und dem PMOS-Transi­ stor 22 verwirklicht einen Kurzschluß mit der Wanne des Wannenbe­ reiches 20, in welchem der erste Leseverstärker SA und der Aus­ gleicher EQ vorgesehen bzw. ausgebildet sind. Der Knoten zwischen dem PMOS-Transistor 32 und dem NMOS-Transistor 31 verwirklicht einen Kurzschluß mit der Wanne des Wannenbereiches 30, in welchem der zweite Leseverstärker SA2 ausgebildet ist.

Die Struktur der anderen Elemente bei der Halbleiterspeichervor­ richtung, die in Fig. 9 gezeigt ist, ist vergleichbar zu der aus Fig. 15.

Der Betrieb der Halbleiterspeichervorrichtung, die in Fig. 9 gezeigt ist, wird im folgenden unter Bezugnahme auf das Signal­ wellenformdiagramm aus Fig. 10 beschrieben.

In einem Zeitraum von A vor dem Verstärkungsbetrieb der ersten und zweiten Leseverstärker SA1 und SA2 werden die Potentiale VBL und V/BL des Bitleitungspaares BL und /BL, das Potential VZ des ausgehenden Leitungsknotens Z, das Potential VY des Versorgungs­ leitungsknotens Y, das Wannenpotential VWp des Wannenbereiches 20 und das Wannenpotential VWn des Wannenbereiches 30 entsprechend auf 1/2 VCC vorgeladen.

In einem Zeitraum B, der dem Zeitraum A folgt, beginnen der Ver­ stärkerbetrieb des ersten Leseverstärkers SA1 und der Verstärker­ betrieb des zweiten Leseverstärkers SA2 zur selben Zeit. Ein Ver­ stärkungsbetrieb wird wie im folgenden beschrieben ausgeführt. In der ersten Potentialsteuerschaltung C4 wird das Lesebetriebsakti­ vierungssignal SO zum Erreichen eines hohen Niveaus aktiviert. Als ein Ergebnis wird der NMOS-Transistor 12 aktiv gemacht. Des­ weiteren erreicht bei der NAND-Schaltung 23 das Signal vom Si­ gnalknoten 26 ein hohes Niveau und das Signal von der Verzöge­ rungsschaltung 24 ein niedriges Niveau zum Liefern eines Ausgabe­ signals auf hohem Niveau, wodurch der NMOS-Transistor 21 akti­ viert wird.

Dieses verursacht einen Kurzschluß zwischen dem ausgehenden Lei­ tungsknoten Z und dem Masseknoten 11 und zwischen der Wanne des Wannenbereichs 20 und dem Masseknoten 11, wodurch das Potential VZ des ausgehenden Leitungsknotens Z und das Wannenpotential VWp beide in Richtung des Massepotentials GND reduziert werden.

Bei der zweiten Potentialsteuerschaltung C5 wird das Lesebe­ triebsaktivierungssignal /SO zum Erreichen eines niedrigen Ni­ veaus aktiviert. Als ein Ergebnis wird der PMOS-Transistor 14 aktiviert. Bei der NOR-Schaltung 33 erreicht das Signal vom Si­ gnalknoten 36 ein niedriges Niveau und das Signal von der Verzö­ gerungsschaltung 34 ein hohes Niveau zum Liefern eines Ausgabesi­ gnals auf einem niedrigen Niveau, wodurch der PMOS-Transistor 32 aktiviert wird.

Dies verursacht einen Kurzschluß zwischen dem Versorgungslei­ tungsknoten Y und dem Stromversorgungsknoten 13 und zwischen der Wanne des Wannenbereichs 30 und dem Stromversorgungsknoten 13, wodurch das Potential VY des Versorgungsleitungsknotens Y und das Wannenpotential VWn beide in Richtung des Stromversorgungspoten­ tials VCC erhöht werden.

In einem Zeitraum C, der dem Zeitraum B folgt, erreicht das Po­ tential VBL der Bitleitung BL das Niveau des Stromversorgungspo­ tentials VCC und das Potential V/BL der Bitleitung /BL erreicht das Niveau des Massepotentials GND.

In einem Zeitraum D, der dem Zeitraum C folgt, läuft am Beginn desselben der Verzögerungsterm TD der Verzögerungsschaltungen 24 und 34 ab, wodurch das Signal, das an die NAND-Schaltung 23 von der Verzögerungsschaltung 24 angelegt wird, und das Signal, das an die NOR-Schaltung 33 von der Verzögerungsschaltung 34 angelegt wird, ein hohes Niveau bzw. ein niedriges Niveau erreichen.

Unter solchen Umständen erreicht die Ausgabe der NAND-Schaltung 23 ein niedriges Niveau in der ersten Potentialsteuerschaltung C4, wodurch der NMOS-Transistor 21 und der PMOS-Transistor 22 deaktiviert bzw. aktiviert werden. Dieses verursacht einen Kurz­ schluß zwischen der Wanne des Wannenbereiches 20 und dem Potenti­ alknoten 25, wodurch das Wannenpotential VWp auf ein Niveau redu­ ziert wird, bei dem die Schwellspannung Vth(p) des PMOS-Transi­ stors 22 zu dem ersten Potential VBB [VBB + Vth(p)] addiert wird.

In der zweiten Potentialsteuerschaltung C5 erreicht das Ausgabe­ signal der NOR-Schaltung 33 ein hohes Niveau, wodurch der PMOS-Transistor 32 und der NMOS-Transistor 31 deaktiviert bzw. akti­ viert werden. Dieses verursacht einen Kurzschluß zwischen der Wanne des Wannenbereiches 30 und dem Potentialknoten 35, wodurch das Wannenpotential VWn auf ein Niveau erhöht wird, bei dem die Schwellspannung Vth(n) des NMOS-Transistors 31 von dem zweiten Potential VPP [VPP - Vth(n)] subtrahiert wird.

Wie oben beschrieben, wird während des Zeitraums D das Potential VWp zum Erreichen eines Niveaus des Potentials VBB, welches nied­ riger als das Massepotential GND ist, und das Wannenpotential VWn zum Erreichen eines Potentials VPP, welches höher als das Strom­ versorgungspotential VCC ist, gesteuert. Durch eine solche Poten­ tialsteuerung tritt der Substrateffekt in jedem NMOS-Transistor, der den ersten Leseverstärker SA1 und den Ausgleicher EQ bildet, und außerdem in jedem PMOS-Transistor, der den zweiten Lesever­ stärker SA2 bildet, auf, wodurch alle MOS-Transistoren in ihrem Schwellwert erhöht werden.

Als ein Ergebnis wird der Leckstrom in jedem MOS-Transistor redu­ ziert, und die Potentiale VBL und V/BL der Bitleitungen BL und /BL, die auf vorbestimmte Potentiale durch den ersten und den zweiten Leseverstärker SA1 und SA2 verstärkt sind, werden stabi­ lisiert.

In dem nächsten Zeitraum E werden die Lesebetriebsaktivierungs­ signale SO und /SO deaktiviert und das Vorladeaktivierungssignal BLEQ wird aktiviert, wodurch die Verstärkungsbetriebsabläufe des ersten und des zweiten Leseverstärkers SA1 und SA2 beendet werden und ein Vorladebetrieb durch den Ausgleicher EQ initiiert wird.

Bei einer Halbleiterspeichervorrichtung entsprechend einer vier­ ten Ausführungsform werden die Potentiale des Paares von Bitlei­ tungen BL und /BL auf ein vorbestimmtes Potential durch Verstär­ kung durch den ersten und den zweitens Leseverstärker SA1 und SA2 eingestellt, und dann werden das Wannenpotential des ersten Lese­ verstärkers SA1 und des Ausgleichers EQ und das Wannenpotential des zweiten Leseverstärkers SA2 gesteuert, wodurch ein Substrat­ effekt bei den MOS-Transistoren, die den ersten Leseverstärker SA1 und den Ausgleicher EQ bilden, und den MOS-Transistoren, die den zweiten Leseverstärker SA2 bilden, zum Unterdrücken des Leck­ stromes dieser MOS-Transistoren auftritt.

Selbst falls das Stromversorgungspotential reduziert ist und die Schwellspannung jedes MOS-Transistors erniedrigt ist, wird der Leckstrom in jedem MOS-Transistor durch den Substrateffekt in der Halbleiterspeichervorrichtung der vierten Ausführungsform unter­ drückt, so daß die Potentiale eines Paares von Bitleitungen nach der Verstärkung stabilisiert werden können. Das Potential einer Wanne, in welcher ein Transistor angeordnet ist, kann gesteuert werden, so daß es ein willkürliches Niveau über die Zeit erhält.

Desweiteren kann das Potential einer Wanne, in welcher ein Tran­ sistor angeordnet ist, auf einem willkürlichen Niveau oder Zu­ stand für eine willkürliche Zeitdauer während des Ablaufes der Zeit fixiert werden.

Fünfte Ausführungsform

Eine Halbleiterspeichervorrichtung entsprechend einer fünften Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 11 beschrieben. Die Halbleiterspeichervorrichtung, die in Fig. 11 gezeigt ist, unterscheidet sich von der aus Fig. 9 durch die Struktur des Steuersystems der Wannenpotentiale VWp und VWn. Das Wannenpotentialsteuersystem weist eine 1/2 VCC Erzeugungsschal­ tung 410, eine Referenzpotentialerzeugungsschaltung 420, eine Potentialsteuerschaltung C6, eine Potentialsteuerschaltung C7 und eine Ausgleichsschaltung 47 auf.

Die 1/2 VCC Erzeugungsschaltung 410 erzeugt ein Potential von 1/2 VCC. In der Referenzpotentialerzeugungsschaltung 420 sind ein Widerstand 421, ein PMOS-Transistor 422, ein NMOS-Transistor 423 und ein Widerstand 424 in Reihe zwischen den Stromversorgungskno­ ten 13 und den Masseknoten 11 verbunden.

Die entsprechenden Gates des PMOS-Transistors 422 und den NMOS-Transistors 423 und der Knoten zwischen dem PMOS-Transistor 422 und dem NMOS-Transistor 423 empfangen ein Potential von 1/2 VCC von der 1/2 VCC Erzeugungsschaltung 410. In der Referenzpotenti­ alerzeugungsschaltung 420 werden das Potential des Knotens 425 zwischen dem Widerstand 421 und dem PMOS-Transistor 422 und das Potential des Knotens 426 zwischen dem NMOS-Transistor 423 und dem Widerstand 424 entsprechend als Referenzpotentiale geliefert. Das Referenzpotential, das vom Knoten 425 geliefert wird, ist höher als 1/2 VCC durch das Anheben durch den PMOS-Transistor 422. Das Referenzpotential, das vom Knoten 426 geliefert wird, ist niedriger als 1/2 VCC durch den Abfall durch den NMOS-Tran­ sistor 423.

Die Steuerschaltung C6 weist einen Komparator 421, einen Inverter 432, eine Verzögerungsschaltung 433, eine Niveauänderungsschal­ tung 440 und PMOS-Transistoren 14, 434 und 435 auf. Die Niveau­ änderungsschaltung 440 weist eine NAND-Schaltung 441, eine NOR-Schaltung 442 und einen Inverter 443 auf.

Die PMOS-Transistoren 434 und 435 sind in Reihe zwischen den Ver­ sorgungsleitungsknoten Y und den Potentialknoten 35 verbunden. Der Komparator 431 empfängt das Potential des Versorgungslei­ tungsknoten Y an seinem positiven Eingangsanschluß und das Poten­ tial des Knotens 425 an seinem negativen Eingangsanschluß. Das Ausgabesignal des Komparators 431 wird an die NAND-Schaltung 441 direkt und außerdem über den Inverter 432 und die Verzögerungs­ schaltung 433 geliefert.

Das Ausgabesignal der NAND-Schaltung 441 wird das Gate des PMOS-Transistors 434 geliefert. Die NOR-Schaltung 442 wird mit einem Ausgabesignal der Verzögerungsschaltung 433 und einem Lesebe­ triebsaktivierungssignal /SO versorgt. Das Ausgabesignal der NOR-Schaltung 442 wird an das Gate des PMOS-Transistors 435 über den Inverter 443 angelegt.

Die Steuerschaltung C7 weist einen Komparator 451, eine Inverter 452, eine Verzögerungsschaltung 453, eine Niveauänderungsschal­ tung 460 und NMOS-Transistoren 12, 454 und 455 auf. Die Niveau­ änderungsschaltung 460 weist eine NOR-Schaltung 461, eine NAND-Schaltung 462 und einen Inverter 463 auf.

Die NMOS-Transistoren 454 und 455 sind in Reihe zwischen den aus­ gehenden Leitungsknoten Z und den Potentialknoten 25 verbunden. Der Komparator 451 empfängt das Potential des ausgehenden Lei­ tungsknotens Z an seinem positiven Eingangsanschluß und das Po­ tential des Knotens 426 an seinem negativen Eingangsanschluß. Das Ausgabesignal des Komparators 451 wird an die NOR-Schaltung 461 direkt und außerdem über den Inverter 452 und die Verzögerungs­ schaltung 453 geliefert.

Das Ausgabesignal der NOR-Schaltung 461 wird an das Gate des NMOS-Transistors 454 angelegt. Die NAND-Schaltung 462 wird mit einem Ausgabesignal der Verzögerungsschaltung 453 und einem Lese­ betriebsaktivierungssignal SO versorgt. Das Ausgabesignal der NAND-Schaltung 462 wird an das Gate des NMOS-Transistors 455 über den Inverter 463 angelegt.

Die Ausgleichsschaltung 47 weist NMOS-Transistoren 471, 472, 473, 475 und 476 und einen PMOS-Transistor 474 auf. Der Transistor 471 ist zwischen den ausgehenden Leitungsknoten Z und den Versor­ gungsleitungsknoten Y verbunden.

Die Transistoren 472, 473 und 474 sind in Reihe zwischen die Wan­ ne des Wannenbereiches 20 und die Wanne des Wannenbereiches 30 verbunden. Der Transistor 475 ist zwischen den Knoten der Transi­ storen 472 und 473 und den ausgehenden Leitungsknoten Z verbun­ den. Der Transistor 476 ist zwischen den Knoten der Transistoren 473 und 474 und den Versorgungsleitungsknoten Y verbunden.

Die Gates der Transistoren 471, 473, 475 und 476 empfangen das Vorladeaktivierungssignal BLEQ. Das Gate des Transistors 472 ist mit dem Knoten zwischen den Transistoren 472 und 473 verbunden. In anderen Worten ist der Transistor 472 diodenverbunden. Das Gate des Transistors 474 ist mit dem Knoten zwischen den Transi­ storen 473 und 474 verbunden. In anderen Worten ist der Transi­ stor 474 diodenverbunden.

Der Betrieb des Halbleiterspeichers, der in Fig. 11 gezeigt ist, wird im folgenden beschrieben. Fig. 12 ist ein Signalwellenform­ diagramm der Komponenten der Schaltung bei einem Auslesebetrieb. Fig. 12 entspricht Fig. 10, und unterscheidet sich von dieser in den folgenden Punkten.

Wenn das Vorladeaktivierungssignal BLEQ ein hohes Niveau er­ reicht, werden die NMOS-Transistoren 471, 473, 475 und 476 je­ weils angeschaltet. Dies gleicht den ausgehenden Leitungsknoten Z mit dem Versorgungsleitungsknoten Y aus, wodurch die entsprechend den Potentiale des ausgehenden Leitungsknotens Z und des Versor­ gungsleitungsknotens Y das Niveau von 1/2 VCC erreichen. Außerdem werden die Wannen der Wannenbereiche 20 und 30 ausgeglichen.

Da die Transistoren 475 und 476 beide angeschaltet werden, errei­ chen die Knoten zwischen den Transistoren 472 und 473 und zwi­ schen den Transistoren 473 und 474 entsprechend das Niveau von 1/2 VCC. Darum wird das Wannenpotential VWp 1/2 VCC - Vth(p), wobei Vth(p) die Schwellspannung des Transistors 472 ist. Das Wannenpotential VWn wird 1/2 VCC + Vth(n), wobei Vth(n) die Schwellspannung des Transistors 474 ist.

Entsprechend der Halbleiterspeichervorrichtung der fünften Aus­ führungsform werden die Wannenpotentiale VWp und VWn entsprechend gegenüber 1/2 VCC in einem Vorladezustand versetzt. Dieses lie­ fert die im folgenden beschriebenen Vorteile.

Falls die Wannenpotentiale VWp und VWn in einem Vorladezustand entsprechend auf 1/2 VCC eingestellt sind, tritt der folgende Nachteil ein. Wenn die anfängliche Amplitude des Potentials auf­ grund des Datenauslesens bei dem Paar von Bitleitungen BL und /BL vor dem Start des Lesebetriebes durch die ersten und zweiten Le­ severstärker SA1 und SA2 auftritt, werden das Source oder das Drain der Transistoren, die die ersten und zweiten Leseverstärker SA1 und SA2 bilden, leicht in der Vorwärtsrichtung der Wannenpo­ tentiale VWp und VWn vorgespannt.

Eine solche Vorspannung verursacht einen schwachen Stromfluß von dem mit der Bitleitung verbundenen Source oder Drain mit einer ursprünglichen Amplitudenerzeugung in die darunterliegende Wanne. Dieses verursacht einen leichten Wechsel in dem Potentialniveau der Bitleitungen. Als ein Ergebnis gibt es den Nachteil, daß die ursprüngliche Amplitude, die auf dem Bitleitungspaar erscheint, leicht reduziert wird.

Bei der Halbleiterspeichervorrichtung der fünften Ausführungsform werden die Wannenpotentiale VWp und VWn so gesteuert, daß sie ein Potentialniveau erreichen, welches von 1/2 VCC versetzt ist. Dar­ um wird die oben beschriebene leichte Vorspannung in Vorwärts­ richtung gesteuert zur Verhinderung des leichten Wechsels in der ursprünglichen Amplitude des Bitleitungspaares.

Fig. 12 unterscheidet sich von Fig. 10 in dem Betrieb der Steuerung der Wannenpotentiale VWp und VWn zum Zeitpunkt eines Lesebetriebs. Vergleichbar zur vierten Ausführungsform werden bei der Halbleiterspeichervorrichtung der fünften Ausführungsform die Wannenpotentiale VWp und VWn auf ein Potential höher als das Stromversorgungspotential VCC oder ein Potential niedriger als das Massepotential GND gesteuert, nachdem die Potentiale des Bit­ leitungspaares BL und /BL die Niveaus des Stromversorgungspoten­ tials VCC bzw. des Massepotentials GND erreicht haben.

Der Betrieb der Steuerschaltungen C6 und C7 wird beschrieben. Der Betrieb der Steuerschaltung C7 wird als ein typisches Beispiel beschrieben. Wie Fig. 12 zeigt, wird das Lesebetriebsaktivie­ rungssignal SO zum Erreichen eines niedrigen Niveaus aktiviert. Dieses schaltet den PMOS-Transistor 12 AN, und das Potential des ausgehenden Leitungsknotens Z wird in Richtung des Massepotenti­ als GND reduziert.

Die Reduzierung des Potentials des ausgehenden Leitungsknotens Z bringt ein Ausgabesignal X1 des Komparators 451 zum Erreichen eines niedrigen Niveaus. In Reaktion erreicht das Ausgabesignal Y1 der NOR-Schaltung 461 ein hohes Niveau. Dies schaltet den NMOS-Transistor 454 ein, wodurch das Wannenpotential VWp in Rich­ tung des Massepotentials GND reduziert wird.

Dann erreicht das Ausgabesignal der Verzögerungsschaltung 453 ein hohes Niveau. In Reaktion erreicht das Ausgabesignal Y1 der NOR-Schaltung 461 ein niedriges Niveau und das Ausgabesignal Z1 des Inverters 463 erreicht ein hohes Niveau. Dies bringt die NMOS-Transistoren 454</ 04942 00070 552 001000280000000200012000285910483100040 0002004406035 00004 04823BOL< und 455 zum AUS- bzw. AN-Schalten. Als ein Er­ gebnis wird das Wannenpotential VWp auf ein Niveau, das noch nie­ driger als das Massepotential GND ist, gesteuert. Wenn das Lesebetriebsaktivierungssignal SO ein niedriges Niveau erreicht und der Lesebetrieb endet, wird das Vorladeaktivierungs­ signal BLEQ zum Erreichen eines hohen Niveaus aktiviert. Dieses betreibt die Ausgleichsschaltung 47, wodurch das Potential VZ des ausgehenden Leitungsknotens Z und das Potential VY des Versor­ gungsleitungsknotens Y auf das Niveau von 1/2 VCC gesteuert wer­ den. Die Wannenpotentiale VWp und VWn werden auf Potentialni­ veaus, die gegenüber 1/2 VCC versetzt sind, gesteuert. Sechste Ausführungsform Fig. 13 ist ein Schaltbild, das eine Struktur einer Halbleiter­ speichervorrichtung nach einer sechsten Ausführungsform zeigt. Die Komponenten in Fig. 13, die jenen aus Fig. 9 entsprechen, sind mit denselben Bezugszeichen bezeichnet und ihre Beschreibung wird nicht wiederholt. Die Halbleiterspeichervorrichtung, die in Fig. 13 gezeigt ist, unterscheidet sich von der aus Fig. 9 in den folgenden Punkten. NMOS-Transistoren 201 und 202 sind in Reihe zwischen die Wanne des Wannenbereiches 20 und Masseknoten 11 verbunden. Außerdem sind PMOS-Transistoren 203 und 204 in Reihe zwischen den Strom­ versorgungsknoten 13 und den Wannenbereich 30 verbunden. Der NMOS-Transistor 202 und der PMOS-Transistor 204 sind entspre­ chend diodenverbunden. Der NMOS-Transistor 201 und der PMOS-Transistoren 205 empfangen Steuersignale Φ bzw. /Φ. Der Betrieb der Halbleiterspeichervorrichtung aus Fig. 13 wird im folgenden beschrieben. Fig. 14 ist ein Signalwellenformdia­ gramm jeder Komponente der Schaltung zum Zeitpunkt des Datenaus­ lesens. Fig. 14 entspricht Fig. 10 und unterscheidet sich von dieser in den im folgenden beschriebenen Punkten. Nachdem die Wannenpotentiale VWn und VWp so gesteuert sind, daß sie 1/2 VCC erreichen, erreicht das Steuersignal Φ ein hohes Ni­ veau und das Steuersignal /Φ erreicht ein niedriges Niveau mit einem vorbestimmten Zeitablauf. In Reaktion werden der NMOS-Transistor 201 und der PMOS-Transi­ stor 203 beide angeschaltet. Die bringt das Wannenpotential VWp dazu, auf das Potentialniveau von 1/2 VCC - α reduziert zu wer­ den, welches durch das Massepotential GND und den NMOS-Transistor 202 definiert ist. Das Wannenpotential VWn wird auf das Potenti­ alniveau von 1/2 VCC + β erhöht, welches durch das Stromversor­ gungspotential VCC und den PMOS-Transistor 204 definiert ist. Derart wird das Wannenpotential VWp so gesteuert, daß es ein Ni­ veau niedriger als 1/2 VCC erreicht, und das Wannenpotential VWn wird so gesteuert, das es ein Niveau, das höher als 1/2 VCC ist, erreicht, bis ein Lesebetrieb des ersten und des zweiten Lesever­ stärkers initiiert bzw. begonnen werden. Darum erreicht die Halbleiterspeichervorrichtung der sechsten Ausführungsform einen Effekt, der dem der Halbleiterspeichervor­ richtung der fünften Ausführungsform vergleichbar ist. Die Halb­ leiterspeichervorrichtung der sechsten Ausführungsform weist ei­ nen weiteren Vorteil auf, da der Vorladebetrieb durch den Aus­ gleicher EQ schneller als bei der fünften Ausführungsform ausge­ führt wird. Dies wird im folgenden im Detail beschrieben. Bei der fünften Ausführungsform wird ein Backgate-Vorspanneffekt auf jeden Tran­ sistor, der den Ausgleicher EQ bildet, ausgeübt, da die Wannenpo­ tentiale VWp und Vwn so gesteuert werden, daß sie ein Niveau auf­ weisen, das von 1/2 VCC versetzt ist, nach einem Lesebetrieb. Dies wird die Schwellspannung jedes Transistors erhöhen zur Redu­ zierung der Geschwindigkeit eines Vorladebetriebs. Bei der sech­ sten Ausführungsform werden die Potentiale VWp und VWn so gesteu­ ert, daß sie zuerst das Niveau von 1/2 VCC erreichen, wenn ein Lesebetrieb vollendet ist. Der zuvor erwähnte Backgate-Vorspann­ effekt wird nicht ausgeübt, so daß ein Vorladebetrieb bei hoher Geschwindigkeit ausgeführt werden kann. So kann entsprechend den Ausführungsformen der vorliegenden Er­ findung ein Leseverstärker stabil und ausreichend arbeiten, selbst wenn die Stromversorgungsspannung reduziert wird. Außerdem kann ein Ausgleicher stabil und ausreichend arbeiten, selbst wenn die Stromversorgungsspannung reduziert wird. Desweiteren kann der Leckstrom eines MOS-Transistors, der einen Leseverstärker bildet, unterdrückt werden.

Claims (21)

1. Halbleiterspeichervorrichtung mit
einer Speicherzelle (1), die Ladung speichert, die einen Wert darstellt,
einem Paar von Bitleitungen (BL, /BL), die mit der Speicherzelle (1) verbunden sind, von welcher eine Potentialdifferenz entspre­ chend zu der Ladung erzeugt wird,
einem Differentialverstärkungsmittel (SA1), das ein Paar von MOS-Transistoren (4, 5) aufweist, die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) geschaltet sind zum Differentialverstärken der Potential­ differenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Re­ duzierung der Potentiale der Sources (Z) der MOS-Transistoren (4, 5) auf ein erstes Potential (GND), und
einem Potentialsteuermittel (C1) zur Steuerung der Potentiale der Sources (Z) der MOS-Transistoren (4, 5) am Beginn der Differenti­ alverstärkung durch das Differentialverstärkungsmittel (SA1) zum Erreichen eines zweiten Potentials (V1), das niedriger als das erste Potential (GND) ist, für eine vorbestimmte Zeit.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet,
daß das Potentialsteuermittel (C1) einen Knoten (41) zum Empfang des zweiten Potentials (V1), und
einen ersten Transistor (17) mit einem Gate, das ein erstes Steu­ ersignal (SOV1) empfängt, der zwischen den Sources (Z) des Paares von MOS-Transistoren (4, 5) und dem Knoten (41) zum Anlegen des zweiten Potentials (V1) an die Sources (Z) des Paares von MOS-Transistoren (4, 5) in Reaktion auf das erste Steuersignal (SOV1) vorgesehen ist, aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet,
daß das Differentialverstärkungsmittel (SA1) einen Masseknoten (11) zum Empfangen des ersten Potentials (GND), und
einen zweiten Transistor (12) mit einem Gate, das ein zweites Steuersignal (SON) empfängt, der zwischen den Sources (Z) des Paares von MOS-Transistoren (4, 5) und dem Masseknoten (11) zum Anlegen des ersten Potentials (GND) an die Sources (Z) des Paares von MOS-Transistoren (4, 5) nachdem die vorbestimmte Zeit abge­ laufen ist in Reaktion auf das zweite Steuersignal (SON) vorgese­ hen ist, aufweist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
einen ersten Wannenbereich (101), der in einem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist, und
einen zweiten Wannenbereich (102), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist,
wobei die Speicherzelle (1) in dem ersten Wannenbereich (101) ausgebildet ist, und das Paar von MOS-Transistoren (4, 5) des Differentialverstärkungsmittels (SA1) in dem zweiten Wannenbe­ reich (102) ausgebildet ist.

5. Halbleiterspeichervorrichtung mit
einer Speicherzelle (1), die Ladung speichert, die einen Wert darstellt,
einem Paar von Bitleitungen (BL, /BL), die mit der Speicherzelle (1) verbunden sind, von welcher eine Potentialdifferenz entspre­ chend zu der Ladung erzeugt wird,
einem Differentialverstärkungsmittel (SA2), das ein Paar von MOS-Transistoren (6, 7) aufweist, die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) zum Differentialverstärken der Potential­ differenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Er­ höhen der Potentiale der Sources (Y) Paares von MOS-Transistoren (6, 7) auf ein erstes Potentialniveau (VCC) verbunden sind, und
einem Potentialsteuermittel (C2) zur Steuerung der Potentiale der Sources (Y) des Paares von MOS-Transistoren (6, 7) zum Erreichen eines zweiten Potentiales (V2), das höher als das erste Potential (VCC) ist, für eine vorbestimmte Zeit beim Anfang einer Differen­ tialverstärkung durch das Differentialverstärkungsmittel (SA2).

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß das Potentialsteuermittel (C2)
einen Knoten (42) zum Empfang des zweiten Potentials (V2), und
einen ersten Transistor (18) mit einem Gate, das ein erstes Steu­ ersignal (SOV2) empfängt, der zwischen den Sources (Y) des Paares von MOS-Transistoren (6, 7) und dem Knoten (42) zum Anlegen des zweiten Potentials (V2) an die Sources (Y) des Paares von MOS-Transistoren (6, 7) in Reaktion auf das erste Steuersignal (SOV2) für eine vorbestimmte Zeit vorgesehen ist, aufweist.

7. Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, da­ durch gekennzeichnet,
daß das Differentialverstärkungsmittel (SA2)
einen Stromversorgungsknoten (13) zum Empfangen des ersten Poten­ tials (VCC), und
einen zweiten Transistor (14) mit einem Gate, das ein zweites Steuersignal (SOP) empfängt, der zwischen den Sources (Y) des Paares von MOS-Transistoren (6, 7) und dem Stromversorgungsknoten (13) zum Anlegen des ersten Potentials (VCC) an die Sources (Y) des Paares von MOS-Transistoren (6, 7) in Reaktion auf das zweite Steuersignal (SOP) nachdem die vorbestimmte Zeit abgelaufen ist, vorgesehen ist, aufweist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 7, gekennzeichnet durch
einen ersten Wannenbereich (101), der in einem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist, und
einen zweiten Wannenbereich (103), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist,
wobei die Speicherzelle (1) in dem ersten Wannenbereich (101) ausgebildet ist, und das Paar von MOS-Transistoren (6, 7) des Differentialverstärkungsmittels (SA2) in dem zweiten Wannenbe­ reich (103) ausgebildet ist.

9. Halbleiterspeichervorrichtung, die auf einem Halbleitersub­ strat (100) ausgebildet ist, mit
einer Speicherzelle (1), die Ladung speichert, die einen Wert darstellt,
einem Paar von Bitleitungen (BL, /BL), die mit der Speicherzelle (1) verbunden sind, von welcher eine Potentialdifferenz dazwi­ schen entsprechend zu der Ladung erzeugt wird,
einem Vorlademittel (EQ), das einen MOS-Transistor (8, 9, 10) aufweist, das zwischen das Paar von Bitleitungen (BL, /BL) zum Vorladen des Paares von Bitleitungen (BL, /BL) auf ein vorbe­ stimmtes Vorladepotential vor der Erzeugung einer Potentialdiffe­ renz entsprechend zu der Ladung durch Betreiben des MOS-Transi­ stors (8, 9, 10) verbunden ist,
einem Differentialverstärkungsmittel (SA1), das ein Paar von MOS-Transistoren (4, 5) aufweist, die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) zum Differentialverstärken der Potential­ differenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Bringen der Potentiale der Sources des Paares von MOS-Transisto­ ren (4, 5) auf das Vorladepotential bei dem Vorladen und durch anschließendes Ändern der Potentiale davon verbunden sind, und einem Potentialsteuermittel (C3) zur Steuerung des Substratpoten­ tials des MOS-Transistors (8, 9, 10) des Vorlademittels zum Aus­ gleichen des Wechsels der Potentiale der Sources des Paares von MOS-Transistoren (4, 5) des Differentialverstärkungsmittel (SA1).

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß das Potentialsteuermittel einen Knoten (Vpr) zum Empfangen eines Vorladepotentials, und einen ersten Transistor (15) mit einem Gate, das ein Steuersignal (BLEQ) empfängt, der zum Anlegen des Vorladepotentials an die Sources des Paares von MOS-Transistoren (4, 5) des Differential­ verstärkungsmittels (SA2) und an einen Bereich des Halbleitersub­ strates, in welchem der MOS-Transistor (8, 9, 10) des Vorlademit­ tels (EQ) ausgebildet ist, in Reaktion auf das Steuersignal (BLEQ) vorgesehen ist, aufweist.

11. Halbleiterspeichervorrichtung nach Anspruch 9 oder 10, da­ durch gekennzeichnet,
daß das Vorlademittel (EQ)
einen zweiten Transistor (8) mit einem Gate, das ein Steuersignal (BLEQ) empfängt, der zwischen das Paar von Bitleitungen (BL, /BL) zum Ausgleichen des Paares von Bitleitungen (BL, /BL) in Reaktion auf das Steuersignal (BLEQ) verbunden ist,
einen Knoten (Vpr) zum Empfangen des Vorladepotentials,
einen dritten Transistor (9) mit einem Gate, das ein Steuersignal (BLEQ) empfängt, der zwischen eine des Paares von Bitleitungen (BL) und den Knoten (Vpr) zum Anlegen eines Vorladepotentials an die eine Bitleitung (BL) in Reaktion auf das Steuersignal (BLEQ) verbunden ist, und
einen vierten Transistor (10) mit einem Gate, das ein Steuersi­ gnal (BLEQ) empfängt, der zwischen der anderen des Paares von Bitleitungen (/BL) und dem Knoten (Vpr) zum Anlegen eines Vorla­ depotentials an die andere Bitleitung (/BL) in Reaktion auf das Steuersignal (BLEQ) vorgesehen ist, aufweist.

12. Halbleiterspeichervorrichtung nach Anspruch 9 oder 10, ge­ kennzeichnet durch
einen ersten Wannenbereich (101), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist, und
einen zweiten Wannenbereich (102), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist,
wobei die Speicherzelle (1) in dem ersten Wannenbereich (101) ausgebildet ist und das Paar von MOS-Transistoren (4, 5) des Dif­ ferentialverstärkungsmittels (SA1) und der MOS-Transistor (8, 9, 10) des Vorlademittels (EQ) in dem zweiten Wannenbereich (102) ausgebildet sind.

13. Halbleiterspeichervorrichtung, die auf einem Halbleitersub­ strat (100) ausgebildet ist, mit
einer Speicherzelle (1), die eine Ladung speichert, die einen Wert darstellt,
einem Paar von Bitleitungen (BL, /BL), die mit der Speicherzelle (1) verbunden sind, von welcher eine Potentialdifferenz dazwi­ schen entsprechend zu der Ladung erzeugt wird,
einem ersten Differentialverstärkungsmittel (SA1), das ein Paar von MOS-Transistoren (4, 5) aufweist, die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) zum Differentialverstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Reduzierung der Potentiale der Sources (Z) des Paares von MOS-Transistoren (4, 5) und durch Reduzierung des Potentiales von einer aus dem Paar von Bitleitungen (BL, /BL) mit einem niedrige­ ren Potential auf ein erstes Potential (GND) verbunden sind,
einem zweiten Differentialverstärkungsmittel (SA2) mit einem Paar von MOS-Transistoren (6, 7), die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) zum Differentialverstärken der Potential­ differenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Er­ höhen der Potentiale der Sources (Y) des Paares von MOS-Transi­ storen (6, 7) und durch Erhöhen des Potentials von einer von dem Paar von Bitleitungen (BL, /BL) mit einem höheren Potential auf ein zweites Potential (VCC) verbunden sind,
einem ersten Potentialsteuermittel (C4) zum Steuern der Substrat­ potentiale (VWp) des Paares von MOS-Transistoren (4, 5) des er­ sten Differentialverstärkungsmittels (SA1) zum Erreichen eines dritten Potentials (VBB), das niedriger als das erste Potential (GND) ist, nachdem das Potential der einen des Paares von Bitlei­ tungen (BL, /BL) mit einem niedrigeren Potential auf das erste Potential (GND) durch das erste Differentialverstärkungsmittel (SA1) gebracht ist, und
einem zweiten Potentialsteuermittel (C5) zur Steuerung der Sub­ stratpotentiale (VWn) des Paares von MOS-Transistoren des zweiten Differentialverstärkungsmittels (SA2) zum Erreichen eines vierten Potentials (VPP), das höher als das zweite Potential (VCC) ist, nachdem das Potential der einen des Paares von Bitleitungen (BL, /BL) mit einem höheren Potential auf das zweite Potential (VCC) durch das zweite Differentialverstärkungsmittel (SA2) gebracht ist.

14. Halbleiterspeichervorrichtung nach Anspruch 13, gekennzeich­ net durch
ein Vorlademittel (EQ), zum Vorladen des Paares von Bitleitungen (BL, /BL) auf ein vorbestimmtes Vorladepotential (1/2 VCC) vor einer Erzeugung einer Potentialdifferenz entsprechend zu der La­ dung auf dem Paar von Bitleitungen (BL, /BL),
ein drittes Potentialsteuermittel (47) zur Steuerung des Sub­ stratpotentials (VWp) des MOS-Transistors (4, 5) des ersten Dif­ ferentialverstärkungsmittel (SA1) zum Erreichen eines fünften Potentials zwischen dem Vorladepotential (1/2 VCC) und dem ersten Potential (GND) vor einem Beginn der Differentialverstärkung durch das erste Differentialverstärkungsmittel (SA1), und einem vierten Potentialsteuermittel (47) zur Steuerung des Sub­ stratpotentials (VWn) des MOS-Transistors (6, 7) des zweiten Dif­ ferentialverstärkungsmittel (SA2) zum Erreichen eines sechsten Potentials zwischen dem Vorladepotential (1/2 VCC) und dem zwei­ ten Potential (VCC) vor einem Beginn einer Differentialverstär­ kung durch das zweite Differentialverstärkungsmittel (SA2).

15. Halbleiterspeichervorrichtung nach Anspruch 13 oder 14, ge­ kennzeichnet durch
ein Vorlademittel (EQ) zum Vorladen eines Paares von Bitleitungen (BL, /BL) auf ein vorbestimmtes Vorladepotential (1/2 VCC) vor der Erzeugung einer Potentialdifferenz entsprechend zu der Ladung auf dem Paar von Bitleitungen (BL, /BL),
ein fünftes Potentialsteuermittel (201, 202) zur Steuerung des Substratpotentials (VWp) des MOS-Transistors (4, 5) des ersten Differentialverstärkungsmittels (SA1) zum Erreichen des Vorlade­ potentials (1/2 VCC) und dann eines siebten Potentials zwischen dem Vorladepotential (1/2 VCC) und dem ersten Potential (GND) vor einem Beginn einer Differentialverstärkung durch das erste Diffe­ rentialverstärkungsmittel (SA1), und
ein sechstes Potentialsteuermittel (203, 204) zum Steuern des Substratpotentials (VWn) des MOS-Transistors (6, 7) des zweiten Differentialverstärkungsmittels (SA2) zum Erreichen des Vorlade­ potentials (1/2 VCC) und dann eines achten Potentials zwischen dem Vorladepotential (1/2 VCC) und dem zweiten Potential (VCC) vor einem Beginn einer Differentialverstärkung durch das zweite Differentialverstärkungsmittel (SA2).

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß
das erste Potentialsteuermittel (C4)
einen ersten Knoten (25) zum Empfangen des dritten Potentials (VBB),
einen zweiten Knoten (26) zum Empfangen eines ersten Steuersi­ gnals (SO),
eine erste Verzögerungsvorrichtung (24) zum Erzeugen eines zwei­ ten Steuersignals, welche das verzögerte erste Steuersignal (SO) ist,
eine NAND-Schaltung (23) zum Empfangen des ersten Steuersignals (SO) und des zweiten Steuersignals zur Erzeugung eines ersten Ausgabesignals, und
einen ersten Transistor (22) mit einem Gate, das das erste Aus­ gabesignal empfängt, der in Reaktion auf das erste Ausgabesignal das dritte Potential (VBB) an einen Bereich des Halbleitersub­ strates (100), in welchem das Paar von MOS-Transistoren (4, 5) des ersten Differentialverstärkungsmittels vorgesehen ist, an­ legt, aufweist.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß
das zweite Potentialsteuermittel (C5)
einen dritten Knoten (35) zum Empfangen des vierten Potentials (VPP),
einen vierten Knoten (36) zum Empfangen eines dritten Steuersi­ gnals (/SO),
ein zweites Verzögerungsmittel (34) zum Erzeugen eines vierten Steuersignals, welches das verzögerte dritte Steuersignal (/SO) ist,
eine NOR-Schaltung (33) zum Empfangen des dritten Steuersignals (/SO) und des vierten Steuersignals und zur Erzeugung eines zwei­ ten Ausgabesignals, und
einen zweiten Transistor (31) mit einem Gate, das das zweite Aus­ gabesignal empfängt, der in Reaktion auf das zweite Ausgabesignal das vierte Potential (VPP) an einen Bereich des Halbleitersub­ strates (100) anlegt, in welchem das Paar von MOS-Transistoren (6, 7) des zweiten Differentialverstärkungsmittels vorgesehen ist, aufweist.

18. Halbleiterspeichervorrichtung nach einem der Ansprüche 13 bis 17, gekennzeichnet durch
einen ersten Wannenbereich (20), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist, und
einen zweiten Wannenbereich (30), der in dem Halbleitersubstrat (100) ausgebildet und elektrisch von anderen Bereichen getrennt ist,
wobei das Paar von MOS-Transistoren (4, 5) des ersten Differenti­ alverstärkungsmittels (SA1) in dem ersten Wannenbereich (20) aus­ gebildet ist, und das Paar von MOS-Transistoren (6, 7) des zwei­ ten Differentialverstärkungsmittels in dem zweiten Wannenbereich (30) ausgebildet ist.

19. Verfahren zum Betrieb einer Halbleiterspeichervorrichtung mit einem Differentialverstärkungsmittel (SA1) mit einem Paar von MOS-Transistoren (4, 5) die in Reihe zwischen ein Paar von Bit­ leitungen (BL, /BL) zum Differentialverstärken der Potentialdif­ ferenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Redu­ zierung der Potentiale der Sources des Paares von MOS-Transisto­ ren (4, 5) auf ein erstes vorbestimmtes Potential (GND) verbunden sind, wobei das Verfahren den Schritten Steuern der Potentiale der Sources des Paares von MOS-Transisto­ ren so, daß sie ein zweites Potential, das niedriger als das er­ ste Potential ist, für eine vorbestimmte Zeit an dem Beginn einer Differentialverstärkung durch das Differentialverstärkungsmittel (SA1) erreichen.

20. Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, die ein Vorlademittel (EQ) mit einem MOS-Transistor (8, 9, 10), der zwischen ein Paar von Bitleitungen (BL, /BL) verbunden ist, zum Vorladen des Paares von Bitleitungen (BL, /BL) auf ein vor­ bestimmtes Vorladepotential, bevor eine Potentialdifferenz zwi­ schen dem Paar von Bitleitungen (BL, /BL) erzeugt wird, durch einen Betrieb des MOS-Transistors (8, 9, 10), und ein Differenti­ alverstärkungsmittel mit einem Paar von MOS-Transistoren (4, 5), die in Reihe zwischen das Paar Bitleitungen (BL, /BL) zum Diffe­ rentialverstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen verbunden sind, aufweist, zum Bringen der Potentia­ les der Sources des Paares von MOS-Transistoren (4, 5) auf das Vorladepotential bei dem Vorladen und zum nachfolgenden Ändern der Potentiale davon, wobei das Verfahren den Schritt Steuern des Substratpotentials des MOS-Transistors (8, 9, 10) des Vorlademittels (EQ) zum Ausgleichen des Wechsels der Potentiale der Sources des Paares von MOS-Transistoren (4, 5) des Differen­ tialverstärkungsmittels (SA1) aufweist.

21. Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, die ein Paar von Bitleitungen (BL, /BL), die mit einer Speicher­ zelle (1) verbunden sind, und die eine Potentialdifferenz aufwei­ sen, die dazwischen entsprechend der Ladung, die von der Speicherzelle (1) übertragen wird, erzeugt wird, ein erstes Dif­ ferentialverstärkungsmittels (SA1) mit einem Paar von MOS-Transi­ storen (4, 5), die in Reihe zwischen das Paar Bitleitungen (BL, /BL) zum Differentialverstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Reduzierung der Source­ potentiale des Paares von MOS-Transistoren (4, 5) und zur Redu­ zierung des Potentiales von einer des Paares von Bitleitungen (BL, /BL) mit einem niedrigeren Potential auf ein erstes Potenti­ al (GND) verbunden sind, und ein zweites Differentialverstär­ kungsmittel (SA2) mit einem Paar von MOS-Transistoren (6, 7), die in Reihe zwischen das Paar von Bitleitungen (BL, /BL) zum Diffe­ rentialverstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen (BL, /BL) durch Erhöhen der Sourcepotentiale des Paares von MOS-Transistoren (6, 7) und zum Erhöhen der einen des Paares von Bitleitungen (BL, /BL) mit einem höheren Potential auf ein zweites Potential (VCC) verbunden sind, aufweist, wobei das Verfahren die Schritte
Steuerung der Substratpotentiale des Paares von MOS-Transistoren (4, 5) des ersten Differentialverstärkungsmittels (SA1) zum Er­ reichen eines dritten Potentials (VBB), das niedriger als das erste Potential (GND) ist, nachdem das Potential der einen des Paares von Bitleitungen (BL, /BL) mit einem niedrigeren Potential auf das erste Potential (GND) durch das erste Differentialver­ stärkungsmittel (SA1) gebracht ist, und
Steuern der Substratpotentiale des Paares von MOS-Transistoren (6, 7) des zweiten Differentialverstärkungsmittels (SA2) zum Er­ reichen eines vierten Potentials (VPP), das höher als das zweite Potential (VCC) ist, nachdem das Potential der einen des Paares von Bitleitungen (BL, /BL) mit einem höheren Potential auf das zweite Potential (VCC) durch das zweite Diffentialverstärkungs­ mittels (SA2) gebracht ist, aufweist.