JP2001035164A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 センスアンプでの増幅動作にかかる時間を短
縮し、メモリのサイクルタイムをより高速化できるよう
にする。 【解決手段】 複数のセンスアンプ４-1〜４-nのそれぞ
れに分散して設けられ、対応するセンスアンプを活性化
するｐＭＯＳトランジスタ１１と、各センスアンプ４-1
〜４-nを活性化するｐＭＯＳトランジスタ１２とを備
え、ｐＭＯＳトランジスタ１１をメモリ蓄積電圧より大
きい外部電圧ＶＣＣにてオーバードライブ駆動した後、
ｐＭＯＳトランジスタ１２をメモリ蓄積電圧である内部
降圧電圧ＶＩＩにて駆動するようにすることにより、１
センスアンプ当たりの駆動能力を従来に比べて大きくす
ることができるようにして、単純なオーバードライブ方
式に比べてセンス動作を更に高速化できるようにする。
縮し、メモリのサイクルタイムをより高速化できるよう
にする。 【解決手段】 複数のセンスアンプ４-1〜４-nのそれぞ
れに分散して設けられ、対応するセンスアンプを活性化
するｐＭＯＳトランジスタ１１と、各センスアンプ４-1
〜４-nを活性化するｐＭＯＳトランジスタ１２とを備
え、ｐＭＯＳトランジスタ１１をメモリ蓄積電圧より大
きい外部電圧ＶＣＣにてオーバードライブ駆動した後、
ｐＭＯＳトランジスタ１２をメモリ蓄積電圧である内部
降圧電圧ＶＩＩにて駆動するようにすることにより、１
センスアンプ当たりの駆動能力を従来に比べて大きくす
ることができるようにして、単純なオーバードライブ方
式に比べてセンス動作を更に高速化できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、例えば、選択されたワード線に対応するメモリセル
のデータをビット線を介して受け取り増幅する複数のセ
ンスアンプを有するＤＲＡＭ等のメモリに用いて好適な
ものである。
し、例えば、選択されたワード線に対応するメモリセル
のデータをビット線を介して受け取り増幅する複数のセ
ンスアンプを有するＤＲＡＭ等のメモリに用いて好適な
ものである。
【０００２】
【従来の技術】近年、大容量化が進むＤＲＡＭなどに代
表される半導体記憶装置では、消費電力の低減を目的と
して、メモリセルの蓄積電荷によって決まるビット線上
の電圧として、外部電源電圧よりも低い内部降圧電圧を
用いることが多くなってきている。
表される半導体記憶装置では、消費電力の低減を目的と
して、メモリセルの蓄積電荷によって決まるビット線上
の電圧として、外部電源電圧よりも低い内部降圧電圧を
用いることが多くなってきている。
【０００３】しかし、ＤＲＡＭのメモリセルから出力さ
れた微小電荷を増幅してメモリセルへの再書込みを行う
センスアンプでは、低電圧化に伴って駆動能力が低下
し、再書込みを行う時間が増大してしまう。これは、Ｄ
ＲＡＭのサイクル時間やアクセス時間の増加をもたらす
結果となる。そこで、この再書込み時間を短くするため
に、特開平２−１８７８４号公報や特開平５−６２４６
７号公報に示されるようなオーバードライブ型のセンス
アンプが提案されている。
れた微小電荷を増幅してメモリセルへの再書込みを行う
センスアンプでは、低電圧化に伴って駆動能力が低下
し、再書込みを行う時間が増大してしまう。これは、Ｄ
ＲＡＭのサイクル時間やアクセス時間の増加をもたらす
結果となる。そこで、この再書込み時間を短くするため
に、特開平２−１８７８４号公報や特開平５−６２４６
７号公報に示されるようなオーバードライブ型のセンス
アンプが提案されている。
【０００４】図８は、従来のオーバードライブ型センス
アンプを用いたＤＲＡＭの一部構成を示す図である。Ｄ
ＲＡＭは、チップ上に数多くのメモリセルアレイがマト
リクス状に備えられており、各メモリセルアレイに対応
して複数のセンスアンプが夫々備えられている。
アンプを用いたＤＲＡＭの一部構成を示す図である。Ｄ
ＲＡＭは、チップ上に数多くのメモリセルアレイがマト
リクス状に備えられており、各メモリセルアレイに対応
して複数のセンスアンプが夫々備えられている。
【０００５】図８において、１はメモリセルであり、１
個のＭＯＳトランジスタと１個の容量素子とを備えてい
る。ここではメモリセル１を１個のみ示しているが、実
際にはメモリセル１がマトリクス状に多数配列されてい
る。各メモリセル１を構成するトランジスタのゲート
は、そのメモリセル１に対応したワード線ＷＬに接続さ
れ、上記トランジスタのドレインは、そのメモリセル１
に対応した対応したビット線ＢＬに接続される。
個のＭＯＳトランジスタと１個の容量素子とを備えてい
る。ここではメモリセル１を１個のみ示しているが、実
際にはメモリセル１がマトリクス状に多数配列されてい
る。各メモリセル１を構成するトランジスタのゲート
は、そのメモリセル１に対応したワード線ＷＬに接続さ
れ、上記トランジスタのドレインは、そのメモリセル１
に対応した対応したビット線ＢＬに接続される。
【０００６】２は行デコーダであり、ロウアドレス信号
をデコードし、マトリクス状に配列されたメモリセルア
レイの各行毎に設けられる複数のワード線ＷＬの中か
ら、アクセスするメモリセル１が接続されるワード線Ｗ
Ｌを活性化する。３は列デコーダであり、コラムアドレ
ス信号をデコードし、マトリクス状に配列されたメモリ
セルアレイの各列毎に設けられる複数のビット線対Ｂ
Ｌ，／ＢＬの中から、アクセスするメモリセル１が接続
されるビット線対ＢＬ，／ＢＬを選択し、対応するコラ
ムゲート５を導通させ、選択されたビット線対ＢＬ，／
ＢＬをデータバスに接続する。
をデコードし、マトリクス状に配列されたメモリセルア
レイの各行毎に設けられる複数のワード線ＷＬの中か
ら、アクセスするメモリセル１が接続されるワード線Ｗ
Ｌを活性化する。３は列デコーダであり、コラムアドレ
ス信号をデコードし、マトリクス状に配列されたメモリ
セルアレイの各列毎に設けられる複数のビット線対Ｂ
Ｌ，／ＢＬの中から、アクセスするメモリセル１が接続
されるビット線対ＢＬ，／ＢＬを選択し、対応するコラ
ムゲート５を導通させ、選択されたビット線対ＢＬ，／
ＢＬをデータバスに接続する。
【０００７】４-1〜４-nは各ビット線対ＢＬ，／ＢＬ毎
に設けられたフリップフロップ構成のセンスアンプであ
り、データの読み出し時にアクセスされたメモリセル１
の容量素子に蓄積された電荷に応じてビット線対ＢＬ，
／ＢＬに生じる差電圧を増幅する。上記コラムゲート５
は、列デコーダ３の出力信号に応じて対応するビット線
対ＢＬ，／ＢＬをデータバスに接続するためのコラム選
択トランジスタである。７はビット線プリチャージ／イ
コライズ回路であり、ビット線対ＢＬ，／ＢＬおよびフ
リップフロップの入出力ノードをプリチャージ電圧ＶＰ
Ｒ（典型的にはＶＩＩ／２）にプリチャージする。
に設けられたフリップフロップ構成のセンスアンプであ
り、データの読み出し時にアクセスされたメモリセル１
の容量素子に蓄積された電荷に応じてビット線対ＢＬ，
／ＢＬに生じる差電圧を増幅する。上記コラムゲート５
は、列デコーダ３の出力信号に応じて対応するビット線
対ＢＬ，／ＢＬをデータバスに接続するためのコラム選
択トランジスタである。７はビット線プリチャージ／イ
コライズ回路であり、ビット線対ＢＬ，／ＢＬおよびフ
リップフロップの入出力ノードをプリチャージ電圧ＶＰ
Ｒ（典型的にはＶＩＩ／２）にプリチャージする。
【０００８】８は上記センスアンプ４-1〜４-nの複数の
フリップフロップ部６の高電位側端子が共通に接続され
る信号線であり、この信号線８上の信号をＰＳＡで表
す。９は上記フリップフロップ部６の低電位側端子が共
通に接続される信号線であり、この信号線９上の信号を
ＮＳＡで表す。フリップフロップ部６は、信号ＰＳＡが
高レベルに、信号ＮＳＡが低レベルに変化し、これらが
あるレベルに達したときに活性化され始める。
フリップフロップ部６の高電位側端子が共通に接続され
る信号線であり、この信号線８上の信号をＰＳＡで表
す。９は上記フリップフロップ部６の低電位側端子が共
通に接続される信号線であり、この信号線９上の信号を
ＮＳＡで表す。フリップフロップ部６は、信号ＰＳＡが
高レベルに、信号ＮＳＡが低レベルに変化し、これらが
あるレベルに達したときに活性化され始める。
【０００９】１１は信号線８と外部電圧ＶＣＣの電源と
の間に接続されたｐＭＯＳトランジスタ、１２は信号線
８と内部降圧電圧ＶＩＩの電源との間に接続されたｐＭ
ＯＳトランジスタ、１３は信号線９と接地電圧の電源と
の間に接続されたｎＭＯＳトランジスタであり、これら
によってセンスアンプ４-1〜４-nの駆動回路（センスア
ンプドライバ）を構成する。１０はセンスアンプドライ
バ制御回路であり、上記３つのトランジスタ１１〜１３
のＯＮ／ＯＦＦを制御する。
の間に接続されたｐＭＯＳトランジスタ、１２は信号線
８と内部降圧電圧ＶＩＩの電源との間に接続されたｐＭ
ＯＳトランジスタ、１３は信号線９と接地電圧の電源と
の間に接続されたｎＭＯＳトランジスタであり、これら
によってセンスアンプ４-1〜４-nの駆動回路（センスア
ンプドライバ）を構成する。１０はセンスアンプドライ
バ制御回路であり、上記３つのトランジスタ１１〜１３
のＯＮ／ＯＦＦを制御する。
【００１０】上記構成において、メモリセル１にデータ
の書き込みを行う場合、行デコーダ２によりロウアドレ
ス信号がデコードされ、データを記憶させようとするメ
モリセル１が接続されたワード線ＷＬが活性化される。
また、列デコーダ３によりコラムアドレス信号がデコー
ドされ、データを記憶させようとするメモリセル１が接
続されたビット線対ＢＬ，／ＢＬとデータバスとが接続
されるように、列選択信号が対応するコラム選択トラン
ジスタ５のゲートに出力される。
の書き込みを行う場合、行デコーダ２によりロウアドレ
ス信号がデコードされ、データを記憶させようとするメ
モリセル１が接続されたワード線ＷＬが活性化される。
また、列デコーダ３によりコラムアドレス信号がデコー
ドされ、データを記憶させようとするメモリセル１が接
続されたビット線対ＢＬ，／ＢＬとデータバスとが接続
されるように、列選択信号が対応するコラム選択トラン
ジスタ５のゲートに出力される。
【００１１】このとき、ビット線対ＢＬ，／ＢＬは、書
き込むデータに応じて一方が高レベル、他方が低レベル
となり、アクセスされているメモリセル１の容量素子に
対応する電荷が蓄積される。その後、行デコーダ２によ
るワード線ＷＬへの活性化を停止すると、アクセスされ
ていたメモリセル１のトランジスタがＯＦＦ状態とな
り、容量素子に蓄積された電荷はそのまま保持される。
これにより、メモリセル１にデータが記憶されたことに
なる。
き込むデータに応じて一方が高レベル、他方が低レベル
となり、アクセスされているメモリセル１の容量素子に
対応する電荷が蓄積される。その後、行デコーダ２によ
るワード線ＷＬへの活性化を停止すると、アクセスされ
ていたメモリセル１のトランジスタがＯＦＦ状態とな
り、容量素子に蓄積された電荷はそのまま保持される。
これにより、メモリセル１にデータが記憶されたことに
なる。
【００１２】一方、メモリセル１からデータの読み出し
を行う場合、行デコーダ２によりロウアドレス信号がデ
コードされ、データを読み出そうとするメモリセル１が
接続されたワード線ＷＬが活性化される。これにより、
アクセスされるメモリセル１の容量素子に記憶されてい
る電荷量に応じた差電圧がビット線対ＢＬ，／ＢＬ上に
生じる。
を行う場合、行デコーダ２によりロウアドレス信号がデ
コードされ、データを読み出そうとするメモリセル１が
接続されたワード線ＷＬが活性化される。これにより、
アクセスされるメモリセル１の容量素子に記憶されてい
る電荷量に応じた差電圧がビット線対ＢＬ，／ＢＬ上に
生じる。
【００１３】その後、トランジスタ１１〜１３がそれぞ
れ適当なタイミングでＯＮとなることにより、信号ＰＳ
Ａが高レベルに、信号ＮＳＡが低レベルに変化を開始す
る。そして、これらの信号ＰＳＡ，ＮＳＡがあるレベル
に達すると、センスアンプのフリップフロップ部６が活
性化され始め、ビット線対ＢＬ，／ＢＬ上の差電圧を拡
大する方向に動作する。
れ適当なタイミングでＯＮとなることにより、信号ＰＳ
Ａが高レベルに、信号ＮＳＡが低レベルに変化を開始す
る。そして、これらの信号ＰＳＡ，ＮＳＡがあるレベル
に達すると、センスアンプのフリップフロップ部６が活
性化され始め、ビット線対ＢＬ，／ＢＬ上の差電圧を拡
大する方向に動作する。
【００１４】このとき、列デコーダ３によりコラムアド
レス信号がデコードされ、列選択信号が対応するコラム
選択トランジスタ５に出力されることにより、データを
読み出そうとするメモリセル１が接続されたビット線対
ＢＬ，／ＢＬとデータバスとが接続される。これによ
り、メモリセル１からビット線対ＢＬ，／ＢＬに読み出
されたデータが増幅されてデータバスを介して出力さ
れ、あるいはメモリセル１に再書込みされることにな
る。
レス信号がデコードされ、列選択信号が対応するコラム
選択トランジスタ５に出力されることにより、データを
読み出そうとするメモリセル１が接続されたビット線対
ＢＬ，／ＢＬとデータバスとが接続される。これによ
り、メモリセル１からビット線対ＢＬ，／ＢＬに読み出
されたデータが増幅されてデータバスを介して出力さ
れ、あるいはメモリセル１に再書込みされることにな
る。
【００１５】オーバードライブ型センスアンプでは、ト
ランジスタ１１〜１３をＯＮ／ＯＦＦしてセンスアンプ
４-1〜４-nのフリップフロップ部６を駆動する際に、ま
ず最初にｐＭＯＳトランジスタ１１とｎＭＯＳトランジ
スタ１３をＯＮとすることにより、メモリ蓄積電圧であ
る内部降圧電圧ＶＩＩより高いレベルの外部電圧ＶＣＣ
を信号線８に供給する。
ランジスタ１１〜１３をＯＮ／ＯＦＦしてセンスアンプ
４-1〜４-nのフリップフロップ部６を駆動する際に、ま
ず最初にｐＭＯＳトランジスタ１１とｎＭＯＳトランジ
スタ１３をＯＮとすることにより、メモリ蓄積電圧であ
る内部降圧電圧ＶＩＩより高いレベルの外部電圧ＶＣＣ
を信号線８に供給する。
【００１６】そして、ビット線対ＢＬ，／ＢＬの電圧レ
ベルがメモリ蓄積電圧に達すると、ｐＭＯＳトランジス
タ１１がＯＦＦとなってｐＭＯＳトランジスタ１２がＯ
Ｎとなり、信号線８にはメモリ蓄積電圧レベルの電圧が
供給される。このように、駆動の初期段階において内部
降圧電圧ＶＩＩよりも高レベルの外部電圧ＶＣＣを用い
てビット線対ＢＬ，／ＢＬを駆動することにより、メモ
リセル１の再書込み時間を短くできるようにしている。
ベルがメモリ蓄積電圧に達すると、ｐＭＯＳトランジス
タ１１がＯＦＦとなってｐＭＯＳトランジスタ１２がＯ
Ｎとなり、信号線８にはメモリ蓄積電圧レベルの電圧が
供給される。このように、駆動の初期段階において内部
降圧電圧ＶＩＩよりも高レベルの外部電圧ＶＣＣを用い
てビット線対ＢＬ，／ＢＬを駆動することにより、メモ
リセル１の再書込み時間を短くできるようにしている。
【００１７】
【発明が解決しようとする課題】最近では、特願平９−
１４５４０６号に記載されたＦＣＲＡＭ（Fast Cycle R
andam Access Memory ）のような高速サイクル型のメモ
リが提案され、再書込みの更なる高速化が要求されるよ
うになってきた。しかしながら、従来の方式では、オー
バードライブによってある程度は高速化を実現できる
が、非常に高速なサイクルタイムで動作するメモリには
対応できないという問題があった。
１４５４０６号に記載されたＦＣＲＡＭ（Fast Cycle R
andam Access Memory ）のような高速サイクル型のメモ
リが提案され、再書込みの更なる高速化が要求されるよ
うになってきた。しかしながら、従来の方式では、オー
バードライブによってある程度は高速化を実現できる
が、非常に高速なサイクルタイムで動作するメモリには
対応できないという問題があった。
【００１８】本発明は、このような問題を解決するため
に成されたものであり、センスアンプでの増幅動作にか
かる時間を短縮し、メモリのサイクルタイムをより高速
化できるようにすることを目的とする。
に成されたものであり、センスアンプでの増幅動作にか
かる時間を短縮し、メモリのサイクルタイムをより高速
化できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１の電源電圧にて駆動する第１のセンスアンプ駆
動回路を複数のセンスアンプに分散して配置し、このよ
うに分散配置させた第１のセンスアンプ駆動回路を用い
てセンスアンプをオーバードライブする。
は、第１の電源電圧にて駆動する第１のセンスアンプ駆
動回路を複数のセンスアンプに分散して配置し、このよ
うに分散配置させた第１のセンスアンプ駆動回路を用い
てセンスアンプをオーバードライブする。
【００２０】これにより、メモリ蓄積電圧（降圧電圧）
より高い第１の電源電圧にてセンスアンプをオーバード
ライブすることでセンス動作を高速化することができる
だけでなく、分散配置された駆動回路によって１センス
アンプ当たりのオーバードライブ能力を従来に比べて大
きくすることができ、単純なオーバードライブ方式に比
べてセンス動作を更に高速化することが可能となる。
より高い第１の電源電圧にてセンスアンプをオーバード
ライブすることでセンス動作を高速化することができる
だけでなく、分散配置された駆動回路によって１センス
アンプ当たりのオーバードライブ能力を従来に比べて大
きくすることができ、単純なオーバードライブ方式に比
べてセンス動作を更に高速化することが可能となる。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
に基づいて説明する。
【００２２】図１は、本実施形態による半導体記憶装置
の一部構成例を示す図であり、図８に示した構成要素と
同じものには同一の符号を付している。本実施形態の半
導体記憶装置は、ＤＲＡＭ、例えば高速サイクル型のＦ
ＣＲＡＭに適用することが可能である。
の一部構成例を示す図であり、図８に示した構成要素と
同じものには同一の符号を付している。本実施形態の半
導体記憶装置は、ＤＲＡＭ、例えば高速サイクル型のＦ
ＣＲＡＭに適用することが可能である。
【００２３】図１に示すように、本実施形態では、セン
スアンプ４-1〜４-nのフリップフロップ部６を駆動する
センスアンプドライバであるｐＭＯＳトランジスタ１１
（第１のセンスアンプ駆動回路）およびｎＭＯＳトラン
ジスタ１３は、各センスアンプ４-1〜４-n毎に各々配置
され、センスアンプドライバ制御回路１０からそれぞれ
のゲートに供給される駆動信号ＬＥＰＸ，ＬＥＺに従っ
て、個々のセンスアンプのドライバ駆動時間を各々制御
する。
スアンプ４-1〜４-nのフリップフロップ部６を駆動する
センスアンプドライバであるｐＭＯＳトランジスタ１１
（第１のセンスアンプ駆動回路）およびｎＭＯＳトラン
ジスタ１３は、各センスアンプ４-1〜４-n毎に各々配置
され、センスアンプドライバ制御回路１０からそれぞれ
のゲートに供給される駆動信号ＬＥＰＸ，ＬＥＺに従っ
て、個々のセンスアンプのドライバ駆動時間を各々制御
する。
【００２４】また、センスアンプドライバを構成する他
のｐＭＯＳトランジスタ１２（第２のセンスアンプ駆動
回路）は、図８と同様に各センスアンプ４-1〜４-nに共
通に配置され、センスアンプドライバ制御回路１０から
ゲートに供給される駆動信号ＬＥＸに従って、複数のセ
ンスアンプ４-1〜４-nのドライバ駆動時間を制御する。
このｐＭＯＳトランジスタ１２のソースに供給される内
部降圧電圧ＶＩＩは、内部降圧回路１５により生成され
たものであり、外部電圧ＶＣＣ（例えば２．５Ｖ）より
低い電圧（例えば２．０Ｖ）とされている。
のｐＭＯＳトランジスタ１２（第２のセンスアンプ駆動
回路）は、図８と同様に各センスアンプ４-1〜４-nに共
通に配置され、センスアンプドライバ制御回路１０から
ゲートに供給される駆動信号ＬＥＸに従って、複数のセ
ンスアンプ４-1〜４-nのドライバ駆動時間を制御する。
このｐＭＯＳトランジスタ１２のソースに供給される内
部降圧電圧ＶＩＩは、内部降圧回路１５により生成され
たものであり、外部電圧ＶＣＣ（例えば２．５Ｖ）より
低い電圧（例えば２．０Ｖ）とされている。
【００２５】上記内部降圧回路１５は、外部電圧ＶＣＣ
の電源にソースが接続されたトランジスタ１６と、この
トランジスタ１６のコンダクタンスを制御する制御回路
１７とを備える。この内部降圧回路１５では、制御回路
１７がトランジスタ１６のゲート電位をコントロールす
ることにより、外部電圧ＶＣＣから内部降圧電圧ＶＩＩ
を作り出す。
の電源にソースが接続されたトランジスタ１６と、この
トランジスタ１６のコンダクタンスを制御する制御回路
１７とを備える。この内部降圧回路１５では、制御回路
１７がトランジスタ１６のゲート電位をコントロールす
ることにより、外部電圧ＶＣＣから内部降圧電圧ＶＩＩ
を作り出す。
【００２６】メモリセル１からデータの読み出しを行う
場合、行デコーダ２によりロウアドレス信号がデコード
され、データを読み出そうとするメモリセル１が接続さ
れたワード線ＷＬが活性化される。これにより、アクセ
スされるメモリセル１の容量素子に記憶されている電荷
がビット線対ＢＬ，／ＢＬ上に読み出される。センスア
ンプドライバ制御回路１０は、読み出された電荷をセン
スアンプで増幅するために、センスアンプドライバとし
てのトランジスタ１１〜１３を駆動する。
場合、行デコーダ２によりロウアドレス信号がデコード
され、データを読み出そうとするメモリセル１が接続さ
れたワード線ＷＬが活性化される。これにより、アクセ
スされるメモリセル１の容量素子に記憶されている電荷
がビット線対ＢＬ，／ＢＬ上に読み出される。センスア
ンプドライバ制御回路１０は、読み出された電荷をセン
スアンプで増幅するために、センスアンプドライバとし
てのトランジスタ１１〜１３を駆動する。
【００２７】このとき、まず最初にｐＭＯＳトランジス
タ１１とｎＭＯＳトランジスタ１３をＯＮとすることに
より、メモリ蓄積電圧である内部降圧電圧ＶＩＩより高
いレベルの外部電圧ＶＣＣでセンスアンプを駆動する。
そして、ビット線ＢＬ，／ＢＬ上の増幅電圧のレベルが
内部降圧電圧ＶＩＩに達したら、ｐＭＯＳトランジスタ
１１がＯＦＦとなってｐＭＯＳトランジスタ１２がＯＮ
となり、センスアンプの駆動電圧が内部降圧電圧ＶＩＩ
にクランプされる。
タ１１とｎＭＯＳトランジスタ１３をＯＮとすることに
より、メモリ蓄積電圧である内部降圧電圧ＶＩＩより高
いレベルの外部電圧ＶＣＣでセンスアンプを駆動する。
そして、ビット線ＢＬ，／ＢＬ上の増幅電圧のレベルが
内部降圧電圧ＶＩＩに達したら、ｐＭＯＳトランジスタ
１１がＯＦＦとなってｐＭＯＳトランジスタ１２がＯＮ
となり、センスアンプの駆動電圧が内部降圧電圧ＶＩＩ
にクランプされる。
【００２８】このように、本実施形態では、センスアン
プ４-1〜４-nの各々を外部電圧ＶＣＣにてオーバードラ
イブしているので、高速に再書込み（リストア）動作を
行うことができる。そして、ｐＭＯＳトランジスタ１１
を各センスアンプ４-1〜４-n毎に分散して配置している
ため、従来例のように１つのｐＭＯＳトランジスタ１１
で複数のセンスアンプ４-1〜４-nを共通に駆動する方式
に比べて、１センスアンプ当たりの駆動能力を大きくす
ることができ、単純なオーバードライブ方式に比べてリ
ストア動作を更に高速化することができる。
プ４-1〜４-nの各々を外部電圧ＶＣＣにてオーバードラ
イブしているので、高速に再書込み（リストア）動作を
行うことができる。そして、ｐＭＯＳトランジスタ１１
を各センスアンプ４-1〜４-n毎に分散して配置している
ため、従来例のように１つのｐＭＯＳトランジスタ１１
で複数のセンスアンプ４-1〜４-nを共通に駆動する方式
に比べて、１センスアンプ当たりの駆動能力を大きくす
ることができ、単純なオーバードライブ方式に比べてリ
ストア動作を更に高速化することができる。
【００２９】図２は、図１中に示したセンスアンプドラ
イバ制御回路１０の構成例を示す図であり、図３は、そ
の動作を説明するためのタイミングチャートである。
イバ制御回路１０の構成例を示す図であり、図３は、そ
の動作を説明するためのタイミングチャートである。
【００３０】本実施形態の半導体記憶装置内にリードや
ライト等のアクティブコマンドが入力されると、図３に
示すようにＲＡＳ（Row Address Strobe）活性化信号が
立ち上がる。
ライト等のアクティブコマンドが入力されると、図３に
示すようにＲＡＳ（Row Address Strobe）活性化信号が
立ち上がる。
【００３１】このＲＡＳ活性化信号が立ち上がると、図
１で説明したように、アクセスしようとするメモリセル
１が接続されたワード線ＷＬが選択され、メモリセル１
の電荷がビット線対ＢＬ，／ＢＬ上に読み出される。そ
の後、センスアンプ４-1〜４ -nを駆動するためのスター
ト信号（上記ＲＡＳ活性化信号に応じて生成されるパル
ス信号）が出力される。
１で説明したように、アクセスしようとするメモリセル
１が接続されたワード線ＷＬが選択され、メモリセル１
の電荷がビット線対ＢＬ，／ＢＬ上に読み出される。そ
の後、センスアンプ４-1〜４ -nを駆動するためのスター
ト信号（上記ＲＡＳ活性化信号に応じて生成されるパル
ス信号）が出力される。
【００３２】スタート信号が“Ｈ”に立ち上がると、図
２に示すセンスアンプドライバ制御回路１０内のＮＯＲ
回路２４、インバータ２７、ＮＡＮＤ回路２９、インバ
ータ３０，３３を介して駆動信号ＬＥＰＸが“Ｌ”に立
ち下がるとともに、ＮＯＲ回路２５，２６、インバータ
２８，３１，３５を介して駆動信号ＬＥＺが“Ｈ”に立
ち上がる。このとき、駆動信号ＬＥＸは、インバータ３
０，３１を通過した２つの信号がＮＯＲ回路３２とイン
バータ３４を介して出力されることにより“Ｈ”とな
る。これにより、図１のｐＭＯＳトランジスタ１１とｎ
ＭＯＳトランジスタ１３がＯＮとなり、メモリセル１の
リストア動作が開始される。
２に示すセンスアンプドライバ制御回路１０内のＮＯＲ
回路２４、インバータ２７、ＮＡＮＤ回路２９、インバ
ータ３０，３３を介して駆動信号ＬＥＰＸが“Ｌ”に立
ち下がるとともに、ＮＯＲ回路２５，２６、インバータ
２８，３１，３５を介して駆動信号ＬＥＺが“Ｈ”に立
ち上がる。このとき、駆動信号ＬＥＸは、インバータ３
０，３１を通過した２つの信号がＮＯＲ回路３２とイン
バータ３４を介して出力されることにより“Ｈ”とな
る。これにより、図１のｐＭＯＳトランジスタ１１とｎ
ＭＯＳトランジスタ１３がＯＮとなり、メモリセル１の
リストア動作が開始される。
【００３３】このｐＭＯＳトランジスタ１１を用いてオ
ーバードライブする期間は、ビット線対ＢＬ，／ＢＬに
生じる電圧レベルが内部降圧電圧ＶＩＩのレベルに達す
るまでの期間である。すなわち、あるセンスアンプにて
ビット線対ＢＬ，／ＢＬの電圧レベルをモニタリングし
ており、そのモニタ信号をセンスアンプドライバ制御回
路１０内の比較器２１の一方の入力端子に入力する。比
較器２１の他方の入力端子には、内部降圧電圧ＶＩＩレ
ベルに相当する基準信号が入力されている。ビット線レ
ベルモニタ信号の電圧が基準信号の電圧ＶＩＩに達する
と、比較器２１は“Ｌ”レベルの信号を出力する。
ーバードライブする期間は、ビット線対ＢＬ，／ＢＬに
生じる電圧レベルが内部降圧電圧ＶＩＩのレベルに達す
るまでの期間である。すなわち、あるセンスアンプにて
ビット線対ＢＬ，／ＢＬの電圧レベルをモニタリングし
ており、そのモニタ信号をセンスアンプドライバ制御回
路１０内の比較器２１の一方の入力端子に入力する。比
較器２１の他方の入力端子には、内部降圧電圧ＶＩＩレ
ベルに相当する基準信号が入力されている。ビット線レ
ベルモニタ信号の電圧が基準信号の電圧ＶＩＩに達する
と、比較器２１は“Ｌ”レベルの信号を出力する。
【００３４】比較器２１の出力ノードＮＯ１の電圧が
“Ｌ”になると、インバータ２２、ＮＯＲ回路２３，２
４、インバータ２７、ＮＡＮＤ回路２９、インバータ３
０，３３を介して駆動信号ＬＥＰＸが“Ｈ”に立ち上が
る。これにより、図１のｐＭＯＳトランジスタ１１がＯ
ＦＦとなり、オーバードライブを停止する。
“Ｌ”になると、インバータ２２、ＮＯＲ回路２３，２
４、インバータ２７、ＮＡＮＤ回路２９、インバータ３
０，３３を介して駆動信号ＬＥＰＸが“Ｈ”に立ち上が
る。これにより、図１のｐＭＯＳトランジスタ１１がＯ
ＦＦとなり、オーバードライブを停止する。
【００３５】これと同時に、インバータ３０からＮＯＲ
回路３２に入力される信号が“Ｈ”から“Ｌ”に変化す
ることにより、このＮＯＲ回路３２とインバータ３４を
介して出力される駆動信号ＬＥＸは“Ｌ”に立ち下が
る。これにより、図１のｐＭＯＳトランジスタ１２がＯ
Ｎとなり、内部降圧電圧ＶＩＩのレベルにリストアされ
たビット線対ＢＬ，／ＢＬを内部降圧電圧ＶＩＩのレベ
ルにクランプする。
回路３２に入力される信号が“Ｈ”から“Ｌ”に変化す
ることにより、このＮＯＲ回路３２とインバータ３４を
介して出力される駆動信号ＬＥＸは“Ｌ”に立ち下が
る。これにより、図１のｐＭＯＳトランジスタ１２がＯ
Ｎとなり、内部降圧電圧ＶＩＩのレベルにリストアされ
たビット線対ＢＬ，／ＢＬを内部降圧電圧ＶＩＩのレベ
ルにクランプする。
【００３６】一般に、ｐＭＯＳトランジスタの駆動能力
はｎＭＯＳトランジスタのそれより劣るため、充電側の
みにオーバードライブ方式を使用している。よって、ｎ
ＭＯＳトランジスタ１３を駆動する駆動信号ＬＥＺは、
図３に示したようにセンスアンプが活性化されている期
間中は“Ｈ”レベルを維持している。ビット線対ＢＬ，
／ＢＬの電圧レベルをプリチャージする場合は、ＲＡＳ
活性化信号の立ち下がりに応じてリセット信号が“Ｈ”
となり、駆動信号ＬＥＸを“Ｈ”、駆動信号ＬＥＺを
“Ｌ”としてセンスアンプをリセットする。
はｎＭＯＳトランジスタのそれより劣るため、充電側の
みにオーバードライブ方式を使用している。よって、ｎ
ＭＯＳトランジスタ１３を駆動する駆動信号ＬＥＺは、
図３に示したようにセンスアンプが活性化されている期
間中は“Ｈ”レベルを維持している。ビット線対ＢＬ，
／ＢＬの電圧レベルをプリチャージする場合は、ＲＡＳ
活性化信号の立ち下がりに応じてリセット信号が“Ｈ”
となり、駆動信号ＬＥＸを“Ｈ”、駆動信号ＬＥＺを
“Ｌ”としてセンスアンプをリセットする。
【００３７】なお、上述の例では、メモリの記憶領域内
で実際に使用しているセンスアンプを用いてビット線対
ＢＬ，／ＢＬの電圧レベルをモニタリングするようにし
たが、モニタリング専用のダミーのセンスアンプを用意
し、これによってビット線対ＢＬ，／ＢＬの電圧レベル
をモニタリングするようにしても良い。
で実際に使用しているセンスアンプを用いてビット線対
ＢＬ，／ＢＬの電圧レベルをモニタリングするようにし
たが、モニタリング専用のダミーのセンスアンプを用意
し、これによってビット線対ＢＬ，／ＢＬの電圧レベル
をモニタリングするようにしても良い。
【００３８】図４は、リストア時における動作波形を示
す図であり、（Ａ）は従来のオーバードライブ方式によ
る動作波形を示し、（Ｂ）は本実施形態のように各セン
スアンプ４-1〜４-n毎に分散して持たせたｐＭＯＳトラ
ンジスタ１１をオーバードライブ方式で駆動した場合の
動作波形を示している。図４から明らかなように、本実
施形態によれば、ビット線対ＢＬ，／ＢＬ上の電圧が所
定レベルに達するまでの時間を従来型に比べて大幅に短
縮することができ、リストア時間を格段に短くすること
ができる。
す図であり、（Ａ）は従来のオーバードライブ方式によ
る動作波形を示し、（Ｂ）は本実施形態のように各セン
スアンプ４-1〜４-n毎に分散して持たせたｐＭＯＳトラ
ンジスタ１１をオーバードライブ方式で駆動した場合の
動作波形を示している。図４から明らかなように、本実
施形態によれば、ビット線対ＢＬ，／ＢＬ上の電圧が所
定レベルに達するまでの時間を従来型に比べて大幅に短
縮することができ、リストア時間を格段に短くすること
ができる。
【００３９】次に、本発明の第２の実施形態を説明す
る。図５は、第２の実施形態による半導体記憶装置の一
部構成例を示す図である。なお、図５において、図１に
示した構成要素と同じものには同一の符号を付して、重
複する説明を省略する。
る。図５は、第２の実施形態による半導体記憶装置の一
部構成例を示す図である。なお、図５において、図１に
示した構成要素と同じものには同一の符号を付して、重
複する説明を省略する。
【００４０】図５に示すように、本実施形態では、複数
のセンスアンプ４-1〜４-nを２つずつまとめてグループ
化し、フリップフロップ部６を駆動するセンスアンプド
ライバであるｐＭＯＳトランジスタ１１およびｎＭＯＳ
トランジスタ１３を、各グループ毎に各々配置する。例
えば、２つのセンスアンプ４-1，４-2で１つのグループ
を構成し、このグループに対して１つのｐＭＯＳトラン
ジスタ１１と１つのｎＭＯＳトランジスタ１３とを配置
する。また、センスアンプ４-3，４-4に対して別のｐＭ
ＯＳトランジスタ１１およびｎＭＯＳトランジスタ１３
（図示せず）を配置する。その他の構成および動作は、
図１に示した第１の実施形態と同様である。
のセンスアンプ４-1〜４-nを２つずつまとめてグループ
化し、フリップフロップ部６を駆動するセンスアンプド
ライバであるｐＭＯＳトランジスタ１１およびｎＭＯＳ
トランジスタ１３を、各グループ毎に各々配置する。例
えば、２つのセンスアンプ４-1，４-2で１つのグループ
を構成し、このグループに対して１つのｐＭＯＳトラン
ジスタ１１と１つのｎＭＯＳトランジスタ１３とを配置
する。また、センスアンプ４-3，４-4に対して別のｐＭ
ＯＳトランジスタ１１およびｎＭＯＳトランジスタ１３
（図示せず）を配置する。その他の構成および動作は、
図１に示した第１の実施形態と同様である。
【００４１】この第２の実施形態によれば、ｐＭＯＳト
ランジスタ１１の１センスアンプ当たりの駆動能力は、
図１に示す第１の実施形態と比べて多少小さくなるが、
従来型に比べれば格段に大きく、リストア動作を高速化
することができる。しかも、トランジスタの総数を第１
の実施形態の半分に抑えることができるので、チップ面
積の増大を抑制することができる。
ランジスタ１１の１センスアンプ当たりの駆動能力は、
図１に示す第１の実施形態と比べて多少小さくなるが、
従来型に比べれば格段に大きく、リストア動作を高速化
することができる。しかも、トランジスタの総数を第１
の実施形態の半分に抑えることができるので、チップ面
積の増大を抑制することができる。
【００４２】なお、この図５では、２つのセンスアンプ
で１つのグループを構成する例を示したが、本発明はこ
れに限定されるものではなく、１つのグループ内に更に
多くのセンスアンプ（全センスアンプ４-1〜４-nを除
く）を含ませても良い。１つのグループを何個のセンス
アンプで構成するかは、リストア時間とチップ面積のト
レードオフにより適宜決めれば良い。
で１つのグループを構成する例を示したが、本発明はこ
れに限定されるものではなく、１つのグループ内に更に
多くのセンスアンプ（全センスアンプ４-1〜４-nを除
く）を含ませても良い。１つのグループを何個のセンス
アンプで構成するかは、リストア時間とチップ面積のト
レードオフにより適宜決めれば良い。
【００４３】次に、本発明の第３の実施形態を説明す
る。図６は、第３の実施形態による半導体記憶装置の一
部構成例を示す図である。なお、図６において、図１に
示した構成要素と同じものには同一の符号を付して、重
複する説明を省略する。
る。図６は、第３の実施形態による半導体記憶装置の一
部構成例を示す図である。なお、図６において、図１に
示した構成要素と同じものには同一の符号を付して、重
複する説明を省略する。
【００４４】図６に示すように、本実施形態では、ｐＭ
ＯＳトランジスタ１１は、信号線８と内部昇圧電圧ＶＰ
Ｐの電源との間に接続する。また、ｐＭＯＳトランジス
タ１２は、信号線８と外部電圧ＶＣＣの電源との間に接
続する。上記内部昇圧電圧ＶＰＰは、図７に示すような
昇圧回路によって外部電圧ＶＣＣから生成する。その他
の構成および動作は、図１に示した第１の実施形態と同
様である。
ＯＳトランジスタ１１は、信号線８と内部昇圧電圧ＶＰ
Ｐの電源との間に接続する。また、ｐＭＯＳトランジス
タ１２は、信号線８と外部電圧ＶＣＣの電源との間に接
続する。上記内部昇圧電圧ＶＰＰは、図７に示すような
昇圧回路によって外部電圧ＶＣＣから生成する。その他
の構成および動作は、図１に示した第１の実施形態と同
様である。
【００４５】上記内部昇圧回路は、図７に示すように、
昇圧制御回路４１，４２と、この昇圧制御回路４１，４
２に接続されたＭＯＳ構成のキャパシタ４３〜４６と、
これらのＭＯＳキャパシタ４３〜４６と外部電圧ＶＣＣ
の電源との間にそれぞれ接続されたｎＭＯＳトランジス
タ４７〜５０と、上記ｎＭＯＳトランジスタ４８，５０
のドレインにそれぞれ接続されたｐＭＯＳトランジスタ
５１，５２と、上記ｐＭＯＳトランジスタ５１，５２の
共通ドレインと外部電圧ＶＣＣの電源との間に接続され
たｎＭＯＳトランジスタ５３とを備える。
昇圧制御回路４１，４２と、この昇圧制御回路４１，４
２に接続されたＭＯＳ構成のキャパシタ４３〜４６と、
これらのＭＯＳキャパシタ４３〜４６と外部電圧ＶＣＣ
の電源との間にそれぞれ接続されたｎＭＯＳトランジス
タ４７〜５０と、上記ｎＭＯＳトランジスタ４８，５０
のドレインにそれぞれ接続されたｐＭＯＳトランジスタ
５１，５２と、上記ｐＭＯＳトランジスタ５１，５２の
共通ドレインと外部電圧ＶＣＣの電源との間に接続され
たｎＭＯＳトランジスタ５３とを備える。
【００４６】このように構成した昇圧回路では、昇圧制
御回路４１，４２からＭＯＳキャパシタ４３〜４６にク
ロック信号を与えて各ＭＯＳキャパシタ４３〜４６を駆
動し、１）外部電圧ＶＣＣからＭＯＳキャパシタ４６へ
の充電と、ＭＯＳキャパシタ４４からＶＰＰ電源線への
電荷供給および、２）ＭＯＳキャパシタ４６からＶＰＰ
電源線への電荷供給と、外部電圧ＶＣＣからＭＯＳキャ
パシタ４４への充電を交互に行うことにより、ＶＰＰ電
源線を昇圧電位に保持する。そして、このように昇圧し
た電圧ＶＰＰを、図６に示すｐＭＯＳトランジスタ１１
に供給する。
御回路４１，４２からＭＯＳキャパシタ４３〜４６にク
ロック信号を与えて各ＭＯＳキャパシタ４３〜４６を駆
動し、１）外部電圧ＶＣＣからＭＯＳキャパシタ４６へ
の充電と、ＭＯＳキャパシタ４４からＶＰＰ電源線への
電荷供給および、２）ＭＯＳキャパシタ４６からＶＰＰ
電源線への電荷供給と、外部電圧ＶＣＣからＭＯＳキャ
パシタ４４への充電を交互に行うことにより、ＶＰＰ電
源線を昇圧電位に保持する。そして、このように昇圧し
た電圧ＶＰＰを、図６に示すｐＭＯＳトランジスタ１１
に供給する。
【００４７】この第３の実施形態によれば、第１の実施
形態と同様にリストア動作をより高速化することができ
るのは勿論のこと、外部電圧ＶＣＣをメモリ蓄積電圧と
して使用する場合にも対応することができる。
形態と同様にリストア動作をより高速化することができ
るのは勿論のこと、外部電圧ＶＣＣをメモリ蓄積電圧と
して使用する場合にも対応することができる。
【００４８】なお、上記に示した各実施形態は、本発明
を実施するにあたっての具体化の一例を示したものに過
ぎず、これらによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の精神、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。
を実施するにあたっての具体化の一例を示したものに過
ぎず、これらによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の精神、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。
【００４９】例えば、上記実施形態では、オーバードラ
イブはｐＭＯＳトランジスタのみに使っているが、ｎＭ
ＯＳトランジスタにも使うことが可能である。
イブはｐＭＯＳトランジスタのみに使っているが、ｎＭ
ＯＳトランジスタにも使うことが可能である。
【００５０】また、ｎＭＯＳトランジスタ１３は、第１
および第３の実施形態では各センスアンプ毎に設けられ
ているが、複数のセンスアンプ毎に設けても良いし、全
センスアンプ４-1〜４-nに共通に１つ設けても良い。
および第３の実施形態では各センスアンプ毎に設けられ
ているが、複数のセンスアンプ毎に設けても良いし、全
センスアンプ４-1〜４-nに共通に１つ設けても良い。
【００５１】また、第２の実施形態において、センスア
ンプ４-1〜４-nに対するｎＭＯＳトランジスタ１３の数
をｐＭＯＳトランジスタ１１の数より少なくしても良
く、全センスアンプ４-1〜４-nに共通に１つ設けても良
い。
ンプ４-1〜４-nに対するｎＭＯＳトランジスタ１３の数
をｐＭＯＳトランジスタ１１の数より少なくしても良
く、全センスアンプ４-1〜４-nに共通に１つ設けても良
い。
【００５２】さらに、本実施形態の半導体記憶装置は、
ＦＣＲＡＭ以外のＤＲＡＭにも適用可能である。
ＦＣＲＡＭ以外のＤＲＡＭにも適用可能である。
【００５３】
【発明の効果】本発明は上述したように、各センスアン
プ毎もしくは複数のセンスアンプを分割した複数のグル
ープ毎にセンスアンプドライバを設けた分散型センスア
ンプ構造とするとともに、その分散型センスアンプドラ
イバをオーバードライブ方式で駆動するようにしたの
で、センスアンプでの増幅時間を大幅に短縮することが
でき、半導体記憶装置のサイクルタイムをより高速化す
ることができる。
プ毎もしくは複数のセンスアンプを分割した複数のグル
ープ毎にセンスアンプドライバを設けた分散型センスア
ンプ構造とするとともに、その分散型センスアンプドラ
イバをオーバードライブ方式で駆動するようにしたの
で、センスアンプでの増幅時間を大幅に短縮することが
でき、半導体記憶装置のサイクルタイムをより高速化す
ることができる。
【図１】第１の実施形態による半導体記憶装置の一部構
成例を示す図である。
成例を示す図である。
【図２】図１中に示されるセンスアンプドライバ制御回
路の構成例を示す図である。
路の構成例を示す図である。
【図３】図１中に示されるセンスアンプドライバ制御回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【図４】リストア時における動作波形を示す図であり、
（Ａ）は従来の動作波形を示す図、（Ｂ）は本実施形態
の動作波形を示す図である。
（Ａ）は従来の動作波形を示す図、（Ｂ）は本実施形態
の動作波形を示す図である。
【図５】第２の実施形態による半導体記憶装置の一部構
成例を示す図である。
成例を示す図である。
【図６】第３の実施形態による半導体記憶装置の一部構
成例を示す図である。
成例を示す図である。
【図７】第３の実施形態で用いる昇圧回路の構成例を示
す図である。
す図である。
【図８】従来の半導体記憶装置の一部構成例を示す図で
ある。
ある。
４-1〜４-n センスアンプ ６ フリップフロップ部 １０ センスアンプドライバ制御回路 １１ ｐＭＯＳトランジスタ（第１のセンスアンプ駆動
回路） １２ ｐＭＯＳトランジスタ（第２のセンスアンプ駆動
回路） １３ ｎＭＯＳトランジスタ １５ 内部降圧回路
回路） １２ ｐＭＯＳトランジスタ（第２のセンスアンプ駆動
回路） １３ ｎＭＯＳトランジスタ １５ 内部降圧回路
Claims (5)
- 【請求項１】 選択されたワード線に対応するメモリセ
ルのデータをビット線を介して受け取り増幅する複数の
センスアンプを有する半導体記憶装置であって、 上記複数のセンスアンプのそれぞれ、もしくは上記複数
のセンスアンプを分割した複数のグループ毎に設けら
れ、対応するセンスアンプに第１の電源電圧を供給して
該センスアンプを活性化する第１のセンスアンプ駆動回
路と、 上記複数のセンスアンプに対して共通に設けられ、上記
複数のセンスアンプに第２の電源電圧を供給して該セン
スアンプを活性化する第２のセンスアンプ駆動回路とを
備えたことを特徴とする半導体記憶装置。 - 【請求項２】 上記第１の電源電圧は上記第２の電源電
圧より高いことを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項３】 上記第１の電源電圧は外部電圧であり、
上記第２の電源電圧は上記外部電圧の降圧電圧であるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 上記第１のセンスアンプ駆動回路を駆動
し、上記ビット線の増幅電圧が基準レベルに達した後、
上記第２のセンスアンプ駆動回路を駆動するセンスアン
プ駆動制御回路を有することを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項５】 上記第１のセンスアンプ駆動回路による
センスアンプの駆動期間を、上記ビット線の寄生容量値
および寄生抵抗値に応じて変化させることを特徴とする
請求項４に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204323A JP2001035164A (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
| TW089108036A TW445502B (en) | 1999-07-19 | 2000-04-27 | Semiconductor memory |
| US09/561,217 US6324111B1 (en) | 1999-07-19 | 2000-04-28 | Semiconductor memory |
| KR1020000026351A KR100621439B1 (ko) | 1999-07-19 | 2000-05-17 | 반도체 기억 장치 |
| EP00305004A EP1071093A3 (en) | 1999-07-19 | 2000-06-13 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204323A JP2001035164A (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035164A true JP2001035164A (ja) | 2001-02-09 |
Family
ID=16488597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204323A Pending JP2001035164A (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6324111B1 (ja) |
| EP (1) | EP1071093A3 (ja) |
| JP (1) | JP2001035164A (ja) |
| KR (1) | KR100621439B1 (ja) |
| TW (1) | TW445502B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042781B2 (en) | 2003-10-31 | 2006-05-09 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing write recovery time |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
| US7885098B2 (en) | 2005-11-07 | 2011-02-08 | Samsung Electronics Co., Ltd. | Non-volatile phase-change memory device and method of reading the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557996B1 (ko) * | 2003-08-12 | 2006-03-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
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