DE69606065T2 - Dynamischer speicher mit niedriger spannung - Google Patents
Dynamischer speicher mit niedriger spannungInfo
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Description
- Die vorliegende Erfindung betrifft allgemein Speicherschaltungen, und insbesondere betrifft die vorliegende Erfindung Speicherschaltungen mit niedrigen Versorgungsspannungen.
- Integrierte Speicherschaltungen sind zunehmend dichter geworden, da der Bedarf nach Speicherplatz zunimmt. Während die Herstellungstechniken und Designoptionen ziemlich erfolgreich gewesen sind, einen beständigen Zuwachs des Speicherplatzes von Designgeneration zu Generation aufrechtzuerhalten, hält der Bedarf nach neuen dichbesiedelten Schaltungen an.
- Eine dynamische Direktzugriffsspeicher- (DRAM-) Vorrichtung besteht typischerweise aus einer Anordnung einzelner Speicherzellen. Jede Speicherzelle weist einen Kondensator, der in Lage ist, eine Ladung zu halten, und einen Zugriffstransistor zum Zugreifen auf die Kondensatorladung auf. Die Ladung wird als ein Datenbit bezeichnet und kann entweder eine hohe Spannung oder eine niedrige Spannung sein. Daten können entweder in den Speicherzellen während eines Speichermodus gespeichert werden, oder es können Daten aus den Speicherzellen während eines Lesemodus abgerufen werden. Die Daten werden intern auf Signalleitungen übertragen, die als Bit- oder Ziffernleitungen bezeichnet werden, die an Eingangs-/Ausgangsleitungen durch Transistoren gekoppelt sind, die als Schaltvorrichtungen verwendet werden.
- Obwohl eindeutige Herstellungstechniken und Verfahren entwickelt worden sind, um die Größe der Speicherzellen und des Zugriffsschaltungskomplexes zu reduzieren, bleiben Zuverlässigkeit und Leistungsaufnahme Probleme bei der Bewegung zu Gigabitspeichervorrichtungen. Die Lösung dieser Probleme scheinen niedrigere Betriebsspannungen zu sein. Jedoch erzeugen niedrigere Betriebsspannungen zusätzliche Probleme. Eine solches Problem ist der Bedarf nach vermehrten Speicherauffrischoperationen infolge von Leckströmen. Siehe US-Patent Nr. 5,175,450 wegen einer Beschreibung eines Speichers, der den Leckstrom senkt, indem eine Vorladespannung gesenkt wird, die an Kommunikationsleitungen angelegt wird.
- Aus den oben angegebenen Gründen und aus anderen Gründen, die unten angegeben werden, die Fachleuten auf das Lesen und Verstehen der vorliegenden Beschreibung hin offenbar werden, gibt es in der Technik einen Bedarf nach einer Speichervorrichtung mit hoher Dichte und niedriger Spannung, die einen minimalen Speicherzellenverlust aufweist.
- Die oben erwähnten Probleme mit Niederspannung-Speichervorrichtungen und andere Probleme werden durch die vorliegende Erfindung angesprochen, die durch das Lesen und Studieren der folgenden Beschreibung hin verstanden wird. Es wird eine Speichervorrichtung beschrieben, die an einer Ein-Volt-Versorgung arbeiten kann und einen 250 mV-Hub auf einer Ziffernleitung bereitstellen kann.
- Insbesondere beschreibt die vorliegende Erfindung, die durch die Ansprüche 1 und 2 spezifiziert wird, eine integrierte Speicherschaltung, die Speicherzellen-Kondensatoren, Zugriffsvorrichtungen, die zwischen die Speicherzellen-Kondensatoren und eine Kommunikationsleitung geschaltet sind, eine Leseverstärkerschaltung und einen n-Typ-Isolationstransistor und einen p-Typ-Isolationstransistor, die elektrisch zwischen der Leseverstärkerschaltung und der Kommunikationsleitung angeordnet sind, aufweist. Die Zugriffsvorrichtungen können einen n- Typ Zugriffstransistor aufweisen, der einen Source-Anschluß, der mit einer Platte der Speicherzellen-Kondensatoren verbunden ist, und einen Drain-Anschluß, der mit der Kommunikationsleitung verbunden ist, aufweist. In einer Ausführungsform wird der n-Typ-Zugriffstransistor in einer p-Quelle hergestellt, die elektrisch auf einen von Null verschiedenen Spannungspegel vorgespannt ist.
- In einer anderen Ausführungsform wird ein Verfahren zum Speichern von Daten in einer integrierten Speichervorrichtung beschrieben. Das Verfahren weist die Schritte auf: Speichern einer reduzierten Spannung an einem ersten Speicherkondensator, wo die reduzierte Spannung ein Schwellenspannungspegel unter einer Versorgungsspannung ist, und Speichern einer erhöhten Spannung an einem zweiten Speicherkondensator, wo die erhöhte Spannung ein Schwellenspannungspegel über einer unteren Bezugsspannung ist. Das Verfahren kann ferner den Schritt des Einstellens einer Substratvorspannung, um Leckströme zu minimieren, aufweisen.
- In noch einer weiteren Ausführungsform wird ein Verfahren zum Speichern von Daten in einer Speichervorrichtung beschrieben. Das Verfahren weist die Schritte auf: Bereitstellen einer Versorgungsspannung an einem Source-Anschluß und einem Gate- Anschluß eines n-Kanal-Transistors, wobei die Versorgungsspannung annährend ein Volt beträgt, Koppeln eines Drain-Anschlusses des n-Kanal-Transistors an eine erste Speicherzelle, Verbinden eines Drain-Anschlusses und eines Gate-Anschlusses eines p-Kanal-Transistors mit Masse und Koppeln eines Source- Anschlusses des p-Kanal-Transistors an eine zweite Speicherzelle.
- Fig. 1 ist ein Abschnitt einer Speichervorrichtung der vor liegenden Erfindung;
- Fig. 2 ist ein Zeitdiagramm der Fig. 1;
- Fig. 3 ist ein Querschnitt einer Speicherzelle der Fig. 1;
- Fig. 4 ist ein Abschnitt einer alternativen Speichervorrichtung der vorliegenden Erfindung: und
- Fig. 5 ist ein Zeitdiagramm der Fig. 4.
- In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen wird auf die beigefügten Zeichnungen bezug genommen, die einen Teil hiervon bilden, und in denen zur Veranschaulichung spezifische bevorzugte Ausführungsformen gezeigt werden, in denen die Erfindungen praktiziert werden können. Diese Ausführungsformen werden ausreichend detailliert beschrieben, um es Fachleuten zu ermöglichen, die Erfindung zu praktizieren, und es ist zu verstehen, daß andere Ausführungsformen genutzt werden können und daß logische, mechanische und elektrische Änderungen vorgenommen werden können, ohne den Rahmen der vorliegenden Erfindungen zu verlassen. Die folgende detaillierte Beschreibung ist daher nicht in einem begrenzenden Sinne aufzufassen, und der Rahmen der vorliegenden Erfindungen wird nur durch die beigefügten Ansprüche definiert.
- Bezugnehmend auf Fig. 1, wird ein Abschnitt einer Speichervorrichtung der vorliegenden Erfindung beschrieben, die eine Doppel- oder gefaltete Ziffernleitung aufweist. Ein Speicherfeld 100 weist mehrere Speicherzellen 102(0)-(n) auf, die als Kondensatoren hergestellt sind, die eine, als eine gemeinsame Zellplatte 104 ausgebildete kapazitive Platte aufweisen, und deren andere Platte mit einem Zugriffstransistor 106(0)-(n) verbunden ist. Jeder Zugriffstransistor ist ein n-Typ-Transistor, dessen Gate-Anschluß mit einer Wortleitung 108(0)-(n) verbunden ist. Die Zellplatte 104 ist typischerweise auf die Hälfte der Stromversorgungsspannung (Vcc) durch Vorspannen eines (nicht gezeigten) Source-Anschlusses vorgespannt.
- Ziffernleitungen 110 und 112 sind jeweils mit einigen der Zugriffstransistoren verbunden zur selektiven Kopplung mit Speicherzellen. Wenn die Zugriffstransistoren 106 selektiv aktiviert werden, wird die Ladung, die in der entsprechenden Speicherzelle 102 gespeichert ist, an eine der Ziffernleitungen gekoppelt. Es werden n-Typ Isolationstransistoren 114 und 116, und p-Typ Isolationstransistoren 115 und 117 verwendet, um die Ziffernleitungen 110 bzw. 112 sowohl vom n-Leseverstärker 118 als auch vom p-Leseverstärker 120 zu isolieren. Ein Balancetransistor 122 wird verwendet, um die Knoten der Leseverstärker auf dieselbe Spannung abzugleichen, wie im folgenden beschrieben wird.
- Im Betrieb kann auf Daten, die in den Speicherzellen gespeichert sind, zugegriffen werden und sie können gemäß dem in Fig. 2 gezeigten Prozeß gelesen werden. Der erste Schritt ist es, die Knoten 129 und 131 der Leseverstärker 118 und 120 auf Vcc/2 abzugleichen, wie sie durch eine (nicht gezeigten) Vorspannschaltung geliefert wird, indem der Gate-Anschluß des Balancetransistor 122 (EQ) auf hohem Pegel gehalten wird. Die Differentialspannung am Leseverstärker ist daher null, wobei jeder Knoten eine bevorzugten Spannung der halben Versorgungsspannung (Vcc) aufweist. Der nächste Schritt ist es, die Isolationstransistoren 114-117 zu aktivieren, indem ihre Gate- Anschlüsse (jeweils ISO A-D) mit einer geeigneten Spannung versorgt werden. Dies verbindet die Ziffernleitungen 110 und 112 mit den Leseverstärkern 118 und 120 und gestattet es, daß auch die Ziffernleitungen auf Vcc/2 stabilisiert werden. Es wird zu verstehen sein, daß die Isolationstransistoren und der Balan cetransistor in anderen Abfolgen aktiviert werden können, ohne die vorliegende Erfindung zu verlassen. Einer der Speicherzellen-Zugriffstransistoren 106(0) wird dann selektiv aktiviert, indem die Gate-Anschlußspannung 108(0) der zugehörigen Wortleitung angehoben wird. Die Ladung oder das Fehlen der Ladung, die in der ausgewählten Speicherzelle 102 gespeichert ist, wird dann mit einer der Ziffernleitungen geteilt. Wenn eine logische "Eins" am Kondensator gespeichert ist, wird die zugehörige Ziffernleitung geringfügig, zum Beispiel um eine Spannung von annährend 125 mv angehoben. Es wird zu verstehen sein, daß die Ladung, die mit der Ziffernleitung geteilt wird, direkt von der Ladung abhängig ist, die an der Speicherzelle gespeichert ist. Wenn die Speicherzelle eine logische Null speichert, wird die Ziffernleitung-Spannung zum Beispiel um 125 mv fallen.
- Der n-Leseverstärker 118 und der p-Leseverstärker 120 lesen, wie einem Fachmann bekannt ist, ein Differential zwischen den Ziffernleitungen und treiben die Leseverstärkerknoten 129 und 131 als Reaktion geeignet. Ziffernleitungen 110 und 112 werden entweder auf Vcc-VTN oder auf Vss+VTP getrieben. Der N- Leseverstärker 118 weist zwei n-Kanal-Transistoren auf, deren Gate-Anschlüsse mit dem Source-Anschluß des anderen Transistors kreuzgekoppelt sind. Die Drain-Anschlüsse jedes Transistors sind miteinander verbunden und werden durch eine NLat-Leitung gesteuert. Die NLat-Leitung wird typischerweise auf denselben Pegel vorgeladen, auf den die Knoten 129 und 131 abgeglichen worden sind, Vcc/2. Die Spannung auf der NLat-Leitung wird abgesenkt, um eine hohe Spannung an einem der Knoten zu lesen. Wenn zum Beispiel vorrausgesetzt wird, daß der Knoten 129 125 mv über dem Knoten 131 liegt, wird der Transistor 119 beginnen, sich einzuschalten, wenn NLat um eine Schwellenspannung unter den Knoten 129 fällt. Der Knoten 131 wird dann auf NLat gezogen, um sicherzustellen, daß der Transistor 117 sich nicht einschaltet. Entsprechend weist der p-Leseverstärker 120 zwei kreuzgekoppelte p-Kanal-Transistoren 121 und 125 auf. Die Drain-Anschlüsse jedes Transistors sind miteinander verbunden und werden durch eine PLat-Leitung gesteuert. Die PLat-Leitung wird typischerweise auf denselben Pegel vorgeladen, auf den die Knoten 129 und 131 abgeglichen worden sind, Vcc/2. Die Spannung auf der PLat-Leitung wird angehoben, um eine niedrige Spannung an einem der Knoten zu lesen. Wenn zum Beispiel vorrausgesetzt wird, daß der Knoten 131 125 mv unter dem Knoten 129 liegt, wird sich der Transistor 121 beginnen einzuschalten, wenn die PLat um eine Schwellenspannung über den Knoten 131 steigt. Der Knoten 129 wird dann auf PLat gezogen, um sicherzustellen, daß sich der Transistor 125 nicht einschaltet. NLat und PLat werden auf geeignete Leistung eingetaktet, Masse bzw. Vcc. Wenn eine der Ziffernleitungen höher liegt, wird daher jene Ziffernleitung auf Vcc-VTN getrieben, während die komplementäre Ziffernleitung auf Vss+VTP getrieben wird.
- Das heißt, die N-Typ-Isolationstransistoren 114 und 116 werden es nur den Ziffernleitungen 110 bzw. 112 erlauben, einen maximalen Pegel von Vcc-VTN zu erreichen, wobei VTN die Schwellenspannung des n-Typ-Transistors ist. ISO A und B werden daher auf Vcc angehoben und nicht auf eine Spannung über Vcc "gepumpt". In der vorliegenden Erfindung beträgt Vcc annährend 1 Volt und VTN beträgt 0,375 Volt. Als Ergebnis wird die maximale Spannung, die an einer Speicherzelle gespeichert ist, Vcc nicht erreichen.
- Ebenso werden die p-Typ-Isolationstransistoren 115 und 117 verwendet, um die minimale Spannung anzuheben, die an den Speicherzellen gespeichert ist. Die p-Typ-Isolationstransistoren werden die Ziffernleitungen 110 und 112 auf einen Spannungspe gel anheben, der gleich Vss+VTP ist, wobei VTP die Schwellenspannung der p-Typ-Transistoren ist. In der vorliegenden Erfindung beträgt Vss annährend 0 Volt und VTP beträgt 0,375 Volt. Als Ergebnis wird die minimale Spannung, die an einer Speicherzelle gespeichert ist, annährend 0,375 Volt betragen.
- Es wird durch Fachleute erkannt werden, daß durch Reduzieren des Spannungsdifferentials zwischen benachbarten Speicherzellen eine erhöhte Speicherzellengesamtzahl erzielt werden kann, ohne Durchschläge des Isolationsoxids zwischen den Zellen infolge höherer Differentialspannungen. Weil es weniger Leseverstärker als Speicherzellen gibt, sind die Abstandserfordernisse für Leseverstärker 118 und 120 nicht so kritisch wie jene der Speicherzellen. Die Leseverstärker können daher entfernter beabstandet werden und bei höheren Spannungen betrieben werden.
- Die reduzierten Speicherzellen-Spannungen werfen ein Schlaglicht auf den Bedarf nach einen reduzierten Leckstrom an den Speicherzellen. Fig. 3 stellt einen Querschnitt einer Speicherschaltung der Fig. 1 dar. Die Ziffernleitung 110 ist mit dem Drain-Anschluß 107 des Transistors 106(0) verbunden. Die Speicherzelle 102(0) ist als eine gemeinsame Platte 111 und die Speicherplatte 113 hergestellt. Die Speicherplatte ist mit dem Source-Anschluß 105 des Transistors 106(0) verbunden. Es gibt zwei Hauptarten eines Leckstroms, die die Leitung einer Speicherzelle vermindert: einen Grenzschichtverlust und einen Unterschwellenverlust. Der Grenzschichtverlust ist ein Leckstrom zwischen dem Source-Anschluß 105 und der p-Quelle oder dem Substrat 109. Der Unterschwellenverlust ist ein Strom zwischen dem Source-Anschluß 105 und dem Drain-Anschluß 107, wenn der Transistor 106(0) ausgeschaltet ist. Beide Leckströme sind empfindlich gegen Prozeßvariable und eine Substratvorspannung. Wenn die p-Quellenvorspannung auf einen Pegel über Vss angeho ben wird, wird der Grenzschichtleckstrom reduziert, während der Unterschwellenleckstrom erhöht wird. Umgekehrt wird, wenn der Vorspannungspegel unter Vss reduziert wird, der Unterschwellenleckstrom gesenkt, während der Grenzschichtleckstrom erhöht wird. Als Ergebnis kann die p-Quellenvorspannung beruhend auf den Verlustkennlinien der verarbeiteten Speichervorrichtungen eingestellt werden. Wenn zum Beispiel das Unterschwellenverlust einer Speichervorrichtung niedrig ist und der Grenzschichtverlust hoch ist, kann die p-Quellenvorspannung angehoben werden, um den Grenzschichtverlust zu reduzieren. Entsprechend kann die p-Quellenvorspannung reduziert werden, um den Unterschwellenverlust zu reduzieren, wenn der Grenzschichtverlust niedrig ist und der Unterschwellenverlust hoch ist.
- Die Kombination des Reduzierens eines Spannungsdifferentials zwischen Speicherzellen, die unterschiedliche Logikzustände speichern, und das Reduzieren von Leckströmen unter Verwendung der Substratvorspannung gestattet es, daß Speichervorrichtungen mit sehr dichten Speicherzellen hergestellt werden. Mit der reduzierten Differentialspannung können Speicherzellen näher beabstandet werden, als gegenwärtig möglich, ohne einen Durchschlag des Isolationsoxids zu erfahren. Die an den Speicherzellen gespeicherten Daten können für erhöhte Zeitspannen aufrechterhalten werden, indem der Leckstrom der Speicherzellen durch Einstellungen des Substratvorspannungspegels minimiert wird. Das Design und die Herstellungstechniken der oben beschriebenen Niederspannungsspeichervorrichtung sind nicht auf DRAMs oder Speicher, die doppelte Ziffernleitungen aufweisen, beschränkt. Die vorliegende Erfindung kann in jeder dynamischen Speichervorrichtung enthalten sein, einschließlich jener, die einfache Ziffernleitungen aufweisen.
- Ziffernleitungen werden typischerweise als Metalleitungen hergestellt, die eine verhältnismäßig große Bindung der Chipfläche erfordern und eine Barriere gegen eine Steigerung der Dichte einer Speichervorrichtung erzeugen. Es ist daher vorteilhaft, die Anzahl der Ziffernleitungen zu reduzieren. Fig. 4 stellt eine Leseschaltung der vorliegenden Erfindung dar, die eine Einfachziffernleitungsstruktur verwendet. Ein Speicherfeld 123 besteht aus mehreren Speicherzellen 126(0)-(n), die als Kondensatoren hergestellt sind, wobei ein Knoten mit einer gemeinsamen Zellplatte 127 verbunden ist. Die Zellplatte ist auf die Hälfte der Stromversorgungsspannung (Vcc) durch Vorspannen einer (nicht gezeigten) Vorspannschaltung vorgespannt. Die andere Platte jeder Speicherzelle 126 ist mit einem der n- Typ-Zugriffstransistoren 128(0)-(n) verbunden. Die Zugriffstransistoren sind mit der Ziffernleitung 124 verbunden und deren Gate-Anschluß ist mit einer der Wortleitungen 130(0)-(n) verbunden. Die Isolationstransistoren 132 und 133 sind vorgesehen, um selektiv die Ziffernleitung 124 vom Knoten 135 sowohl des n-Leseverstärkers 136 als auch des p-Leseverstärkers 138 zu isolieren. Ebenso ist der n-Typ-Isolations/Balancetransistor 134 zwischen dem Knoten 137 des Leseverstärkers und der Ziffernleitung 124 geschaltet. Der n-Typ-Balancetransistor 139 ist vorgesehen, um die Knoten 135 und 137 des Leseverstärkers auf eine gemeinsame Spannung abzugleichen. Wie unten beschrieben, beträgt diese gemeinsame Spannung vorzugsweise nahezu Vcc/2.
- Die Isolationstransistoren 132 und 133 werden verwendet, um die Spannung einzustellen, die an den Speicherzellen gespeichert ist. Das heißt, der N-Typ-Isolationstransistor 132 wird es nur zulassen, daß die Ziffernleitung 124 einen maximalen Pegel von Vcc-VTN zu erreicht, wobei VTN die Schwellenspannung des n-Typ-Transistors ist. ISO B wird daher auf Vcc angehoben und nicht auf eine Spannung über Vcc "gepumpt". In der vorliegenden Erfindung beträgt Vcc annährend 1 Volt und VTN beträgt 0,375 Volt. Als Ergebnis wird die maximale Spannung, die an einer Speicherzelle gespeichert ist, Vcc nicht erreichen.
- Ebenso wird der p-Typ-Isolationstransistoren 133 verwendet, um die minimale Spannung anzuheben, die an den Speicherzellen gespeichert ist. Der p-Typ-Isolationstransistor wird die Ziffernleitung 124 auf einen Spannungspegel anheben, der gleich Vss+VTP ist, wobei VTP die Schwellenspannung der p-Typ-Transistoren ist. In der vorliegenden Erfindung beträgt Vss annährend 0 Volt und VTP beträgt 0,375 Volt. Als Ergebnis wird die minimale Spannung, die an einer Speicherzelle gespeichert ist, annährend 0,375 Volt betragen.
- Wie oben erläutert, läßt das reduzierte Spannungsdifferential zwischen den Speicherzellen eine Zunahme der Speicherzellengesamtzahl ohne Durchschläge des Isolationsoxids zwischen den Zellen zu. Die Abstandserfordernisse für die Leseverstärker 136 und 138 sind jedoch nicht so kritisch wie jene der Speicherzellen, und sie können bei höheren Spannungen betrieben werden.
- Die Speicherzellen 130 werden ähnlich zu jenen hergestellt, die oben unter Bezugnahme auf Fig. 3 beschrieben werden. Sowohl die Grenzschicht- als auch die Unterschwellenleckströme beeinflussen die Speichervorrichtung der Fig. 4 und sind empfindlich gegen Prozeßvariable und die Substratvorspannung. Wie bei der Doppelziffernleitung-Architektur wird, wenn die p-Quellenvorspannung auf einen Pegel über Vss angehoben wird, der Grenzschichtleckstrom reduziert, während der Unterschwellenleckstrom erhöht wird. Wenn der Vorspannungspegel unter Vss reduziert wird, wird der Unterschwellenleckstrom gesenkt, während der Grenzschichtleckstrom erhöht wird. Als Ergebnis kann die p- Quellenvorspannung beruhend auf den Verlustkennlinien der verarbeiteten Speichervorrichtungen eingestellt werden. Wenn zum Beispiel das Unterschwellenverlust einer Speichervorrichtung niedrig ist und der Grenzschichtverlust hoch ist, kann die p- Quellenvorspannung angehoben werden, um den Grenzschichtverlust zu reduzieren. Entsprechend kann die p-Quellenvorspannung reduziert werden, um den Unterschwellenverlust zu reduzieren, wenn der Grenzschichtverlust niedrig ist und der Unterschwellenverlust hoch ist.
- Bezugnehmend auf Fig. 5, werden, um Daten zu lesen, die an einer Speicherzelle 126 gespeichert sind, die Ziffernleitung 124 und die Knoten 135 und 137 der Leseverstärkers abgeglichen, indem der Gate-Anschluß des Transistors 139 (EQ) aktiviert wird. Der Transistor 134 wird dann abgeschaltet, indem seine Gate-Anschluß-Spannung (ISO Equil) gesenkt wird. Vor dem Lesen gespeicherter Daten, wird der Balancetransistor 239 abgeschaltet, um den Knoten 137 auf die Ausgleichsspannung aufzuschalten. Einer der Zugriffstransistoren 128(0)-(n) wird selektiv aktiviert, indem die entsprechende Wortleitung 130(0)-(n) angehoben wird. Die in der Speicherzelle gespeicherte Ladung wird mit der Ziffernleitung und dem Leseverstärkerknoten 135 geteilt. Die Änderung der Spannung auf der Ziffernleitung hängt von der Ladung ab, die in der Speicherzelle gespeichert ist, typischerweise beträgt dieses Spannungsdifferential, wie oben angemerkt, annährend ± 125 mv.
- Nachdem die Ladung an die Ziffernleitung gekoppelt worden ist, werden die Isolationstransistoren 132 und 133 abgeschaltet, um den Knoten 135 von der ausgewählten Ziffernleitung zu isolieren. Indem der Knoten 135 von der Ziffernleitung 124 isoliert wird, wird die Betriebskapazität der Ziffernleitung 124 beseitigt. Die Leseverstärker werden dann eingetaktet, wobei NLat und PLat verwendet werden, um den Knoten 135 auf den geeigneten Versorgungspegel zu treiben, wie einem Fachmann bekannt ist. Das heißt, wenn der Knoten 135 sich über dem Balancepegel befindet, wird der Knoten auf Vcc getrieben, und wenn der Knoten 135 sich unter dem Balancepegel befindet, wird er nach Masse getrieben. Die Isolationstransistoren 132 und 133 werden dann reaktiviert, so daß die gesamte Ziffernleitung 124 auf den geeigneten Leistungspegel gehen kann und die Speicherzelle aufgefrischt werden kann. Nachdem die Wortleitung 130 auf einen niedrigen Pegel zurückkehrt, kann der Balancetransistor reaktiviert werden, um sicherzustellen, daß beide Knoten des Leseverstärkers und des Ziffernleitung abgeglichen sind.
- Das Verbinden der Knoten 135 und 137 durch den Transistor 139, während die Leseverstärker aktiviert sind, wird zu einem kreuzenden Strom im Leseverstärker führen. Dieser kreuzende Strom kann verhältnismäßig groß und wirtschaftlich nicht wünschenswert sein. Es wird zu verstehen sein, daß wenn sich Leseverstärkerknoten ursprünglich auf Vcc befindet und der andere sich auf Masse befindet, der sich ergebende Balancepegel nahe Vcc/2 sein wird.
- Alternativ kann der Transistor 134 verwendet werden, um selektiv den Knoten 137 mit der Ziffernleitung 124 zu verbinden, um den Leseverstärker abzugleichen, indem der Knoten 137 auf einen entgegengesetzten Zustand gezwungen wird. Das heißt, indem zuerst der Knoten 135 von der Ziffernleitung 124 isoliert wird und dann der Transistor 134 aktiviert wird, werden die Leseverstärker die Spannung an der Ziffernleitung dazu zwingen, ihren Zustand zu ändern. Wenn zum Beispiel sich die Ziffernleitung auf einer "Eins" befindet, wenn der Transistor 134 aktiviert wird, wird die Spannung an der Ziffernleitung durch den n-Leseverstärker dazu gezwungen, auf einen niedrigen Zustand überzugehen. Es wird zu verstehen sein, daß indem der Knoten 135 konstant gehalten wird und der Transistor 134 verwendet wird, kreuzende Ströme vermieden werden können. Eine (nicht gezeigte) Trigger- oder Nachführschaltung kann verwendet werden, um die Spannung auf einen Pegel nahe Vcc/2 aufzuschalten. Eine Ausführungsform würde es sein, eine Timingschaltung zu verwenden, um den Balancetransistor 139 einzuschalten und die Leseverstärker 136 und 138 abzuschalten.
- Es ist eine Speichervorrichtung beschrieben worden, die bei niedrigen Versorgungsspannungen arbeitet und daher mit einer hohen Speicherzellendichte hergestellt werden kann. Die Speichervorrichtung kann unter Verwendung einer Doppelziffernleitung-Architektur oder unter Verwendung einer Einfachziffernleitung-Architektur gestaltet werden. Die Speichervorrichtung weist sowohl einen n-Typ-Isolationstransistor auf, der zwischen Leseverstärkern und Speicherzellen angeordnet ist, als auch einen p-Typ-Isolationstransistor, der zwischen den Leseverstärkern und den Speicherzellen angeordnet ist. Die beiden Isolationstransistoren werden verwendet, um sowohl die niedrigen als auch die hohen Spannungen zu "klemmen", die an den Speicherzellen gespeichert sind. Die reduzierte Differentialspannung zwischen benachbarten Speicherzellen reduziert die Belastung am Isolationsoxid zwischen den Zellen. Durch Einstellen der Vorspannung des Substrats können Leckströme in den Speicherzellen reduziert werde, so daß die niedrigen Spannungspegel keine übermäßigen Auffrischoperationen erfordern. Der Speicher kann mit einer Stromversorgung von einem Volt betrieben werden, während er einen 250 mV Hub auf der Ziffernleitung erzeugt.
- Obwohl spezifische Ausführungsformen hierin dargestellt und beschrieben worden sind, wird es durch jene mit üblicher technischer Ausbildung zu erkennen sein, daß irgendeine Anordnung, die dazu geplant ist, denselben Zweck zu erzielen, die gezeigte spezifische Ausführungsform ersetzen kann. Diese Anmeldung beabsichtigt, alle Anpassungen oder Variationen der vorliegenden Erfindung abzudecken. Zum Beispiel können andere Ausgleichsschaltungen in der Einfachziffernleitung-Schaltung verwendet werden. Daher wird es offenkundig beabsichtigt, daß diese Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt wird.
Claims (18)
1. Integrierte Speicherschaltung mit mehreren Speicherzellen-
Kondensatoren (102), mehreren Zugriffsvorrichtungen (106)
die zwischen den mehreren Speicherzellen-Kondensatoren und
einer Kommunikationsleitung (110) geschaltet sind, die
jeweils dazu dienen, selektiv einen der mehreren
Speicherzellen-Kondensatoren mit der Kommunikationsleitung zu
verbinden, und einer Leseverstärkerschaltung (118), wobei die
integrierte Speicherschaltung gekennzeichnet ist durch:
einen n-Typ-Isolationstransistor (114) und einen p-Typ-
Isolationstransistor (115), die elektrisch zwischen der
Leseverstärkerschaltung und der Kommunikationsleitung
angeordnet sind, wobei die integrierte Speicherschaltung
angepaßt ist, einen maximalen Spannungspegel an der einen der
mehreren Speicherzellen zu speichern, der ein n-Kanal-
Transistor-Schwellenspannungspegel ist, der kleiner als
der obere Versorgungsspannungspegel (Vcc) ist, und
angepaßt ist, einen minimalen Spannungspegel an der einen der
mehreren Speicherzellen zu speichern, der ein p-Kanal-
Transistor-Schwellenspannungspegel ist, der größer als
eine untere Versorgungsspannungspegel (Vss) ist.
2. Integrierte Speicherschaltung nach Anspruch 1, wobei die
mehreren Zugriffsvorrichtungen einen
n-Typ-Zugriffstransistor aufweisen, der einen Source-Anschluß, der mit einer
Platte der mehreren Speicherzellen-Kondensatoren verbunden
ist, und einen Drain-Anschluß, der mit der
Kommunikationsleitung verbunden ist, aufweist.
3. Integrierte Speicherschaltung nach Anspruch 2, wobei der
n-Typ-Zugriffstransistor in einer p-Quelle (109)
hergestellt ist.
4. Integrierte Speicherschaltung nach Anspruch 3, wobei die
p-Quelle elektrisch auf einen von Null verschiedenen
Spannungspegel vorgespannt ist.
5. Integrierte Speicherschaltung nach Anspruch 1, wobei der
n-Typ-Isolationstransistor einen Gate-Anschluß aufweist,
der selektiv entweder an eine obere Versorgungsschiene
(Vcc) oder eine untere Versorgungsschiene (Vss) gekoppelt
ist.
6. Integrierte Speicherschaltung nach Anspruch 1, wobei der
p-Typ-Isolationstransistor einen Gate-Anschluß aufweist,
der selektiv entweder an eine obere Versorgungsschiene
(Vcc) oder eine untere Versorgungsschiene (Vss) gekoppelt
ist.
7. Integrierte Speicherschaltung nach Anspruch 1, wobei die
mehreren Zugriffsvorrichtungen einen
n-Typ-Zugriffstransistor aufweisen, der einen Source-Anschluß, der mit einer
Platte der mehreren Speicherzellen-Kondensatoren verbunden
ist, und einen Drain-Anschluß, der mit der
Kommunikationsleitung verbunden ist, aufweist, wobei die integrierte
Speicherschaltung angepaßt ist, den maximalen
Spannungspegel an der Speicherzelle zu speichern, der ein
p-Typ-Transistor-Schwellenspannungspegel ist, der kleiner als ein
oberer Versorgungsspannungspegel (Vcc-VTN) ist, und
angepaßt ist, den minimalen Spannungspegel an der Speicherzelle
zu speichern, der eine
p-Typ-Transistor-Schwellenspan
nungspegel ist, der größer als ein unterer
Versorgungsspannungspegel (Vss-VTP) ist.
8. Integrierte Speicherschaltung nach Anspruch 7, wobei der
n-Typ-Isolationstransistor einen Drain-Anschluß, der mit
der Leseverstärkerschaltung verbunden ist, und einen
Source-Anschluß, der mit einem Source-Anschluß des p-Typ-
Isolationstransistors verbunden ist, aufweist, wobei der
p-Typ-Isolationstransistor einen Drain-Anschluß aufweist,
der mit der Ziffernleitung verbunden ist.
9. Integrierte Speicherschaltung nach Anspruch 8, wobei der
n-Typ-Zugriffstransistor in einer p-Quelle (109)
hergestellt ist, die elektrisch auf einen von Null verschiedenen
Spannungspegel vorgespannt ist.
10. Integrierte Speicherschaltung nach Anspruch 7, wobei:
der n-Typ-Isolationstransistor einen Gate-Anschluß
aufweist, der selektiv entweder an eine obere
Versorgungsschiene (Vcc) oder eine untere Versorgungsschiene (Vss)
gekoppelt ist, und
der p-Typ-Isolationstransistor einen Gate-Anschluß
aufweist, der selektiv entweder an eine obere
Versorgungsschiene (Vcc) oder eine untere Versorgungsschiene (Vss)
gekoppelt ist.
11. Integrierte Speicherschaltung nach Anspruch 10, wobei Vcc
annährend ein Volt beträgt und Vss Masse ist.
12. Verfahren zum Speichern von Daten in einer integrierten
Speichervorrichtung, wobei das Verfahren durch die
Schritte gekennzeichnet ist:
Erzeugen einer reduzierten Spannung mittels eines
Leseverstärkers und eines n-Kanal-Isolationstransistors (114),
Speichern der reduzierten Spannung an einem ersten
Speicherkondensator (102(a)), wo die reduzierte Spannung eine
Schwellenspannungspegel des n-Kanal-Transistors (114)
unter einer Versorgungsspannung ist; und
Erzeugen einer erhöhten Spannung mittels des
Leseverstärkers und einem p-Kanal-Isolationstransistor (115);
Speichern der erhöhten Spannung an einem zweiten
Speicherkondensator (102(n)), wo die erhöhte Spannung eine
Schwellenspannungspegel des p-Kanal-Transistors (117) unter
einer unteren Bezugsspannung ist.
13. Verfahren nach Anspruch 12, das ferner den Schritt
aufweist:
Einstellen einer Substratvorspannung, um die Leckströme zu
minimieren.
14. Verfahren nach Anspruch 13, wobei der Schritt des
Einstellens der Substratvorspannung die Schritte aufweist:
Senken der Substratvorspannung, um einen Unterschwellen-
Leckstrom zu senken, und
Anheben der Substratvorspannung, um einen Grenzschicht-
Leckstrom zu senken.
15. Verfahren nach Anspruch 12, wobei die Versorgungsspannung
annährend ein Volt beträgt und die untere Bezugsspannung
Masse ist.
16. Verfahren nach Ansprüch 12, wobei der Schritt des
Spei
cherns einer reduzierten Spannung ferner die Schritte
aufweist: Liefern einer Versorgungsspannung an einen Source-
Anschluß und einen Gate-Anschluß eines n-Kanal-Transistors
(114), wobei die Versorgungsspannung annährend ein Volt
beträgt, und Koppeln eines Drain-Anschlusses des n-Kanal-
Transistors an eine erste Speicherzelle, so daß die erste
Speicherzelle auf einen Spannungspegel geladen wird, der
ein n-Kanal-Transistor-Schwellenspannungspegel unter der
Versorgungsspannung ist; und
der Schritt des Speicherns einer erhöhte Spannung die
Schritte aufweist: Verbinden eines Drain-Anschlusses und
Gate-Anschlusses eines p-Kanal-Transistors (117) mit
Masse, und Koppeln eines Source-Anschlusses des p-Kanal-
Transistors an eine zweite Speicherzelle, so daß die zweite
Speicherzelle auf einen Spannungspegel geladen wird, der
ein p-Kanal-Transistor-Schwellenspannungspegel oberhalb
von Masse ist.
17. Verfahren nach Anspruch 16, das ferner den Schritt
aufweist:
Einstellen einer Substratvorspannung, um Leckströme zu
minimieren.
18. Verfahren nach Anspruch 17, wobei der Schritt des
Einstellens der Substratvorspannung die Schritte aufweist:
Senken der Substratvorspannung, um einen Unterschwellen-
Leckstrom zu senken; und Anheben der Substratvorspannung,
um einen Grenzschicht-Leckstrom zu senken.
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