DE4211676A1

DE4211676A1 - Electronic divider circuit - contains gate circuit system combined with tetrade subtraction cicruit

Info

Publication number: DE4211676A1
Application number: DE19924211676
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-04-07
Filing date: 1992-04-07
Publication date: 1993-10-14
Also published as: DE4314156A1

Abstract

The circuit forms the division result subtractively and processes the two numbers digit-serially using a tetrade subtraction circuit (11). The tetrade subtraction circuit is combined with a gate circuit system (10). The two digits of each of the two numbers are fed into the tetrade subtraction circuit and the resulting subtraction result digit simultaneously fed into a dividend residue memory chain. Each digit is stored in its correct partial stage of the memory chain. USE/ADVANTAGE - The divider circuit is based on a special subtraction circuit which does not process the input numbers with clock-controlled shift registers but with a gate circuit system combined with a tetrade subtraction circuit.

Description

Gegenstand der Erfindung ist eine elektronische Dividier schaltung, welche als Grund-Schaltung eine Spezial-Subtra hierschaltung aufweist, welche die Ziffern der beiden Zah len (Minuend und Subtrahend) nicht mittels Takt-angesteu erten Schieberegistern zur Verarbeitung bringt, sondern mittels einem Tor-Schaltungssystem zur Verarbeitung bringt, das auch mit einer Tetraden-Subtrahierschaltung kombiniert ist. Die Ziffern der Eingabezahlen und Zwischen-Ergebnis zahlen werden auch 5211-codiert verarbeitet, wie bei der gleichartigen Multiplizierschaltung.The invention relates to an electronic divider circuit, which as a basic circuit a special subtra here circuit which shows the digits of the two numbers len (minuend and subtrahend) not by means of clock control first shift registers for processing, but processing by means of a gate switching system, that also combines with a tetrad subtraction circuit is. The digits of the input numbers and intermediate result numbers are also processed 5211-coded, as with the similar multiplier circuit.

In Fig. 1a bis 1d ist die Haupt-Schaltung 10 dargestellt, wobei die Tetraden-Subtrahierschaltung 11 nur als Block-Schalt bild dargestellt ist. In Fig. 2 ist die Tetraden-Subtrahier schaltung 11 dargestellt. In Fig. 3 ist die Zif fern-Eingabeschaltung 20 dargestellt. In Fig. 4 ist das Steuerwerk 12 dargestellt. In Fig. 5 ist die Schaltung 16 dargestellt. In Fig. 6 ist die Impuls-Schaltung 27 der Schaltung 16 dargestellt. In Fig. 7 ist die Impuls-Schalt ung 28 der Schaltung 16 dargestellt. In Fig. 8 ist die Schaltung 18 dargestellt. In Fig. 9 ist der Impuls-Zähler 80 dargestellt. In Fig. 10 ist die Anzeigeschaltung 45 dar gestellt. In Fig. 11 ist der duale Voll-Addierer 43 der Tetraden-Subtrahierschaltung 11 dargestellt. In Fig. 12 ist die Schieberegister-Ansteuerschaltung 40 dargestellt.In Fig. 1a to 1d, the main circuit 10 is shown, the tetrad subtracting circuit 11 is shown only as a block diagram. In Fig. 2 the subtracting tetrad circuit 11 is shown. In Fig. 3, the Zif remote input circuit 20 is shown. In FIG. 4, the control unit 12 is shown. In Fig. 5, the circuit 16 is shown. In FIG. 6, the pulse circuit 27 of the circuit 16 is shown. In Fig. 7, the pulse switching circuit 16 is ung of the 28 are shown. The circuit 18 is shown in FIG . In Fig. 9, the pulse counter 80 is depicted. In Fig. 10, the display circuit 45 is provided. FIG. 11 shows the dual full adder 43 of the tetrad subtracting circuit 11 . The shift register drive circuit 40 is shown in FIG .

Diese Dividierschaltung besteht aus der Haupt-Schaltung 10, welche in Fig. 1a bis 1d dargestellt ist und dem Haupt-Steu erwerk 12 und der Ziffern-Eingabeschaltung 20 und der Anzeigeschaltung 45. This dividing circuit consists of the main circuit 10 , which is shown in Fig. 1a to 1d and the main control unit 12 and the digit input circuit 20 and the display circuit 45th

Die Haupt-Schaltung 10 (Fig. 1a bis 1d) besteht aus den vier-fachen Schieberegister 21 bis 23, von welchen die Schieberegister 21 und 22 aus Teil-Schaltungen bestehen, welche über Zwischen-Leitungen miteinander verbunden sind. An weiteren Teilen besteht diese Haupt-Schaltung 10 aus 8 vier-fachen Tor-Schaltungen 24 und 8 vier-fachen Tor-Schaltungen 29 und 8 vier-fachen Tor-Schaltungen 33 und der Rest-Dividend-Speicherreihe 25 und der Tetraden-Subtrahier-Schaltung 11 und dem Übertrag-Speicher 8 und den zugehöri gen Leitungen.The main circuit 10 ( FIGS. 1a to 1d) consists of the four-fold shift registers 21 to 23 , of which the shift registers 21 and 22 consist of sub-circuits which are connected to one another via intermediate lines. In other parts, this main circuit 10 consists of 8 quadruple gate circuits 24 and 8 quadruple gate circuits 29 and 8 quadruple gate circuits 33 and the remaining dividend memory row 25 and the tetrad subtractor Circuit 11 and the carry memory 8 and the associated lines.

Die Tetraden-Subtrahier-Schaltung 11 (Fig. 2) besteht aus 4 Negier-Schaltungen 25 und 2 Und-Schaltungen 1 mit je 2 Eingängen und 2 Negier-Schaltungen 2 und 2 Oder-Schaltun gen 3 und 2 Und-Schaltungen 4 mit je 2 Eingängen und der Oder-Schaltung 5 und 5 Und-Schaltungen 6 mit je 2 Eingängen und 5 Oder-Schaltungen 7 mit je 2 Eingängen und der Und-Schaltung 8 und der Oder-Schaltung 9 mit je 2 Eingängen und 2 Und-Schaltungen 10 und 3 Und-Schaltungen 12 und der Und-Schaltung 14 mit je 2 Eingängen und der Negier-Schaltung 13 und der Oder-Schaltung 15 mit 2 Eingängen und den Oder-Schaltungen 16 und 17 mit je 3 Eingängen und den dualen Voll-Addieren 43 und 44 und den zugehörigen Leitungen. Der Übertrag-Eingang hat die Bezeichnung x und der Übertrag-Aus gang die Bezeichnung y. Die Eingänge A sind die Eingänge für die jeweilige Minuenden-Ziffer. Die Eingänge 3 sind die Eingänge für die jeweilige Subtrahenden-Ziffer.The tetrad subtracting circuit 11 ( Fig. 2) consists of 4 negating circuits 25 and 2 AND circuits 1 with 2 inputs each and 2 negating circuits 2 and 2 OR circuits 3 and 2 AND circuits 4 with each 2 inputs and the OR circuit 5 and 5 AND circuits 6 , each with 2 inputs and 5 OR circuits 7 , each with 2 inputs, and the AND circuit 8 and the OR circuit 9 , each with 2 inputs and 2 AND circuits 10 and 3 AND circuits 12 and the AND circuit 14 with 2 inputs each and the negation circuit 13 and the OR circuit 15 with 2 inputs and the OR circuits 16 and 17 with 3 inputs each and the dual full adders 43 and 44 and the associated lines. The carry input has the designation x and the carry output has the designation y. The inputs A are the inputs for the respective minute end digit. Inputs 3 are the inputs for the respective subtrahend digit.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus 11 Tipp-Schaltern 7 und der Oder-Schaltung 1 mit 9 Eingängen und den Oder-Schaltungen 2 und 3 mit je 2 Eingängen und der Oder Schaltung 4 mit 5 Eingängen und 2 Oder-Schaltungen 5 mit je 4 Eingängen und der Oder-Schaltung 6 mit 8 Eingän gen und den Einfachen Flip-Flops 8 und 9 und den Tor-Schaltungen 41 und 42, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und 8 Und-Schaltungen 11 mit je 2 Ein gängen und den zugehörigen Leitungen. The digit input circuit 20 ( FIG. 3) consists of 11 tap switches 7 and the OR circuit 1 with 9 inputs and the OR circuits 2 and 3 with 2 inputs each and the OR circuit 4 with 5 inputs and 2 OR Circuits 5 with 4 inputs each and the OR circuit 6 with 8 inputs and the simple flip-flops 8 and 9 and the gate circuits 41 and 42 , each consisting of 4 AND circuits with 2 inputs and 8 AND circuits 11 with 2 inputs each and the associated lines.

Das Steuerwerk 12 (Fig. 4) besteht aus den Schaltungen 16 und 18 und dem Impuls-Zähler 80 und 3 Tipp-Schaltern 21 und 5 einfachen Flip-Flops 22 bis 25 und 39 und den Und-Schaltungen 26 bis 30 und 38 mit je 2 Eingängen und der Und-Schaltung 31 mit 3 Eingängen und den Oder-Schaltungen 33 und 34 mit je 2 Eingängen und den Negier-Schaltungen 35 bis 37 und den zu gehörigen Leitungen. Das Quotienten-Schieberegister hat die Nummer 55.The control unit 12 ( Fig. 4) consists of the circuits 16 and 18 and the pulse counter 80 and 3 tap switches 21 and 5 simple flip-flops 22 to 25 and 39 and the AND circuits 26 to 30 and 38 each 2 inputs and the AND circuit 31 with 3 inputs and the OR circuits 33 and 34 with 2 inputs each and the Negier circuits 35 to 37 and the associated lines. The quotient shift register is number 55 .

Die Schaltung 16 (Fig. 5) des Steuerwerks 12 (Fig. 4) be steht aus den Impuls-Schaltungen 27 und 28 und den Flip-Flops 41 und 42 und den Und-Schaltungen 43 und 44 mit je 2 Eingängen und 3 Und-Schaltungen 45 mit je 2 Eingängen und den Oder-Schaltungen 46 bis 48 und den zugehörigen Leitungen.The circuit 16 ( Fig. 5) of the control unit 12 ( Fig. 4) consists of the pulse circuits 27 and 28 and the flip-flops 41 and 42 and the AND circuits 43 and 44 , each with 2 inputs and 3 AND- Circuits 45 with 2 inputs each and the OR circuits 46 to 48 and the associated lines.

Die Impuls-Schaltung 27 der Schaltung 16 (Fig. 6) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 7 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Ein gängen und der Negier-Schaltung 13 und der Oder-Schaltung 14 mit 4 Eingängen und dem weiteren einfachen Flip-Flop 15 und 2 Und-Schaltungen 16 und 2 Und-Schaltungen 17 und 2 Negier-Schaltungen 18 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der End-Ausgang hat die Bezeichnung b. Die Steuer-Ausgänge haben die Bezeich nungen c bis e.The pulse circuit 27 of the circuit 16 ( FIG. 6) consists of 9 simple flip-flops 1 to 9 and 7 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the negation circuit 13 and the OR circuit 14 with 4 inputs and the further simple flip-flop 15 and 2 AND circuits 16 and 2 AND circuits 17 and 2 negation circuits 18 and the associated lines. The pulse input has the designation a. The end output is labeled b. The control outputs have the designations c to e.

Die Impuls-Schaltung 28 der Schaltung 16 (Fig. 7) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 8 Und-Schaltungen 11 mit je 2 Eingängen und 8 Und-Schaltungen 12 mit je 2 Eingängen und 8 Und-Schaltungen 13 mit je 2 Eingängen und der Negier-Schaltung 14 und der Oder-Schaltung 15 mit 5 Eingängen und dem weiteren einfachen Flip-Flop 16 und zwei Und-Schaltungen 17 und 2 Und-Schaltungen 13 mit je 2 Ein gängen und 2 Negier-Schaltungen 19 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der End-Ausgang hat die Bezeichnung b. Die Ausgänge D sind mit den Ziffern 1 bis 8 gekennzeichnet. The pulse circuit 28 of the circuit 16 ( Fig. 7) consists of 10 simple flip-flops 1 to 10 and 8 AND circuits 11 with 2 inputs each and 8 AND circuits 12 with 2 inputs each and 8 AND circuits 13 with 2 inputs each and the negation circuit 14 and the OR circuit 15 with 5 inputs and the further simple flip-flop 16 and two AND circuits 17 and 2 AND circuits 13 with 2 inputs and 2 negation circuits 19 and the associated lines. The pulse input has the designation a. The end output is labeled b. The outputs D are marked with the numbers 1 to 8.

Die Schaltung 18 (Fig. 8) besteht aus den Teil-Schal tungen 18 a bis 18 c. Die Teil-Schaltung 18 a besteht aus dem einfachen Flip-Flop 11 und 2 Negier-Schaltungen 12 und 4 Und-Schaltungen 13 mit je 2 Eingängen. Die Teil-Schalt ung 18 b besteht aus 9 einfachen Flip-Flops 15 und 8 Und-Schaltungen 16 mit je 2 Eingängen und 8 Und-Schaltungen 17 mit je 2 Eingängen und der Oder-Schaltung 18 mit 5 Eingän gen. Die Teil-Schaltung 18 c besteht aus der Oder-Schal tung 21 mit 5 Eingängen und 2 Oder-Schaltungen 22 mit je 4 Eingängen und der Oder-Schaltung 23 mit 8 Eingängen und den zugehörigen Leitungen. Der Impuls-Eingang hat die Be zeichnung e der Rückstell-Eingang hat die Bezeichnung h. Die Ausgänge sind mit den Zahlenwerten 5 2 1 1 gekenn zeichnet.The circuit 18 ( Fig. 8) consists of the partial scarf lines 18 a to 18 c. The sub-circuit 18 a consists of the simple flip-flop 11 and 2 negation circuits 12 and 4 AND circuits 13 , each with 2 inputs. The sub-circuit ung 18 b consists of 9 simple flip-flops 15 and 8 AND circuits 16 with 2 inputs each and 8 AND circuits 17 with 2 inputs each and the OR circuit 18 with 5 inputs. The sub-circuit 18 c consists of the OR circuit 21 with 5 inputs and 2 OR circuits 22 with 4 inputs each and the OR circuit 23 with 8 inputs and the associated lines. The pulse input has the designation e and the reset input has the designation h. The outputs are marked with the numerical values 5 2 1 1.

Der Impuls-Zähler 80 (Fig. 9) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 7 Und-Schaltungen 11 mit je 2 Ein gängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und der Negier-Schaltung 14 und dem weiteren einfachen Flip-Flop 15 und 4 Und-Schaltungen 16 mit je 2 Eingängen und 2 Negier-Schaltungen 17 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der End-Ausgang hat die Bezeichnung z. Der Rückstell-Eingang hat die Bezeichnung r.The pulse counter 80 ( Fig. 9) consists of 10 simple flip-flops 1 to 10 and 7 AND circuits 11 with 2 inputs and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and the negation circuit 14 and the further simple flip-flop 15 and 4 AND circuits 16 , each with 2 inputs and 2 negation circuits 17 and the associated lines. The pulse input has the designation a. The end output has the designation z. The reset input has the designation r.

Die Anzeigeschaltung 45 (Fig. 10) besteht aus einer Teil-Schaltung 1 und 6 Teil-Schaltungen 2 und einer Schluß-Teil-Schal tung 3. Eine mittlere Teil-Schaltung 2 besteht aus einer Oder-Schaltung 1 mit 4 Eingängen und einer Negier-Schaltung 2 und einer Oder-Schaltung 3 mit 2 Eingängen und 2 Dioden 4 und einer Und-Schaltung 5 mit 3 Eingängen und einer Dekodier-Schaltung 6 und den zugehörigen Leitungen. Das Schieberegister 50a (Komma-Schieberegister 50a) hat auch eine Länge von 8 Teil-Schaltungen und zeigt bei der Eingabe der Eingabezahlen (Dividend und Divisor) das Komma an. Der Komma-Index x wird wie dargestellt bei der Gesamt-Rückstellung gesetzt. The display circuit 45 ( Fig. 10) consists of a sub-circuit 1 and 6 sub-circuits 2 and a final part-scarf device 3rd A middle subcircuit 2 consists of an OR circuit 1 with 4 inputs and a negation circuit 2 and an OR circuit 3 with 2 inputs and 2 diodes 4 and an AND circuit 5 with 3 inputs and a decoding circuit 6 and the associated lines. The shift register 50 a (comma shift register 50 a) also has a length of 8 sub-circuits and shows the comma when entering the input numbers (dividend and divisor). The comma index x is set as shown for the total reset.

Die Wirkungsweise ergibt sich wie folgt: Zuerst muß diese Dividierschaltung rückgestellt werden, sofern sie nicht schon rückgestellt ist. Diese Rückstellung erfolgt durch Antippen der Taste R. In dieser Grund-Stellung ist die Ein gabe des Dividenden vor-angesteuert und erfolgt diese Ein gabe des Dividenden in das Schieberegister 23, indem dessen Ziffern über die Tastatur 7 in dieses Schieberegister 23 eingetippt werden. Hierbei ist über den Ausgang A1 die Tor-Schaltung 41 vor-angesteuert und über den Ausgang A2 die Tor-Schaltung zur Anzeigeschaltung 45 vor-angesteuert und kann somit die Eingabe dieses Dividenden im Anzeigefeld der Anzeigeschaltung verfolgt werden. Dann wird die Taste D an getippt und damit die Eingabe des Divisors ib das Schiebe register 22 vor-angesteuert. Hierbei ist über den Ausgang B1 die Tor-Schaltung 42 vor-angesteuert und über den Aus gang B2 die Tor-Schaltung zur Anzeigeschaltung 45 vor-an gesteuert. Damit befindet sich der Dividend im Schiebere gister 23 und der Divisor im Schieberegister 22 und wird durch Antippen der Taste G der Divisions-Ablauf ausgelöst, bei dem zunächst der Eingang p der Schaltung 12 so lange mit H-Potential angesteuert wird, bis die erste Subtraktion ohne Übertrag da ist und somit der Eingang p L-Potential hat, wenn die Leitung q ihren Impuls liefert. In diesem Fall wird die Schaltung 18 vom Ausgang der Und-Schaltung 30 mit einem H-Impuls angesteuert und somit der Zählerstand der Schaltung 18 um die Ziffer 1 angehoben. Wenn nach die ser ersten Subtraktion ohne Übertag gleich wieder eine Sub traktion mit Übertrag kommt, wird der Eingang p in der Zwischenphase, in der der Impuls-Zähler 29 Takt-durchge steuert wird, wieder mit H-Potential angesteuert und hat somit zunächst das Flip-Flop 24 an seinem Ausgang R-Poten tial und ist somit die Und-Schaltung 29 vor-angesteuert und die Und-Schaltung 30 nicht vor-angesteuert. Beim zweiten H-Impuls der Impuls-Schaltung 27 liefert somit der Ausgang der Und-Schaltung 29 einen H-Impuls, der über den Ausgang C das Schieberegister 23 rechts-verschiebend Takt-ansteuert und somit das Dividenden-Schieberegister 21 links-verschie bend Takt-ansteueret und der über den Ausgang D das Quotien ten-Schieberegister 55 und das zugehörige Komma-Schiebere gister 50b auch links-verschiebend Takt-ansteuert. Dann wird vom dritten Impuls der Impuls-Schaltung 27 über die Und-Schaltung 28 und die Oder-Schaltung 34 die Schaltung 18 bzw. der Impuls-Zähler der Schaltung 18 rückstell-angesteu ert und dann vom Ausgang h der Schaltung 16 das Flip-Flop 25 rückgestellt. Vom Ausgang der Und-Schaltung 30 werden somit die Eins-Aufwärts-Takte geliefert, wenn eine Subtrak tion nicht ins Minus geht und vom Ausgang der Und-Schaltung 29 diejenigen H-Impulse geliefert, welche die Schieberegis ter-Nach-Schübe bewirken. Wenn eine Subtraktion nicht ins Minus geht, wird über die Ausgänge L1 bis L3 eine Ein-Blendung der vorherigen Dividenden-Restzahl in das Schiebe register 21 durchgesteuert. Im gegenteiligen Fall wird das Flip-Flop 42 der Schaltung 16 in seine Links-Stellung ge kippt und damit die Vor-Ansteuerung der Und-Schaltung 90 aufgehoben. Beim Antippen der Taste D wird das Komma-Schie beregister 50a vom H-Impuls des Ausgangs B3 rückgestellt. Beim Antippen der Taste G wird das Komma-Schieberegister 50b vom Ausgang C3 rückgestellt.The mode of operation is as follows: First, this divider circuit must be reset if it has not already been reset. This provision is done by pressing the button R. In this basic position is the one reproducing the dividend front-driven, and if this A reproducing the dividend in the shift register 23 by the numbers are typed from the keyboard 7 in this shift register 23rd In this case, the gate circuit 41 is precontrolled via the output A1 and the gate circuit to the display circuit 45 is precontrolled via the output A2 and the entry of this dividend can thus be tracked in the display field of the display circuit. Then the D key is pressed on and the input of the divisor ib the shift register 22 is pre-activated. Here, the gate circuit 42 is pre-controlled via the output B1 and the gate circuit to the display circuit 45 is controlled in advance via the output B2. So that the dividend is in the shift register 23 and the divisor in the shift register 22 and is triggered by tapping the key G of the division process, in which the input p of the circuit 12 is driven with H potential until the first subtraction there is no carry and thus the input p has L potential when the line q delivers its pulse. In this case, the circuit 18 is driven by the output of the AND circuit 30 with an H pulse and the counter reading of the circuit 18 is thus increased by the number 1. If after the first subtraction without surface a subtraction with carry comes again, the input p in the intermediate phase, in which the pulse counter 29 is clock-controlled, is driven again with H potential and thus initially has the flip -Flop 24 at its output R-potential and is thus the AND circuit 29 pre-driven and the AND circuit 30 not pre-driven. At the second H pulse of the pulse circuit 27 , the output of the AND circuit 29 thus supplies an H pulse, which clock-drives the shift register 23 to the right-shifting output and thus the dividend shift register 21 to the left-shifting clock -drives and the Quotien ten shift register 55 and the associated comma shift gister 50 b also left-shifting clock-driven via the output D. Then the circuit 18 or the pulse counter of the circuit 18 is reset-controlled by the third pulse of the pulse circuit 27 via the AND circuit 28 and the OR circuit 34 and then the flip-flop from the output h of the circuit 16 25 reset. The one-up clocks are thus supplied from the output of the AND circuit 30 if a subtraction does not go into the minus and those H pulses are provided by the output of the AND circuit 29 which cause the shift register after-shifts. If a subtraction does not go into the minus, a fade-in of the previous remaining dividend number into the shift register 21 is controlled via the outputs L1 to L3. In the opposite case, the flip-flop 42 of the circuit 16 is tilted to its left position and thus the pre-control of the AND circuit 90 is canceled. When the D key is pressed, the comma shift register 50 a is reset by the H pulse of output B3. When the G key is pressed, the comma shift register 50 b is reset by the output C3.

Das Komma-Schieberegister 50b ist nicht dargestellt. Die ses Komma-Schieberegister 50b ist dem Quotienten-Schiebe register 55 zugeordnet und muß nach beiden Richtungen aus reichend lang sein, weil maximal nach links 8 Komma-Stellen (Dividenden-Kommastellen) eintippbar sein müssen und maxi mal nach rechts auch 8 Komma-Stellen (Divisor-Kommastellen) eintippbar sein müssen. Dieses nicht dargestellte Komma-Schieberegister 50b ist somit ein Zwei-Richtungs-Schiebe register. The comma shift register 50 b is not shown. This comma shift register 50 b is assigned to the quotient shift register 55 and must be long enough in both directions, because a maximum of 8 decimal places (dividend decimal places) must be typable to the left and a maximum of 8 commas to the right. Digits (decimal places) must be typable. This comma shift register 50 b, not shown, is thus a two-way shift register.

In Fig. 11 ist der duale Voll-Addierer 43 der unechten Tetraden-Subtrahierschaltung 11 dargestellt. Dieser duale Voll-Addierer besteht aus 4 Und-Schaltungen 1 mit je 2 Eingängen und 3 Oder-Schaltungen 2 mit je 2 Eingängen und 2 Negier-Schaltungen 3 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen a bis c. Der Ausgang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeich nung e. FIG. 11 shows the dual full adder 43 of the false tetrad subtraction circuit 11 . This dual full adder consists of 4 AND circuits 1 with 2 inputs each and 3 OR circuits 2 with 2 inputs each and 2 negation circuits 3 and the associated lines. The inputs have the designations a to c. The output has the designation d and the carry output has the designation e.

In Fig. 12 ist die Schieberegister-Ansteuerschaltung 40 dargestellt. Vom Ausgang 1 wird das Schieberegister 23 rechts-verschiebend Takt-angesteuert und somit das Schiebe register 21 links-verschiebend Taut-angesteuert. Vom Aus gang 2 wird das Schieberegister 22 links-verschiebend Takt- angesteuert. Vom Ausgang 3 wird das Ergebnis-Schieberegis ter 55 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 50a links-verschiebend Takt-angesteuert. Vom Ausgang 5 wird das nicht dargestell te Komma-Schieberegister 50b, welches dem Quotienten Schieberegister 55 zugeordnet ist, links-verschiebend Takt-an gesteuert. Vom Ausgang 6 wird das Komma-Schieberegister 50b rechts-verschiebend Takt-angesteuert.The shift register drive circuit 40 is shown in FIG . From the output 1 , the shift register 23 is clock-driven clock-shifted and thus the shift register 21 is left-shifted clock-driven. From shift 2 , shift register 22 is clock-shifted to the left. From the output 3 , the result shift register 55 is clock-shifted left-shifting. From the output 4 , the comma shift register 50 a is clock-shifted to the left. From the output 5 , the comma shift register 50 b, not shown, which is assigned to the quotient shift register 55 , is controlled left-shifting clock-on. From the output 6 , the comma shift register 50 b is clock-shifted to the right.

Die sonstigen Ansteuerungen ergeben sich wie folgt. Der Ausgang A1 steuert den Eingang a1 an. Vom Ausgang A2 wird die Tor-Schaltung zwischen Schieberegister 23 und der Anzeigeschaltung 45 mit H-Potential angesteuert. Der Aus gang B1 steuert den Eingang b1 an. Vom Ausgang B2 wird die Tor-Schaltung zwischen Schieberegister 22 und der An zeigeschaltung 45 mit H-Potential vor-angesteuert. Der Aus gang C steuert den Eingang c an. Der Ausgang D steuert den Eingang d an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Eingang f an. Der Ausgang E2 steu ert den Eingang e2 an. Der Ausgang F2 steuert den Ein gang f2 an. Der Ausgang L1 steuert die Rückstellung des Schieberegisters 21 an. Vom Ausgang L2 wird die Tor-Schalt ung zwischen der Speicherreihe 25 und dem Schieberegister 21 vor-angesteuert und damit dieser Rest-Dividend in das Schieberegister 21 eingeblendet. Der Ausgang L3 steuert die Rückstellung der Speicherreihe 25 an. Der Eingang t wird mit der Takt-Frequenz angesteuert. Die Eingänge u2 liegen im Betriebszustand ständig an H-Potential. Der Aus gang P steuert den Eingang p an. Die Ausgänge NK der Schaltung 12 steuern die Eingänge nk der Haupt-Schal tung 10 an. Die Eingänge r werden von Abzweigungen des Ausgangs R1 rückstell-angesteuert. Die Ausgänge S der Schaltung 20 steuern die Eingänge s des Schieberegisters 23 an. Die Ausgänge W steuern die Eingänge w des Schiebe registers 22 an. Mittels Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Mittels Antippen der Taste G wird der Divisions-Ablauf ausgelöst. Mittels An tippen der Taste R wird die gesamte Rechenschaltung rück gestellt.The other controls are as follows. Output A1 controls input a1. The gate circuit between the shift register 23 and the display circuit 45 is driven with high potential from the output A2. Output B1 controls input b1. From the output B2, the gate circuit between the shift register 22 and the display circuit 45 is pre-driven with H potential. Output C controls input c. Output D controls input d. The output E controls the input e. Output F controls input f. Output E2 controls input e2. The output F2 controls the input f2. The output L1 controls the resetting of the shift register 21 . From the output L2, the gate circuit between the memory row 25 and the shift register 21 is pre-activated and thus this remaining dividend is faded into the shift register 21 . The output L3 controls the resetting of the memory row 25 . The input t is driven with the clock frequency. In the operating state, inputs u2 are constantly at H potential. The output P controls the input p. The outputs NK of the circuit 12 control the inputs nk of the main circuit device 10 . The inputs r are reset-controlled by branches of the output R1. The outputs S of the circuit 20 control the inputs s of the shift register 23 . The outputs W control the inputs w of the shift register 22 . The input of the divisor is pre-activated by pressing the D key. The division process is triggered by pressing the G key. The entire arithmetic circuit is reset by tapping the R button.

Claims

1. Electronic dividing circuit, which forms the division result numbers in a subtractive manner and the respective two numbers by means of a tetrad subtra here circuit ( 11 ) digits serial, as characterized in that the tetrad subtractor circuit ( 11 ) with a gate circuit system ( 10 ) is combined, which supplies the two respective digits of the respective two numbers of the tetrad subtracting circuit ( 11 ) and at the same time transfers the resulting subtraction result number to a dividend-residual number memory series ( 25 ) and stores there in the correct partial circuit.

2. Electronic divider circuit according to claim 1, there characterized in that this works subtractively Divider circuit is designed so that no re-addition of the divisor is required.

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that the remaining dividend numbers are entered by means of overlay in the shift register ( 21 ).

4. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the control unit ( 12 ) for the delivery of the control pulses has a circuit ( 16 ) which as two main parts Pulse circuits ( 27 and 28 ), of which one ( 28 ) provides the pulse cycles for the main circuit ( 10 ) and the other ( 27 ) the pulse cycles for the insertion of the respective previous dividend remainder into that Shift register ( 21 ) provides.

5. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that each of these two pulse circuits ( 27 and 28 ) with the H potential of its end output an additional to ordered flip-flop ( 41 ) reverses and thus causes the control of the clock control and that each of these two pulse circuits causes the reset of the other pulse circuit via a suitable output.