DE4016429C2 - Phasenregelkreis mit einem Flip-Flop - Google Patents

Description

Die Erfindung geht aus von einem Phasenregelkreis nach Oberbegriff des Anspruchs 1.

Phasenregelkreise (phase-locked loop, PLL) werden zur Nachlaufsynchronisation verwendet, um die Frequenz eines Oszillators so einzustellen, daß sie mit der Frequenz ei­ nes Bezugstaktes übereinstimmt. Hierzu wird der Oszilla­ tor so nachgeregelt, daß zwischen den beiden Takten eine vorgegebene Phasenbeziehung eingehalten wird. Anstelle des direkten Vergleichs kann auch ein vom Oszillator, beispielsweise durch Teilung, abgeleiteter Takt verwendet werden.

Eine Phasenregelschaltung mit spannungsgesteuertem Oszil­ lator (VCO) ist beispielsweise aus DE 31 30 126 bekannt. Bei dieser bekannten Schaltung ist einem aus einem D-Flip- Flop gebildeten Phasenvergleicher an einem Eingang gegebenenfalls über einen Teiler hinweg ein digitales Referenzsignal und am anderen Eingang gegebenenfalls über einen zweiten Teiler das zu regelnde Ausgangssignal eines Oszillators ebenfalls in digitaler Form zugeführt. Das Ausgangssignal des D-Flip-Flops ist über einen als Glättungsfilter wirkenden Tiefpaß dem Steuereingang des spannungsgesteuerten Oszillators zugeführt.

Das Pulsverhältnis des Ausgangssignals des D-Flip-Flops ist abhängig von der Phasenlage der beiden Takte. Durch das Glättungsfilter wird der niederfrequente Anteil dieses Rechtecksignals abtrennen. Die auf diese Weise erhaltene Gleichspannung ist im Bereich Null bis 2π direkt proportional zum Phasenversatz der beiden Takte.

Nach dem Einschalten besteht in der Regel zwischen dem Bezugstakt und dem zu regelnden Ausgangstakt des Oszilla­ tors eine gewisse Frequenzabweichung. Durch die hierdurch zwischen diesen beiden Takten bedingte Phasendifferenz wird der zu regelnde Oszillator nachgesteuert. Der Zu­ stand, bei dem die zu regelnde Frequenz mit der Frequenz des Bezugstaktes übereinstimmt und der zu regelnde Oszil­ lator nur noch vergleichsweise gering nachgesteuert wird, um die Phasendifferenz konstant zu halten, wird allgemein als einrastender Zustand der Phasenregelschleife bezeich­ net.

Es hat sich nun gezeigt, daß ein Phasenregelkreis der eingangs genannten Art unter Umständen aber auch auf ei­ ner falschen Phase einrastet.

Aufgabe der vorliegenden Erfindung ist es, bei einem gat­ tungsgemäßen Phasenregelkreis das Einrasten auf eine fal­ sche Phase zu vermeiden.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 beziehungsweise 2 gelöst.

Durch diese Beschaltung wird in allen Betriebszuständen ein genau definiertes Verhalten erreicht. Dem eingeraste­ ten Zustand der PLL entspricht eine bestimmte, am Ausgang des Glättungsfilters abgreifbare, Spannung. Bei gleich­ zeitig oder nahezu gleichzeitig auftretenden Flanken der beiden Taktsignale wird auf jeden Fall am Ausgang des Glättungsfilters eine Spannung erzeugt, die von dieser Spannung mindestens so weit abweicht, daß der Phasenregel­ kreis sicher zu einem Nachregeln veranlaßt wird. Ein Ein­ rasten des Phasenregelkreises bei einer Phasendifferenz ungefähr gleich Null, wie es bei den bekannten Phasenre­ gelkreisen auftreten kann, wird dadurch sicher vermie­ den.

Durch die Beschaltung des D-Flip-Flops nach Anspruch 1 ist eine während der Dauer des (Rück-)-Setzimpulses am Takteingang des D-Flip-Flops auftretende Taktflanke unwirksam.

Hierdurch wird das Flip- Flop bei nahezu gleichzeitig auftretenden Taktsignalen stets (rück-)gesetzt und hat dadurch bis zum Eintreffen der nächsten Taktflanke am Takteingang immer den gleichen logischen Ausgangszustand. Dadurch ist auch die Spannung am Ausgang des Glättungsfilters extrem niedrig bzw. ex­ trem hoch und unterscheidet sich damit hinreichend von der Steuerspannung im eingerasteten Zustand, die meist in der Mitte zwischen diesen beiden Extremwerten liegt.

Eine konkrete Ausführungsform besteht darin, daß das Flip-Flop ein D-Flip-Flop mit asynchronem (Rück-)-Setz­ eingang ist, wobei dem (Rück-)-Setzeingang (R) wahlweise der Bezugstakt oder der zu regelnde Ausgangstakt über ein Mono-Flop und einem Takteingang (T) der andere der beiden Takte zugeführt ist und der D-Eingang mit einer Festspan­ nung verbunden ist.

Eine besonders vorteilhafte Ausgestaltung ergibt sich da­ durch, daß das Flip-Flop ein D-Flip-Flop mit asynchronem (Rück-)-Setzeingang (R) ist, wobei der zu regelnde Aus­ gangstakt des Oszillators oder der Bezugstakt einem Takt­ eingang des D-Flip-Flops zugeführt und der andere der beiden Takte dem Takteingang (T) zugeführt ist und der D-Eingang des D-Flip-Flops mit einem invertierten Aus­ gang (Q′) des D-Flip-Flops verbunden ist.

Bei einem D-Flip-Flop welches entsprechend dem kennzeichnenden Teil des Anspruchs 2 beschaltet ist, arbeitet das D-Flip-Flop beim Ausbleiben des Referenztaktes als 2 : 1- Teiler für die Frequenz des zu regelnden Oszillators.

Eine Tiefpaßfilterung ergibt dann einen Spannungswert in der Mitte des mögli­ chen Spannungsbereiches. Diese Schaltungsvariante hat den Vorteil, daß im Störungsfall, wenn der Bezugstakt aus­ fällt, der zu regelnde Oszillator, dem dieser mittlere Spannungspegel als Steuerspannung zugeführt ist, mit ei­ ner mittleren Frequenz (Mittenfrequenz) weiterschwingt, und nicht an eine der beiden Grenzen seines Aussteuerbe­ reiches (untere und obere Grenzfrequenz bei minimaler bzw. maximaler Steuerspannung) geht. Dieses Verhalten ist sehr wünschenswert, da im allgemeinen Phasenregelkreise so aufgebaut sind, daß die Mittenfrequenz ungefähr der Bezugstaktfrequenz entspricht, während die beiden Grenz­ frequenzen von der Bezugstaktfrequenz weiter entfernt sind.

Anhand von in den Zeichnungen dargestellten Ausführungs­ beispielen wird die Erfindung näher beschrieben und er­ läutert.

Es zeigt

Fig. 1 einen Phasenregelkreis gemäß Anspruch 2.

Fig. 2 einen Phasenregelkreis gemäß Anspruch 3.

In einem ersten, in Fig. 1 dargestellten, Ausführungsbei­ spiel ist ein rechteckförmiger Ausgangstakt f_osc eines spannungsgesteuerten Oszillators 1 an den Takteingang T eines D-Flip-Flops 2 geführt. Der D-Eingang des D-Flip- Flops 2 ist mit dem logischen Spannungspegel High H ver­ bunden. Ein ebenfalls rechteckförmiger Bezugstakt f_ref ist an den Eingang eines Mono-Flops 4 geführt. Der Aus­ gang des Mono-Flops 4 ist mit einem asynchronen Rück­ stelleingang R des D-Flip-Flops 2 verbunden. Ein solches D-Flip-Flop mit asynchronem Rücksetzeingang ist bei­ spielsweise unter der Typenbezeichnung PC74 HC/HCT 74 von der Firma Philips Components erhältlich.

Der nichtinvertierende Ausgang Q des D-Flip-Flops 2 ist mit einem aus einem Widerstand R1 und einem Kondensa­ tor C1 gebildeten Tiefpaß 3 verbunden. Am Ausgang des Tiefpasses 3 wird eine Steuerspannung U_st gewonnen, wel­ che einem Steuereingang des spannungsgesteuerten Oszilla­ tors 1 zugeführt ist.

Die Ausgangsimpulsbreite des Mono-Flops 4 ist so gewählt, daß sie gerade mit Sicherheit ausreicht, um das D-Flip- Flop 2 sicher rückzusetzen. Durch diese Art der Beschal­ tung ist der Rücksetzeingang R des D-Flip-Flops 2 gegen­ über dem Takteingang T des D-Flip-Flops priorisiert. Bei jeder steigenden Taktflanke des Bezugstaktes f_ref wird das Ausgangssignal des D-Flip-Flops sofort gesetzt und während des Ablaufs der Verzögerungszeit des Mono-Flops 4 zurückgesetzt gehalten. Das Mono-Flop 4 ist erforderlich, um das D-Flip-Flop annähernd mit der steigenden Taktflan­ ke des Bezugstaktes rückzusetzen.

Mit jeder steigenden Flanke des spannungsgesteuerten Os­ zillators 1 wird der logische Ausgangspegel des D-Flip- Flops 2 auf den Zustand "High" gesetzt. Der zeitlichen Dauer dieses High-Impulses, der mit jedem Rückstellimpuls wieder auf den unteren logischen Pegel "Low" zurückge­ setzt wird, variiert das Puls-/Pausen-Verhältnis des Aus­ gangssignals des D-Flip-Flops. Diesem Puls/Pausen-Ver­ hältnis ist die Steuerspannung U_st am Ausgang des Tief­ passes 3 proportional. Um nach beiden Seiten eine gute Aussteuerungsmöglichkeit zu haben, ist die Mittenspannung des spannungsgesteuerten Oszillators 1, d. h. die Span­ nung, mit der der spannungsgesteuerte Oszillator 1 ange­ steuert werden muß, um annähernd auf der Frequenz des Be­ zugstaktes f_ref zu schwingen, auf die halbe maximale mög­ liche Steuerspannung gelegt.

Diese halbe maximale Steuerspannung U_st stellt sich dann ein, wenn zwischen Oszillatortakt f_os und Bezugstakt f_ref eine Phasenverschiebung von 180° besteht. Sobald die Os­ zillatorfrequenz f_os des spannungsgesteuerten Oszilla­ tors 1 von der Bezugstaktfrequenz f_ref abweicht, ergibt sich eine Phasenverschiebung, die sofort zu einer Ände­ rung der Steuerspannung U_st führt und dadurch eine Nach­ regelung des spannungsgesteuerten Oszillators bewirkt.

Den Zustand, in welchem der spannungsgesteuerte Oszilla­ tor mit dem Bezugstakt synchronisiert ist, nennt man auch den eingerasteten Zustand des Phasenregelkreises. Durch die erfindungsgemäße Beschaltung ist garantiert, daß in diesem eingerasteten Zustand eine Phasenverschiebung von 180° erreicht wird, wenn Mittenfrequenz des zu regelnden Oszillators und Bezugsfrequenz übereinstimmen. Im Gegen­ satz zu den bekannten Schaltungen, bei denen unter Um­ ständen bei einer Phasendifferenz von 0°, bei denen in seltenen Fällen ein Einrasten bei 0° anstatt bei 180° er­ folgen kann, wird bei dieser Schaltungsanordnung in einem solchen Fall entweder der minimale oder der maximale Wert der Steuerspannung erzeugt. Durch die minimale bzw. maxi­ male Steuerspannung regelt die Phasenregelschleife den spannungsgesteuerten Oszillator sofort nach und vermeidet so sicher das Einrasten mit einer Phasendifferenz von 0°.

Das in Fig. 2 dargestellte Ausführungsbeispiel unter­ scheidet sich von dem eben beschriebenen Ausführungsbei­ spiel dadurch, daß der D-Eingang des Flip-Flops 2 nunmehr mit dem invertierenden Ausgang Q′ desselben D-Flip- Flops 2 verbunden ist. Die Funktionsweise der Schaltung bleibt gleich der schon beschriebenen Funktionsweise des ersten Ausführungsbeispiels.

Sollte jedoch der Bezugstakt ausfallen, so erzeugt das Mono-Flop 4 keine Rückstellimpulse. Während im ersten Ausführungsbeispiel hierdurch das Ausgangssignal des D-Flip-Flops stets auf High-Pegel liegen würde und da­ durch eine Steuerspannung erzeugen würde, welche den spannungsgesteuerten Oszillator an eine seiner Aussteue­ rungsgrenzen steuern würde, wird beim zweiten Ausfüh­ rungsbeispiel durch die Art der Beschaltung das D-Flip- Flop zum binären Teiler. Im Takt der Oszillatorfre­ quenz f_os wechselt der Ausgangspegel des D-Flip-Flops 2 wechselweise von High nach Low und von Low nach High. Da­ durch entsteht am Ausgang des Tiefpasses 3 eine Steuer­ spannung U_st, die in der Mitte zwischen minimalen und ma­ ximalen Spannungswerten der Steuerspannung liegt. Hier­ durch wird der spannungsgesteuerte Oszillator 1 ohne wei­ tere zusätzliche Maßnahmen auf eine mittlere Frequenz ge­ zogen, die konzeptionsgemäß in etwa der Bezugstaktfre­ quenz entspricht.

Aquivalente Ausführungen zu diesen Ausführungsbeispielen ergeben sich dadurch, daß die beiden Taktsignale mitein­ ander vertauscht werden können, oder daß anstelle des Re­ set-Eingangs ein asynchroner Set-Eingang des D-Flip-Flops verwendet werden kann. Gegebenenfalls ist dann je nach Steuercharakteristik des spannungsgesteuerten Oszillators der Eingang des Tiefpaßfilters 3 an den invertierenden Ausgang Q′ des D-Flip-Flops zu legen bzw. der D-Eingang des D-Flip-Flops mit Low bzw. mit dem nichtinvertierenden Ausgang Q zu verbinden. Im zweiten Ausführungsbeispiel würde der Oszillator bei Ausfall der Bezugstaktfrequenz an eine der beiden Aussteuerungsgrenzen gezogen werden.

Claims (2)

1. Phasenregelkreis, bei dem an einem Eingang eines D- Flip-Flops ein Bezugstakt und an einem anderen Eingang des D-Flip-Flops ein zu regelnder Ausgangstakt eines Oszillators liegt, und der Ausgang des D-Flip-Flops einem Glättungsfilter zugeführt ist, dadurch gekennzeichnet, daß das D-Flip-Flop mit asynchronem (Rück-)-Setzeingang vorgesehen ist,
daß dem (Rück-)-Setzeingang (R) entweder der Bezugstakt oder der zu regelnde Ausgangstakt über ein Mono-Flop und einem Takteingang (T) der andere der beiden Takte zugeführt ist und
daß der D-Eingang mit einer Festspannung verbunden ist.

2. Phasenregelkreis nach dem Oberbegriff des Anspruchs 1, ist, dadurch gekennzeichnet, daß ein D-Flip-Flop mit asynchronem (Rück-)-Setzeingang (R) vorgesehen ist,
daß der zu regelnde Ausgangstakt des Oszillators oder der Bezugstakt einem (Rück-)-Setzeingang des D-Flip-Flops zugeführt und der andere der beiden Takte dem flankengetriggerten Takteingang (T) zugeführt ist
und daß der D-Eingang des D-Flip-Flops mit einem invertierten Ausgang (Q′) des D-Flip-Flops verbunden ist.