DE4004381A1 - Eingangspuffer - Google Patents

Description

Die Erfindung betrifft allgemein Eingangspufferschaltungen, insbesondere einen Eingangspuffer zur Umwandlung von Signalen mit niedrigem Pegel in Signale mit höherem Pegel.

Bei vielen modernen integrierten Halbleiterschaltungen ist es notwendig, ein logisches Eingangssignal mit Niedrigpegel in ein logisches Ausgangssignal mit höherem Pegel umzuwandeln. Beispielsweise ist es häufig erforderlich, ein TTL- Eingangssignal, das für eine logische "0" und eine logische "1" typischerweise zwischen 0 und 3,0 V liegt, auf einen CMOS-Hub mit höherem Pegel zwischen 0 und 5 V umzuwandeln. Damit TTL-Schaltkreise mit CMOS-Schaltkreisen arbeiten können, muß zwischen den beiden Schaltkreisen eine Schnittstelle oder ein Puffer vorgesehen sein, um die relativ niedrigen TTL-Logikpegel auf höhere Pegel umzuwandeln, bei denen CMOS-Schaltkreise zuverlässig funktionieren können.

Ein relativ einfacher TTL/CMOS-Puffer ist ein CMOS-Inverter, der ein Eingangssignal mit TTL-Pegel empfängt und ein Ausgangssignal mit CMOS-Pegel liefert. Dieser TTL/CMOS- Inverterpuffer umfaßt einen NMOS-Transistor, der etwa fünfmal breiter als der PMOS-Transistor ist, wogegen es für einen typischen CMOS-Inverter konventionell ist, daß der NMOS-Transistor halb so breit wie der PMOS-Transistor ist. Unter Annahme einer Eingangsspannung von +5 V schaltet dieser CMOS-Inverter sein Ausgangssignal typischerweise durch den gesamten CMOS-Bereich von 5 V um, wenn sein Eingangssignal durch ca. 1,5 V geht anstatt durch ca. 2,5 V, was der Schaltpunkt in einem normalen CMOS-Inverter ist. Es sind auch komplexere Pufferschaltungen bekannt, die diese Funktion ausführen; diese sind z. B. in den US-PS 37 55 690 und 40 48 518 angegeben.

Ein Umschaltpunkt von 1,5 V für diesen Inverter eignet sich zum Betrieb mit einem TTL-Eingangssignal, weil die TTL- Regel lautet, daß ein Spannungspegel von 2,0 V oder höher als logische "1" und ein Spannungspegel von 0,8 V oder weniger als logische "0" gilt. Diese Grenzwerte von 0,8 V und 2,0 V für TTL-Schaltkreise sind jedoch eine Gleichspannungs- Spezifikation. TTL wird normalerweise unter Wechselspannungsbedingungen mit einem Hub von 0-3 V betrieben, so daß der Umschaltpunkt von 1,5 V des einfachen Puffers in der Mitte des TTL-Eingangssignalbereichs liegt.

Wenn der Eingangspuffer einen Schaltpunkt von 1,5 V hat und das Eingangssignal normalerweise zwischen 0 und 3 V veränderlich ist, hat der Puffer eine Störschwelle von ca. 1,5 V auf beiden Seiten des Umschaltpunkts. Wenn also der Eingang mit 0 V angenommen wird, kann ein positiv werdender kurzer Störimpuls bis nahezu 1,5 V toleriert werden; somit wird kein Fehler in den Pufferausgangspegel eingeführt, wenn am Eingang ein Störimpuls mit diesem Pegel auftritt. Wenn der Eingang mit 3,0 V angenommen wird, kann gleichermaßen ein negativ werdender Störimpuls von nur ca. 1,5 V in diesem Puffer toleriert werden. Daher können positiv und negativ werdende Impulse von mehr als 1,5 V in diesem bekannten Eingangspuffer nicht toleriert werden, so daß Störimpulse mit diesen Pegeln die Bildung eines unrichtigen CMOS-Pegels aufgrund eines oder beider TTL-Eingangspegel bewirken.

Aufgabe der Erfindung ist die Bereitstellung eines verbesserten TTL/CMOS-Puffers mit höherer Störschwelle, der Störimpulse mit höherem Pegel tolerieren kann.

Der Puffer gemäß der Erfindung kann positiv werdende Störimpulse von ca. 2,4 V, die einem Eingang von 0 V überlagert sind, und negativ werdende Störimpulse von ca. 1,8 V, die einem Eingang von 3,0 V überlagert sind, tolerieren. Der Puffer nach der Erfindung erfüllt die TTL-Gleichspannungs- Spezifikation von 0,8 V für eine logische "0" und 2,0 V für eine logische "1". Der Puffer nach der Erfindung erfüllt diese anscheinend widersprüchlichen Bedingungen durch Nutzung der Tatsache, daß Eingangsstörimpulse typischerweise kurze Dauer haben (einige ns bis einige zehn ns), wogegen die Eingangsspannungen nach der TTL-Gleichspannungs-Spezifikation eine wesentlich längere Dauer haben.

Der Eingangspuffer nach der Erfindung hat zwischen seinem Eingang und seinem Ausgang zwei gesonderte Pfade bzw. Kreise. Der erste ist ein Hochgeschwindigkeits-Wechselspannungspfad, der zwischen dem "0"- und dem "1"-Logikzustand mit einer hohen Umschaltspannung von ca. 2,5 V aufgrund eines ansteigenden 0-3-V-Eingangssignals umschaltet und zwischen dem "1"- und dem "0"-Logikzustand mit einer niedrigen Umschaltspannung von ca. 1,1 V aufgrund eines fallenden 3-0-V-Eingangssignals umschaltet. Der zweite Pfad, der den Betrieb des ersten Pfads steuert, ist ein langsamerer Gleichspannungspfad mit einer niedrigen Umschaltspannung von ca. 1,1 V sowohl für ansteigende als auch für fallende Eingangssignale. Durch Vorsehen unterschiedlicher Wechselspannungs- und Gleichspannungs-Umschaltspannungen und durch Erzeugen eines Hystereseeffekts für den Wechselspannungspfad kann der TTL/CMOS-Puffer nach der Erfindung besser als konventionelle Puffer hochfrequente Eingangsstörsignalspitzen unterdrücken.

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigt

Fig. 1 ein Schaltschema eines TTL/CMOS-Eingangspuffers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein Diagramm, das die Vin-Vout-Wechselspannungs- Übertragungskennlinie des Eingangspuffers nach der Erfindung zeigt; und

Fig. 3 ein Diagramm, das die Vin-Vout-Gleichspannungs- Übertragungskennlinie des Eingangspuffers nach der Erfindung zeigt.

Generell umfaßt der TTL/CMOS-Puffer gemäß dem Ausführungsbeispiel der Fig. 1 einen ersten Hochgeschwindigkeits- oder Wechselspannungspfad bzw. -kreis 12. Die beiden Pfade 10 und 12 sind zwischen einen Eingangs-Knotenpunkt 14, der ein Eingangssignal Vin mit TTL-Pegel empfängt, und einen Ausgangs-Knotenpunkt 16, an dem ein Ausgangssignal Vout mit CMOS-Pegel erhalten wird, geschaltet.

Der erste Pfad 10 hat einen Eingangsinverter mit PMOS- Transistoren P3 und P1 und einem NMOS-Transistor N1, der in Reihe zwischen eine Eingangsspannung, die hier mit +5 V gezeigt ist, und ein Bezugspotential, das hier als Erde gezeigt ist, geschaltet ist. Je größer das W/L-Verhältnis (= das Verhältnis von Breite zu Länge) eines Transistors ist, um so mehr Drainstrom kann er bei gleicher Gatespannung durchlassen. Die bevorzugten W/L-Verhältnisse in µm sind in Fig. 1 für jeden dieser MOS-Transistoren sowie auch für sämtliche anderen MOS-Transistoren in der Pufferschaltung von Fig. 1 angegeben. Selbstverständlich sind diese Dimensionsangaben nur beispielhaft und stellen keinerlei Einschränkung dar. Sie würden sich beispielsweise bei unterschiedlichen elektrischen Verfahrensparametern ändern.

Die W/L-Verhältnisse für den aus den Transistoren N1, P1 und P3 bestehenden Inverter sind so gewählt, daß seine Umschaltspannung Vin ca. 2,5 V ist, wenn das Gate des Transistors P3 auf 0 V liegt. Die Gates der Transistoren P1 und N1 sind mit dem Vin-Eingangsknotenpunkt 14 verbunden, und ein Inverterknotenpunkt 18 ist an ihrem gemeinsamen Drainanschluß gebildet. Der Knotenpunkt 18 ist mit den Gates der Transistoren P2 und N2 verbunden, die zwischen die +5-V- Eingangsspannung und Erde geschaltet sind. Die Transistoren P2 und N2 bilden eine zweite Inverterstufe. Ein Inverterknotenpunkt 20 am gemeinsamen Drainanschluß der Transistoren P2 und N2 ist mit dem Ausgangsknotenpunkt 16 Vout verbunden.

Der langsamere Gleichspannungspfad 12 umfaßt eine Eingangsinverterstufe aus Transistoren P4 und N3, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Die W/L- Verhältnisse für den aus N3, P4 bestehenden Inverter sind kleiner als für den aus P1, N1 bestehenden Inverter und so gewählt, daß ein Umschaltpunkt des Inverters N3, P4 bei einer Eingangsspannung Vin von ca. 1,1 V erhalten ist. Die Gates der Transistoren P4 und N3 sind mit dem Vin-Knotenpunkt 14 verbunden, und ein Inverterknotenpunkt 22 ist an ihrem gemeinsamen Drainanschluß gebildet. Der Knotenpunkt 22 ist mit den Gates der Transistoren P5 und N4 verbunden, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Der Inverter-Ausgangsknotenpunkt 24 am gemeinsamen Drainanschluß der Transistoren N4 und P5 ist mit dem Gate des Transistors P3 und mit einer Seite eines Kondensators C1 verbunden, dessen andere Seite mit Erde verbunden ist. C1 repräsentiert die Streukapazität plus die in den Transistor P3 gehende Kapazität und hat typischerweise einen Leistungsfaktor in der Größenordnung von 0,1.

Ferner ist im langsameren Pfad 12 ein zweiter Inverter vorgesehen, der aus Transistoren P6 und N5 besteht, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Die Gates der Transistoren P6 und N5 sind mit dem Vout-Ausgangsknotenpunkt 16 verbunden. Ein Ausgangsinverter- Knotenpunkt 26 am gemeinsamen Drainanschluß der Transistoren N5 und P6 ist mit dem Gate eines Transistors P7 verbunden. Die Sourceelektrode des Transistors P7 ist an +5 V angeschlossen, und seine Drainelektrode ist mit dem Ausgangsknotenpunkt 24 der Inverterstufe aus den Transistoren P5 und N4 sowie mit dem Kondensator C1 und dem Gate des Transistors P3 verbunden.

Der Betrieb des Pufferschaltkreises nach Fig. 1 wird nachstehend unter zusätzlicher Bezugnahme auf die Wechselspannungs- und Gleichspannungs-Übertragungsverläufe des Hochgeschwindigkeits- Pfads 10 und des langsamen Pfads 12 entsprechend den Fig. 2 und 3 erläutert. Dabei sind vier Fälle zu betrachten:

• 1) Vin wird von 0 V auf 3,0 V und zurück auf 0 V gepulst, um ein echtes Signal darzustellen;
• 2) Vin wird von 0 V auf 2,4 V und zurück auf 0 V gepulst, um ein positiv werdendes Störsignal darzustellen;
• 3) Vin wird von 3,0 V auf 1,2 V und zurück auf 3,0 V gepulst, um ein negativ werdendes Störsignal darzustellen; und
• 4) Vin wird zwischen 0,8 V und 2,0 V für Gleichspannungsbedingungen umgeschaltet.

Fall 1): Wenn Vin von 0 V auf 3,0 V geht, nehmen die Knotenpunkte 18 und 22 sofort den Niedrigpegel an, weil das Eingangssignal von 3,0 V größer als die Umschaltpunkte beider Inverter und damit ausreichend hoch ist, um sowohl den N1-P1-P3-Inverter als auch den N3-P4-Inverter umzuschalten. Ein Niedrigpegel am Knotenpunkt 18 bewirkt, daß die Knotenpunkte 20 und Vout hoch werden, wodurch der P6-N5-Inverter umgeschaltet und der Knotenpunkt 26 niedrig wird. Ein Niedrigpegel am Knotenpunkt 22 schaltet den Transistor N4 ab, und ein Niedrigpegel am Knotenpunkt 26 schaltet den Transistor P7 ein. Wenn der Transistor P7 so eingeschaltet wird, geht der Knotenpunkt 24 sofort auf +5 V, wodurch der Transistor P3 abgeschaltet wird. Wenn Vin dann auf 0 V zurückgeht, schaltet der Transistor P4 ein, und der Knotenpunkt 22 wird hoch, aber da der Transistor P3 abgeschaltet ist, bleibt der Knotenpunkt 18 niedrig, obwohl der Transistor P1 eingeschaltet ist. Der Hochpegel am Knotenpunkt 24 resultiert im Einschalten des Transistors N4, und der Knotenpunkt 24 wird niedrig, weil der Transistor N4 inkfolge seines im Vergleich zum Transistor P7 größeren W/L-Verhältnisses den Transistor P7, der zu diesem Zeitpunkt ebenfalls eingeschaltet ist, überwindet. Nachdem der Knotenpunkt 24 niedrig ist, wird der Transistor P3 eingeschaltet, und da der Transistor P1 eingeschaltet ist, wird der Knotenpunkt 18 hoch. Der Pegel am Knotenpunkt 18 wird im P2-N2-Inverter invertiert, und Vout wird niedrig, und der Knotenpunkt 26 wird hoch, wodurch der Transistor P7 abgeschaltet wird.

Fall 2): Wenn Vin von 0 V auf 2,4 V geht, ist die Eingangsspannung nicht ausreichend hoch, um den Knotenpunkt 18 sofort auf den Niedrigpegel umzuschalten, aber der Knotenpunkt 22 des P4-N3-Inverters schaltet sofort auf Niedrigpegel um, da sein Umschaltpunkt nur ca. 1,1 V ist. Ein Niedrigpegel am Knotenpunkt 22 bringt den Transistor N4 zum Abschalten und den Transistor P5 zum Einschalten. Der Transistor P5 ist relativ lang und schmal, so daß er, obwohl im Einschaltzustand, eine schwache Stromquelle ist und nur langsam den Knotenpunkt 24 positiv lädt.

Wenn Vin für nur einige ns auf 2,4 V liegt, bevor es wieder auf 0 V geht, wie das für einen Störimpuls typisch wäre, steigt der Knotenpunkt 24 nicht sehr weit positiv an, bevor er durch das Einschalten des Transistors N4 wieder auf Erdpotential zurückgezogen wird. Wenn der Knotenpunkt 18 nicht niedrig wird, wird Vout, das Ausgangssignal des Inverters N2, P2, nicht hoch. Wenn Vin lange Zeit auf 2,4 V liegen würde, was bei einem Störimpuls nicht der Fall ist, würde das Gate des Transistors P3 schließlich abschalten, und ein Eingangspegel von 2,4 V wäre ausreichend hoch, um den Knotenpunkt 18 auf Niedrigpegel und Vout auf Hochpegel umzuschalten.

Fall 3): Wenn Vin bei 3,0 V liegt, bedeutet dies, daß das Gate des Transistors P3 auf 5,0 V liegt und der Transistor P3 abgeschaltet ist. Wenn Vin dann auf 1,2 V abfällt, schaltet der Transistor P1 ein, aber da der Transistor P3 abgeschaltet ist und in Reihe mit dem Transistor P1 liegt, geht der Knotenpunkt 18 nicht auf einen Hochpegel, und Vout bleibt hoch. Wenn Vin nur auf 1,2 V abfällt, ist es nicht ausreichend niedrig, um den Knotenpunkt 22 auf den Hochpegel umzuschalten, was erforderlich wäre, um den Knotenpunkt 24 auf Niedrigpegel zu bringen und den Transistor P3 einzuschalten. Für diesen Fall eines negativ werdenden Impulses erfolgt auch durch ein Störsignal langer Dauer keine Umschaltung von Vout auf Niedrigpegel, wenn nicht der Eingangsimpuls unter 1,1 V abfällt.

Fall 4): In diesem Gleichspannungsfall steuert der N3-P4- Inverter die Situation. Bei Vin von weniger als 0,8 V ist der Knotenpunkt 22 hoch, der Knotenpunkt 24 ist niedrig, der Transistor P3 ist eingeschaltet, der Transistor P1 ist eingeschaltet, der Knotenpunkt 18 ist hoch, und Vout ist niedrig. Bei einem Pegel von Vin von mehr als 2,0 V ist der Transistor N1 eingeschaltet, der Transistor P1 ist teilweise eingeschaltet, der Knotenpunkt 22 ist niedrig, der Knotenpunkt 24 ist hoch (nach einer ausreichenden Zeitdauer), der Transistor P3 ist ausgeschaltet, der Knotenpunkt 18 ist niedrig, und der Knotenpunkt 20 und Vout sind hoch.

Der Eingangspuffer nach der Erfindung ist nicht nur wirksam bei der Verringerung der Auswirkung von Störsignalen auf Vin, sondern er unterdrückt auch Erdstörsignale. Die in Fig. 1 gezeigten Erdrückleitungen sind idealisiert. Typischerweise hat ein Hochgeschwindigkeits-Chip aufgrund der Induktivität Erdrückleitungen, die Störungen beinhalten und nicht genau auf Null Volt liegen. Zum Beispiel ist ein positiv werdender Erdstörimpuls im Pufferkreis von Fig. 1 gleich einem negativ werdenden Störimpuls auf Vin. Wenn Vin eine logische "1" bei 3,0 V sein soll, kann der Schaltkreis einem positiven Erdstörsignal bis zu 1,8 V standhalten, bevor er falsch umschaltet. Wenn Vin eine logische "0" von 0 V ist, bewirkt ein negativ werdendes Erdstörsignal bis zu 2,4 V ebenso keine falsche logische Operation.

Somit ist ersichtlich, daß der TTL/CMOS-Eingangspuffer nach der Erfindung in wirksamer Weise eine falsche logische Umschaltung verhindert, die von Störsignalen bis zu 2,4 V hervorgerufen würde. Selbstverständlich sind im Rahmen der Erfindung Abwandlungen des beschriebenen Ausführungsbeispiels möglich.

Claims (32)

1. Eingangspuffer mit einem Eingang (14) und einem Ausgang (16), gekennzeichnet durch
eine erste Schaltungsstufe (10), die zwischen den Eingang und den Ausgang geschaltet ist und wenigstens ein Schaltelement aufweist, und
eine zweite Schaltungsstufe (12), die zwischen den Eingang und den Ausgang geschaltet und mit der ersten Stufe gekoppelt ist und den Betrieb des Schaltelements steuert.

2. Eingangspuffer nach Anspruch 1, gekennzeichnet durch ein Ladeelement, das mit dem Schaltelement und der zweiten Schaltungsstufe (12) gekoppelt ist, wobei die zweite Schaltungsstufe Mittel zur Zuführung von Ladestrom zu dem Ladeelement aufweist, um das Ladeelement auf eine hohe oder eine niedrige Spannung aufzuladen.

3. Eingangspuffer nach Anspruch 2, dadurch gekennzeichnet, daß die erste Schaltungsstufe (10) einen ersten Inverter (N1, P1, P3), dessen Eingang mit dem Puffereingang (14) gekoppelt ist und der das Schaltelement umfaßt, und einen zweiten Inverter (P2, N2) aufweist, dessen Eingang mit dem Ausgang des ersten Inverters und dessen Ausgang mit dem Pufferausgang (16) gekoppelt ist.

4. Eingangspuffer nach Anspruch 3, dadurch gekennzeichnet, daß der erste Inverter (N1, P1, P3) einen ersten und einen zweiten Transistor aufweist, deren Ausgangspfade in Reihe und deren Gates mit dem Eingang gekoppelt sind, und daß das Schaltelement einen Ausgangskreis zwischen einer Eingangsspannung und den Ausgangskreisen des ersten und des zweiten Transistors aufweist.

5. Eingangspuffer nach Anspruch 4, dadurch gekennzeichnet, daß die Stromzuführmittel aufweisen: einen dritten Transistor, der im leitenden Zustand das Ladeelement auf eine der Spannungen mit einer ersten langsamen Geschwindigkeit auflädt, und einen vierten Transistor, der im leitenden Zustand das Ladeelement auf eine zweite Spannung mit einer zweiten, höheren Geschwindigkeit auflädt.

6. Eingangspuffer nach Anspruch 5, dadurch gekennzeichnet, daß der vierte Transistor ein größeres W/L-Verhältnis (= Verhältnis Breite/Länge) als der dritte Transistor hat.

7. Eingangspuffer nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgangskreise des dritten und des vierten Transistors zwischen eine Eingangsspannung und ein Bezugspotential geschaltet sind, wobei am Verbindungspunkt der Ausgangskreise ein Ausgangsknotenpunkt gebildet ist, der mit dem Ladeelement gekoppelt ist.

8. Eingangspuffer nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Schaltungsstufe (12) einen mit dem Eingang (14) gekoppelten dritten Inverter (N3, P4) und einen mit dem Ausgang des dritten Inverters gekoppelten vierten Inverter (N5, P6), der den dritten und den vierten Transistor umfaßt, aufweist.

9. Eingangspuffer nach Anspruch 8, gekennzeichnet durch einen fünften Inverter in der zweiten Schaltungsstufe (12), dessen Eingang mit dem Pufferausgang (16) verbunden ist, und einen fünften Transistor, dessen Gate mit dem Ausgang des fünften Inverters gekoppelt ist und der einen Ausgangsanschluß hat, der mit dem Ladeelement und mit dem Ausgangsknotenpunkt des vierten Inverters gekoppelt ist.

10. Eingangspuffer nach Anspruch 2, dadurch gekennzeichnet, daß die Stromzuführmittel aufweisen: einen ersten Transistor, der im leitenden Zustand das Ladeelement mit einer ersten, relativ langsamen Geschwindigkeit auf eine erste Spannung auflädt, und einen zweiten Transistor, der im leitenden Zustand das Ladeelement mit einer zweiten, höheren Geschwindigkeit auf eine zweite Spannung auflädt.

11. Eingangspuffer nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Transistor ein größeres W/L-Verhältnis als der erste Transistor hat.

12. Eingangspuffer nach Anspruch 11, dadurch gekennzeichnet, daß die Ausgangskreise des ersten und des zweiten Transistors in Reihe zwischen eine Eingangsspannung und ein Bezugspotential geschaltet sind, wobei an ihrem gemeinsamen Ausgangsanschluß ein Ausgangsknotenpunkt gebildet ist und der Inverter-Ausgangsknotenpunkt mit dem Ladeelement gekoppelt ist.

13. Eingangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltungsstufe einen ersten Inverter (N1, P1, P3) hat, dessen Eingang mit dem Puffereingang (14) gekoppelt ist und der das Schaltelement aufweist, und daß die zweite Schaltungsstufe (12) mit dem Schaltelement gekoppelte Mittel zur Steuerung des Betriebs desselben hat, um dadurch den Betrieb des ersten Inverters aufgrund eines Störsignals kurzer Dauer am Eingang (14) zu verhindern.

14. Eingangspuffer nach Anspruch 13, dadurch gekennzeichnet, daß die Steuermittel zwischen das Schaltelement und die zweite Schaltungsstufe (12) gekoppelte Mittel aufweisen und die zweite Schaltungsstufe ferner Mittel zur Ausbildung einer Steuerspannung mit einem von zwei Spannungspegeln an den Steuermitteln aufweist.

15. Eingangspuffer nach Anspruch 14, dadurch gekennzeichnet, daß die Steuermittel ein Ladeelement und die Spannungsausbildungsmittel Mittel zur Stromzufuhr zu dem Ladeelement zur Aufladung desselben auf einen der Spannungspegel mit einer ersten, hohen Geschwindigkeit und zur Aufladung desselben auf einen zweiten Spannungspegel mit einer zweiten, langsameren Geschwindigkeit umfassen.

16. Eingangspuffer nach Anspruch 15, dadurch gekennzeichnet, daß die Stromzufuhrmittel aufweisen: einen ersten Transistor, der im leitenden Zustand das Ladeelement auf eine der Spannungen mit der ersten Geschwindigkeit auflädt, und einen zweiten Transistor, der im leitenden Zustand das Ladeelement auf eine zweite Spannung mit der zweiten Geschwindigkeit auflädt.

17. Eingangspuffer nach Anspruch 16, dadurch gekennzeichnet, daß der zweite Transistor ein größeres W/L-Verhältnis als der erste Transistor hat.

18. Eingangspuffer nach Anspruch 17, dadurch gekennzeichnet, daß die Ausgangskreise des ersten und des zweiten Transistors zwischen eine Eingangsspannung und ein Bezugspotential geschaltet sind und am Verbindungspunkt der Ausgangskreise ein Inverter-Ausgangsknotenpunkt ausgebildet ist, der mit dem Ladeelement gekoppelt ist.

19. Eingangspuffer nach Anspruch 14, dadurch gekennzeichnet, daß der erste Inverter einen ersten und einen zweiten Transistor aufweist, deren Ausgangskreise in Reihe und deren Gates mit dem Eingang gekoppelt sind, und daß das Schaltelement einen Ausgangskreis hat, der zwischen eine Eingangsspannung und den Ausgangskreis des ersten und des zweiten Transistors gekoppelt ist.

20. Eingangspuffer nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Schaltungsstufe (12) einen dritten Inverter (N3, P4) aufweist, dessen Eingang mit dem Puffereingang (14) gekoppelt ist, daß der erste Inverter (N1, P1, P3) einen ersten und einen zweiten Transistor aufweist, daß der dritte Inverter einen dritten und einen vierten Transistor aufweist und daß der erste und der zweite Transistor größere W/L-Verhältnisse als der dritte und der vierte Transistor haben, so daß der erste Inverter einen höheren Umschaltpunkt als der dritte Inverter hat.

21. Eingangspuffer nach Anspruch 20, gekennzeichnet durch einen vierten Inverter (N5, P6), dessen Eingang mit dem Ausgang des dritten Inverters und dessen Ausgang mit dem Schaltelement gekoppelt ist.

22. Eingangspuffer nach Anspruch 21, gekennzeichnet durch einen fünften Inverter, dessen Eingang mit dem Ausgang des zweiten Inverters gekoppelt ist, und einen fünften Transistor, dessen Ausgangskreis zwischen einer Spannungsversorgung und dem Ausgang des vierten Inverters liegt und dessen Steuergate mit dem Ausgang des fünften Inverters gekoppelt ist.

23. Eingangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltungsstufe (10) einen ersten Inverter (N1, P1, P3) hat, dessen Eingang mit dem Puffereingang (14) gekoppelt ist und der eine erste Umschaltspannung hat, und daß die zweite Schaltungsstufe (12) einen zweiten Inverter hat, dessen Eingang ebenfalls mit dem Puffereingang (14) gekoppelt ist und der eine zweite Umschaltspannung hat, die niedriger als die erste Umschaltspannung ist.

24. Eingangspuffer nach Anspruch 23, dadurch gekennzeichnet, daß der erste und der zweite Inverter jeweils ein Paar von komplementären Transistoren aufweisen, wobei die W/L-Verhältnisse der Transistoren des ersten Inverters größer als diejenigen der Transistoren des zweiten Inverters sind.

25. Eingangspuffer nach Anspruch 23, dadurch gekennzeichnet, daß das Schaltelement in dem ersten Inverter vorgesehen ist.

26. Eingangspuffer nach Anspruch 25, gekennzeichnet durch ein mit dem Schaltelement und der zweiten Schaltungsstufe (12) gekoppeltes Ladeelement, wobei die zweite Schaltungsstufe Mittel zur Zuführung von Ladestrom zu dem Ladeelement aufweist, um dieses auf eine hohe oder eine niedrige Spannung aufzuladen.

27. Eingangspuffer nach Anspruch 25, dadurch gekennzeichnet, daß der erste Inverter einen ersten und einen zweiten Transistor aufweist, deren Ausgangskreise in Reihe liegen und deren Gates mit dem Eingang (14) gekoppelt sind, und daß ein Ausgangskreis des Schaltelements zwischen eine Eingangsspannung und die Ausgangskreise des ersten und des zweiten Transistors geschaltet ist.

28. Eingangspuffer nach Anspruch 27, dadurch gekennzeichnet, daß die Stromzuführmittel aufweisen: einen dritten Transistor, der im leitenden Zustand das Ladeelement auf eine der Spannung mit einer ersten, langsamen Geschwindigkeit auflädt, und einen vierten Transistor, der im leitenden Zustand das Ladeelement mit einer zweiten, höheren Geschwindigkeit auf eine zweite Spannung auflädt.

29. Eingangspuffer nach Anspruch 28, dadurch gekennzeichnet, daß der vierte Transistor ein größeres W/L-Verhältnis als der dritte Transistor hat.

30. Eingangspuffer nach Anspruch 29, dadurch gekennzeichnet, daß die Ausgangskreise des dritten und des vierten Transistors zwischen eine Eingangsspannung und ein Bezugspotential geschaltet sind, und daß am Verbindungspunkt der Ausgangskreise ein Ausgangsknotenpunkt gebildet ist, der mit dem Ladeelement gekoppelt ist.

31. Eingangspuffer nach Anspruch 30, dadurch gekennzeichnet, daß die zweite Schaltungsstufe (12) einen mit dem Eingang (14) gekoppelten dritten Inverter und einen vierten Inverter aufweist, der mit dem Ausgang des dritten Inverters gekoppelt ist und den dritten und den vierten Transistor umfaßt.

32. Eingangspuffer nach Anspruch 31, gekennzeichnet durch einen fünften Inverter in der zweiten Schaltungsstufe (12), dessen Eingang mit dem Pufferausgang (16) gekoppelt ist, und einen fünften Transistor, dessen Gate mit dem Ausgang des fünften Inverters gekoppelt ist und dessen Ausgangsanschluß mit dem Ladeelement und mit dem Ausgangsknotenpunkt des vierten Inverters gekoppelt ist.