DE4004381A1

DE4004381A1 - TTL to CMOS logic interface - uses relatively fast inverter coupled to relatively slow inverter to block noise

Info

Publication number: DE4004381A1
Application number: DE4004381A
Authority: DE
Inventors: Frank Wanlass
Original assignee: Standard Microsystems LLC
Current assignee: Standard Microsystems LLC
Priority date: 1989-06-30
Filing date: 1990-02-13
Publication date: 1991-01-03
Also published as: GB2233519B; CA2008749A1; IT9009396A0; IT9009396A1; GB2233519A; CA2008749C; IT1238931B; FR2649265B1; JPH0342910A; GB9014597D0; FR2649265A1

Abstract

Two stages (10, 12) are between the input (14) and output (16). The first stage consists of at least one switch element, the second being coupled to the first to control the switch (P3). A capacitor (C1) is coupled to the switch (P3) and the second stage (12), the second stage having a node feeding current to it so as to produce a high or low voltage. The first stage has a first inverter (N1, P1, P3) with input to the buffer input (14), and a second inverter (P2, N2) from the output of the first to the buffer output. The first inverter is relatively fast, and is controlled by a slow inverter in the second stage.

Description

Die Erfindung betrifft allgemein Eingangspufferschaltungen, insbesondere einen Eingangspuffer zur Umwandlung von Signalen mit niedrigem Pegel in Signale mit höherem Pegel.The invention relates generally to input buffer circuits, in particular an input buffer for converting signals with a low level in signals with a higher level.

Bei vielen modernen integrierten Halbleiterschaltungen ist es notwendig, ein logisches Eingangssignal mit Niedrigpegel in ein logisches Ausgangssignal mit höherem Pegel umzuwandeln. Beispielsweise ist es häufig erforderlich, ein TTL- Eingangssignal, das für eine logische "0" und eine logische "1" typischerweise zwischen 0 und 3,0 V liegt, auf einen CMOS-Hub mit höherem Pegel zwischen 0 und 5 V umzuwandeln. Damit TTL-Schaltkreise mit CMOS-Schaltkreisen arbeiten können, muß zwischen den beiden Schaltkreisen eine Schnittstelle oder ein Puffer vorgesehen sein, um die relativ niedrigen TTL-Logikpegel auf höhere Pegel umzuwandeln, bei denen CMOS-Schaltkreise zuverlässig funktionieren können.With many modern semiconductor integrated circuits it is necessary to have a logic input signal with low level convert to a higher level logic output signal. For example, it is often necessary to use a TTL Input signal that is for a logic "0" and a logic "1" is typically between 0 and 3.0 V to one Convert a higher level CMOS hub between 0 and 5V. So that TTL circuits work with CMOS circuits must have an interface between the two circuits or a buffer can be provided to the relative to convert low TTL logic levels to higher levels which CMOS circuits can function reliably.

Ein relativ einfacher TTL/CMOS-Puffer ist ein CMOS-Inverter, der ein Eingangssignal mit TTL-Pegel empfängt und ein Ausgangssignal mit CMOS-Pegel liefert. Dieser TTL/CMOS- Inverterpuffer umfaßt einen NMOS-Transistor, der etwa fünfmal breiter als der PMOS-Transistor ist, wogegen es für einen typischen CMOS-Inverter konventionell ist, daß der NMOS-Transistor halb so breit wie der PMOS-Transistor ist. Unter Annahme einer Eingangsspannung von +5 V schaltet dieser CMOS-Inverter sein Ausgangssignal typischerweise durch den gesamten CMOS-Bereich von 5 V um, wenn sein Eingangssignal durch ca. 1,5 V geht anstatt durch ca. 2,5 V, was der Schaltpunkt in einem normalen CMOS-Inverter ist. Es sind auch komplexere Pufferschaltungen bekannt, die diese Funktion ausführen; diese sind z. B. in den US-PS 37 55 690 und 40 48 518 angegeben.A relatively simple TTL / CMOS buffer is a CMOS inverter, which receives an input signal with TTL level and on Output signal with CMOS level provides. This TTL / CMOS Inverter buffer includes an NMOS transistor that is about five times is wider than the PMOS transistor, whereas it is for a typical CMOS inverter is conventional that the NMOS transistor is half the width of the PMOS transistor. Assuming an input voltage of +5 V switches this CMOS inverter typically has its output signal through the entire CMOS range of 5 V around when its input signal through about 1.5 V instead of about 2.5 V, what the switching point is in a normal CMOS inverter. It are also known more complex buffer circuits that this Perform function; these are e.g. B. in the US-PS 37 55 690 and 40 48 518.

Ein Umschaltpunkt von 1,5 V für diesen Inverter eignet sich zum Betrieb mit einem TTL-Eingangssignal, weil die TTL- Regel lautet, daß ein Spannungspegel von 2,0 V oder höher als logische "1" und ein Spannungspegel von 0,8 V oder weniger als logische "0" gilt. Diese Grenzwerte von 0,8 V und 2,0 V für TTL-Schaltkreise sind jedoch eine Gleichspannungs- Spezifikation. TTL wird normalerweise unter Wechselspannungsbedingungen mit einem Hub von 0-3 V betrieben, so daß der Umschaltpunkt von 1,5 V des einfachen Puffers in der Mitte des TTL-Eingangssignalbereichs liegt.A switching point of 1.5 V is suitable for this inverter for operation with a TTL input signal because the TTL The rule is that a voltage level of 2.0 V or higher as logic "1" and a voltage level of 0.8 V or less than logical "0" applies. These limit values of 0.8 V and 2.0 V for TTL circuits are however a DC voltage Specification. TTL is normally used under AC conditions operated with a stroke of 0-3 V, see above that the switching point of 1.5 V of the simple buffer in is in the middle of the TTL input signal range.

Wenn der Eingangspuffer einen Schaltpunkt von 1,5 V hat und das Eingangssignal normalerweise zwischen 0 und 3 V veränderlich ist, hat der Puffer eine Störschwelle von ca. 1,5 V auf beiden Seiten des Umschaltpunkts. Wenn also der Eingang mit 0 V angenommen wird, kann ein positiv werdender kurzer Störimpuls bis nahezu 1,5 V toleriert werden; somit wird kein Fehler in den Pufferausgangspegel eingeführt, wenn am Eingang ein Störimpuls mit diesem Pegel auftritt. Wenn der Eingang mit 3,0 V angenommen wird, kann gleichermaßen ein negativ werdender Störimpuls von nur ca. 1,5 V in diesem Puffer toleriert werden. Daher können positiv und negativ werdende Impulse von mehr als 1,5 V in diesem bekannten Eingangspuffer nicht toleriert werden, so daß Störimpulse mit diesen Pegeln die Bildung eines unrichtigen CMOS-Pegels aufgrund eines oder beider TTL-Eingangspegel bewirken.If the input buffer has a switching point of 1.5 V and the input signal normally varies between 0 and 3 V. the buffer has an interference threshold of approx. 1.5 V on both sides of the switch point. So if the If the input is accepted with 0 V, a positive short interference pulse up to almost 1.5 V can be tolerated; Consequently no error is introduced in the buffer output level, if an interference pulse with this level occurs at the input. If the input is accepted as 3.0 V, it can be used equally a negative interference pulse of only approx. 1.5 V in this buffer can be tolerated. Therefore, positive and negative pulses of more than 1.5 V in this known input buffers are not tolerated, so that interference pulses at these levels the formation of an incorrect one CMOS level due to one or both TTL input levels cause.

Aufgabe der Erfindung ist die Bereitstellung eines verbesserten TTL/CMOS-Puffers mit höherer Störschwelle, der Störimpulse mit höherem Pegel tolerieren kann.The object of the invention is to provide an improved TTL / CMOS buffers with higher interference threshold, the interference pulses can tolerate at higher levels.

Der Puffer gemäß der Erfindung kann positiv werdende Störimpulse von ca. 2,4 V, die einem Eingang von 0 V überlagert sind, und negativ werdende Störimpulse von ca. 1,8 V, die einem Eingang von 3,0 V überlagert sind, tolerieren. Der Puffer nach der Erfindung erfüllt die TTL-Gleichspannungs- Spezifikation von 0,8 V für eine logische "0" und 2,0 V für eine logische "1". Der Puffer nach der Erfindung erfüllt diese anscheinend widersprüchlichen Bedingungen durch Nutzung der Tatsache, daß Eingangsstörimpulse typischerweise kurze Dauer haben (einige ns bis einige zehn ns), wogegen die Eingangsspannungen nach der TTL-Gleichspannungs-Spezifikation eine wesentlich längere Dauer haben.The buffer according to the invention can get positive glitches of approximately 2.4 V, which is superimposed on an input of 0 V. and negative interference pulses of approx. 1.8 V that tolerate an input of 3.0 V. The Buffer according to the invention fulfills the TTL DC voltage Specification of 0.8 V for a logic "0" and 2.0 V for a logical "1". The buffer according to the invention is fulfilled these apparently contradictory terms through use the fact that input glitches typically have a short duration (a few ns to a few ten ns), whereas the input voltages according to the TTL DC voltage specification have a much longer duration.

Der Eingangspuffer nach der Erfindung hat zwischen seinem Eingang und seinem Ausgang zwei gesonderte Pfade bzw. Kreise. Der erste ist ein Hochgeschwindigkeits-Wechselspannungspfad, der zwischen dem "0"- und dem "1"-Logikzustand mit einer hohen Umschaltspannung von ca. 2,5 V aufgrund eines ansteigenden 0-3-V-Eingangssignals umschaltet und zwischen dem "1"- und dem "0"-Logikzustand mit einer niedrigen Umschaltspannung von ca. 1,1 V aufgrund eines fallenden 3-0-V-Eingangssignals umschaltet. Der zweite Pfad, der den Betrieb des ersten Pfads steuert, ist ein langsamerer Gleichspannungspfad mit einer niedrigen Umschaltspannung von ca. 1,1 V sowohl für ansteigende als auch für fallende Eingangssignale. Durch Vorsehen unterschiedlicher Wechselspannungs- und Gleichspannungs-Umschaltspannungen und durch Erzeugen eines Hystereseeffekts für den Wechselspannungspfad kann der TTL/CMOS-Puffer nach der Erfindung besser als konventionelle Puffer hochfrequente Eingangsstörsignalspitzen unterdrücken.The input buffer according to the invention has between its Entrance and its exit two separate paths or Circles. The first is a high speed AC path, that between the "0" and the "1" logic state with a high switching voltage of approx. 2.5 V due to of an increasing 0-3 V input signal and between the "1" and "0" logic states with a low Switching voltage of approx. 1.1 V due to a falling 3-0 V input signal switches. The second path that controls the operation of the first path is a slower one DC voltage path with a low switching voltage of approximately 1.1 V for both rising and falling Input signals. By providing different AC and DC switching voltages and by generating a hysteresis effect for the AC path can the TTL / CMOS buffer according to the invention better than conventional buffers high frequency input spikes suppress.

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigtUsing the drawing, the invention is for example explained in more detail. It shows

Fig. 1 ein Schaltschema eines TTL/CMOS-Eingangspuffers gemäß einem Ausführungsbeispiel der Erfindung; Figure 1 is a circuit diagram of a TTL / CMOS input buffer according to an embodiment of the invention.

Fig. 2 ein Diagramm, das die Vin-Vout-Wechselspannungs- Übertragungskennlinie des Eingangspuffers nach der Erfindung zeigt; und Fig. 2 is a diagram showing the Vin-Vout AC transfer characteristic of the input buffer according to the invention; and

Fig. 3 ein Diagramm, das die Vin-Vout-Gleichspannungs- Übertragungskennlinie des Eingangspuffers nach der Erfindung zeigt. Fig. 3 is a diagram showing the Vin-Vout DC transfer characteristic of the input buffer according to the invention.

Generell umfaßt der TTL/CMOS-Puffer gemäß dem Ausführungsbeispiel der Fig. 1 einen ersten Hochgeschwindigkeits- oder Wechselspannungspfad bzw. -kreis 12. Die beiden Pfade 10 und 12 sind zwischen einen Eingangs-Knotenpunkt 14, der ein Eingangssignal Vin mit TTL-Pegel empfängt, und einen Ausgangs-Knotenpunkt 16, an dem ein Ausgangssignal Vout mit CMOS-Pegel erhalten wird, geschaltet.In general, the TTL / CMOS buffer according to the exemplary embodiment in FIG. 1 comprises a first high-speed or AC voltage path or circuit 12 . The two paths 10 and 12 are connected between an input node 14 , which receives an input signal Vin with TTL level, and an output node 16 , at which an output signal Vout with CMOS level is obtained.

Der erste Pfad 10 hat einen Eingangsinverter mit PMOS- Transistoren P3 und P1 und einem NMOS-Transistor N1, der in Reihe zwischen eine Eingangsspannung, die hier mit +5 V gezeigt ist, und ein Bezugspotential, das hier als Erde gezeigt ist, geschaltet ist. Je größer das W/L-Verhältnis (= das Verhältnis von Breite zu Länge) eines Transistors ist, um so mehr Drainstrom kann er bei gleicher Gatespannung durchlassen. Die bevorzugten W/L-Verhältnisse in µm sind in Fig. 1 für jeden dieser MOS-Transistoren sowie auch für sämtliche anderen MOS-Transistoren in der Pufferschaltung von Fig. 1 angegeben. Selbstverständlich sind diese Dimensionsangaben nur beispielhaft und stellen keinerlei Einschränkung dar. Sie würden sich beispielsweise bei unterschiedlichen elektrischen Verfahrensparametern ändern.The first path 10 has an input inverter with PMOS transistors P 3 and P 1 and an NMOS transistor N 1 connected in series between an input voltage, shown here at +5 V, and a reference potential, shown here as ground , is switched. The greater the W / L ratio (= the ratio of width to length) of a transistor, the more drain current it can let through with the same gate voltage. The preferred W / L ratios in μm are shown in FIG. 1 for each of these MOS transistors as well as for all other MOS transistors in the buffer circuit of FIG. 1. Of course, these dimensions are only examples and do not represent any restriction. They would change, for example, with different electrical process parameters.

Die W/L-Verhältnisse für den aus den Transistoren N1, P1 und P3 bestehenden Inverter sind so gewählt, daß seine Umschaltspannung Vin ca. 2,5 V ist, wenn das Gate des Transistors P3 auf 0 V liegt. Die Gates der Transistoren P1 und N1 sind mit dem Vin-Eingangsknotenpunkt 14 verbunden, und ein Inverterknotenpunkt 18 ist an ihrem gemeinsamen Drainanschluß gebildet. Der Knotenpunkt 18 ist mit den Gates der Transistoren P2 und N2 verbunden, die zwischen die +5-V- Eingangsspannung und Erde geschaltet sind. Die Transistoren P2 und N2 bilden eine zweite Inverterstufe. Ein Inverterknotenpunkt 20 am gemeinsamen Drainanschluß der Transistoren P2 und N2 ist mit dem Ausgangsknotenpunkt 16 Vout verbunden.The W / L ratios for the inverter consisting of transistors N 1 , P 1 and P 3 are chosen so that its switching voltage Vin is approximately 2.5 V when the gate of transistor P 3 is at 0 V. The gates of transistors P 1 and N 1 are connected to Vin input node 14 and an inverter node 18 is formed at their common drain. Node 18 is connected to the gates of transistors P 2 and N 2 , which are connected between the + 5 V input voltage and ground. The transistors P 2 and N 2 form a second inverter stage. An inverter node 20 at the common drain of transistors P 2 and N 2 is connected to the output node 16 Vout.

Der langsamere Gleichspannungspfad 12 umfaßt eine Eingangsinverterstufe aus Transistoren P4 und N3, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Die W/L- Verhältnisse für den aus N3, P4 bestehenden Inverter sind kleiner als für den aus P1, N1 bestehenden Inverter und so gewählt, daß ein Umschaltpunkt des Inverters N3, P4 bei einer Eingangsspannung Vin von ca. 1,1 V erhalten ist. Die Gates der Transistoren P4 und N3 sind mit dem Vin-Knotenpunkt 14 verbunden, und ein Inverterknotenpunkt 22 ist an ihrem gemeinsamen Drainanschluß gebildet. Der Knotenpunkt 22 ist mit den Gates der Transistoren P5 und N4 verbunden, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Der Inverter-Ausgangsknotenpunkt 24 am gemeinsamen Drainanschluß der Transistoren N4 und P5 ist mit dem Gate des Transistors P3 und mit einer Seite eines Kondensators C1 verbunden, dessen andere Seite mit Erde verbunden ist. C1 repräsentiert die Streukapazität plus die in den Transistor P3 gehende Kapazität und hat typischerweise einen Leistungsfaktor in der Größenordnung von 0,1. The slower DC voltage path 12 comprises an input inverter stage made of transistors P 4 and N 3 , which are connected between the + 5 V input voltage and ground. The W / L ratios for the inverter consisting of N 3 , P 4 are smaller than for the inverter consisting of P 1 , N 1 and are selected so that a switching point of the inverter N 3 , P 4 at an input voltage Vin of approx. 1.1 V is obtained. The gates of transistors P 4 and N 3 are connected to Vin node 14 , and an inverter node 22 is formed at their common drain. Node 22 is connected to the gates of transistors P 5 and N 4 , which are connected between the + 5 V input voltage and ground. The inverter output node 24 at the common drain of transistors N 4 and P 5 is connected to the gate of transistor P 3 and to one side of a capacitor C 1 , the other side of which is connected to ground. C 1 represents the stray capacitance plus the capacitance going into transistor P 3 and typically has a power factor on the order of 0.1.

Ferner ist im langsameren Pfad 12 ein zweiter Inverter vorgesehen, der aus Transistoren P6 und N5 besteht, die zwischen die +5-V-Eingangsspannung und Erde geschaltet sind. Die Gates der Transistoren P6 und N5 sind mit dem Vout-Ausgangsknotenpunkt 16 verbunden. Ein Ausgangsinverter- Knotenpunkt 26 am gemeinsamen Drainanschluß der Transistoren N5 und P6 ist mit dem Gate eines Transistors P7 verbunden. Die Sourceelektrode des Transistors P7 ist an +5 V angeschlossen, und seine Drainelektrode ist mit dem Ausgangsknotenpunkt 24 der Inverterstufe aus den Transistoren P5 und N4 sowie mit dem Kondensator C1 und dem Gate des Transistors P3 verbunden.Furthermore, a second inverter is provided in the slower path 12 , which consists of transistors P 6 and N 5 , which are connected between the + 5 V input voltage and ground. The gates of transistors P 6 and N 5 are connected to Vout output node 16 . An output inverter node 26 at the common drain of transistors N 5 and P 6 is connected to the gate of a transistor P 7 . The source electrode of transistor P 7 is connected to +5 V, and its drain electrode is connected to the output node 24 of the inverter stage composed of transistors P 5 and N 4 and to the capacitor C 1 and the gate of transistor P 3 .

Der Betrieb des Pufferschaltkreises nach Fig. 1 wird nachstehend unter zusätzlicher Bezugnahme auf die Wechselspannungs- und Gleichspannungs-Übertragungsverläufe des Hochgeschwindigkeits- Pfads 10 und des langsamen Pfads 12 entsprechend den Fig. 2 und 3 erläutert. Dabei sind vier Fälle zu betrachten:The operation of the buffer circuit of FIG. 1 will be explained below with additional reference to the AC and DC transmission curves of the high-speed path 10 and slow path 12 corresponding to FIGS. 2 and 3. There are four cases to consider:

1) Vin will go from 0 V to 3.0 V and back up 0 V pulsed to represent a real signal;
2) Vin is pulsed from 0 V to 2.4 V and back to 0 V to make a positive to represent the interfering signal;
3) Vin is from Pulsed 3.0 V to 1.2 V and back to 3.0 V to make a negative to represent the interfering signal; and
4) Vin will be between 0.8 V and 2.0 V for DC voltage conditions switched.

Fall 1): Wenn Vin von 0 V auf 3,0 V geht, nehmen die Knotenpunkte 18 und 22 sofort den Niedrigpegel an, weil das Eingangssignal von 3,0 V größer als die Umschaltpunkte beider Inverter und damit ausreichend hoch ist, um sowohl den N1-P1-P3-Inverter als auch den N3-P4-Inverter umzuschalten. Ein Niedrigpegel am Knotenpunkt 18 bewirkt, daß die Knotenpunkte 20 und Vout hoch werden, wodurch der P6-N5-Inverter umgeschaltet und der Knotenpunkt 26 niedrig wird. Ein Niedrigpegel am Knotenpunkt 22 schaltet den Transistor N4 ab, und ein Niedrigpegel am Knotenpunkt 26 schaltet den Transistor P7 ein. Wenn der Transistor P7 so eingeschaltet wird, geht der Knotenpunkt 24 sofort auf +5 V, wodurch der Transistor P3 abgeschaltet wird. Wenn Vin dann auf 0 V zurückgeht, schaltet der Transistor P4 ein, und der Knotenpunkt 22 wird hoch, aber da der Transistor P3 abgeschaltet ist, bleibt der Knotenpunkt 18 niedrig, obwohl der Transistor P1 eingeschaltet ist. Der Hochpegel am Knotenpunkt 24 resultiert im Einschalten des Transistors N4, und der Knotenpunkt 24 wird niedrig, weil der Transistor N4 inkfolge seines im Vergleich zum Transistor P7 größeren W/L-Verhältnisses den Transistor P7, der zu diesem Zeitpunkt ebenfalls eingeschaltet ist, überwindet. Nachdem der Knotenpunkt 24 niedrig ist, wird der Transistor P3 eingeschaltet, und da der Transistor P1 eingeschaltet ist, wird der Knotenpunkt 18 hoch. Der Pegel am Knotenpunkt 18 wird im P2-N2-Inverter invertiert, und Vout wird niedrig, und der Knotenpunkt 26 wird hoch, wodurch der Transistor P7 abgeschaltet wird.Case 1): When Vin goes from 0 V to 3.0 V, nodes 18 and 22 immediately go low because the input signal of 3.0 V is larger than the switching points of both inverters and is therefore sufficiently high to cover both the N 1 -P 1 -P 3 inverter as well as the N 3 -P 4 inverter. A low level at node 18 causes nodes 20 and Vout to go high, causing the P 6 -N 5 inverter to switch and node 26 to go low. A low level at node 22 turns off transistor N 4 and a low level at node 26 turns on transistor P 7 . If transistor P 7 is switched on in this way, node 24 immediately goes to +5 V, whereby transistor P 3 is switched off. Then, when Vin returns to 0 V, transistor P 4 turns on and node 22 goes high, but since transistor P 3 is turned off, node 18 remains low even though transistor P 1 is turned on. The high level at node 24 results in transistor N 4 turning on, and node 24 going low because transistor N 4, due to its larger W / L ratio compared to transistor P 7, turns transistor P 7 on , which is also turned on at this time is overcomes. After node 24 is low, transistor P 3 is turned on, and since transistor P 1 is turned on, node 18 becomes high. The level at node 18 is inverted in the P 2 -N 2 inverter, and Vout goes low and node 26 goes high, turning transistor P 7 off.

Fall 2): Wenn Vin von 0 V auf 2,4 V geht, ist die Eingangsspannung nicht ausreichend hoch, um den Knotenpunkt 18 sofort auf den Niedrigpegel umzuschalten, aber der Knotenpunkt 22 des P4-N3-Inverters schaltet sofort auf Niedrigpegel um, da sein Umschaltpunkt nur ca. 1,1 V ist. Ein Niedrigpegel am Knotenpunkt 22 bringt den Transistor N4 zum Abschalten und den Transistor P5 zum Einschalten. Der Transistor P5 ist relativ lang und schmal, so daß er, obwohl im Einschaltzustand, eine schwache Stromquelle ist und nur langsam den Knotenpunkt 24 positiv lädt.Case 2): When Vin goes from 0 V to 2.4 V, the input voltage is not high enough to immediately switch node 18 to the low level, but node 22 of the P 4 -N 3 inverter immediately switches to low level , since its switching point is only about 1.1 V. A low level at node 22 turns transistor N 4 off and transistor P 5 on. The transistor P 5 is relatively long and narrow, so that, although in the on state, it is a weak current source and only slowly charges the node 24 positively.

Wenn Vin für nur einige ns auf 2,4 V liegt, bevor es wieder auf 0 V geht, wie das für einen Störimpuls typisch wäre, steigt der Knotenpunkt 24 nicht sehr weit positiv an, bevor er durch das Einschalten des Transistors N4 wieder auf Erdpotential zurückgezogen wird. Wenn der Knotenpunkt 18 nicht niedrig wird, wird Vout, das Ausgangssignal des Inverters N2, P2, nicht hoch. Wenn Vin lange Zeit auf 2,4 V liegen würde, was bei einem Störimpuls nicht der Fall ist, würde das Gate des Transistors P3 schließlich abschalten, und ein Eingangspegel von 2,4 V wäre ausreichend hoch, um den Knotenpunkt 18 auf Niedrigpegel und Vout auf Hochpegel umzuschalten.If Vin is at 2.4 V for only a few ns before it goes back to 0 V, as would be typical for an interference pulse, node 24 does not rise very far positively before it rises again when transistor N 4 is switched on Earth potential is withdrawn. If node 18 does not go low, Vout, the output of inverter N 2 , P 2 , does not go high. If Vin were at 2.4 V for a long time, which is not the case with a glitch, the gate of transistor P 3 would eventually turn off and an input level of 2.4 V would be sufficiently high to make node 18 low and Switch Vout to high level.

Fall 3): Wenn Vin bei 3,0 V liegt, bedeutet dies, daß das Gate des Transistors P3 auf 5,0 V liegt und der Transistor P3 abgeschaltet ist. Wenn Vin dann auf 1,2 V abfällt, schaltet der Transistor P1 ein, aber da der Transistor P3 abgeschaltet ist und in Reihe mit dem Transistor P1 liegt, geht der Knotenpunkt 18 nicht auf einen Hochpegel, und Vout bleibt hoch. Wenn Vin nur auf 1,2 V abfällt, ist es nicht ausreichend niedrig, um den Knotenpunkt 22 auf den Hochpegel umzuschalten, was erforderlich wäre, um den Knotenpunkt 24 auf Niedrigpegel zu bringen und den Transistor P3 einzuschalten. Für diesen Fall eines negativ werdenden Impulses erfolgt auch durch ein Störsignal langer Dauer keine Umschaltung von Vout auf Niedrigpegel, wenn nicht der Eingangsimpuls unter 1,1 V abfällt.Case 3): If Vin is 3.0 V, it means that the gate of transistor P 3 is at 5.0 V and transistor P 3 is turned off. When Vin then drops to 1.2 V, transistor P 1 turns on, but since transistor P 3 is turned off and in series with transistor P 1 , node 18 does not go high and Vout remains high. If Vin only drops to 1.2 V, it is not sufficiently low to switch node 22 high, which would be required to bring node 24 low and transistor P 3 turned on. In the event of a pulse becoming negative, even a long-term interference signal does not switch from Vout to low level unless the input pulse falls below 1.1V.

Fall 4): In diesem Gleichspannungsfall steuert der N3-P4- Inverter die Situation. Bei Vin von weniger als 0,8 V ist der Knotenpunkt 22 hoch, der Knotenpunkt 24 ist niedrig, der Transistor P3 ist eingeschaltet, der Transistor P1 ist eingeschaltet, der Knotenpunkt 18 ist hoch, und Vout ist niedrig. Bei einem Pegel von Vin von mehr als 2,0 V ist der Transistor N1 eingeschaltet, der Transistor P1 ist teilweise eingeschaltet, der Knotenpunkt 22 ist niedrig, der Knotenpunkt 24 ist hoch (nach einer ausreichenden Zeitdauer), der Transistor P3 ist ausgeschaltet, der Knotenpunkt 18 ist niedrig, und der Knotenpunkt 20 und Vout sind hoch.Case 4): In this DC voltage case, the N 3 -P 4 inverter controls the situation. With Vin less than 0.8 V, node 22 is high, node 24 is low, transistor P 3 is on, transistor P 1 is on, node 18 is high, and Vout is low. At a level of Vin of more than 2.0 V, the transistor N 1 is switched on, the transistor P 1 is partly switched on, the node 22 is low, the node 24 is high (after a sufficient period of time), the transistor P 3 turned off, node 18 is low, and node 20 and Vout are high.

Der Eingangspuffer nach der Erfindung ist nicht nur wirksam bei der Verringerung der Auswirkung von Störsignalen auf Vin, sondern er unterdrückt auch Erdstörsignale. Die in Fig. 1 gezeigten Erdrückleitungen sind idealisiert. Typischerweise hat ein Hochgeschwindigkeits-Chip aufgrund der Induktivität Erdrückleitungen, die Störungen beinhalten und nicht genau auf Null Volt liegen. Zum Beispiel ist ein positiv werdender Erdstörimpuls im Pufferkreis von Fig. 1 gleich einem negativ werdenden Störimpuls auf Vin. Wenn Vin eine logische "1" bei 3,0 V sein soll, kann der Schaltkreis einem positiven Erdstörsignal bis zu 1,8 V standhalten, bevor er falsch umschaltet. Wenn Vin eine logische "0" von 0 V ist, bewirkt ein negativ werdendes Erdstörsignal bis zu 2,4 V ebenso keine falsche logische Operation.The input buffer according to the invention is not only effective in reducing the effect of noise on Vin, but also suppresses earth noise. The earth lines shown in Fig. 1 are idealized. Typically, due to inductance, a high-speed chip has suppressor lines that contain noise and are not exactly zero volts. For example, a positive earth glitch in the buffer circuit of FIG. 1 is equal to a negative glitch on Vin. If Vin is to be a logic "1" at 3.0 V, the circuit can withstand a positive earth fault up to 1.8 V before it switches incorrectly. Likewise, if Vin is a logic "0" of 0 V, a negative earth fault signal up to 2.4 V will not cause a false logic operation.

Somit ist ersichtlich, daß der TTL/CMOS-Eingangspuffer nach der Erfindung in wirksamer Weise eine falsche logische Umschaltung verhindert, die von Störsignalen bis zu 2,4 V hervorgerufen würde. Selbstverständlich sind im Rahmen der Erfindung Abwandlungen des beschriebenen Ausführungsbeispiels möglich.It can thus be seen that the TTL / CMOS input buffer after the invention effectively false logic Switching prevents interference signals up to 2.4V would be caused. Of course, within the Invention modifications of the described embodiment possible.

Claims

1. input buffer with an input ( 14 ) and an output ( 16 ), characterized by
a first circuit stage ( 10 ) which is connected between the input and the output and has at least one switching element, and
a second circuit stage ( 12 ) connected between the input and the output and coupled to the first stage and controlling the operation of the switching element.

2. Input buffer according to claim 1, characterized by a charging element, which is coupled to the switching element and the second circuit stage ( 12 ), wherein the second circuit stage has means for supplying charging current to the charging element to the charging element to a high or a low voltage charge.

3. Input buffer according to claim 2, characterized in that the first circuit stage ( 10 ) has a first inverter (N 1 , P 1 , P 3 ), the input of which is coupled to the buffer input ( 14 ) and which comprises the switching element, and a second Has inverter (P 2 , N 2 ), the input of which is coupled to the output of the first inverter and the output of which is coupled to the buffer output ( 16 ).

4. Input buffer according to claim 3, characterized in that the first inverter (N 1 , P 1 , P 3 ) has a first and a second transistor, the output paths in series and the gates are coupled to the input, and that the switching element one Output circuit between an input voltage and the output circuits of the first and the second transistor.

5. input buffer according to claim 4, characterized, that the current supply means comprise: a third transistor, the in the conductive state the charging element on one of the Charges voltages at a first slow speed, and a fourth transistor which is in the conductive state the charging element to a second voltage with a second, higher speed charges.

6. input buffer according to claim 5, characterized, that the fourth transistor has a larger W / L ratio (= Width / length ratio) than the third transistor.

7. input buffer according to claim 6, characterized, that the output circuits of the third and fourth transistor between an input voltage and a reference potential are switched, with the connection point of the output circuits an output node is formed, which with the charging element is coupled.

8. Input buffer according to claim 7, characterized in that the second circuit stage ( 12 ) a with the input ( 14 ) coupled third inverter (N 3 , P 4 ) and with the output of the third inverter coupled fourth inverter (N 5 , P 6 ) comprising the third and fourth transistors.

9. Input buffer according to claim 8, characterized by a fifth inverter in the second circuit stage ( 12 ), the input of which is connected to the buffer output ( 16 ), and a fifth transistor, the gate of which is coupled to the output of the fifth inverter and the one output connection which is coupled to the charging element and to the output node of the fourth inverter.

10. input buffer according to claim 2, characterized, that the current supply means comprise: a first transistor, who in the conductive state the charging element with a first, relatively slow speed to a first Voltage charges, and a second transistor that is in the conductive Condition the loading element with a second, higher one Charges speed to a second voltage.

11. input buffer according to claim 10, characterized, that the second transistor has a larger W / L ratio than the first transistor has.

12. input buffer according to claim 11, characterized, that the output circuits of the first and second transistors in series between an input voltage and a reference potential are switched, being on their common An output node is formed and the inverter output node is coupled to the charging element is.

13. Input buffer according to claim 1, characterized in that the first circuit stage has a first inverter (N 1 , P 1 , P 3 ), the input of which is coupled to the buffer input ( 14 ) and which has the switching element, and that the second circuit stage ( 12 ) coupled to the switching element for controlling the operation of the same, thereby preventing the operation of the first inverter due to an interference signal of short duration at the input ( 14 ).

14. Input buffer according to claim 13, characterized in that the control means between the switching element and the second circuit stage ( 12 ) have coupled means and the second circuit stage further comprises means for forming a control voltage with one of two voltage levels on the control means.

15. input buffer according to claim 14, characterized, that the control means a charging element and the voltage training means Means for supplying current to the charging element to charge it to one of the voltage levels with a first, high speed and to charge it to a second voltage level with a second, include slower speed.

16. input buffer according to claim 15, characterized, that the current supply means comprise: a first transistor, the in the conductive state the charging element on one of the Charges at the first speed, and a second transistor that in the conductive state Charging element to a second voltage with the second Charging speed.

17. input buffer according to claim 16, characterized, that the second transistor has a larger W / L ratio than the first transistor has.

18. input buffer according to claim 17, characterized, that the output circuits of the first and second transistors between an input voltage and a reference potential are switched and at the connection point of the output circuits an inverter output node is formed, which is coupled to the charging element.

19. input buffer according to claim 14, characterized, that the first inverter has a first and a second transistor has, whose output circles in series and their Gates are coupled to the input, and that the switching element has an output circuit that is between an input voltage and the output circuit of the first and the second transistor is coupled.

20. Input buffer according to claim 3, characterized in that the second circuit stage ( 12 ) has a third inverter (N 3 , P 4 ), the input of which is coupled to the buffer input ( 14 ), that the first inverter (N 1 , P 1 , P 3 ) has a first and a second transistor, that the third inverter has a third and a fourth transistor and that the first and the second transistor have larger W / L ratios than the third and the fourth transistor, so that the first Inverter has a higher switching point than the third inverter.

21. Input buffer according to claim 20, characterized by a fourth inverter (N 5 , P 6 ), the input of which is coupled to the output of the third inverter and the output of which is coupled to the switching element.

22. input buffer according to claim 21, marked by a fifth inverter, the input of which corresponds to the output of the second inverter is coupled, and a fifth transistor, its output circuit between a power supply and the output of the fourth inverter and its Control gate coupled to the output of the fifth inverter is.

23. Input buffer according to claim 1, characterized in that the first circuit stage ( 10 ) has a first inverter (N 1 , P 1 , P 3 ), the input of which is coupled to the buffer input ( 14 ) and which has a first switching voltage, and that the second circuit stage ( 12 ) has a second inverter, the input of which is also coupled to the buffer input ( 14 ) and which has a second switching voltage which is lower than the first switching voltage.

24. input buffer according to claim 23, characterized, that the first and second inverters each have a pair of have complementary transistors, the W / L ratios of the transistors of the first inverter larger than those of the transistors of the second inverter.

25. input buffer according to claim 23, characterized, that the switching element is provided in the first inverter is.

26. The input buffer according to claim 25, characterized by a charging element coupled to the switching element and the second circuit stage ( 12 ), the second circuit stage having means for supplying charging current to the charging element in order to charge it to a high or a low voltage.

27. Input buffer according to claim 25, characterized in that the first inverter has a first and a second transistor, the output circuits are in series and the gates are coupled to the input ( 14 ), and that an output circuit of the switching element between an input voltage and the Output circuits of the first and the second transistor is connected.

28. input buffer according to claim 27, characterized, that the current supply means comprise: a third transistor, the in the conductive state, the charging element on a of tension at a first, slow speed charges, and a fourth transistor that is in the conductive Condition the loading element with a second, higher one Charges speed to a second voltage.

29. input buffer according to claim 28, characterized, that the fourth transistor has a larger W / L ratio than the third transistor has.

30. input buffer according to claim 29, characterized, that the output circuits of the third and fourth transistor between an input voltage and a reference potential are switched, and that at the connection point of Output circles an output node is formed, which with the charging element is coupled.

31. Input buffer according to claim 30, characterized in that the second circuit stage ( 12 ) has a third inverter coupled to the input ( 14 ) and a fourth inverter which is coupled to the output of the third inverter and comprises the third and the fourth transistor .

32. Input buffer according to claim 31, characterized by a fifth inverter in the second circuit stage ( 12 ), the input of which is coupled to the buffer output ( 16 ), and a fifth transistor, the gate of which is coupled to the output of the fifth inverter and the output terminal of which is coupled to the charging element and to the output node of the fourth inverter.