DE19882086B4

DE19882086B4 - Verfahren und Vorrichtung zum Implementieren einer adiabatischen Logikfamilie

Info

Publication number: DE19882086B4
Application number: DE19882086T
Authority: DE
Inventors: Vivek K. Hillsboro De
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-02-06
Filing date: 1998-02-04
Publication date: 2005-06-23
Anticipated expiration: 2018-02-05
Also published as: AU6143298A; GB9918165D0; GB2337168B; GB2337168A; US5841299A; WO1998035443A1; DE19882086T1

Abstract

Gatter mit geringer Verlustleistung zur Verwendung in einer logischen Kaskade, wobei das Gatter aufweist:
eine Hochzieh-Schalter-Anordnung (38), die ein erstes logisches Signal ausgibt, welches eine Funktion der Hochzieh-Schalter-Anordnung darstellt, wobei die Hochzieh-Schalter-Anordnung ein erstes P-Typ-Schalterbauelement und ein erstes N-Typ-Schalterbauelement aufweist, wobei das erste P-Typ-Schalterbauelement ein erstes Eingangssignal empfängt und das erste N-Typ-Schalterbauelement ein zweites Eingangssignal empfängt, wobei das zweite Eingangssignal gegenüber dem ersten Eingangssignal logisch komplementär und um einen vorgegebenen Betrag phasenverschoben ist, und wobei sowohl das erste P-Typ- als auch das erste N-Typ-Schalterbauelement eine erste Versorgungstaktsignalform (Φ1) empfangen; und
eine Herunterzieh-Schalter-Anordnung (50), die ein zweites logisches Signal ausgibt, welches eine Funktion der Herunterzieh-Schalter-Anordnung darstellt, wobei die Herunterzieh-Schalter-Anordnung ein zweites N-Typ-Schalterbauelement und ein zweites P-Typ-Schalterbauelement aufweist, wobei das zweite N-Typ-Schalterbauelement das erste Eingangssignal empfängt und das zweite P-Typ-Schalterbauelement das zweite Eingangssignal empfängt, und wobei sowohl das zweite N-Typ- als auch das zweite P-Typ-Schalterbauelement eine zweite Versorgungstaktsignalform (Φ1b)...

Description

Die vorliegende Erfindung betrifft ein Verfahren und Schaltungsanordnungen zur Verwendung in einer logischen Kaskade zum Implementieren einer adiabatischen Logikfamilie.
In dem Maße, wie sich die Betriebsfrequenzen und Schaltungsdichten erhöhten, wurden der Energieverlust und der Energiefluß bei einer großen Vielzahl digitaler Einrichtungen problematisch, die von kleinen transportablen Systemen (z.B. Laptops und PDAs), bei denen die Batteriegröße, das Gewicht und die Betriebsdauer kritisch sind, bis zu großen Rechnermaschinen, bei denen die Kühlung und die Stromversorgung wesentliche Gehäuseprobleme auferlegen, reichen. Der Energieverbrauch und -verlust innerhalb digitaler elektronischer Bauelemente ist weitgehend auf Umschaltaktivitäten zurückzuführen, die innerhalb der Komponenten solcher Bauelemente auftreten. Bei herkömmlichen Komplementär-Metall-Oxid-Halbleiter(CMOS)-Umschaltern ist der Verlust primär auf die Ladungsübertragung von einer Spannungsquelle auf eine Gate-Kapazität über ein schaltendes Bauelement, welches einen Widerstand aufweist, zurückzuführen. Zum Zwecke der Erläuterung wird auf 1 Bezug genommen, welche eine einfache CMOS-Inverterschaltung 10 zeigt. Ein logisches Eingangssignal 12 wird den Gate-Anschlüssen an einem P-Kanal-MOS(pMOS)-Schalter 14 und einem N-Kanal-MOS(nMOS)-Schalter 16 zur Verfügung gestellt, wobei die Drain-Anschlüsse der pMOS- und nMOS-Schalter mit dem Knoten 18 gekoppelt sind. Ein Kondensator 20 ist zwischen dem Knoten 18 und Masse eingekoppelt. Es ist klar, daß dann, wenn das Eingangssignal auf einen niedrigen Pegel gezogen wird, der pMOS 14 einschaltet und somit bewirkt, daß der Kondensator 20 von der Spannungsquelle V_CC über den pMOS-Schalter 14 aufgeladen wird und eine logische Eins (HOCH) am Knoten 18 erscheint. In ähnlicher weise schaltet dann, wenn das Eingangssignal 12 auf einen hohen Pegel getrieben wird, der pMOS-Schalter 14 aus und der nMOS-Schalter 16 ein, womit es der auf dem Kondensator 20 gespeicherten Ladung gestattet wird, über den nMOS-Schalter 16 zu Masse übertragen zu werden, wonach eine logische Null (0) am Knoten 18 registriert wird. Jeder Übergang des Eingangssignals 12 führt zur Übertragung einer bestimmten Ladungsmenge über einen der Schalter 14 oder 16. Bei herkömmlichen CMOS-Schaltern, wie beispielsweise den in 1 gezeigten, ist jede Ladungsübertragung mit einem Verlust einer bestimmten Energiemenge verbunden, welche etwa 1/2 CV_CC ² ist. Es wurden eine Reihe von Verfahren vorgeschlagen, um diese Menge des Energieverlustes zu reduzieren, einschließlich einer Reduktion der Betriebsspannung V_CC, einer Reduktion der Kapazität C und einer Reduktion der Anzahl von Umschaltoperationen, welche innerhalb einer integrierten Schaltung auftreten.

Jüngst wurde das Konzept der adiabatischen Schaltungen als ein Verfahren zum Verringern der Energieverluste vorgeschlagen. Einfach ausgedrückt, zielt die adiabatische Berechnung darauf ab, das Auftreten einer plötzlichen und großen Potentialdifferenz über einem Schalter zu vermeiden, wenn dieser Schalter geschlossen wird, und auf diese Weise die Verlustleistung zu begrenzen. Da die über einem resistiven Bauelement, wie beispielsweise einem Schalter, verbrauchte Leistung gleich I²R ist, ist es durch Steuerung der Rate, bei welcher die Ladung den Schalter durchfließt (d.h. des Stromes), möglich, die verbrauchte Energie zu begrenzen. Demzufolge streben adiabatische Schaltungen danach:

(1) einen Schalter nur dann zu schließen, wenn die Potentialdifferenz über dem Schalter Null (oder wenigstens auf einem Minimum) ist; und
(2) eine Spannungsquelle, von welcher Ladung über den Schalter übertragen wird, langsam zu erhöhen oder rampenförmig ansteigen zu lassen. Es ist klar, daß je langsamer die Anstiegsrate der Spannung ist, desto langsamer die Rate ist, bei welcher die Ladung den Schalter durchfließt, und desto geringer ist die verbrauchte Energie.

Die Herausforderung, der Konstrukteure von adiabatischen Schaltungen gegenüberstehen, ist die Implementierung großer Logikblöcke unter Verwendung von Gattern, welche die Anzahl von Umschaltungen mit einer Potentialdifferenz von Null oder einer minimalen Potentialdifferenz über den Schaltern auf ein Maximum bringen. Eine Reihe von Schaltungen und Methodiken des Implementierens adiabatischer Schaltungen wurden im Stand der Technik offenbart. Jedoch enthalten diese Schaltungen eine große Anzahl von Schaltbauelementen ebenso wie eine große Anzahl von Versorgungstakteingängen.

Beispielsweise offenbaren EP 0 693 827 A2 und US 5,506,520 adiabatische Gatterschaltungen.

Aufgabe der Erfindung ist die Schaffung logischer Gatter geringer Verlustleistung mit minimaler Anzahl von Schaltbauelementen und Versorgungstakteingängen.

Diese Aufgabe wird erfindungsgemäß durch Schaltungsanordnungen mit den Merkmalen des Anspruchs 1 bzw. 12 bzw. ein Verfahren mit den Merkmalen des Anspruchs 20 gelöst.

Gemäß einem ersten Aspekt der Erfindung wird ein Gatter mit einer geringeren Verlustleistung zur Verwendung in einer logischen Kaskade zur Verfügung gestellt. Das Gatter umfaßt eine Hochzieh-Schalter-Anordnung (Pull-up Switch arrangement), welche ein erstes logisches Signal ausgibt (welches eine Funktion der Hochzieh-Schalter-Anordnung ist). Die Hochzieh-Schalter-Anordnung wiederum enthält ein erstes Schaltbauelement vom P-Typ, wie beispielsweise einen pMOS-Schalter, und ein erstes Schaltbauelement vom N-Typ, wie beispielsweise einen nMOS-Schalter. Das erste P-Typ-Schaltbauelement ist so eingekoppelt, daß es ein erstes Eingangssignal empfängt, und das erste N-Typ-Schaltbauelement ist so eingekoppelt, daß es ein zweites Eingangssignal empfängt, welches ein logisches Komplement des ersten Eingangssignals und diesem gegenüber phasenverschoben ist. Darüber hinaus sind sowohl das erste Pals auch das erste N-Typ-Bauelement so eingekoppelt, daß sie eine erste Versorgungstaktsignalform (power clock wave form) empfangen. Das Gatter enthält darüber hinaus eine Herunterzieh-Schalter-Anordnung (pull-down switch arrangement), welche ein zweites logisches Signal ausgibt (welches eine Funktion der Herunterzieh-Schalter-Anordnung ist). Die Herunterzieh-Schalter-Anordnung enthält ein zweites N-Typ-Schalterbauelement und ein zweites P-Typ-Schalterbauelement, wobei das zweite N-Typ-Schalterbauelement so eingekoppelt ist, daß es das erste Eingangssignal empfängt, und das zweite P-Typ-Bauelement so eingekoppelt ist, daß es das zweite Eingangssignal empfängt. Sowohl das zweite N-Typ- als auch das zweite P-Typ-Bauelement sind so eingekoppelt, daß sie eine zweite Versorgungstaktsignalform empfangen.

Das Gatter enthält außerdem eine Halteschaltung, die so eingekoppelt ist, daß sie die von der Hochzieh- und der Herunterzieh-Schalter-Anordnung ausgegebenen ersten. bzw. zweiten logischen Signale empfängt und daß sie das erste oder das zweite logische Signal hält und zu einem stromab gelegenen Gatter ausgibt. Bei einem Ausführungsbeispiel kann die Halteschaltung erste und zweite Dioden umfassen, die zwischen den Ausgängen der Hochzieh- und Herunterzieh-Schalter-Anordnungen eingekoppelt sind. Insbesondere kann die erste Diode ein P-Typ-Schalterbauelement und die zweite Diode ein N-Typ-Schalterbauelement sein.

Die erste und die zweite Versorgungstaktsignalform sind um ca. 180° phasenverschoben. Ein Übergang des ersten Eingangssignals ist ebenfalls zu einem Übergang des zweiten Eingangssignals um einen vorgegebenen Betrag phasenverschoben, beispielsweise um ein Viertel eines Zyklus der ersten Versorgungstaktsignalform.

Bei verschiedenen Ausführungsbeispielen der Erfindung kann die Hochzieh-Schalter-Anordnung einen Inverter, eine NAND-Schaltung oder eine NOR-Schaltung umfassen.

Gemäß einem zweiten Aspekt der Erfindung wird eine Schaltungsanordnung zur Verwendung in einer Kaskade von logischen Stufen zur Verfügung gestellt. Die Schaltungsanordnung empfängt eine Stromversorgung von einer ersten und einer zweiten Stromversorgungsschiene (power rail), welche erste bzw. zweite Versorgungstaktsignalformen führen. Die Schaltungsanordnung enthält ferner ein erstes Gatter, welches ein erstes Ausgangssignal in Erwiderung eines Eingangssignals zur Verfügung stellt, wobei das erste Gatter eine erste Anordnung von Hochzieh-Schaltern und eine erste Anordnung von Herunterzieh-Schaltern enthält. Die erste Anordnung von Hochzieh-Schaltern ist mit der ersten Stromversorgungsschiene gekoppelt, um die erste Versorgungstaktsignalform zu empfangen, und die erste Anordnung von Herunterzieh-Schaltern ist mit der zweiten Stromversorgungsschiene gekoppelt, um die zweite Versorgungstaktsignalform zu empfangen.

Die Schaltungsanordnung enthält darüber hinaus ein zweites Gatter, welches ein zweites Ausgangssignal in Erwiderung des ersten Ausgangssignals des ersten Gatters zur Verfügung stellt. Das zweite Gatter enthält eine zweite Anordnung von Hochzieh-Schaltern und eine zweite Anordnung von Herunterzieh-Schaltern. Die zweite Anordnung von Hochzieh-Schaltern ist mit der zweiten Stromversorgungsschiene gekoppelt, um die zweite Versorgungstaktsignalform zu empfangen, und die zweite Anordnung von Herunterzieh-Schaltern ist mit der ersten Stromversorgungsschiene gekoppelt, um die erste Versorgungstaktsignalform zu empfangen.

Die Schaltungsanordnung kann darüber hinaus eine dritte Gatter-Anordnung enthalten, welche ein drittes Ausgangssignal zur Verfügung stellt, welches das logische Komplement des ersten Ausgangssignals ist. Das zweite Gatter kann so eingekoppelt sein, daß es das erste und dritte Ausgangssignal aus dem ersten bzw. dem dritten Gatter empfängt. Die Schaltungsanordnung kann darüber hinaus dritte und vierte Stromversorgungsschienen enthalten, die dritte und vierte Versorgungstaktsignalformen führen, wobei das dritte Gatter zwischen der dritten und vierten Stromversorgungsschiene eingekoppelt sein kann. Bei einem Ausführungsbeispiel ist die dritte Versorgungstaktsignalform gegenüber der ersten Versorgungstaktsignalform phasenverschoben. Die dritte und vierte Versorgungstaktsignalform können um etwa 180° phasenverschoben sein.

Die erste Anordnung von Hochzieh-Umschaltern kann ein er stes P-Typ-Schaltbauelement enthalten, das so eingekoppelt ist, daß es ein erstes Eingangssignal empfängt, und ein erstes N-Typ-Schaltbauelement, das so eingekoppelt ist, daß es ein zweites Eingangssignal empfängt, wobei das zweite Eingangssignal das logische Komplement des ersten Eingangssignals ist. In ähnlicher Weise kann die erste Anordnung von Herunterzieh-Schaltern ein zweites P-Typ-Schaltbauelement enthalten, das so eingekoppelt ist, daß es das zweite Eingangssignal empfängt, und ein zweites N-Typ-Schaltbauelement, das so eingekoppelt ist, daß es das erste Eingangssignal empfängt.

Die zweite Anordnung von Hochzieh-Schaltern kann ein drittes P-Typ-Schaltbauelement aufweisen, das so eingekoppelt ist, daß es das erste Ausgangssignal von dem ersten Gatter empfängt, und ein drittes N-Typ-Schaltbauelement, das so eingekoppelt ist, daß es das dritte Ausgangssignal von dem dritten Gatter empfängt. In ähnlicher Weise kann die zweite Anordnung von Herunterzieh-Schaltern ein viertes P-Typ-Schaltbauelement aufweisen, das so eingekoppelt ist, daß es das dritte Ausgangssignal von dem dritten Gatter empfängt, und ein viertes N-Typ-Schaltbauelement, das so eingekoppelt ist, daß es das erste Ausgangssignal von dem ersten Gatter empfängt.

Gemäß einem dritten Aspekt dieser Erfindung wird ein Verfahren zum Schalten eines Gatters in einer logischen Kaskade angegeben, bei dem das Gatter eine Hochzieh-Schalter-Anordnung enthält, die so konfiguriert ist, daß sie ein erstes logisches Signal ausgibt. Das Verfahren erfordert das Anlegen einer ersten Versorgungstaktsignalform, eines ersten Eingangssignals und eines zweiten Eingangssignals an die Hochzieh-Schalter-Anordnung, wobei das zweite Eingangssignal das logische Komplement des ersten Eingangssignals ist. Ein P-Typ-Schalterbauelement wird innerhalb der Hochzieh-Schalter-Anordnung in Abhängigkeit von dem ersten Eingangssignal und der ersten Versorgungstaktsignalform geschaltet, und ein N-Typ-Schalterbauelement wird in ähnlicher weise innerhalb der Hochzieh-Schalter-Anordnung in Abhängigkeit von dem zweiten Ein gangssignal und der ersten Versorgungstaktsignalform geschaltet.

Das Verfahren umfaßt die weiteren Schritte des Anlegens einer zweiten Versorgungstaktsignalform, des ersten Eingangssignals und des zweiten Eingangssignals an eine Herunterzieh-Schalter-Anordnung innerhalb des Gatters. Ein P-Typ-Schalterbauelement wird innerhalb der Herunterzieh-Schalter-Anordnung in Abhängigkeit von dem zweiten Eingangssignal und der zweiten Versorgungstaktsignalform geschaltet. Ein N-Typ-Schalterbauelement wird innerhalb der Herunterzieh-Schalter-Anordnung in Abhängigkeit von dem ersten Eingangssignal und der zweiten Versorgungstaktsignalform geschaltet.

Die jeweiligen Übergänge des ersten und zweiten Eingangssignals sind um einen vorgegebenen Betrag phasenverschoben. Insbesondere kann ein Übergang des zweiten Eingangssignals relativ zu einem Übergang des ersten Eingangssignals um den vorgegebenen Betrag, bei einem Ausführungsbeispiel beispielsweise um ein Viertel eines Zyklus der ersten Versorgungstaktsignalform, verzögert werden.

Vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die vorliegende Erfindung wird beispielhaft und nicht im Sinne einer Einschränkung anhand der Figuren der begleiten den Zeichnungen veranschaulicht, in welchen gleiche Bezugszeichen ähnliche Elemente anzeigen und in welchen:
1 ein Schaltbild ist, das eine herkömmliche CMOS-Inverterschaltung zeigt.
2 ist ein Schaltbild, das eine Kaskade von logischen Stufen veranschaulicht, die ein Ausführungsbeispiel einer adiabatischen Schaltung gemäß der Erfindung umfassen, wobei jede Stufe ein zugeordnetes Paar von Gattern aufweist.
3 zeigt Signalformen von Beispielversorgungstakten zur Verwendung bei der adiabatischen Schaltung, die in 2 veranschaulicht ist.
4 veranschaulicht eine Reihe beispielhafter Hochzieh- und Herunterzieh-Schalter-Anordnungen, welche in der in 2 gezeigten adiabatischen Schaltung verwendet werden können.
5 ist ein Zeitdiagramm, das die Zeitgabe und die Übergänge der verschiedenen Signale in der in 2 gezeigten adiabatischen Schaltung veranschaulicht, in welcher die Hochzieh- und Herunterzieh-Schalter-Anordnungen Inverter aufweisen.
6 ist ein Schaltbild, das ein weiteres Ausführungsbeispiel einer adiabatischen Schaltung gemäß der Erfindung veranschaulicht.
7 ist ein Schaltbild, das noch ein weiteres Ausführungsbeispiel einer adiabatischen Schaltung gemäß der Erfindung veranschaulicht.
DETAILLIERTE BESCHREIBUNG
Es werden eine Vorrichtung und ein Verfahren zum Implementieren einer adiabatischen Logikfamilie beschrieben. In der folgenden Beschreibung werden aus Gründen der Erläuterung zahlreiche spezielle Details angegeben, um ein besseres Verständnis der vorliegenden Erfindung zu erreichen. Für den Fachmann ist es jedoch klar, daß die vorliegende Erfindung auch ohne diese speziellen Details ausgeführt werden kann.
Zunächst wird auf 2 Bezug genommen, in der eine Kaskade adiabatischer Logikstufen gezeigt ist, die allgemein durch das Bezugszeichen 30 bezeichnet sind und die die Gatter 30, 32, 34 und 36 umfassen. Die Gatter sind in Stufen von Paaren zugeordneter primärer und sekundärer Gatter angeordnet, wobei das primäre Gatter 30 und das sekundäre Gatter 32 ein erstes zugeordnetes Paar von Gattern und das primäre Gatter 34 und das sekundäre Gatter 36 ein zweites Paar zugeordneter Gatter sind. Jedes Paar zugeordneter Gatter ist dadurch gekennzeichnet, daß die Ausgangssignale der einzelnen Gatter komplementär sind. Beispielsweise ist das Ausgangssignal des sekundären Gatters 32 das Komplement des Ausgangssignals des primären Gatters 30. Die primären Gatter 30 und 34 werden von den sekundären Gattern 32 und 36 unter anderem dadurch unterschieden, daß sie so eingekoppelt sind, daß sie sowohl ein Eingangssignal als auch ein Komplement des Eingangssignals von einer vorhergehenden Stufe empfangen.
Jedes der Gatter 30, 32, 34 und 36 weist eine Anordnung von Hochzieh-Schaltern und eine Anordnung von Herunterzieh-Schaltern sowie Schaltungen zum Halten oder Aufrechterhalten eines Ausgangssignals aus einer dieser Anordnungen von Schaltern auf. Jedes Gatter 30, 32, 34 und 36 ist darüber hinaus so eingekoppelt, daß es wenigstens ein einzelnes Eingangssignal (in Abhängigkeit von der durch die Anordnungen der Hochzieh- und Herunterzieh-Schalter ausgeführten logischen Funktionen) empfängt und wenigstens ein einzelnes Ausgangssignal ausgibt, welches wiederum ein Eingangssignal für ein stromab liegendes Gatter ist. Jedes Gatter 30, 32, 34 und 36 ist darüber hinaus zwischen zwei Stromversorgungsschienen eingekoppelt, welche Versorgungstaktsignalformen führen. Insbesondere sind die primären Gatter 30 und 34 zwischen den Stromversorgungsschienen 58 und 60 eingekoppelt, welche eine erste Versorgungstaktsignalform Φ1 bzw. eine zweite Versorgungstaktsignalform Φ1b, welche um etwa 180° gegenüber der Signalform Φ1 phasenverschoben ist. Die sekundären Gatter 32 und 36 sind zwischen den Stromversorgungsschienen 74 und 76 eingekoppelt, welche eine dritte Versorgungstaktsignalform Φ2 bzw. eine vierte Versorgungstaktsignalform Φ2b, welche um etwa 180° gegenüber der Signalform Φ2 phasenverschoben ist, führen.
Im folgenden wird eine Beschreibung der Struktur jeder der Gatter 30 bis 36 angegeben. Das Gatter 30 umfaßt eine Anordnung von Hochzieh-Schaltern 38, wobei jeder der die Anordnung 38 bildenden Schalter entweder ein P-Typ-Schalterbauelement oder ein N-Typ-Schalterbauelement ist. Bei einem Ausführungsbeispiel ist jedes P-Typ-Schalterbauelement ein pMOS-Schalter und jedes N-Typ-Schalterbauelement ein nMOS-Schalter. Die Anordnung der Hochzieh-Schalter 38 ist so konfiguriert, daß sie eine logische Funktion ausführen (z.B. Inversions-, NAND- oder NOR-Funktionen) und daß sie ein logisches Signal in Abhängigkeit von einem Eingangssignal 40 und einem komplementären Eingangssignal 42, welches das Komplement des Eingangssignals 40 ist, ausgeben. Die Anordnung der Hochzieh-Schalter 38 kann gemäß gut bekannter CMOS-Techniken konfiguriert sein, um eine gewünschte logische Funktion durchzuführen. Es wird jetzt auf 4 Bezug genommen, in der Beispiele von pMOS- und nMOS-Schalterkonfigurationen, welche zum Aufbauen der Anordnung von Hochzieh-Schaltern 38 verwendet werden können, als 44, 46 und 48 veranschaulicht sind. Insbesondere könnten die pMOS- und nMOS-Schalter so konfiguriert sein, daß sie den Inverter 44, den NAND-Schalter 46 und den NOR-Schalter implementieren. Der gezeigte Inverter 44 weist einen nMOS-Schalter 44.1 und einen pMOS-Schalter 44.2 auf. Bei jeder der Anordnungen von Hochzieh- Schaltern 44, 46 und 48 sind die pMOS-Schalter so eingekoppelt, daß sie das Eingangssignal 40 empfangen, und die nMOS-Schalter sind so eingekoppelt, daß sie das Komplement des Eingangssignals 42 empfangen. Im Falle des NAND-Schalters 46 und des NOR-Schalters 48 umfaßt das Eingangssignal 40 zwei Eingangssignale, nämlich die Eingangssignale A und B, und das Komplementeingangssignal 42 umfaßt die Komplemente der Eingangssignale A und B. Es wird sofort klar, daß durch Verwendung verschiedener Kombinationen der Schalteranordnungen 44–48 es möglich ist, beliebige logische Funktionen innerhalb einer Anordnung von Schaltern 38 zu implementieren, um ein vorgegebenes logisches Ausgangssignal in Abhängigkeit von dem Eingangssignal 40 und dem Komplementeingangssignal 42 zur Verfügung zu stellen.
Das Gatter 30 umfaßt ferner eine Anordnung von Herunterzieh-Schaltern 50, welche ebenfalls so eingekoppelt sind, daß sie das Eingangssignal 40 und das Komplementeingangssignal 42 empfangen. Die Anordnung von Herunterzieh-Schaltern 50 kann irgendeine der in 4 gezeigten Herunterzieh-Schalter-Anordnungen 52, 54 oder 56 sein oder irgendeine Kombination dieser Schalteranordnungen enthalten, so daß ein gewünschtes logisches Signal in Abhängigkeit von dem Eingangssignal 40 und dem Komplementeingangssignal 42 ausgegeben wird. Jeder Schalter innerhalb der Anordnung von Herunterzieh-Schaltern 50 ist entweder ein P-Typ-Schalterbauelement oder ein N-Typ-Schalterbauelement. Bei einem Ausführungsbeispiel ist jedes P-Typ-Schalterbauelement ein pMOS-Schalter und jedes N-Typ-Schalterbauelement ist ein nMOS-Schalter. Der gezeigte Inverter 52 weist einen pMOS-Schalter 52.1 und einen nMOS-Schalter 52.2 auf. Die Anordnung von Herunterzieh-Schaltern 50 unterscheidet sich von der Anordnung von Hochzieh-Schaltern 38 dadurch, daß jeder nMOS-Schalter so eingekoppelt ist, daß er das Eingangssignal 40 empfängt, und jeder pMOS-Schalter so eingekoppelt ist, daß er das Komplement-Eingangssignal 42 empfängt.
Die Anordnung von Hochzieh-Schaltern 38 ist mit einer Stromschiene 58 gekoppelt, welche die erste Versorgungstaktsignalform Φ1 trägt, während die Anordnung von Herunterzieh-Schaltern 50 mit der Stromschiene 60 gekoppelt ist, welche die Versorgungstaktsignalform Φ1b trägt. Bei einem Ausführungsbeispiel der Erfindung sind die Versorgungstaktsignalformen Φ1 und Φ1b um etwa 180° phasenverschoben, wie es unten unter Bezugnahme auf 5 beschrieben wird. Beispiele, wie einzelne Schalter innerhalb jeder der Anordnungen 38 und 50 zum Empfangen der Versorgungstaktsignalformen Φ1 und Φ1b eingekoppelt sein können, sind in 4 veranschaulicht. Es wird auf 3 Bezug genommen, in der eine Beispielsignalform Φ1 veranschaulicht ist, bei welcher die Versorgungstaktsignalform Φ1 eine Anstiegszeit von T_r aufweist, innerhalb welcher sie rampenförmig von 0V zu V_dd ansteigt. Die Signalform Φ1 wird dann bei V_dd für eine vorgegebene Zeitdauer gehalten, bevor sie wiederum linear rampenförmig von V_dd auf 0V abfällt. Während die Versorgungstaktsignalform Φ1 bei der Abbildung gemäß 3 als linear ansteigend und abfallend gezeigt worden ist, könnte die Signalform Φ1 auch irgendeine andere Signalform annehmen, wobei die trapezoide Signalform, die in 3 gezeigt ist, nur als veranschaulichendes Beispiel anzusehen ist. Bei einem Ausführungsbeispiel kann eine hocheffiziente kapazitive Stromversorgungstechnik für die Erzeugung einer Treppenversorgungstaktsignalform von mehreren Gleichspannungsquellen verwendet werden, um eine lineare Rampenversorgungstaktsignalform anzunähern. Bei einem anderen Ausführungsbeispiel kann eine effektivere induktive Stromversorgungstechnik, die eine sinusförmige Zwei-Phasen-Versorgungstaktsignalform aus einer einzigen Gleichspannungsquelle erzeugt und deren Frequenz unempfindlich gegenüber dem logischen Zustand eines Chips ist, geeigneter für die Maximierung der Energieeffizienz sein.
Die jeweiligen Ausgangssignale der Anordnungen 38 und 50 von Hochzieh- und Herunterzieh-Schaltern werden der Halte- schaltung 62 eingegeben, welche so konfiguriert ist, daß sie ein Ausgangssignal des Gatters 30 für das stromabwärts gelegene Gatter 34 hält und aufrechterhält, wie unten beschrieben wird. Bei einem Ausführungsbeispiel weist die Halteschaltung 62 ein Paar von Dioden 64 und 66 auf, bei welchem die Diode 64 ein pMOS-Transistorschalter und die Diode 66 ein nMOS-Transistorschalter ist. Die Dioden 64 und 66 sind darüber hinaus substratkontaktiert (d.h. die Substrate sind mit den Drains der Transistoren gekoppelt), um eine Verringerung des Energieverlustes über diesen Bauelementen zu ermöglichen. Insbesondere dann, wenn der Ausgang 63 über die Dioden 64 oder 66 hinauf- oder hinuntergezogen wird, ist die in einer solchen Diode verbrauchte Energie proportional zu dem Potentialabfall über der Diode. Dieser Potentialabfall ist proportional zur Schwellspannung des MOSFET, der zum Implementieren der Diode verwendet wird. Durch Verbinden des Substrats mit dem Drain wird die Source-zu-Substrat-Vorspannung in Sperrichtung des MOSFET auf etwa seine Schwellspannung begrenzt. Größere Beträge der in Sperrichtung anliegenden Source-zu-Substrat-Vorspannung, die zu erwarten sind, wenn das Substrat mit V_CC (für pMOS) und mit Masse (für nMOS) verbunden ist, erhöhen die MOS-Schwellspannung und somit die Verlustleistung innerhalb der Diode.
Die Konstruktion der Dioden 64 und 66 kann einen Drei-Wannen-CMOS-Prozeß (Triple-tub CMOS process; TRIMOS) erfordern, welcher eine Modifikation des Zwei-Wannen-Substrat-CMOS-Prozesses ist.
Das primäre Gatter 34 ist in seiner Struktur im wesentlichen identisch mit dem primären Gatter 30, aber unterscheidet sich in der Weise, in welcher es zwischen die Stromversorgungsschienen 58 und 60 eingekoppelt ist. Insbesondere ist eine Anordnung von Herunterzieh-Schaltern 68 mit der Stromschiene 58 und eine Anordnung von Hochzieh-Schaltern 70 mit der Stromschiene 60 gekoppelt. In diesem Sinne kann das primäre Gatter 34 als eine "invertierte" Version des vorhergehenden primären Gatters 30 angesehen werden.
Darüber hinaus ist das primäre Gatter 34 so eingekoppelt, daß es das Ausgangssignal 63 des primären Gatters 30 und außerdem das Ausgangssignalkomplement 65 des Ausgangssignals 63 (von dem sekundären Gatter 32) als Eingangssignale empfängt. Das Gatter 34 erzeugt ein Ausgangssignal 72, welches weiter zu stromabwärts liegenden Gattern (nicht gezeigt) weitergeleitet werden kann. In diesem Fall würden irgendwelche weiter stromabwärts liegende Gatter dem durch die primären Gatter 30 und 34 gebildeten Muster von abwechselnden "invertierten" Gattern folgen, welche zusammen die Kaskade von Gattern darstellen.
Die sekundären Gatter 32 und 36 sind zwischen dem Paar von Stromschienen 74 und 76 eingekoppelt, welche die Versorgungstaktsignalformen Φ2 bzw. Φ2b tragen. Bei einem Ausführungsbeispiel sind die Versorgungstaktsignalformen Φ2 und Φ2b um 180° phasenverschoben. Die Taktsignalform Φ2 kann in ihrem Verlauf ähnlich der Versorgungstaktsignalform Φ1 und, wie es in 3 gezeigt ist, gegenüber der Versorgungstaktsignalform Φ1 um einen vorgegebenen Betrag phasenverschoben sein. Bei einem Ausführungsbeispiel sind die Versorgungstaktsignalformen Φ1 und Φ2 um ein Viertel eines Taktzyklus phasenverschoben, wie es in 3 gezeigt ist. Die Phasendifferenz zwischen den Signalformen Φ1 und Φ2 führt darüber hinaus dazu, daß die Ausgangssignale der sekundären Gatter 32 und 36 phasenverschoben gegenüber den Ausgangssignalen der zugehörigen primären Gatter 30 und 34 sind bzw. diesen nacheilen, wie es detaillierter unten unter Bezugnahme auf 5 beschrieben ist.
Jedes der sekundären Gatter 32 und 36 enthält eine Anordnung von Hochzieh-Schaltern 80 oder 82, eine Anordnung von Herunterzieh-Schaltern 84 oder 86 und Halteschaltungen 88 oder 90 zum Aufrechterhalten oder Halten eines Ausgangssignals einer der Schalteranordnungen. Jedoch unterscheiden sich die sekundären Gatter 32 und 36 von den primären Gattern 30 und 34 dadurch, daß die Anordnung der Hochzieh-Schalter 80 oder 82 jedes der sekundären Gatter nur P-Typ- Schalterbauelemente aufweist, und die Anordnung der Herunterzieh-Schalter 84 oder 86 nur N-Typ-Schalterbauelemente aufweist. Bei einem Ausführungsbeispiel sind die P-Typ-Schalterbauelemente pMOS-Schalter und die N-Typ-Schalterbauelemente nMOS-Schalter. Darüber hinaus kann jede Anordnung von Schaltern 80–86 so konfiguriert werden, daß sie irgendeine einer Reihe von herkömmlichen logischen Funktionen (z.B. Inversions-, NAND-, NOR-Funktionen) ausführt. Die Anordnung von Schaltern 80 und 84 sind so konfiguriert, daß sie die gleichen logischen Funktionen wie die Anordnungen der Schalter 38 und 50 des zugeordneten primären Gatters 30 ausführen, da das Ausgangssignal des Gatters 32 das Komplement des Ausgangssignals des primären Gatters 30 sein muß. Jeder Schalter innerhalb dieser Anordnungen von Schaltern 80 und 84 ist so eingekoppelt, daß er nur das Eingangssignalkomplement 42 empfängt, und jeder Schalter innerhalb der Anordnungen von Schaltern 82 und 86 ist in ähnlicher Weise so eingekoppelt, daß er das Ausgangssignal des sekundären Gatters 32 (d.h. das Komplement des Ausgangssignals des primären Gatters 30) empfängt. Wie bei dem veranschaulichten Ausführungsbeispiel können die Halteschaltungen 88 und 90 der Gatter 32 und 36 hinsichtlich ihres Aufbaus identisch mit den Halteschaltungen der Gatter 30 und 34 sein.
Bei dem veranschaulichten Ausführungsbeispiel sind die sekundären Gatter 32 und 36 von identischer Struktur, aber in einer abwechselnden "inversen" Weise angeordnet. Insbesondere ist die Anordnung von Hochzieh-Schaltern 80 des Gatters 32 mit der Stromversorgungsschiene 74 gekoppelt, während die Anordnung von Hochzieh-Schaltern 82 des Gatters 36 mit der Stromversorgungsschiene 76 gekoppelt ist. In ähnlicher Weise ist die Anordnung der Herunterzieh-Schalter 84 mit der Stromversorgungsschiene 76 gekoppelt, während die Anordnung der Herunterzieh-Schalter 86 mit der Stromversorgungsschiene 74 gekoppelt ist.
Die Funktionen der oben beschriebenen Kaskade 30 von lo- gischen Stufen werden jetzt anhand der 1 und 5 be schrieben. 5 ist ein Zeitdiagramm, das die Übergänge der Signale innerhalb des Gatters 30 in Erwiderung der Übergänge des Eingangssignals 40, des Eingangssignalkomplements 42 und der Versorgungstaktsignalformen Φ1, Φ1b, Φ2 und Φ2b veranschaulicht. Das Zeitdiagramm veranschaulicht ferner die Operation eines Ausführungsbeispiels des primären Gatters 30, bei welchem die Anordnung von Hochzieh- und Herunterzieh-Schaltern 38 bzw. 50 die Inverter 44 und 52 umfaßt, die in 4 veranschaulicht sind. Ein Verständnis der Funktion der Ausführungsbeispiele der primären Gatter 30, bei welchen die Anordnungen 38 und 50 die NAND- oder NOR-Gatter aufweisen (oder irgendeine Kombination dieser Gatter, um eine logische Funktion zu realisieren) wird im Lichte der folgenden Beschreibung von Fachleuten leicht erkennbar sein. Die Operationen der verschiedenen Ausführungsbeispiele der anderen Gatter 32, 34 und 36 werden in ähnlicher Weise im Lichte der folgenden Beschreibung aufgrund der strukturellen Ähnlichkeiten zwischen diesen verschiedenen Gattern verstanden.
Es wird jetzt insbesondere auf 5 Bezug genommen, in der die Operation des primären Gatters 30 veranschaulicht ist, wie es während zweier vollständiger Taktzyklen vier Stufen durchläuft. Jede Stufe hat somit die Dauer eines halben Zyklus und ist entweder eine Bewertungsstufe (evaluate stage) (in welcher das Gatter 30 das Eingangssignal 40 bewertet) oder eine Haltestufe (in welcher das Gatter 30 das Ausgangssignal 63 hält). Irgendwelche dem Gatter 30 vorhergehenden oder nachfolgenden primären Gatter sind zu irgendeiner Zeit in einer Stufe, die sich von der des Gatters 30 unterscheidet. Wenn beispielsweise das Gatter 30 in einer Haltestufe ist, dann sind das Gatter, von welchem es das Eingangssignal 40 empfängt, und das Gatter 34 beide in einer Bewertungsstufe und umgekehrt. Jeder der beiden Taktzyklen ist ferner als in vier Bereiche (1–4 bzw. 5–8) unterteilt gezeigt, wobei jeder Bereich eine Dauer von T_rhat, wobei T_r die Anstiegszeit der Versorgungstaktsignalformen Φ1 und Φ2 ist. Jeder der Bereiche 1–8 ist etwa von gleicher Dauer, obwohl es klar ist, daß die Dauer der Anstiegszeit T_r (Bereiche 1, 3, 5 und 7) nicht mit der Dauer der Haltezeit (Bereiche 2, 4, 6 und 8) entsprechender muß, damit das veranschaulichte Ausführungsbeispiel funktioniert. Die folgende Beschreibung beschreibt die Zustände der verschiedenen Komponenten, Spannungsstufen an verschiedenen Knoten und die Bewegung der Ladung in dem primären Gatter 30 in jedem der Bereiche 1–4.
Im Bereich 1 sei angenommen, daß der Anfangszustand des Eingangssignals 40 (das als IN1 in 5 bezeichnet ist) NIEDRIG ist, und daß das Eingangssignalkomplement 42 (das als INlb bezeichnet wird) HOCH ist. Zu diesem Zeitpunkt sind sämtliche Bauelemente innerhalb des Gatters 30 mit einer Ausnahme des Hochzieh-nMOS-Schalters 44.1 ausgeschaltet. Wenn die Hochzieh-Taktsignalform Φ1 rampenförmig von 0 V auf V_dd geht und die Herunterzieh-Taktsignalform Φ2 rampenförmig von V_dd auf 0 V nach unten geht, so wird ein Knoten (mp1), der sich zwischen der Anordnung von Hochzieh-Schaltern 38 (d.h. dem Inverter 44) und der pMOS-Diode 64 befindet, über den Hochzieh-nMOS-Schalter 44.1 hochgezogen. Wenn die Spannung des Knoten mpl die Spannung V_tsdp + V_tsdn überschreitet (wobei V_tsdp die Schwellspannung der Diode 64 und V_tsdn die Null-Vorspannung der nMOS-Diode 66 ist), so schaltet die Diode 64 ein, was bewirkt, daß das Ausgangssignal 63 (das als OUT1 in 5 bezeichnet ist) über die Diode 64 hochgezogen wird. Dieses Ereignis ist am Punkt 100 in 5 veranschaulicht. Wenn die Hochzieh-Taktsignalform Φ1 die Spannung V_tsp + V_tsdn erreicht (wobei V_tsp die Schwellspannung des Hochzieh-pMOS-Schalters 44.2 ist), so schaltet der HochziehpMOS-Schalter 44.2 ein. Da die Spannung des Zwischenknotens mp1 im wesentlichen der Versorgungstaktsignalform Φ1 im Bereich 1 folgt, ist es klar, daß die Potentialdifferenz über dem pMOS-Schalter 44.2 minimal ist, wenn er schaltet, weshalb eine Anforderung einer adiabatischen Schaltung erfüllt wird. Der Zwischenknoten mp1 wird somit adiabatisch auf V_dd über sowohl den Hochzieh-nMOS-Schalter 44.1 als auch den tMOS-Schalter 44.2, die parallel arbeiten, aufgeladen. Gleichzeitig wird das Ausgangssignal 63 adiabatisch auf V_dd-V_tsdp oder HOCH über die Schalter 44.1 und 44.2 in Reihe mit der pMOS-Diode 64 aufgeladen. Wenn die Spannung des Zwischenknotens mpl V_dd-V_tsdp-V_tsn überschreitet (wobei V_tsn die Schwellspannung des Hochzieh-nMOS-Schalters 44.1 ist), so schaltet der Hochzieh-nMOS-Schalter 44.1 aus. Wiederum ist die Potentialdifferenz über dem Schalter 44.1 beim Schalten näherungsweise gleich Null (0) Volt. Das Eingangssignal 40 und das Eingangssignalkomplement 42 werden auf NIEDRIG bzw. HOCH gehalten und die Herunterzieh-pMOS- und nMOS-Schalter 52.1 und 52.2 bleiben aus.
Im Bereich 2 wird die Herunterzieh-Versorgungstaktsignalform Φ1b auf NIEDRIG gehalten (d.h. bei V_tsdn). Die Hochzieh-Versorgungstaktsignalform Φ1 wird HOCH gehalten (V_ddV_tsdp) und treibt somit aktiv das Ausgangssignal 63 und den Zwischenknoten mpl über den Hochzieh-pMOS-Schalter 44.2 und die pMOS-Diode, die beide eingeschaltet sind. Da das Eingangssignal 40 und das Eingangssignalkomplement 42 auf NIED-RIG bzw. HOCH gehalten werden, bleiben die HerunterziehpMOS- und nMOS-Schalter 52.1 und 52.2 aus. Am Ende des Bereichs 2 (d.h. des ersten halben Zyklus des Taktes) wurde das NIEDRIG-Eingangssignal 40 dementsprechend bewertet und das Ausgangssignal 63 in Erwiderung dieses Eingangssignal auf HOCH getrieben. Die oben genannten Bereiche 1 und 2 können folglich als eine Bewertungsstufe des Gatters 30 angesehen werden, während die unten beschriebenen Stufen 3 und 4 eine Haltestufe umfassen.
Mit Beginn der zweiten Hälfte des Taktzyklus im Bereich 3 geht die Versorgungstaktsignalform Φ1 rampenförmig von V_dd auf 0 V linear nach unten, und der Zwischenknoten mp1 wird demzufolge adiabatisch über den pMOS-Schalter 44.2 heruntergezogen. Die pMOS-Diode 64 hindert Ladung aus dem Ausgangssignal 63 daran, dem Spannungsabfall an dem Zwischenknoten mp1 zu folgen, und der zuvor bewertete HOCH-Wert des Aus gangssignals 63 wird somit gehalten. Wenn Φ1 unter V_dd-V_tsdp-V_tsn abfällt, wird der Hochzieh-nMOS-Schalter 44.1 wieder eingeschaltet. Zum Zwecke der Veranschaulichung sei angenommen, daß das Eingangssignal 40 jetzt, wie es im Punkt 102 in 5 angezeigt ist, durch ein stromaufwärts gelegenes Gatter (nicht gezeigt) auf HOCH getrieben worden ist. Der Hochzieh-pMOS-Schalter 44.2 bleibt eingeschaltet, bis V_p-V_int=U_tsp (wobei V_p die Spannung am Zwischenknoten mpl und V_int die Spannung des Eingangssignals 40 ist) ist, an welchem Punkt er ausschaltet.
Es sei angemerkt, daß der Übergang des Eingangssignalkomplements 42 von HOCH zu NIEDRIG gegenüber dem Übergang des Eingangssignals 40 um ein Viertel eines Taktzyklus (T_r) verzögert wird, und daß das Eingangssignalkomplement 42 dementsprechend um ein Viertel eines Taktzyklus gegenüber dem Eingangssignal 40 phasenverschoben ist. Diese Verzögerung ist am besten zu verstehen, indem man berücksichtigt, daß das Eingangssignalkomplement 42 durch ein in seiner Konstruktion dem Gatter 36 identischen Gatter eines Paares zugeordneter Gatter, die dem Paar von zugeordneten Gattern 30 und 32 in der Kaskade von Gatterpaaren vorhergehen, erzeugt wird. Da das das Eingangssignalkomplement 42 erzeugende Gatter dementsprechend zwischen Stromversorgungsschienen 74 und 76 eingekoppelt ist und somit von den Versorgungstaktsignalformen Φ2 und Φ2b abhängt, welche gegenüber den Versorgungstaktsignalformen Φ1 und Φ1b um T_r phasenverschoben sind, folgt daraus, daß das Ausgangssignal eines solchen Gatters relativ zu dem Ausgangssignal eines zugeordneten primären Gatters, welches das Eingangssignal 40 erzeugt und von der Versorgungstaktsignalform Φ1 abhängig ist, verzögert wird.
Da das Eingangssignalkomplement 42 im Bereich 3 HOCH bleibt, bleibt der Hochzieh-nMOS-Schalter 44.1 ein und der Zwischenknoten mp1 wird durch die Versorgungstaktsignalform Φ1 adiabatisch hinunter auf 0 V gezogen. Da das Eingangssi- gnal 40 der Versorgungstaktsignalform Φ1b nacheilt, bleibt der Herunterzieh-nMOS-Schalter 52.2 aus, und der Herunterzieh-pMOS-Schalter 52.1 bleibt ebenfalls aus, da das Eingangssignalkomplement 42 HOCH bleibt, wie es oben beschrieben wurde. Das Ausgangssignal 63 wird somit während dieses Bereichs der Haltestufe auf HOCH gehalten.
Bewegt man sich zum Bereich 4 weiter, so bleibt die Herunterzieh-Versorgungstaktsignalform Φ1b bei V_dd, und so bleibt der Herunterzieh-nMOS-Schalter 52.2 in einem Aus-Zustand. In ähnlicher Weise bleibt die Hochzieh-Versorgungstaktsignalform Φ1 bei 0 V, womit sie den Hochzieh-pMOS-Schalter 44.2 auf Aus hält. Das vorhergehende Komplementgatter (nicht gezeigt) treibt jetzt das Komplementeingangssignal 42 von HOCH zu NIEDRIG (d.h. V_tsdn). Dies führt dazu, daß der Hochzieh-nMOS-Schalter 44.1 ausschaltet und der Herunterzieh-MOS-Schalter 52.1 einschaltet. Die Potentialdifferenz über dem Schalter 52.1 ist wiederum etwa 0 V zum Zeitpunkt des Umschaltens, da Φ1b und die Spannung an dem Zwischenknoten mn1 beide HOCH sind. Jedoch wird das Ausgangssignal 63 heruntergezogen. Dies ist der Fall, da die Herunterzieh-Versorgungstaktsignalform Φ1b bei V_dd ist, ein Knoten mn1 (Zwischenknoten der Anordnung von Herunterzieh-Schalter 50 und der nMOS-Diode 66) bei V_dd bleibt und die nMOS-Diode demzufolge ausbleibt, womit das Ausgangssignal 63 auf HOCH gehalten wird.
Somit ist am Ende des Bereichs 4 und des ersten Taktzyklus das Gatter 30 wiederum bereit, den geänderten Zustand des Eingangssignals 40 zu bewerten, welcher von NIEDRIG auf HOCH im Bereich 3 überging. Diese Bewertung wird in einer Weise ausgeführt, die analog der Weise ist, in welcher die Bewertung in den Bereichen 1 und 2 durchgeführt wurde. Demzufolge wurde eine adiabatische Schaltungsanordnung, innerhalb welcher eine Logikfamilie konstruiert werden kann, und die Betriebsweise einer solchen Schaltungsanordnung oben beschrieben. Wie man aus der Beschreibung bemerkt, tritt das Schalten der pMOS- und nMOS-Schalter innerhalb der Hochzieh-und Herunterziehschalteranordnungen auf, wenn die Potential differenz über diesen Schaltern niedrig und bei ungefähr 0 V ist, womit ein Ladungsfluß über die Schalter verhindert und ein sich daraus ergebender hoher Energieverlust infolge der resistiven Natur solcher Schalter verhindert wird. Die vor liegende Erfindung ist deshalb vorteilhaft, weil diese Charakteristik mit nur vier Versorgungstaktsignalformen (Φ1, Φ1b, Φ2 und Φ2b) und mit nur einer begrenzten Anzahl von Schalterbauelementen erreicht wird.
Die 6 und 7 zeigen alternative Ausführungsbei spiele der vorliegenden Erfindung, bei welchen die Konstruktion der Halteschaltungen von dem in 2 veranschaulichten Ausführungsbeispiel abweicht. Insbesondere unter Bezugnahme auf 6 sei angemerkt, daß bei dem primären Gatter 110 der Substratkörper der pMOS-Diode 120 mit einer Gleichspannungsquelle V_dd gekoppelt ist und daß der Substratkörper der nMOS-Diode 122 mit Masse gekoppelt ist. In ähnlicher Weise ist bei dem primären Gatter 112 der Substratkörper der nMOS-Diode 124 mit Masse und der Substratkörper pMOS-Diode mit V_dd gekoppelt. Diese Anordnung führt, da Ladungen die Dioden durchlaufen, zu einer größeren Verlustleistung, als bei den in 2 veranschaulichten Gattern, es kann aber dennoch wünschenswert sein, diese aus Kostengründen zu implementieren. 7 zeigt ein Ausführungsbeispiel, bei welchem die Substratkörper der pMOS- und nMOS-Dioden der sekundären Gatter 114 und 116 ebenfalls mit Masse und V_dd gekoppelt sind, wie es oben unter Bezugnahme auf 6 beschrieben wurde.
Obwohl die vorliegende Erfindung unter Bezugnahme auf spezielle Ausführungsbeispiele beschrieben worden ist, ist es klar, daß verschiedene Modifikationen und Änderungen an diesen Ausführungsbeispielen vorgenommen werden können, ohne vom breiteren Geist und Umfang der Erfindung abzuweichen. Insbesondere wurde in der obigen Beschreibung beschrieben, daß die Schalterbauelemente unter Verwendung von nMOS- und pMOS-MOSFETs in Siliziumsubstraten oder SOI implementiert worden sind. Es ist klar, daß die Lehren der vorliegenden Erfindung auch unter Verwendung komplementärer FET-ähnlicher Schalterbauelemente, wie beispielsweise MOSFETs oder HEMTs implementiert werden können. Demzufolge sind die Beschreibung und die Zeichnungen nur in einem veranschaulichenden und nicht in einem einschränkenden Sinne zu verstehen.

Claims

Gatter mit geringer Verlustleistung zur Verwendung in einer logischen Kaskade, wobei das Gatter aufweist: eine Hochzieh-Schalter-Anordnung (38), die ein erstes logisches Signal ausgibt, welches eine Funktion der Hochzieh-Schalter-Anordnung darstellt, wobei die Hochzieh-Schalter-Anordnung ein erstes P-Typ-Schalterbauelement und ein erstes N-Typ-Schalterbauelement aufweist, wobei das erste P-Typ-Schalterbauelement ein erstes Eingangssignal empfängt und das erste N-Typ-Schalterbauelement ein zweites Eingangssignal empfängt, wobei das zweite Eingangssignal gegenüber dem ersten Eingangssignal logisch komplementär und um einen vorgegebenen Betrag phasenverschoben ist, und wobei sowohl das erste P-Typ- als auch das erste N-Typ-Schalterbauelement eine erste Versorgungstaktsignalform (Φ1) empfangen; und eine Herunterzieh-Schalter-Anordnung (50), die ein zweites logisches Signal ausgibt, welches eine Funktion der Herunterzieh-Schalter-Anordnung darstellt, wobei die Herunterzieh-Schalter-Anordnung ein zweites N-Typ-Schalterbauelement und ein zweites P-Typ-Schalterbauelement aufweist, wobei das zweite N-Typ-Schalterbauelement das erste Eingangssignal empfängt und das zweite P-Typ-Schalterbauelement das zweite Eingangssignal empfängt, und wobei sowohl das zweite N-Typ- als auch das zweite P-Typ-Schalterbauelement eine zweite Versorgungstaktsignalform (Φ1b) empfangen.
Gatter nach Anspruch 1, aufweisend eine Halteschaltung (62) zum Empfangen des ersten und des zweiten logischen Si gnals, die von der Hochzieh- bzw. der Herunterzieh-Schalter-Anordnung ausgegeben werden, und zum Halten und Ausgeben eines der ersten oder zweiten logischen Signale an ein nachfolgendes Gatter.
Gatter nach Anspruch 1, wobei die P- und N-Typ-Schalterbauelemente pMOS- bzw. nMOS-Schalter aufweisen.
Gatter nach Anspruch 1, wobei die erste und die zweite Versorgungstaktsignalform (Φ1, Φ1b) um einen vorgegebenen Betrag phasenverschoben sind.
Gatter nach Anspruch 4, wobei die erste und die zweite Versorgungstaktsignalform um etwa 180° phasenverschoben sind.
Gatter nach Anspruch 1, wobei ein Übergang in dem ersten Eingangssignal gegenüber einem komplementären Übergang des zweiten Eingangssignals um ein Viertel eines Zyklus der ersten Versorgungstaktsignalform phasenverschoben ist.
Gatter nach Anspruch 2, wobei die Halteschaltung zwischen den Ausgängen der Hochzieh- und Herunterzieh-Schalter-Anordnungen eingekoppelte erste und zweite Dioden aufweist.
Gatter nach Anspruch 7, wobei die erste Diode ein P-Typ-Schalterbauelement und die zweite Diode ein N-Typ-Schalterbauelement umfaßt.
Gatter nach Anspruch 1, wobei die Hochzieh-Schalter-Anordnung einen Inverter umfaßt.
Gatter nach Anspruch 1, wobei die Hochzieh-Schalter-Anordnung eine NAND-Schaltung umfaßt.
Gatter nach Anspruch 1, wobei die Hochzieh-Schalter-Anordnung eine NOR-Schaltung umfaßt.
Schaltungsanordnung zur Verwendung in einer Kaskade logischer Stufen, wobei die Schaltungsanordnung aufweist: eine erste und eine zweite Stromversorgungsschiene (58, 60), die eine erste bzw. eine zweite Versorgungstaktsignalform (Φ1, Φ1b) führen; ein erstes Gatter (30), das ein erstes Ausgangssignal (OUT1) in Erwiderung eines ersten Eingangssignals zur Verfügung stellt, wobei das erste Gatter eine erste Anordnung von Hochzieh-Schaltern (38) und eine erste. Anordnung von Herunterzieh-Schaltern (50) enthält, wobei die erste Anordnung von Hochzieh-Schaltern (38) mit der ersten Stromversorgungsschiene (58) gekoppelt ist, um die erste Versorgungstaktsignalform (Φ1) zu empfangen, und wobei die erste Anordnung von Herunterzieh-Schaltern (50) mit der zweiten Stromversorgungsschiene (60) gekoppelt ist, um die zweite Versorgungstaktsignalform (Φ1b) zu empfangen; und ein zweites Gatter (34), das ein zweites Ausgangssignal (OUT2) in Erwiderung des ersten Ausgangssignals (OUT1) des ersten Gatters (30) zur Verfügung stellt, wobei das zweite Gatter eine zweite Anordnung (70) von Hochzieh-Schaltern und eine zweite Anordnung (68) von Herunterzieh-Schaltern aufweist, wobei die zweite Anordnung von Hochzieh-Schaltern (70) mit der zweiten Stromversorgungsschiene (60) gekoppelt ist, um die zweite Versorgungstaktsignalform zu empfangen, und wobei die zweite Anordnung (68) von Herunterzieh-Schaltern mit der ersten Stromversorgungsschiene (58) gekoppelt ist, um die erste Versorgungstaktsignalform zu empfangen; und ein drittes Gatter (32), das ein drittes Ausgangssignal (OUTlb) zur Verfügung stellt, welches das logische Komplement des ersten Ausgangssignals (OUT1) und gegenüber dem ersten Ausgangssignal phasenverschoben ist, wobei das zweite Gatter (34) so eingekoppelt ist, daß es das erste und dritte Ausgangssignal (OUT1, OUTlb) von dem ersten bzw. dritten Gatter empfängt.
Schaltungsanordnung nach Anspruch 12, wobei die erste und die zweite Versorgungstaktsignalform (Φ1, Φ1b) um etwa 180° phasenverschoben sind.
Schaltungsanordnung nach Anspruch 12, aufweisend eine dritte und vierte Stromversorgungsschiene (76) zum Führen einer dritten (Φ2) bzw. vierten (Φ2b) Versorgungstaktsignalform, wobei das dritte Gatter (32) zwischen der dritten und der vierten Stromversorgungsschiene eingekoppelt ist, und wobei die dritte Versorgungstaktsignalform (Φ2) gegenüber der ersten Versorgungstaktsignalform (Φ1) phasenverschoben ist.
Schaltungsanordnung nach Anspruch 14, wobei die dritte (Φ2) und die vierte (Φ2b) Versorgungstaktsignalform um etwa 180° phasenverschoben sind.
Schaltungsanordnung nach Anspruch 12, wobei die erste Anordnung von Hochzieh-Schaltern ein erstes P-Typ-Schalterbauelement, das das erste Eingangssignal empfangen kann, und ein erstes N-Typ-Schalterbauelement, das ein zweites Eingangssignal empfangen kann, aufweist, wobei das zweite Eingangssignal das logische Komplement des ersten Eingangssignals ist.
Schaltungsanordnung nach Anspruch 16, wobei die erste Anordnung von Herunterzieh-Schaltern ein zweites P-Typ-Schalterbauelement, das das zweite Eingangssignal empfangen kann, und ein zweites N-Typ-Schalterbauelement, das das erste Eingangssignal empfangen kann, aufweist.
Schaltungsanordnung nach Anspruch 12, wobei die zweite Anordnung von Hochzieh-Schaltern ein drittes P-Typ- Schalterbauelement, das das erste Ausgangssignal von dem ersten Gatter empfangen kann, und ein drittes N-Typ-Schalterbauelement, das das dritte Ausgangssignal von dem dritten Gatter empfangen kann, aufweist.
Schaltungsanordnung nach Anspruch 12, wobei die zweite Anordnung von Herunterzieh-Schaltern ein viertes P-Typ-Schalterbauelement, das das dritte Ausgangssignal von dem dritten Gatter empfangen kann, und ein viertes N-Typ-Schalterbauelement, das das erste Ausgangssignal von dem ersten Gatter empfangen kann, aufweist.
Verfahren zum Schalten eines Gatters in einer logischen Kaskade, wobei das Gatter (30) eine Hochzieh-Schalter-Anordnung (38) enthält, die so konfiguriert ist, daß sie ein erstes logisches Signal ausgibt, wobei das Verfahren die Schritte aufweist: Anlegen einer ersten Versorgungstaktsignalform (Φ1), eines ersten Eingangssignals (IN1) und eines zweiten Eingangssignals (IN1b) an die Hochzieh-Schalter-Anordnung, wobei das zweite Eingangssignal gegenüber dem ersten Eingangssignal logisch komplementär und um einen vorgegebenen Betrag phasenverschoben ist; Schalten eines P-Typ-Schalterbauelements innerhalb der Hochzieh-Schalter-Anordnung in Abhängigkeit von dem ersten Eingangssignal (IN1) und der ersten Versorgungstaktsignalform (Φ1); und Schalten eines N-Typ-Schalterbauelements innerhalb der Hochzieh-Schalter-Anordnung in Abhängigkeit von dem zweiten Eingangssignal (IN1b) und der ersten Versorgungstaktsignalform (Φ1), wobei das Gatter (30) eine Herunterzieh-Schalter-Anordnung (50) aufweist, die so konfiguriert ist, daß sie ein zweites logisches Signal ausgibt, wobei das Verfahren ferner die Schritte umfaßt: Anlegen einer zweiten Versorgungstaktsignalform (Φ1b), des ersten Eingangssignals (IN1) und des zweiten Eingangssignals (IN1b) an die Herunterzieh-Schalter-Anordnung; Schalten eines P-Typ-Schalterbauelements innerhalb der Herunterzieh-Schalter-Anordnung in Abhängigkeit von dem zweiten Eingangssignal und der zweiten Ver- sorgungstaktsignalform; und Schalten eines N-Typ-Schalterbauelements in der heunter-zieh-Schalter-Anordnung in Abhängigkeit von dem ersten Eingangssignal und der zweiten Versorgungstaktsignalform.
Verfahren nach Anspruch 20, wobei die erste (Φ1) und die zweite (Φ1b) Versorgungstaktsignalform um etwa 180° phasenverschoben sind.
Verfahren nach Anspruch 20, wobei ein Übergang des zweiten Eingangssignals (IN1b) relativ zu einem komplementären Übergang des ersten Eingangssignals (IN1) um einen vorgegebenen Betrag (T_r) verzögert wird.
Verfahren nach Anspruch 22, wobei der Übergang des zweiten Eingangssignals relativ zudem Übergang des ersten Eingangssignals um ein Viertel eines Zyklus (T_C) der ersten Versorgungstaktsignalform verzögert wird.