JP2635961B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2635961B2 JP2635961B2 JP61225944A JP22594486A JP2635961B2 JP 2635961 B2 JP2635961 B2 JP 2635961B2 JP 61225944 A JP61225944 A JP 61225944A JP 22594486 A JP22594486 A JP 22594486A JP 2635961 B2 JP2635961 B2 JP 2635961B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の高耐圧化技術に関し、主にバイ
ポーラ・CMOS（相補形絶縁ゲート素子）IC（半導体集積
回路装置）を対象とする。
ポーラ・CMOS（相補形絶縁ゲート素子）IC（半導体集積
回路装置）を対象とする。
バイポーラICは高速化，高集積化の傾向にあり、これ
を実現する手段として微細化技術や選択酸化膜を使う自
己整合化技術が進められている。これに伴いプロセスの
複雑さと耐圧低下が問題となっている。（日経マグロウ
ヒル社発行NIKKEIERECTRONICS1983年6.20p.179−207） 本発明者により、かねてから検討がすすめられてい
る、一つの基板にバイポーラICとCMOSICを共存させるバ
イポーラCMOSICについても同様の傾向にあり、特に、微
小化に伴って耐圧に限界のあることが判ってきた。
を実現する手段として微細化技術や選択酸化膜を使う自
己整合化技術が進められている。これに伴いプロセスの
複雑さと耐圧低下が問題となっている。（日経マグロウ
ヒル社発行NIKKEIERECTRONICS1983年6.20p.179−207） 本発明者により、かねてから検討がすすめられてい
る、一つの基板にバイポーラICとCMOSICを共存させるバ
イポーラCMOSICについても同様の傾向にあり、特に、微
小化に伴って耐圧に限界のあることが判ってきた。
バイポーラCMOSICにおいて、特にバイポーラ素子のベ
ース・コレクタ接合耐圧はICの電圧上限を決定するもの
であるが、現在の寸法（５μｍ）ではBVCBOは40Vが限界
である。これ以上に耐圧を高める手段としてベース接合
の曲率を大きくすることが必要である。
ース・コレクタ接合耐圧はICの電圧上限を決定するもの
であるが、現在の寸法（５μｍ）ではBVCBOは40Vが限界
である。これ以上に耐圧を高める手段としてベース接合
の曲率を大きくすることが必要である。
本発明は上記した問題点を克服するためになされたも
のであり、その目的とするところは、CMOSICと共存する
バイポーラ素子を有する半導体装置において、そのプロ
セスを特に増加することなく耐圧を向上させることにあ
る。
のであり、その目的とするところは、CMOSICと共存する
バイポーラ素子を有する半導体装置において、そのプロ
セスを特に増加することなく耐圧を向上させることにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになろ
う。
は、本明細書の記述および添付図面からあきらかになろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、一つの半導体基体の一主表面に選択的に形
成された半導体酸化膜により相互に電気的に分離された
いくつかの島領域を有し、このうち一つの島領域にはバ
イポーラnpnトランジスタを形成し、他の一つの島領域
にはｐウエル表面にｎチャネルMOSFETを形成する半導体
装置において、上記npnトランジスタのベースとなるｐ
層周辺にそって上記ｎチャネルMOSFET周辺のチャネルス
トッパｐ層形成と同時に電界集中防止のためのｐ層を形
成するものである。
成された半導体酸化膜により相互に電気的に分離された
いくつかの島領域を有し、このうち一つの島領域にはバ
イポーラnpnトランジスタを形成し、他の一つの島領域
にはｐウエル表面にｎチャネルMOSFETを形成する半導体
装置において、上記npnトランジスタのベースとなるｐ
層周辺にそって上記ｎチャネルMOSFET周辺のチャネルス
トッパｐ層形成と同時に電界集中防止のためのｐ層を形
成するものである。
上記した手段によれば、従来のバイポーラMOSプロセ
スをかえることなくバイポーラ部の耐圧を有効に高める
ことができ、前記目的を達成できる。
スをかえることなくバイポーラ部の耐圧を有効に高める
ことができ、前記目的を達成できる。
〔実施例１〕 第１図乃至第８図は本発明の一実施例を示すものであ
って一つの基板にバイポーラnpnトランジスタとＣ・MOS
FETとを共存させるプロセスの工程断面図である。
って一つの基板にバイポーラnpnトランジスタとＣ・MOS
FETとを共存させるプロセスの工程断面図である。
（１） サブストレートとしてp-型Si基板１を用意し、
その表面にn+埋込層２及びアイソレーション埋込ｐ層３
形成のためのSb及びイオン打込みを行う（第１図）。
その表面にn+埋込層２及びアイソレーション埋込ｐ層３
形成のためのSb及びイオン打込みを行う（第１図）。
（２） エピタキシャル技術により全面にn-Si層４を厚
く形成し、n+埋込層２を埋めこむとともに、アイソレー
ションのためのｐ層３をわき上らせる（第２図）。
く形成し、n+埋込層２を埋めこむとともに、アイソレー
ションのためのｐ層３をわき上らせる（第２図）。
（３） エピタキシャルn-層４表面よりＢイオン打込
み、拡散してアイソレーションｐ層５を形成することに
より、バイポーラ素子のための島領域Ｉ・CMOS素子のた
めの島領域IIに分離する。
み、拡散してアイソレーションｐ層５を形成することに
より、バイポーラ素子のための島領域Ｉ・CMOS素子のた
めの島領域IIに分離する。
島領域IIの一部にはｎチャネル素子のためにｐウエル
６を形成する（第３図）。
６を形成する（第３図）。
（４） エピタキシャルSi層４表面にうすい酸化膜７を
介して選択酸化マスクのための窒化膜（SiN）８を形成
し、ホトレジスト９を用いて所定のパターンに形成する
（第４図）。
介して選択酸化マスクのための窒化膜（SiN）８を形成
し、ホトレジスト９を用いて所定のパターンに形成する
（第４図）。
（５） ｎチャネルMOSFETのチャネルストッパｐ層及び
電界集中防止ｐ層を形成するためのホトレジストによる
マスク（以下、ホトレジストマスクという）10を形成
し、このホトレジストマスク10と窒化膜８をマスクにＢ
をイオン打込みする（第５図）。
電界集中防止ｐ層を形成するためのホトレジストによる
マスク（以下、ホトレジストマスクという）10を形成
し、このホトレジストマスク10と窒化膜８をマスクにＢ
をイオン打込みする（第５図）。
（６） この状態でホトレジスト９及びホトレジストマ
スク10を除去し、窒化膜８をマスクにして選択酸化を行
って厚い酸化膜（LOCOS）11を形成し、窒化膜を除去す
る。この選択酸化と同時に、熱拡散によって領域Ｉの周
辺部にそって電流集中防止用のｐ層12を形成し、領域II
のｐウエル６周辺部にそってチャネルストッパ用ｐ層13
を形成する（第６図）。
スク10を除去し、窒化膜８をマスクにして選択酸化を行
って厚い酸化膜（LOCOS）11を形成し、窒化膜を除去す
る。この選択酸化と同時に、熱拡散によって領域Ｉの周
辺部にそって電流集中防止用のｐ層12を形成し、領域II
のｐウエル６周辺部にそってチャネルストッパ用ｐ層13
を形成する（第６図）。
（７） 領域llの表面にCMOSFETのための絶縁ゲート14
を形成する。次いで、領域Ｉのｎ層表面にベースとなる
ｐ拡散層（BR拡散）15を自己整合により形成する一方、
領域IIのｎ層表面にｐチャンネルMOS素子のためのソー
ス・ドレインｐ層16を自己整合により形成する（第７
図）。
を形成する。次いで、領域Ｉのｎ層表面にベースとなる
ｐ拡散層（BR拡散）15を自己整合により形成する一方、
領域IIのｎ層表面にｐチャンネルMOS素子のためのソー
ス・ドレインｐ層16を自己整合により形成する（第７
図）。
（８） 領域Ｉのベース表面の一部にエミッタn+層17を
選択拡散し、領域IIのｐウエル６表面にｎチャネルMOS
素子のためのソース・ドレインｎ層18を自己整合的に形
成する。このあと、第９図に示すように領域Ｉのn+埋込
層２を共有する隣接の領域にコレクタ取出しのためのn+
拡散（CN拡散）19を行う。最後にCVOD・SiO2,PSG等によ
るパッシベーション膜20を施し、コンタクトホトエッチ
を行った後、Al蒸着，パターニング工程を経て各素子の
電極（配線）21を形成しバイポーラCMOSICを完成する。
選択拡散し、領域IIのｐウエル６表面にｎチャネルMOS
素子のためのソース・ドレインｎ層18を自己整合的に形
成する。このあと、第９図に示すように領域Ｉのn+埋込
層２を共有する隣接の領域にコレクタ取出しのためのn+
拡散（CN拡散）19を行う。最後にCVOD・SiO2,PSG等によ
るパッシベーション膜20を施し、コンタクトホトエッチ
を行った後、Al蒸着，パターニング工程を経て各素子の
電極（配線）21を形成しバイポーラCMOSICを完成する。
このようにして製造されたバイポーラnpn素子・CMOS
素子共存の半導体装置においては下記理由によりその効
果が得られる。
素子共存の半導体装置においては下記理由によりその効
果が得られる。
（１） バイポーラnpnトランジスタにおいて、ベース
・コレクタ接合の周辺部にそってｐ層12が設けられるこ
とにより、ベース接合表面部での曲率が大きくなり、電
界集中をなくし、バイポーラ部の耐圧を現状の40Vから1
00Vに大幅に向上できる。このことにより使用電圧が100
Vの製品までバイポーラ・CMOSプロセスを適用できるこ
とになる。
・コレクタ接合の周辺部にそってｐ層12が設けられるこ
とにより、ベース接合表面部での曲率が大きくなり、電
界集中をなくし、バイポーラ部の耐圧を現状の40Vから1
00Vに大幅に向上できる。このことにより使用電圧が100
Vの製品までバイポーラ・CMOSプロセスを適用できるこ
とになる。
（２） バイポーラ素子周辺部のｐ層12はCMOSFETにお
けるｐウエル周辺のチャネルストッパｐ層12の形成と同
時に形成するものであるから、従来のプロセスにマスク
パターンの一部を変えるのみで実現できる。このことに
より半導体装置の製造法としてプロセスを複雑化するこ
となく、コスト節減の効果をもたらすものである。
けるｐウエル周辺のチャネルストッパｐ層12の形成と同
時に形成するものであるから、従来のプロセスにマスク
パターンの一部を変えるのみで実現できる。このことに
より半導体装置の製造法としてプロセスを複雑化するこ
となく、コスト節減の効果をもたらすものである。
〔実施例２〕 第10図は本発明の他の実施例を示すものであって、一
つの基板にラテラルpnpトランジスタとＣ−MOSFETを共
存させた半導体装置の縦断面図である。
つの基板にラテラルpnpトランジスタとＣ−MOSFETを共
存させた半導体装置の縦断面図である。
領域Ｉにおいて、22はラテラルpnpトランジスタのコ
レクタとなるｐ拡散層である。このコレクタｐ層22の周
辺部にはアイソレーション酸化膜の一部にかかるように
電界集中防止用ｐ層12が設けられる。
レクタとなるｐ拡散層である。このコレクタｐ層22の周
辺部にはアイソレーション酸化膜の一部にかかるように
電界集中防止用ｐ層12が設けられる。
23はエミッタとなるｐ拡散層である。24はベース取出
し部となるn+拡散部（CN層）である。
し部となるn+拡散部（CN層）である。
領域IIはｐチャネルMOSFET及びｎチャネルMOSFETが形
成され、これらは実施例１で説明した第９図のものと同
一であり、共通の指示信号を用いてある。
成され、これらは実施例１で説明した第９図のものと同
一であり、共通の指示信号を用いてある。
領域Ｉのコレクタｐ層周辺の電界集中防止用ｐ層12は
領域IIのｎチャネルMOSFETの周辺部のチャネルストッパ
ｐ層13と同時に形成される。
領域IIのｎチャネルMOSFETの周辺部のチャネルストッパ
ｐ層13と同時に形成される。
このような半導体装置における耐圧向上の効果は実施
例で述べたものと全く同様である。
例で述べたものと全く同様である。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
たとえば、実施例1,2で説明した領域IIにおいて、ｐ
チャネルMOSFETの形成されるエピタキシャルn-層にｎウ
エルを形成し、さらにｎウエル周辺部にチャネルストッ
パのためのｎ層を形成してもよい。
チャネルMOSFETの形成されるエピタキシャルn-層にｎウ
エルを形成し、さらにｎウエル周辺部にチャネルストッ
パのためのｎ層を形成してもよい。
Ｃ−MOSFETはｎチャネルMOSFET単独のものであっても
よい。
よい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、バイポーラ・CMOSICにおいて、バイポーラ
部耐圧を向上し、使用電圧が100Vの製品を提供すること
ができる。
部耐圧を向上し、使用電圧が100Vの製品を提供すること
ができる。
本発明は微細化されてしかも耐圧にすぐれたパワーI
C,産業用ICを実現できる。
C,産業用ICを実現できる。
第１図乃至第８図は本発明の一実施例を示すバイポーラ
Ｃ−MOSICプロセスの工程断面図である。 第９図はバイポーラCMOSICの完成断面図である。 第10図は本発明の他の一実施例を示すラテラルpnpトラ
ンジスタ・CMOSFET共存ICの断面図である。 １……p-Si基板、２……n+埋込層、３……アイソレーシ
ョンp+埋込層、４……エピタキシャルn-Si層、５……ア
イソレーションｐ層、６……ｐウエル、７……酸化膜、
８……シリコン窒化膜、９……ホトレジスト、10……ホ
トレジストマスク、11……選択酸化膜（LOCOS）、12…
…電界集中防止ｐ層、13……チャネルストッパｐ層、14
……絶縁ゲート、15……ベースｐ層、16……ソース・ド
レインｐ層、17……エミッタn+層、18……ソース・ドレ
インn+層。
Ｃ−MOSICプロセスの工程断面図である。 第９図はバイポーラCMOSICの完成断面図である。 第10図は本発明の他の一実施例を示すラテラルpnpトラ
ンジスタ・CMOSFET共存ICの断面図である。 １……p-Si基板、２……n+埋込層、３……アイソレーシ
ョンp+埋込層、４……エピタキシャルn-Si層、５……ア
イソレーションｐ層、６……ｐウエル、７……酸化膜、
８……シリコン窒化膜、９……ホトレジスト、10……ホ
トレジストマスク、11……選択酸化膜（LOCOS）、12…
…電界集中防止ｐ層、13……チャネルストッパｐ層、14
……絶縁ゲート、15……ベースｐ層、16……ソース・ド
レインｐ層、17……エミッタn+層、18……ソース・ドレ
インn+層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ 29/73
Claims (1)
- 【請求項１】半導体基体の一主表面に選択酸化によって
形成されたアイソレーション酸化膜により相互に区分さ
れたｎ型領域及びｐ型領域を有し、そのｎ型領域にバイ
ポーラトランジスタを形成し、そのｐ型領域にｎチャネ
ルMOSFETを形成する半導体装置の製造方法において、 前記半導体基体の一主表面に前記選択酸化用のマスクを
形成し、 この選択酸化用マスクを用いて、前記ｎチャネルMOSFET
のためのｐ型チャネルストッパ及び前記バイポーラトラ
ンジスタの電界集中防止領域となる不純物の導入を行な
い、 しかる後、前記選択酸化用マスクを用いた熱処理によっ
て、該マスクによって覆われていない半導体基体主表面
を選択酸化して前記アイソレーション酸化膜を形成し、
併せて前記ｐ型チャネルストッパ及び前記電界集中防止
領域を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225944A JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
| US07/358,525 US5017996A (en) | 1986-09-26 | 1989-05-30 | Semiconductor device and production method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225944A JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381970A JPS6381970A (ja) | 1988-04-12 |
| JP2635961B2 true JP2635961B2 (ja) | 1997-07-30 |
Family
ID=16837341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225944A Expired - Fee Related JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5017996A (ja) |
| JP (1) | JP2635961B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4602267A (en) * | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
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-
1986
- 1986-09-26 JP JP61225944A patent/JP2635961B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-30 US US07/358,525 patent/US5017996A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5017996A (en) | 1991-05-21 |
| JPS6381970A (ja) | 1988-04-12 |
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