DE3224034A1 - Mehrprozessorensystem - Google Patents

Description

EP-1476

Beschreibung

Die Erfindung betrifft ein Mehrprozessorensystem gemäß dem Oberbegriff des Hauptanspruchs, bei dem ein Gerät oder mehrere Geräte von mehreren Prozessoren gemeinsam gesteuert werden.

Als Geräte,die gleichzeitig von mehreren Prozessoren gesteuert werden, kommen Periphergeräte für einen Rechner, wie z. B. Speicher, Ein/Ausgabegeräte, Schreibgeräte, Disketten und Kathodenstrahlröhren in Betracht. Um solche Geräte billig und schnell bedienen zu können, wird ein Mehrprozessorensystem mit einer Busstruktur mit einem Zentralbus benutzt.

In Fig. 1 ist in einem schematischen Blockdiagramm ein Mehrprozessorensystem gemäß deir. Stand der Technik dargestellt. Mehrere Prozessoren 11 bis In steuern gemeinsam zwei Geräte 61 und 62. Dazu verbinden Ortsbusleitungen 21 bis 2n die jeweiligen Prozessoren 11 bis In mit einer Busauswahlschaltung 3. Die Busauswahlschaltung 3 wählt eine der Ortsbusleitungen 21 bis 2n aus und verbindet diese mit einem Zentralbus 5. Die Geräte 61 und 62 sind gemeinsam an den Zentralbus 5 anqeschlossen. Die Busauswahlschaltung wird von einein Steuersignal von einer Bussteuereinheit 4 gesteuert. Wenn die Bussteuereinheit 4 eines von Busanforderungssignalen REQl bis REQn von den jeweiligen Prozessoren 11 bis In erhält, identifiziert die Bussteuereinheit 4· das Busanforderungssignal und erkennt, welche Ortsbusleitung der Ortsbusleitungen 21 bis 2n mit der Zentralbusleitung 5 verbunden werden sollen, wozu ein Steuersignal an die Busauswahlschaltung 3 abgegeben wird.

Wenn daher der Prozessor 11 z. B. ein Busanforderungssignal

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REQl abgibt, steuert die Bussteuereinheit 4 die Busauswahlschaltung 3 an, so daß die Ortsbusleitung 21 mit der Zentralbusleitung 5 verbunden wird. Infolgedessen kann dann der Prozessor 11 mit den Geräten 61 und 62 Werte austausehen.

Aus dem Stand der Technik sind auch Einzel systeme bekannt, die generell einen einzelnen Prozessor aufweisen. Von Geräteseite wird dort manchmal ein Notsignal an den Prozessor zur Steuerungsanforderung abgegeben. Ein solches Aufforderungssignal umfaßt die Bildung eines externen Zeitgabesignals für einen Prozessoreingang und die Bildung eines Statuswechselsignals für ein Gerät. Solche Statuswechsel können der Abschluß einer Aufgabe, abgeschlossene Datenaufnahme oder Ende der zur Verfügung stehenden Daten sein. Das Einzel system ist so ausgeführt, daß eine Unterbrechungsnummer für jede Art von Anforderung vom Gerät geliefert wird und eine entsprechende Unterbrechungsnummer wird erkannt, wenn ein Unterbrt hungssignal an den Prozessor gelegt wird und die entsprechende Unterbrechungssteuerung durchgeführt wird. Da eine solche Unterbrechung für jedes Gerät durchgeführt wird, entspricht die Zahl der erforderlichen Unterbrechungsnummern der Zahl von Geräten, die eine Unterbrechung anfordern.

Auch in einem Mehrprozessorensystem wie dem in Fig. 1 wird eine Unterbrechungsanforderung von Geräteseite her an dem Prozessor in derselben Art und Weise wie im Einzelsystem erzeugt, weswegen eine Unterbrechungssteuerung erforderlieh ist. Da jedoch ein Mehrprozessorensystem eine Mehrzahl von Prozessoren und eine Mehrzahl von Geräten aufweist, gibt es viele Kombinationen hierfür. Daher ist eine Unterbrechungssteuerung in einem Mehrprozessorensystem erheblich komplizierter im Vergleich mit dem oben beschriebenen Einzel system und daher kann eine Unterbrechung

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vom Gerät zu einem zugehörigen Prozessor nicht durchgeführt werden, wenn nicht ein komplizierter Prozeß zur Verfugung gestellt wird. Genauer gesagt ist es erforderlich, wenn die Zahl der Geräte, die eine Unterbrechung anfordern, m ist, zu entscheiden, an welchen von η Prozessoren die m Unterbrechungsanforderungen gerichtet sind.

Für den vorstehend beschriebenen Zweck verwendete ein Mehrprozessorensystem gemäß dem Stand der Technik folgende Näherungslösung. Um eine Unterbrechungsanforderung vom Gerät durchzuführen, wird ein Unterbrechungsstatussignal an den Zentralbus 5 abgegeben und alle Prozessoren 11 bis In fragen die Unterbrechungsstatussignale zyklisch durch ein Programm ab, so daß die Bildung einer Unterbrechungsanforderung erkannt wird. Eine andere Näherungslösung besteht darin, daß ein Gerät oder Geräte, die Unterbrechungen anfordern, nicht als Geräte ausgeführt sind, die die zugehörigen Prozessoren 11 bis In gemeinsam steuern können, sondern die Geräte sind mit der Ortsbusleitung eines Prozessors verbunden, die unterbrochen werden soll und sie sind daher als Geräte mit Standverbindung zum Prozessor ausgeführt, so daß dieselbe Unterbrechungskontrolle wie im Einzelsystem durchgeführt wird.

Wie im Vorstehenden beschrieben, wird bei einem Mehrprozessorensystem gemäß dem Stand der Technik, für den Fall daß eine Unterbrechungsanforderung von einem Gerät zu einem der Prozessoren durchgeführt wird, eine Unterbrechungsantwort abgenommen, da eine Abfrage übereinstimmend mit je- dem Programm jedes Prozessors gemacht wird, um eine Unterbrechungsanforderung zu erkennen. Wenn ein Gerät durch einen speziellen Prozessor belegt ist, können aber alle anderen Prozessoren das Gerät nicht steuern. Wenn darüber hinaus das Gerät durch einen der Prozessoren belegt ist, 5 sollte die Zahl eines Geräts, das von den Prozessoren be-

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legt werden kann, dor Zahl der Prozessoren entsprochen, die das Gerät benötigen, wodurch das System äußerst teuer wird, was ein erhebliche! Nachteil ist.

Ein Mehrprozessorensystem gemäß der vor!ieqenden Erfindung ist so ausgeführt, daß Werte, die die Unterbrechung eines Prozessors mit einem jeweiligen Gerät betreffen, in einem Wertespeicher gespeichert werden und eine Unterbrechungssteuerung zu einem jeweiligen Prozessor wird auf der Basis der gespeicherten Werte vorgenommen, wenn eine Unterbrechungsanforderung von irgendeinem der Geräte abgegeben wird, Genauer gesagt speichert der Datenspeicher einen Bestimmungswert zur Festlegung eines Prozessors, der von mehreren Geräten abgetrennt werden soll. In Antwort auf eine Unterbrechungsanforderung von irgendeinem der Geräte wird ein Unterbrechungsbestimmungswert vom Wertespeicher abgegeben, um den Prozessor zu erkeanen, der dem Bestimmungswert zugehört, so daß eine Unterbrechungssteuerung zum zugehörigen Prozessor auf '!asis des Ergebnisses d^r Erkennung abgegeben wird. Auf der Grundlage eines Busanforderungssignals von dem Prozessor, der ein Unterbrechungssteuerungssignal erhielt, schaltet eine Busauswahlschaltung die Ortsbusleitung des Prozessors auf eine Zentralbusleitung um, die mit einer Mehrzahl von Geräten verbunden ist, so daß eine Busleitung zwischen dem Prozessor und dem Gerät hergestellt ist.

Gemäß der vorliegenden Erfindung kann ein zu unterbrechender Prozessor auf einfache Art und Weise durch die in dem Wertespeicher gespeicherten Bestimmungswerte identifiziert werden. Daher kann eine Unterbrechungssteuerung von jedem einer Mehrzahl von Geräten an einen beliebigen Prozessor abgegeben werden, und eine Verbindung zwischen einem Gerät und einem Prozessor kann mit einer verhältnismäßig einfachen Struktur hergestellt werden. Insbesondere wird der

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komplizierte Prozeß gemäß dem Stand der Technik nicht mehr benötigt, bei dem jeder Prozessor dauernd ein Unterbrechungsstatussignal abfragt, das von einem Gerät oder von Geräten über eine Zentralbusleitung abgegeben ist, um die Erzeugung eines Unterbrechungssignals zu erkennen und daraus jedem Prozessor zu ermöglichen, festzustellen, ob ein an ihn gerichtetes Unterbrechungssignal vorliegt. Darüber hinaus kann bei einem Wechsel der Bestimmungswerte leicht der Prozessor gewechselt werden, der dem Bestimmungswert eines Prozessors entspricht, den das Gerät unterbrechen will. Darüber hinaus ist es auf äußerst einfache Art und Weise ermöglicht, eine Unterbrechungssteuerung von einem Gerät zu z. B. zwei Prozessoren aufgrund· der Bestimmungswerte durchzuführen.

Gemäß einer bevorzugten Ausführungsform der Erfindung gibt jedes der Geräte ein Signal über die Eigengerätenummer als Adreßsignal an den Speicher in einem ersten Schritt ab, wenn ein Unterbrechungserlaubnissignal gemeinsam an jedes Gerät angelegt wird, das anzeigt, daß es jedem Gerät erlaubt ist, jeden Prozessor zu unterbrechen. Entsprechend gibt der Speicher die Bestimmungswerte des Prozessors aus, den das Gerät unterbrechen will. In einem zweiten Schritt wird ein Unterbrechungsbefehlssignal auf Grundlage der Bestimmungswerte erzeugt und ein Unterbrechungssignal wird an einen entsprechenden Prozessor auf Grundlage des Unterbrechungsbefahlssignals und des Bestimmungswerts abgegeben. Der Prozessor, an don ein Unterbro^ehungssignal gelegt ist, erzeugt ein Busanforderungssignal, gemäß dem die Busauswahlschaltung ein Busauswahlsignal erzeugt. Eine Ortsbusleitung des entsprechenden Prozessors ist dann an die Zentralbusleitung gemäß dem Busauswahlsignal angeschlossen.

Wenn daher die Operationen des zweiten Schritts gemäß der Anzahl der Zahl von Prozessoren wiederholt wird, kann eine

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Unterbrechungssteuerung zu den jeweiligen Prozessoren auf Grundlage der Unterbrechungsanforderungen von allen Geräten durchgeführt werden.

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, ein kostengünstiges und wirkungsvolles Mehrprozessorensy- ;;tcm anzugeben, das es ermöglicht, eine Unterbrechung«- steuerung zwischen jedem von einer Mehrzahl von Geräten und jedem von einer Mehrzahl von Prozessoren durchzuführen.

Diese Aufgabe und andere Aufgaben, Eigenschaften, Gesichtspunkte und Vorteile der vorliegenden Erfindung werden anhand der folgenden genauen Beschreibung der vorliegenden Erfindung anhand von Figuren näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm eines Mehrpro-'zessorensystems gemäß dem Stand der Technik;

Fig. 2 ein schematisches Blockdiagramm einer erfindungsgemäßen Ausführungsform;

Fig. 3 ein genaueres Blockdiagramm einer Buskontroll-

schaltung gemäß Fig. 2;
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Fig. 4 ein genaueres Blockdiagramm einer Unterbrechungssteuerung gemäß Fig. 2;

Fig. 5 ein Diagramm von in einem Lesespeicher gemäß Fig. 4 gespeicherten Werten;

Fig. 6 ein Diagramm von in einem Speicher mit direktem Zugriff gemäß Fig. 4 gespeicherten Werten;

5 Fig. 7 ein genaueres Blockdiagramm einer Busauswahl-

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schaltung gemäß Fig. 2; und

Fig. 8 ein Flußdiagramm zur Erläuterung der Funktion

einer erfindungsgemäßen Ausführungsform. 5

Anhand der Fig. 2 wird nun eine Ausführungsform der vorliegenden Erfindung anhand einer schematischen Struktur näher erläutert. Eine Mehrzahl von Prozessoren 11 bis In und eine Busauswahlschaltung 3 entsprechen denen von Fig.

1. Eine Mehrzahl von Geräten 61 bis 6m ist mit einer Zentralbusleitung 5 verbunden. Darüber hinaus ist ein Bussteuergerät 8 vorhanden, um ein Unterbrechungssignal an jeden der Prozessoren 11 bis 1 η entsprechend der Anforderung von einem der Geräte 61 bis 6m anzulegen. Das Unterbrechungssteuergerät 8 beinhaltet einen Speicher mit Direktzugriff 85, um Werte zu speichern, die angeben, an welcher Prozessor ein Unterbrechungssignal angelegt werden soll, wenn eine Unterbrechungsaufforderung von einem beliebigen der Geräte 61 bis 6m erhalten wird. Die Zentralbusleitung 5 ist mit dem Unterbrechungssteuerungsgerät 8 verbunden. Das Unterbrechungssteuerungsgerät 8 legt ein Unterbrechungserlaubnissignal an jedes der Geräte 61 bis 6m durch die Zentralbusleitung 5. Wenn eines der Geräte 61 bis 6m einen beliebigen der Prozessoren unterbricht, wird ein Gerätnummernwert, der das unterbrechende Gerät anzeigt, als Unterbrechungssignal an das Unterbrechungssteuergerät 8 durch die Zentralbusleitung 5 gelegt. Das Unterbrechungssteuergerät 8 erkennt den zu unterbrechenden Prozessor aufgrund der in dem Speicher 85 gespeicherten Werte und gibt ein Unterbrechungssignal ITR an den Prozessor ab. Wenn ein Anforderungssignal von /,. B. niederem Pegel an ein Bussteuergerät 7 von oinern be liebigen der Prozessoren 11 bis In angelegt wird, legt das Bussteuergerät 7 ein Busbesi't.ztsigna 1 an das Unterbreclvunyssteuergerät 8 an,

J!) so daß eine Unterbrechung durch die Geräte 61 bis 6m ver-

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hindert ist. In Fig. 3 ist das Busstfuorqerät 7 qemüß I-'i'j. 2 in einem genaueren Blockdingramm dargestelIt. Die Busanforderungssignale REQl bis RIiQn von niederem Pegel, die von den Prozessoren 11 bis In ausgegeben sind, werden an eine NICHT-Schaltung 71 angelegt. Die NICHT-Schaltung 7 1 ist so ausgeführt, daß ein Busbesetztsignal, von niederem Pegel ausgegeben wird, wenn ein beliebiges der Busanforderungssignale eingegeben wird. Die Schaltung ist z. B. mit einer Kombination von Torschaltungen strukturiert. Darüber hinaus werden die Busanforderungssignale REQl bis REQn auch an einen Codierer 73 durch Torschaltungen 721 bis 72n gelegt. Der Codierer 73 beinhaltet einen Prioritätscodierer, der die Prozessoren mit höchster Priorität codiert und der die entsprechend codierten Werte an seinen Ausgängen abgibt, entsprechend den Busanforderungssignalen REQl bis REQn.

Es sei z. B. angenommen, -in ß vier Prozessoren vorhanden sind und deren Priorität so festgelegt ist, daß der Prozessor 11 die höchste, der Prozessor 12 die zweithöchste, der Prozessor 13 die dritthöchste und der Prozessor 14 die niedrigste Priorität hat. Wenn dann die drei Prozessoren 11 bis 13 mit höherer Priorität gemeinsam Busanforderungssignale REQl bis REQ 3 ausgeben, wird ein Code, wie z. B. "1" in Form einer reinen Binärzahl vom Codierer 73 ausgegeben, und an einen Decodierer 74 gelegt. Der Decodierer 74 gibt dann ein Codesignal wie z. B. "0001" an seinen Ausgängen aus. Diese entsprechenden Ausgangssignale vom Decoder 74 werden den Eingängen von Flip-Flops 761 bis 76n zugeführt, die jeweiligen Prozessoren 11 bis In entsprechen, und setzen diese Flip-Flops. Um die Flip-Flops 761 bis 76n rückzusetzen, werden Rücksetzeingängen _r der Flip-Flops von Invertern 751 bis 75n, die die Busanforderungssignale REQl bis REQn invertieren, zugeführt.

Dadurch werden die jeweiligen Flip-Flops 761 bis 76n durch

die Ausgangssignale vom Decoder 74 gesetzt und werden rückgesetzt, wenn die Busanforderungssignale REQl bis REQn nicht mehr vorliegen oder wenn die Busanforderungssignale hohen Pegel einnehmen. Die entsprechenden Ausgpngssignale der Flip-Flops 761 bis 76n werden der Busauswahlschaltung 3 als Auswahlsignal zum Auswählen von Ortsbusleitungen 21 bis 2n zugeführt.

Eine Nullermittlungsschaltung 77 ermittelt, ob der Inhalt aller Ausgänge vom Codierer 73 "0" ist, mit anderen Worten, die Schaltung 77 ermittelt, daß Busanforderungssignale von allen Prozessoren 11 bis In nicht am Bussteuergerät 7 vorliegen. Ein Nullermittlungssignal, das von der Nullermittlungsschaltung 77 abgegeben wird, ist an Setzeingänge der Flip-Flops 781 bis 78n angelegt. Das Ausgangssignal vom Decoder 74 ist an Rücksetzeingänge der Flip-Flops 781 bis 78n angelegt. Die Ausgangssignale der Flip-Flops 781 bis 78n sind an die oben beschriebenen Torschaltungen 721 bis 72n angelegt. Der Grund, weswegen die Nullermittlungsschaltung 77 und die Flip-Flops 781 bis 78n vorhanden sind, besteht darin, daß eine Situation, in der eine Busanforderung von einem Prozessor mit niedriger Priorität nicht berücksichtigt wird, ausgeschlossen wird, da ja die Priorität der Prozessoren 11 bis In vorbestimmt ist. Es sei z.B.

angenommen, daß die Prozessoren 11, 12 und 13 gleichzeitig Busanforderungssignale abgeben und danach der Prozessor 14 oin Busanforderungssignal abgibt, und dann auch der Prozessor 11 wieder ein Busanforderungssignal nach Beendigung der Besetzung der Zentralbusleitung 5 abgibt. In diesem Fall geben die Prozessoren Il und 14 zuerst Busanforderungssignale ab, nachdem die Prozessoren 12 und 13 die Besetzung der Zentralbusleitung 5 abgeschlossen haben und dadurch besetzt der Prozessor 11 wegen seiner höheren Priorität zunächst die Zentralbusleitung 5, obwohl der Prozessor 14 zuerst ein Busanforderungssignal abgegeben hat.

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Wenn kein Anforderungssignal ausgegeben wird, stellt die Nullermittlungsschaltung 77 keine Signale fest, die die Flip-Flops 781 bis 78n setzen. Wenn die Flip-Flops 781 bis 78n gesetzt sind, werden die zugehörigen Torscha 1 tungen 721 bis 72n geöffnet, so daß Busanforderungssignalc • REQl bis REQn am Codierer 7 3 anliegen. Wenn ein Busanforderungssignal von z. B. dem Prozessor 11 angelegt wird, dann wird das Flip-Flop 781 durch den Ausgang vom Decoder 74 rückgesetzt und die entsprechende Torschaltung 721 ist geschlossen. Daher werden dann Busanforderungssignale REQl vom Prozessor 1 mit der höchsten Priorität nur dann angenommen, wenn andere Busanforderungssignale REQ2 bis REQn ausgegeben werden.

In Fig. 4 ist das Unterbrechungssteuergerät gemäß Fig. in einem genaueren Blockdiagramm dargestellt. Das Diagramm von Fig. 5 stellt die Daten dar, die in dem Lesespeicher 83 gemäß Fig. 4 gespeichert sind, und Fig. 6 stellt ein Diagramm dar, das die Daten zeigt, die in dem Speicher 85 mit Direktzugriff gemäß Fig. 4 gespeichert sind. Das Unterbrechungssteuergerät 8 Führt eine Unterbrechungssteuerung aufgrund eines Mikroprogramms durch, das einen Schritt 1 und η-mal einen Schritt 2 umfaßt. Tm Schritt 1 wird ein Unterbrechungserlaubnissignal ACK an die Geräte 61 bis 6m durch die Zentralbusleitung 5 abgegeben und es wird abgetastet, ob ein Gerätenummernwert als Unterbrechungsanforderung von einem der Geräte 61 bis 6m zurückgegeben wird. Im Schritt 2 werden die in dem Speicher 85 mit Direktzugriff gespeicherten Werte aufgrund der Gerätenummernwerte von jedem der Geräte 61 bis 6m ausgegeben, so daß der zu unterbrechende Prozessor festgelegt ist und dieser eine Unterbrechungssteuerung erfährt. Die Befehlsfolge im Schritt 2 wird für jeden Prozessor wiederholt. Ein solches Mikroprogramm ist im Lesespeicher 8 3 gespeichert.

Der Lesespeicher 83 weist Speicherbereiche 830 bis 83n auf, wie dies in Fig. 5 dargestellt ist. Das Programm von Schritt

I ist im Speicherbereich 830 und das Programm von Schritt ist in den Speicherbereichen 831 bis 83n gespeichert. Das Programm des Schritts 1 beinhaltet einen Adressenwert "0" und ein Auswahlsignal. Das Programm zu Schritt 2 beinhaltet Adreßwerte 1 bis n, ein Auswahl signal und ein Unterbrechungsbefehlssignal. Das Programm im Lesespeicher 83 zu jedem Schritt wird sequentiell ausgelesen und im Register 84 gespeichert. Das Unterbrechungserlaubnissignal des Programms, das im Register 84 gespeichert ist, wird gemeinsam an die jeweiligen Geräte 61 bis 6m durch die Zentralbusleitung 5 angelegt. Der Adreßwert wird an eine Addierschaltung 82 angelegt und das Auswahlsignal wird an einen Multiplexer 81 angelegt und das Unterbrechungsbefehlssignal wird an einen Eingang von UND-Gliedern 881 bis 88n angelegt. Wenn ein Unterbrechungserlaubnissignal vom Register 74 an die jeweiligen Geräte 61 bis 6m gelegt wird, wird ein Gerätenummernwert als ein Unterbrechungsanforderungssignal an den Speicher 85 mit Direktzugriff und an die Register 86 von jedem der Geräte durch die Zentralbusleitung 5 angelegt. Wie in Fig. 6 dargestellt, weist der Speicher 85 mit Direktzugriff Speicherbereiche für Adressen A bis A + (m - 1) auf. Diese Adressen A bis A + (m - 1) werden entsprechend den Geräten 61 bis 6m geliefert, d. h. Gerätenumrncirn ITO bis IT(m - 1) für jede Adresse. Ein Bitspeicherbereich steht für jeden der Prozessoren

II bis In zur Verfugung und der Wert, der angibt, ob eine Unterbrechung angefordert ist oder nicht, ist darin gespeichert. Wenn eine Unterbrechung angefordert ist, ist der logische Wert "1" und wenn keine Unterbrechung eingefordert ist, ist der logische Wert "0" gespeichert.

Wenn daher ein Gerätenummernwert als Adreßsignal in den Speicher 85 mit Direktzugriff von irgendeinem der Geräte

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eingegeben wird, wild ein entsprechende»! Pt i>/.c:;:;oi ennunniiei n wert von dem Speicherbereich im Speicher 8^r> mit Di rekl zugriff ausgegeben, der dem Adreßsignal entspricht und dieser Wert wird im Register 87 gespeichert. Das Register 8"7 gibt einen Bestimmungswert aus, der jedem Prozessor jeweils entspricht. Dieser Wert wird an die jeweiligen liinqänge der UND-Gatter 881 bis 88n und an den Multiplexer 81 gelegt. An den Multiplexer 8 1 wird auch das Husbeset.-tsignal von dem Bussteuergerät 87 gemäß Fig. 3 gelegt". Da.s Busbesetztsignal sperrt den Multiplexer 81, so daß dieser Prozessornummernwerte nicht auswählen kann, wenn die Prozessoren 11 bis In Busanforderungssignale an das Bussteuergerät 7 abgeben. Der Multiplexer 81 entnimmt Schritt für Schritt einen Prozeßnummernwert auf Grundlage eines Auswahlsignals nach dem anderen und legt ein +1-Signal an eine Addierschaltung 82, wenn der logische Wert "1" in jedem Prozeßnummernwert vorliegt. Die Addierschaltung 82 addiert +1 zu dem Adreßwert vom Register 84 und gibt das Addierergebnis als Adre -.ignal an den Lesespeicher 83.

Die UND-Glieder 881 bis 88n legen Unterbrechungssignale ITRl bis ITRn an die entsprechenden Prozessoren an, wenn die UND-Glieder 881 bis 88n jeweils einen Prozessornummernwert vom Register 87 und einen Unterbrechungsbefehl vom Register 84 erhalten. Die Register 86 speichern die Gerätenummernwerte und geben diese an die Zentralbusleitung 5 ab. Die Busauswahl schaltung 3 gemäß Fig. 7 weist Auswahleinheiten 31 bis 3n auf, die jeweils einem Prozessor 11 bis In entsprechen. Die Ortsbusleitungen 21 bis 2n sind mit den jeweiligen Auswahleinheiten 31 bis 3n verbunden und Auswahl signale 1 bis η von dem Bussteuergerät 7 werden an die Auswahleinheiten 31 bis 3n jeweils angelegt. Die Ausgänge der Auswahleinheiten 31 bis 3n sind gemeinsam mit der Zentralbusleitung 5 verbunden.

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Es wird nun anhand der Fig. 8 die Funktion einer erfindungsgemäßen Ausführungsform erläutert. In einem Ausgangszustand wird das Programm vom Schritt 1 aus dem Lesespeicher 83 ausgelesen und im Register 84 gespeichert. Ein Unterbrechungserlaubnissignal wird an jedes der Geräte 61 bis 6m vom Register 84 durch die Zentralbusleitung 5 angelegt. Entsprechend den jeweiligen Unterbrechungssignalen erkennen die jeweiligen Geräte 61 bis 6m, daß eine Unterbrechung durchgeführt werden sollte. Dann gibt ein Gerät, z.B. das Gerät 61, einen Gerätenummernwert ITO als Unterbrechungsanforderungssignal an die Zentralbusleitung 5 ab. Der Gerätenummernwert ITO wird im Register 86 gespeichert und wird auch als Adreßsignal an den Speicher 85 mit direktem Zugriff gelegt. Daraufhin gibt der Speicher 85 mit direktem Zugriff einen Wert von der Adresse A an das Register 87, das den Wert speichert, ab, der den Prozessor 11 angibt, der durch das Gerät 61 unterbrochen werden kann. Dadurch wird nur das erste Bit im Register 87 zu logisch "1". Dieses Signal wird an einen Eingang des UND-Glieds 881 und an den Multiplexer 81 gelegt.

Zu diesem Zeitpunkt hat das Busbesetztsignal hohen Pegel, da der Prozessor 11 kein Busanforderungssignal REQl abgibt. Aus diesem Grund entnimmt der Multiplexer 81 ein +1-signal aus dem Register 87 in Übereinstimmung mit dem Wert, der anzeigt, daß zumindest ein Prozessor vorliegt, der unterbrochen werden soll und er gibt das Signal +1 an die Addierschaltung 82 ab. Die Addierschaltung 82 addiert +1 zum Adreßwert vom Register 84 und gibt das Addierergebnis in den Lesespeicher 83. Daher wird das Programm zu Schritt 2, das in der nächsten Adresse gespeichert ist, vom Lesespeichor 8 3 ausgegeben und im Register 84 gespeichert. Ein Unterbreclninijsbofehlsniqnal vom Register 84 wird an die UND-Glieder 881 bis M8n gelegt. Dabei wird das UND-Glied 881

.35 geöffnet, so daß ein IJnterbr echungssignal ITRl an den Pro-

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zessor 11 gelegt wird, da pin Unter brochunq.sboi eh Iswot t nur am UND-Glied 881 anliegt.. Dor l'rozciüior 11. erhält (hu; Unterbrechungssiqnal ITHl und gibt ein Unterbrechungsanforderungssigna 1 REQl an da.s Busstcuurgerät 7 ab. 5

Wie in Fig. 3 dargestellt, legt das Bussteuergerät 7 ein Auswahl signal 1 an die Busauswahl schal tung 'i entsprechend dem Unterbrechungsanforderungssigna 1 REQl an. Die? Busauswahlschaltung 3 gibt gemäß Fig. 5 auf das Auswahlsignal 1 hin nur die Auswahleinheit 31 frei. Infolgedessen wird die Ortsbusleitung 21 des Prozessors 11 mit der Zentralbusleitung 5 verbunden. Wenn die Ortsbusleitung 21 mit der Zen-. tralbusleitung 5 verbunden ist, liest der Prozessor 11 den Gerätenummernwert ITO, der im Register 86 gespeichert ist.

Dementsprechend stellt der Prozessor 11 sofort fest, daß eine Unterbrechungsanforderung vom Gerät 61 vorliegt. Daher tauscht der Prozessor 11 mit dem Gerät 61 über die Ortsbusleitung 21 und die Zentralbusleitung 5 Werte aus.

Wenn dann in einem nächsten Schritt ein Unterbrechungsanforderungssignal vom Gerät 62 eingegeben wird, läuft die oben beschriebene Befehlsfolge erneut ab. Wenn die Befehlsfolge von allen Prozessoren durchgeführt ist, wird die Folge auf den Schritt 1 zurückgesetzt. Wie im Vorstehenden beschrieben, wird gemäß einer Ausführungsform der Erfindung der Wert, der einen Prozessor angibt, der entsprechend jedem Gerät unterbrochen werden, soll, im Speicher 85 mit Direktzugriff gespeichert und ein entsprechender Wert wird vom Speicher 8 5 auf eine Unterbrechungsaufförderung von einem Gerät aus ausgegeben, so daß eine Unterbrechungssteuerung des zugehörigen Prozessors durchgeführt wird. Dementsprechend ist es ermöglicht, eine Unterbrechungssteuerung mit einer beliebigen Kombination einer Anzahl von Prozessoren mit einer beliebigen Anzahl von Geräten durchzuführen. Wenn die Zahl der zu

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unterbrechenden Prozessoren geändert werden soll, ist es lediglich erforderlich, den Inhalt des Speichers 85 mit Direktzugriff zu ändern.

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Claims (6)

1. -":>::· :":.-:: 322403A

   PATENTANWÄLTE

   TER MEER-MÜLLER-STEÜnMEISTER

   Beim Europäischen Patentamt zugelassene Vertreter — Professional Representatives before the European Patent Office

   Mandntalres agrens pros !'Office europoen des brevots

   Dipl.-Chem. Dr. N. ter Moor Dipl.-Ina H. Steinnrif>ir.tör

   ?SiSee^· ^ΜΰΙΙβΓ Artur-L^ebeok-Str^eo öl

   D-8OOO MÜNCHEN 22 D-48OO BIELEFFLD 1

   Mü/cb

   Case FP-I476

   28. Juni 1982

   MITSUBISHI DHNKL KABUSH [ Kl KAISIlA 2-3, Marunouchi 2-chome Chiyoda-ku, Tokyo/Japan

   Mehrprozessorensystem

   Patentansprüche

   \] j Mehrprozessorensystem mit
   - einer Mehrzahl von Prozessoren (11-ln),

   - einer Mehrzahl von Geräten (61-6m), die gemeinsam von jedem der Prozessoren qosteuert werden,

   - einer Zentral busleitung (5), an die jedes der Geräte angesch1ossen ist,

   - und Ortsbus 1 eitungen (21-2n), die die Prozessoren jeweils über eine Busauswahlschaltung (3) mit der Zentralbusleitung verbinden,

   dadurch gekennzeichnet, daß - die Prozessoren (11-ln) Busanforderungssignale abgeben,

   - die Geräte (61-6m) Unterbrechungsanforderungssignale ab-

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   t'P-1-4 7 6"

   geben,

   - ein Datenspeicher (85) vorhanden ist, zum Speichern von Bestimmungswerten zum Festlegen eines der mehreren Prozessoren, der gemäß der Aufforderung eines der Prozessoron unterbrochen werden soll,

   - ein Unterbrechungssteuergerät (8) vorliegt, das auf die Unterbrechungsaufforderungssignale der Geräte anspricht, zum Ausgeben von Bestimmungswerten aus dem Datenspeicher (85) zum Erkennen eines jeweiligen Prozessors, der einem Bestimmungswert entspricht, zum Liefern eines Unterbrechungssignals für den jeweiligen Prozessor, und

   - die Busauswahlschaltung eine Ortsbusleitung (21-2n) mit dor Zentralbusleitung (5) entsprechend dem Busanforderungssignal eines jeweiligen Prozessors, dem ein Unterbrechungssignal zugeführt ist, verbindet.
2. 2. Mehrprozessorensystem gemäß Anspruch 1, dadurch gekennzeichnet , daß jedem Gerät (61-6m) eine Bestimmungsnummer von vornherein zugeordnet ist, wobei jede Bestimmungsnummer von jeder anderen unterschiedlich ist, daß jedes Gerät zum Ausgeben des Unterbrechungsanforderungssignals eine Schaltung aufweist, die dieses Signal auf Grundlage der Bestimmungsnummer ausgibt, daß der Datenspeicher (85) Speicherbereiche aufweist, die den jeweiligen Bestimmungsnummern der Geräte entsprechen, und daß eine Schaltung vorhanden ist, zum Eingeben von Bestimmungswerten der Geräte, die den Bestimmungsnummern entsprechen, in die jeweiligen Speicherbereiche.
3. 3. Mehrprozessorcnsyst c-m gemäß Anspruch 1 oder 2, d a d u ι c h g e k <■ η μ / e i. c h η υ t , daii das Untorbroch\mq;;stnuergorät (8) orno .Schaltung zum Erzeuger, von Unterbrechungserlaubnissignalcn aufweist, zum Anlegen dieser Signale an die Geräte, and daß die Geräte ibl-Gin) jeweils eine Schaltung zum Erzeuqr>n von Unterbrechungsan-

   T

   forderungssignalen aufweisen, die auf die Unterbrechungserlaubnissignale hin abgegeben werden.
4. 4. Mehrprozessorensystem gemäß Anspruch 3, d a -

   durch gekenn z-eichnet, daß das Unterbrechungssteuergerät (8) eine Schaltung zum Erzeugen von Unterbrechungsbefehlssignalen zum Anlegen eines Unterbrechungssignals an einen Prozessor (11-ln) aufweist, entsprechend dem aus dem Datenspeicher (85) ausgelesenen Bestimmungswert und entsprechend dem Unterbrechungsbefehlssignal.
5. 5. Mehrprozessorensystem gemäß Anspruch 4, dadurch gekennzeichnet, dciß es eine Schaltung zum Freigeben eines Unterbrechungsbefehlssignals aufweist, das von der zugehörigen Erzeugerschaltung erzeugt wird, wenn vom Datenspeicher (85) das Vorhandensein oder das NichtVorhandensein eines Bestimmungswerts angezeigt wird.
6. 6. Mehrprozessorensystem nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Busauswahlschaltung (3) eine Schaltung zum Erzeugen von Busauswahlsignalen auf Grundlage der Busanforderungssignale von den Prozessoren (11-ln) und eine weitere Schaltung aufweist, die auf die Busauswahl signale anspricht, um die Ortsbusleitungen (21-2n) eines jeweiligen Prozessors (11-ln) mit der Zentralbusleitung (5) zu verbinden.