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DE3048414A1 - "schaltungsanordnung fuer eine datenverarbeitungsanlage" - Google Patents

"schaltungsanordnung fuer eine datenverarbeitungsanlage"

Info

Publication number
DE3048414A1
DE3048414A1 DE19803048414 DE3048414A DE3048414A1 DE 3048414 A1 DE3048414 A1 DE 3048414A1 DE 19803048414 DE19803048414 DE 19803048414 DE 3048414 A DE3048414 A DE 3048414A DE 3048414 A1 DE3048414 A1 DE 3048414A1
Authority
DE
Germany
Prior art keywords
register
data signal
input
output
central
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19803048414
Other languages
English (en)
Inventor
Knute S. 85308 Phoenix Ariz. Crawford
Jerome J. 85021 Phoenix Ariz. Twibell
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull HN Information Systems Inc
Original Assignee
Honeywell Information Systems Italia SpA
Honeywell Information Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell Information Systems Italia SpA, Honeywell Information Systems Inc filed Critical Honeywell Information Systems Italia SpA
Publication of DE3048414A1 publication Critical patent/DE3048414A1/de
Withdrawn legal-status Critical Current

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
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    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
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    • G—PHYSICS
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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  • General Physics & Mathematics (AREA)
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  • Information Transfer Systems (AREA)
  • Bus Control (AREA)
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Description

DIPL. ING. HEINZ BARDEHLE München, 22.12.1900
- k~ 3048A1^
PATENTANWALT *
Aktenzeichen: Mein Zeichen: P 3162
Honeywell Information Systems Inc.
Smith Street
Waltham, Mass., V.St.v.A.
Schaltungsanordnung für eine Datenverarbeitungsanlage
130038/0867
Beschreibung
Die Erfindung "bezieht sich generell auf Datenverarbeitungsanlagen und insbesondere auf Datenverarbeitungsanlagen bzw. -systeme, bei denen periphere Untersysteme für mehr als eine Zentraleinheit und die zugehörige Anordnung verfügbar zu'machen sind. Dabei ist eine Anordnung für einen Eingabe/Ausgabe-Multiplexer vorgesehen, der eine effiziente Informationsübertragung durch mehr als einer Steuerungs-Schnittstelleneinheit und der Vielzahl von peripheren Untersystemen ermöglicht, die an dem betreffenden Eingabe/Ausgabe-Multiplexer angeschlossen sind.
Es ist generell bekannt, einen Eingabe/Ausgabe-Multiplexer als Schnittstelleneinrichtung zwischen einer Steuerungs-Schnittstelleneinheit und der peripheren Anordnung auszunutzen. Bisher wird ein peripheres Untersystem lediglich für eine einzige Zentraleinheit verfügbar gemacht. In dem Fall, daß der Zugriff zu einem Eingabe/Ausgabe-Multiplexer und damit zu den zugehörigen peripheren Einrichtungen durch eine Vielzahl von Steuereinheit-Schnittstelleneinrichtungen erwünscht war, war es erforderlich, für eine genaue Verfügbarkeits- und Entscheidungs-Schaltungsanordnung zu sorgen, um den Austausch von Datensignalen zu steuern. Dabei sind die Merkmale, die beim Aufbau einer derartigen Schnittstelleneinrichtung berücksichtigt worden sind, die vorhandene Aktivität im Eingabe/Ausgabe-Multiplexer, die Priorität von Anforderungen, die^ Wartezeit bezüglich Übertragungen, etc.·
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Der Erfindung liegt demgemäß die Aufgabe zugrunde, eine verbesserte Da,tenverarbeitungseinheit zu schaffen.
Darüber hinaus soll der Zugriff zu einem peripheren Untersystem durch mehr als eine Zentraleinheit ermöglicht werden.
Außerdem soll eine Anordnung bereitgestellt werden, die mehr als einer Steuerungs-Schnittstelleneinheit ermöglicht, Datensignale zu einem Eingabe/Ausgabe-Multiplexer zu übertragen.
Schließlich soll die Übertragung von Daten zu einem Eingabe/Ausgabe-Multiplexer dadurch ermöglicht werden, daß abwechselnd der Eingabe/Ausgabe-Multiplexer für eine Vielzahl von Steuerungs-Schnittstelleneinheiten zur Verfügung gestellt wird.
Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.
Gemäß der Erfindung ist ein Übertragungs-Register in dem Eingabe/Ausgabe-Multiplexer jeder Steuerungs-Schnittstelleneinheit zugehörig. Ein Status-Signalbit ist dabei für jedes Übertragungsregister vorgesehen. Die Statussignale zeigen der Verknüpfungsanordnung des Eingabe/Ausgabe-Multiplexers an, daß eine Datensignalgruppe darauf wartet, zu dem Multiplexer-Eingangsregister übertragen zu werden. Wenn das Eingangsregister des Eingabe/Ausgabe-Multiplexers verfügbar ist, werden die Datensignale über einen steuerbaren Schalter von dem Übertragungsregister her übertragen, welches der betreffenden Steuerungs-Schnittstelleneinheit zugehörig ist. Das Status-Signalbit stellt sicher, daß Sätze von verbundenen Signalgruppen sequentiell übertragen werden. Die Steuerungs-Schnittstelleneinheit sorgt für eine Eins-Taktverzögerung vor Eingabe einer nicht bezogenen Daten-
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Signalgruppe in das tJbertragungsregister. Die Eins-Taktperiode, in der ein Statusbit nicht vorhanden ist, ermöglicht den Datensignalgruppen von einer anderen sequentiell arbeitenden Steuerungs-Schnittstelleneinheit, mit der Übertragung zu dem Eingabe/Ausgabe-Multiplexer zu beginnen.
Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.
Fig. 1 zeigt in einem Blockdiagramm eine Allzweck-Datenverarbeitungsanlage .
Fig. 2 zeigt in einem Blockdiagramm eine Anordnung, die den Schnittstellenbetrieb zwischen einem Eingabe/Ausgabe-Multiplexer und zwei zentralen Untersystemen steuert. Fig. 3 veranschaulicht in einem Zeitdiagramm die zeitlich abhängige Übertragung von Datensignalen von den Steuerungs-Schnitt Stelleneinheiten zu dem Eingabe/Ausgabe-Multiplexer. Fig. 4 zeigt eine beschreibende Darstellung einer Datenübertragungsaktivität während der ersten sechs Taktzyklen gemäß Fig. 3.
Fig. 5 zeigt in einem Blockdiagramm eine Anordnung, die die Datensignalgruppenübertragung zwischen einem Bingabe/Ausgabe-Multiplexer und einem in einer Mehrzahl vorgesehenen zentralen Untersystem steuert. Fig. 6 zeigt in einem Blockdiagramm die für einen Eingabe/Ausgabe-Multiplexer benötigte Steuerungslog.ik.
In Fig. 1 ist in einem Blockdiagramm eine Datenverarbeitungsanlage mit zwei zentralen Untersystemen und mit diese sich teilenden peripheren Untersystemen veranschaulicht. Eine Zentraleinheit 15 ist dabei mit einer Steuerungs-Schnittstelleneinheit 11 gekoppelt , die mit einem Hauptspeicher 13 sowie mit einem Eingabe/Ausgabe-Multiplexer 10 gekoppelt ist. Die Steuerungs-Schnittstellenverarbeitungseinheit 12 ist mit einer Zentraleinheit 16, einem Hauptspeicher 14 und dem Eingabe/Ausgabe-Multiplexer 10
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gekoppelt. Der Eingabe/Ausgabe-Multiplexer 10 ist mit dem gemeinsam benutzten peripheren Untersystem 9 verbunden. Bei der vorliegenden Erfindung ist es erforderlich, daß lediglich eines der peripheren Untersysteme aktiviert wird. Die erforderliche Verarbeitungsfunktion wird in einer Zentraleinheit ausgeführt. Der Hauptspeicher enthält die durch die Zentraleinheit benötigten Daten, und die Steuerungs-Schnittstelleneinheit steuert die Dateneintragung in die Zentraleinheit. Ein zentrales Untersystem besteht dabei aus diesen funktionalen Einheiten, obwohl diese unterschiedlich gruppiert und in anderer Weise ausgelegt sein können.
Gemäß Fig. 2 ist die Anordnung in dem zentralen Untersystem 4 mit einem Übertragungsregister 51 gekoppelt, während die Anordnung in dem zentralen Untersystem 5 mit einem Übertragungsregister 52 gekoppelt ist. Das Register 51 und das Register 52 sind ihrerseits über einen Schalter 53 mit dem Eingaberegister 55 des Eingabe/Ausgabe-Multiplexers verbunden. Das Register 51 und das Register 52 sind ihrerseits mit einer Steuerlogik 54 verbunden. Dabei sind insbesondere eine Registerkomponente 51a sowie eine Registerkomponente 52a mit der Steuerlogik 54 verbunden, um an diese Steuerlogik dann ein Signal abzugeben, wenn in die zugehörigen Register Datensignalgruppen eingespeichert sind. Die Steuerlogik 54 ist mit dem zentralen Untersystem 4 und mit dem zentralen Untersystem 5 verbunden, um die Übertragung von Datensignalen zu dem Register 51 bzw. zu dem Register 52 verhindernde Sperrsignale bereitzustellen.
In Fig. 3 ist anhand eines Zeitdiagrammss die Bewegung bzw. Verschiebung der Datensignale von dem zentralen Untersystem 4 und dem zentralen Untersystem 5 zu dem Register 5 in dem Eingabe/Ausgabe-Multiplexer veranschaulicht. Diese Signale sind dabei in Beziehung zu
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den Taktimpulsen veranschaulicht, wobei der Status der verschiedenen Register angegeben ist.
Unter Bezugnahme auf Fig. 4 wird die Übertragung von Datensignalgruppen während der ersten sechs Taktzyklen gemäß Fig. 3 beschrieben. Die Datengruppen von dem zentralen Untersystem 5 sind mit B bezeichnet. Die den Datengruppen A und B zugehörigen Zahlen beschreiben dabei die Anzahl der Datengruppenreihe, wobei die Datengruppenzahl, d.h. (.3-4) angibt, daß das vierte Gruppenglied des dritten Satzes von Datengruppen zu übertragen ist.
In Fig. 5 ist eine Anordnung gezeigt, die als Schnittst eil eneinrichtung für einen einzelnen Eingabe/Ausgabe-Multiplexer und eine- Vielzahl von zentralen Untersystemen dient. Jedes der in einer Vielzahl vorgesehenen zentralen Untersysteme N-M ist mit einem der Übertragungsregister 61 bis 62 verbunden. Jedes Übertragungsregister ist über einen Schalter 66 an einem Eingangsregister 67 angeschlossen. Das Schalterstellungs-Adressierungsregister 67 wird dabei durch Signale von der Steuerungslogik 64 eingestellt bzw. festgelegt. Die Steuerungslogik 64 ist ihrerseits mit den Bitpositionen 1a bis 2a der Register 61 bis 62 verbunden. Die Steuerungslogik 64 ist außerdem mit jeder Steuerungs-Schnittstelleneinheit verbunden, um ein Haltesignal für jede Einheit unter geeigneten Bedingungen festzuhalten.
In Fig. 6 ist ein Diagramm der Signale gezeigt, die an die Steuerungslogik 64 abgegeben bzw. von dieser erzeugt werden. Dabei werden Taktsignale und Signale von den Registern 61 bis 62 an die Steuerungslogik 64 abgegeben, wenn die betreffenden Register zu dem Register 55 zu übertragende Datensignalgruppen enthalten. Die Steuerungslogik 64 gibt Stellungsauswahlsignale an den Schalter ab und liefert Haltesignale an die Steuerungs-Schnitt-
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stelleneiniieiten auf das Auftreten von sogenannten Register-Voll-Signalen und in der sequentiellen Register-Reihenfolge .
Im folgenden wird die Arbeitsweise der bevorzugten Ausführungsform der Erfindung näher erläutert. Für eine Datenverarbeitungsanlage stellt es ein wichtiges Kriterium für die Übertragung einer Information von dem zentralen Untersystem zu dem Eingabe/Ausgabe-Multiplexer dar, ein Dateneingaberegister (Register 55 gemäß Fig. 2 und Register 67 gemäß Fig. 5) mit aktualisierten Datensignalgruppen während jedes Taktzyklus zu versehen , soweit dies möglich ist. In dem Bestreben, dieses Kriterium zu maximieren und die Komplexheit der ausführenden Anordnung zu minimieren, ist es gemäß der vorliegenden Erfindung erforderlich, daß jedes zentrale Untersystern, d.h. dessen zugehörige Steuerungs-Schnittstelleneinheit für eine 1-Taktzyklus-Trennung zwischen der Abgabe unabhängiger Datensignalgruppen an das Übertragungsregister des dem jeweiligen zentralen System zugehörigen Eingabe/Ausgabe-Multiplexers sorgt. Dabei wird eine Reihe von Datensignalgruppen, die der Abwicklung bzw. Bedienung eines einzelnen peripheren Untersystems zugehörig sind, an das Schnittstellen-Register ohne eine zeitliche Trennung abgegeben. Dies bedeutet, daß das zentrale Untersystem keine Trennung zwischen Gliedern einer Datensignalgruppenreihe hervorruft, sondern vielmehr für eine 1-Taktzyklus-Zeittrennung zwischen den jeweiligen Reihen bzw. Sätzen von Datensignalgruppen sorgt.
In Fig. 2 ist die Anordnung näher veranschaulicht, die den Eingabe/Ausgabe-Multiplexer 10 mit den zentralen Untersystemen 4 und 5 verbindet. Die Register 51 und 52 enthalten jeweils eine Registerzelle, die ein "Register-Voll"-Signal in dem Fall enthält, daß das Register eine Datensignalgruppe aufnimmt, wobei das betreffende Signal
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solange vorhanden ist, wie die Datensignalgruppe in dem Register verbleibt. Die Register-Voll-Zellen 51a und 52a sind mit der Steuerungslogik 54 verbunden, der sie Verknüpfungssignale solange zuführen, wie eine Datensignalgruppe in dem Übertragungsregister festgehalten wird, und zwar in Vorbereitung auf die Übertragung zu dem Eingaberegister 55 hin. Die "Register-Voll"-Signale sowie die Taktsignale von der Datenverarbeitungsanlage her stellen Signale für die Steuerungslogik 54 dar. Die Steuerungslogik 54 gibt an den Schalter 53 Signale ab, die festlegen, welcher Übertragungsregisterinhalt an das Eingaberegister 55 abgegeben wird. Die Steuerungslogik 54 gibt außerdem geeignete (Halte-)Signale an die Steuerungs-Schnittstelleneinheit ab, um nämlich zu verhindern, daß Datensignalgruppen in dem Übertragungsregister vorhandene Datensignalgruppen überschreiben, aus denen Daten nicht übertragen worden sind. Die Steuerungslogik 54 beseitigt auf der Grundlage der Schalter-(.53)-Adresse das "Register-VollM~Signal aus dem Übertragungsregister, welches gerade Daten an das Eingaberegister 55 abgibt. Wenn eine Datengruppe in das Datenregister eingetragen ist, wird das lrRegister-Völl"-Signal wieder zurückgesetzt.
In Fig. 2 und 3 sind ferner Proben-bzw. Abtastproben-Übertragungen von Datensignalgruppensätzen veranschaulicht. Beginnend mit dem Taktzyklus 1 sei angenommen, daß keine Signalgruppensätze von irgendeinem zentralen Untersystem zu übertragen sind. Während des Taktzyklus 2 werden Datensignalgruppen von dem zentralen Untersystem 4A(.1-1) und dem zentralen Untersystem 5, B(1-1) an die Übertragungsregister 51 und 52 abgegeben. Während des Taktzyklus 3 wird die Signalgruppe A(1-1) in das Register 51 abgegeben, und ein Register-Voll-Signal von der Zelle 51a her wird an die Steuerungslogik 54 abgegeben. Gleichzeitig wird die Signalgruppe B(1-1) in das Register 52 eingegeben, und das
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Register-Voll-Signal von der Zelle 52a wird an die Steuerungslogik 54 abgegeben. Im Falle des gleichzeitigen Vorhandenseins von Register-Voll-Signalen wird der Inhalt des Registers 51 die Anfön^priorität aufweisen und während des Taktzyklus 4 zum Register 55 übertragen werden. Die Steuerungslogik 54 aktiviert den dem Register zugehörigen Schalter und gibt ein Haltesignal an das zentrale Untersystem 5 ab, welches mit den Registern 52 verbunden ist. Das Haltesignal verhindert die Abgabe von weiteren Daten an das Register 52.
Das in Fig. 3 veranschaulichte Beispiel zeigt, daß die Datensätze A(1-1) und B(1-1J Einzelgliedsätze sind. Da die zentralen Untersysteme individuelle Sätze von Datensignalgruppen um einen Taktzyklus trennen, wird während des Taktzyklus 4 das Register 51 die nächste Datensignalgruppe nicht aufnehmen. Das Haltesignal für das Register v/ird beseitigt, und das "Register-Voll"-Signal von der Zelle 52a wird noch an die Steuerlogik 54 abgegeben. Während des Taktzyklus 5 wird der Inhalt des Registers über den Schalter 53 an das Register 55 unter der Steuerung durch die Steuerungslogik 54 abgegeben.
Die Signalgruppe A(2-1), die während des Taktzyklus 4 an die Ausgabeschaltungen des zentralen Untersystems abgegeben wird, wird während des Taktzyklus 5 zu dem Register 51 und während des Taktzyklus 6 zu dem Register übertragen.
Beginnend mit dem Taktzyklus 6 ist ein Beispiel eines mehrere Gruppen umfassenden Signalsatzes A(3-1)> A(,3-2), AC3-3J veranschaulicht. Da die Datensignalgruppen des betreffenden Signalsatzes nicht getrennt sind, weil Gruppen zu dem Register 51 übertragen werden, wird der Zelle 51a das "Register-Voll"-Signal für das Register 51 dauernd wieder zugeführt. Die Steuerungslogik 54 setzt die
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Aktivierung des Schalters 53 fort, so daß der Inhalt des Registers 51 nacheinander dem Register 55 zugeführt wird. Während dieser Übertragung wird das Haltesignal ständig an das mit dem Register 52 verbundene zentrale Untersystem 5 abgegeben, wodurch verhindert wird, daß Datensignale in dem Register 52 überschrieben werden.
In Fig. 4 ist die während gewisser Taktzyklen gemäß Figo sich ausbildende Aktivität für die anfänglichen sechs Taktzyklen veranschaulicht. Durch Fig. 4 wird dabei das in Fig. 3 zusammengefaßte Material geliefert.
Es dürfte somit ersichtlich sein, daß durch Trennung von Sätzen von Datensignalgruppen eine Gelegenheit dafür vorhanden ist, mit einer relativ einfachen Anordnung abwechselnd Zugriff zu dem Eingabe/Ausgabe-Multiplexer zwischen zwei Steuerungs-Schnittstelleneinheiten zu erhalten.
Die vorliegende Erfindung ist zumindest in dem Fall wirksam, daß ein einziges zentrales Untersystem Sätze von Einzel-Datensignalgruppen abgibt. In diesem Fall könnte der Wirkungsgrad 50% betragen. Wenn die Einzel-Datensignalgruppensätze jedoch eine Ausnahme darstellen, was für die bevorzugte Ausführungsform der Erfindung zutrifft, dann wird der Übertragungswirkungsgrad erhöht sein. Darüber hinaus wird die Aktivität des anderen zentralen Untersystems ebenfalls den Wirkungsgrad steigern.
In Fig. 5 ist in einem Blockdiagramm die Erweiterung der zwei zentrale Untersysteme umfassenden Konfiguration auf die Konfiguration veranschaulicht, gemäß der eine Vielzahl von zentralen Untersystemen mit einem einzelnen Eingabe/Ausgabe-Multiplexer verbunden ist. Der Schalter 63 weist dabei soviele Elemente auf wie zentrale Untersysteme und Übertragung sregister in dem Eingabe/Ausgabe-Multiplexer vorhanden sind.
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Anhand von Fig. 6 wird die zusätzliche Funktionalität beschrieben werden, die für die Steuerungslogik 64 der Anordnung gemäß Fig. 5 erforderlich ist, um die Konfiguration des in einer Mehrzahl vorgesehenen zentralen Untersystems zu realisieren. Dabei erfordert die Komplikation der mehrfachen zentralen Untersysteme im Gegensatz zu zwei zentralen Untersystemen insbesondere die Bereitstellung einer Anordnung, die das nächste Register in einer bestimmten Reihenfolge identifiziert, welches ein "Register-Voll"-Signal von der zugehörigen Registerzelle an die Steuerungslogik 64 abgegeben hat. Dieses in der Reihenfolge nächste "volle" Register wird dann auf das Register 67 angewandt sowie ggfs. auf nachfolgende Glieder desselben Satzes von Datensignalgruppen.
Die Steuerungslogik 67 muß außerdem ein Haltesignal an das zentrale Untersystem wieder abgeben, von dem Daten bereits übertragen worden sind, sofern ein Datengruppensatz nach dem betreffenden einen Zyklus an das Register abgegeben wird. Die Übertragung des Datengruppensatzes von diesem zentralen Untersystem muß die Adressierung der Schalterstellung abwarten, die diesem zentralen Untersystem zugehörig ist. Die Adressierung wird durch die sequentielle Reihenfolge der Zentraleinheiten und durch die an die Steuerungslogik 64 abgegebenen "Register- Voll"-Signale bestimmt.
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Claims (11)

  1. DIPUINCHEINZBARDEHLE München, 22.12.19RO
    PATENTANWALT
    Aktenzeichen: Mein Zeichen: ρ 3162
    Patentansprüche
    Ί.} Schaltungsanordnung für eine Datenverarbeitungsanlage, in der eine Vielzahl von zentralen Untersystemen in Datenaustausch über einen einzigen Eingabe/Ausgabe-Multiplexer steht, wobei an Ausgangsanschlüssendes jeweiligen zentralen Untersystems abgegebene Datensignalgruppen um einen Systemtaktzyklus getrennt auftreten, wobei eine dem Eingabe/Ausgabe-Multiplexer zugehörige Anordnung die Datensignalgruppen von den in einer Vielzahl vorgesehenen Untersystemen aufzunehmen vermag, dadurch gekennzeichnet, daß mit jedem zentralen Untersystem (4,5) ein Übertragungsregister (51,52) verbunden ist, welches eine Registerzelle (51a;52a) aufweist, durch die unter Anzeige des Vorhandenseins einer noch nicht übertragenen Datensignalgruppe in dem zugehörigen Datenregister eine Registersteuerung vornehmbar ist,
    daß mit sämtlichen Übertragungsregistern (51,52) eine Schaltereinrichtung (53) verbunden ist, daß mit der Schaltereinrichtung (53) ein Eingaberegister (55) verbunden ist, welches an den Eingabe/Ausgabe-Multiplexer (10) abzugebende Datensignalgruppen jeweils aufzunehmen vermag, und daß eine Steuereinrichtung (54) vorgesehen ist, die Signale von sämtlichen Anzeigeregisterzellen (51a, 52a) sowie Systemzeitsteuersignale aufzunehmen vermag und die ein Übertragungsregister (51,52), durch das Datensignalgruppen übertragbar sind, mit Hilfe von an die betreffende Schaltereinrichtung (53) abgegebenen Adressen-
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    signalen, die durch eine bestimmte Reihenfolge bezüglich der zentralen Untersysteme festgelegt sind, und durch die Registerzelleninhalte festzulegen gestattet, wobei ein neues übertragungsregister während einer der System-Zeitsteuerungszyklustrennzeiten bestimmbar ist.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der mit dem Eingabe/Ausgabe-Multiplexer (10) verbundenen zentralen Untersysteme (4,5) zwei beträgt.
  3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuerungseinrichtung (54) den Inhalt einer Registerzelle (51a, 52a) aus dem jeweils benutzten Übertragungsregister nach der jeweiligen Übertragung einer Datensignalgruppe zu entfernen gestattet.
  4. 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuerungseinrichtung (54) mit jedem der zentralen Untersysteme (4,5) verbunden ist.
  5. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, wobei die peripheren Untersysteme in einer Vielzahl vorgesehen sind, dadurch gekennzeichnet, daß eine erste Registereinrichtung (61,62) vorgesehen ist, die die Datensignalgruppe an den Eingabe/Ausgabe-Multiplexer (10) verteilt,
    daß mit den ersten Registereinrichtungen eine Schaltereinrichtung (66) verbunden ist, daß eine Vielzahl von zweiten Registereinrichtungen (67) für eine kurzzeitige Speicherung der genannten Datensignalgruppen vorgesehen ist, wobei jede der betreffenden zweiten Registereinrichtungen
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    mit der Schaltereinrichtung (66) verbunden ist und eine zugehörige Anzeigeeinrichtung umfaßt, die das Vorhandensein einer Datensignalgruppe in der betreffenden zugehörigen zweiten Register-, einrichtung anzuzeigen gestattet, wobei die betreffende Anzeigeeinrichtung durch einen Eintrag einer Datensignalgruppe in die betreffende zuge-. hörige zweite Registereinrichtung aktivierbar ist, daß mit der Schaltereinrichtung (66), der Anzeigeeinrichtung und einer Systemtakteinrichtung eine Steuereinrichtung (64) verbunden ist, die festlegt, welche der zweiten Registereinrichtungen mit der ersten Registereinrichtung in Abhängigkeit von dem Systemtakt und durch die Anzeigeeinrichtung gesteuert verbunden wird,
    und daß jedem der zentralen Untersysteme eine Ausgabeeinrichtung zugehörig ist, die mit einem der zweiten Registereinrichtungen verbunden ist und die eine Systemtaktzeitspanne zwischen den Sätzen von Datengruppen bereitstellt.
  6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerungseinrichtung (64) die Schalteinrichtung (66) zu veranlassen gestattet, eine neue zweite Registereinrichtung mit der ersten Registereinrichtung lediglich während der Zeitspanne zwischen der Übertragung von Sätzen von Datensignalgruppen zu verbinden.
  7. 7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerungseinrichtung (64) mit sämtlichen zentralen Untersystemen (N,M) verbunden ist und die Abgabe von Datensignalen auf das Auftreten bestimmter Taktsignale und Anzeigesignale hin einstellt.
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  8. 8. Schaltungsanordnung nach einem der Ansprüche 1 Ms 7, wobei eine Systemtakteinrichtung und eine Vielzahl von zentralen Uhtersystemen vorgesehen sind, die Jeweils über eine Schnittstelleneinrichtung und einen Eingabe/Ausgabe-Multiplexer mit peripheren Untersystemen verbindbar sind, dadurch gekennzeichnet, daß Jedem zentralen Untersystem Ausgabeeinrichtungen zugehörig sind, die Datensignale an einem Ausgangsanschluß des Jeweiligen zentralen Untersystems abzugeben gestatten, wobei Glieder unterschiedlicher Sätze von Datensignalen während aufeinanderfolgender Systemtaktperioden nicht an dem betreffenden Ausgangsanschluß 'abgebbar sind,
    d^aß die Übertragungsregister (z.B. 61,62) an den Ausgangsanschlüssen angeschlossen und dem Jeweiligen zentralen Untersystem zugehörig sind, wobei dem Jeweiligen Register eine Anzeigeeinrichtung zugehörig ist, die in dem Fall aktiviert ist, daß eine Datensignalgruppe in das betreffende zugehörige Ubertragungsregister eingetragen ist, daß eine Eingabeeinrichtung vorgesehen ist, die Datensignalgruppen an den Eingabe/Ausgabe-Multiplexer (10) abzugeben gestattet,
    daß die Schaltereinrichtungen mit den Übertragungsregistern und den Eingabeeinrichtungen verbunden sind
    und daß die Steuereinrichtung (54;64) mit der Systemtakteinrichtung und der genannten Schaltereinrichtung verbunden ist und an die betreffende Schaltereinrichtung in dem Fall Signale abgibt, daß der Inhalt des betreffenden Übertragungsregisters an einen Eingangsanschluß abgegeben ist, wobei die Vorgänge durch die Systemtaktsignale und durch den Inhalt der Anzeigeeinrichtungen gesteuert ablaufen.
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  9. 9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuereinrichtung das Übertragungsregister zu veranlassen gestattet, eine Änderung am Ende eines Datensignalgruppensatzes vorzunehmen.
  10. 10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuereinrichtung mit der Ausgabeeinrichtung derart verbunden ist, daß die Abgabe von Signalgruppen an den Ausgangsanschlüssen verhindert ist.
  11. 11. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuereinrichtung mit der Anzeigeeinrichtung verbunden ist und den Inhalt dieser Anzeigeeinrichtung in dem Fall zu ändern gestattet, daß eine Datensignalgruppe in dem zugehörigen Register zu dem Eingaberegister übertragen wird.
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DE19803048414 1979-12-26 1980-12-22 "schaltungsanordnung fuer eine datenverarbeitungsanlage" Withdrawn DE3048414A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/106,779 US4390943A (en) 1979-12-26 1979-12-26 Interface apparatus for data transfer through an input/output multiplexer from plural CPU subsystems to peripheral subsystems

Publications (1)

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DE3048414A1 true DE3048414A1 (de) 1981-09-17

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Application Number Title Priority Date Filing Date
DE19803048414 Withdrawn DE3048414A1 (de) 1979-12-26 1980-12-22 "schaltungsanordnung fuer eine datenverarbeitungsanlage"

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US (1) US4390943A (de)
JP (1) JPS56103730A (de)
AU (1) AU546660B2 (de)
CA (1) CA1159127A (de)
DE (1) DE3048414A1 (de)
FR (1) FR2472778B1 (de)
GB (1) GB2066530B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3224034A1 (de) * 1982-06-28 1983-12-29 Mitsubishi Denki K.K., Tokyo Mehrprozessorensystem
DE19756591A1 (de) * 1997-12-18 1999-07-01 Sp3D Chip Design Gmbh Vorrichtung zum hierarchischen Verbinden einer Mehrzahl von Funktionseinheiten in einem Prozessor

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561053A (en) * 1981-01-05 1985-12-24 Honeywell Information Systems Inc. Input/output multiplexer for a data processing system
JPS58195265A (ja) * 1982-05-10 1983-11-14 Sony Corp マイクロコンピユ−タ
NL8202060A (nl) * 1982-05-19 1983-12-16 Philips Nv Rekenmachinesysteem met een bus voor data-, adres- en besturingssignalen, welke bevat een linkerbus en een rechterbus.
JPS608972A (ja) * 1983-06-29 1985-01-17 Fujitsu Ltd マルチプロセツサシステム
JPS60254353A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd サブチヤネル制御方式
JPS6120148A (ja) * 1984-07-07 1986-01-28 Nec Corp フアイルの排他制御方式
JPS6143345A (ja) * 1984-08-07 1986-03-01 Nec Corp メモリ装置
DE3537115A1 (de) * 1985-10-18 1987-05-27 Standard Elektrik Lorenz Ag Verfahren zum betreiben einer einrichtung mit zwei voneinander unabhaengigen befehlseingabestellen und nach diesem verfahren arbeitende einrichtung
US5701512A (en) * 1986-03-11 1997-12-23 Canon Kabushiki Kaisha Data transmission control apparatus for system with input/output units used in common by several CPU's
US4959793A (en) * 1987-04-22 1990-09-25 Nec Corporation Microcomputer having function of generating data signals used for displaying characters
US5471588A (en) * 1992-11-25 1995-11-28 Zilog, Inc. Technique and circuit for providing two or more processors with time multiplexed access to a shared system resource

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828731C2 (de) * 1977-07-05 1986-03-20 International Business Machines Corp., Armonk, N.Y. Adapter

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3253262A (en) * 1960-12-30 1966-05-24 Bunker Ramo Data processing system
FR1495527A (de) * 1966-07-26 1967-12-20
US3668649A (en) * 1970-06-26 1972-06-06 Burroughs Corp Multiple terminal computer control system for group polling
CH570092A5 (de) * 1970-09-18 1975-11-28 Lannionnais Electronique
GB1394431A (en) * 1971-06-24 1975-05-14 Plessey Co Ltd Multiprocessor data processing system
US3962552A (en) * 1972-08-25 1976-06-08 International Telephone And Telegraph Corporation Switching network and peripheral circuits for telecommunications system
CH591190A5 (de) * 1975-04-25 1977-09-15 Hasler Ag
US4081612A (en) * 1975-07-31 1978-03-28 Hasler Ag Method for building-up of routing addresses in a digital telecommunication network
US4014005A (en) * 1976-01-05 1977-03-22 International Business Machines Corporation Configuration and control unit for a heterogeneous multi-system
US4130864A (en) * 1976-10-29 1978-12-19 Westinghouse Electric Corp. Priority selection circuit for multiported central functional unit with automatic priority reduction on excessive port request
US4152764A (en) * 1977-03-16 1979-05-01 International Business Machines Corporation Floating-priority storage control for processors in a multi-processor system
US4204251A (en) * 1977-12-28 1980-05-20 Finn Brudevold Interconnection unit for multiple data processing systems
US4181940A (en) * 1978-02-28 1980-01-01 Westinghouse Electric Corp. Multiprocessor for providing fault isolation test upon itself
US4191997A (en) * 1978-04-10 1980-03-04 International Business Machines Corporation Circuits and methods for multiple control in data processing systems
US4207609A (en) * 1978-05-08 1980-06-10 International Business Machines Corporation Method and means for path independent device reservation and reconnection in a multi-CPU and shared device access system
US4322795A (en) * 1980-01-24 1982-03-30 Honeywell Information Systems Inc. Cache memory utilizing selective clearing and least recently used updating

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828731C2 (de) * 1977-07-05 1986-03-20 International Business Machines Corp., Armonk, N.Y. Adapter

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3224034A1 (de) * 1982-06-28 1983-12-29 Mitsubishi Denki K.K., Tokyo Mehrprozessorensystem
DE19756591A1 (de) * 1997-12-18 1999-07-01 Sp3D Chip Design Gmbh Vorrichtung zum hierarchischen Verbinden einer Mehrzahl von Funktionseinheiten in einem Prozessor
US6675283B1 (en) 1997-12-18 2004-01-06 Sp3D Chip Design Gmbh Hierarchical connection of plurality of functional units with faster neighbor first level and slower distant second level connections
DE19756591B4 (de) * 1997-12-18 2004-03-04 Sp3D Chip Design Gmbh Vorrichtung zum hierarchischen Verbinden einer Mehrzahl von Funktionseinheiten in einem Prozessor

Also Published As

Publication number Publication date
GB2066530B (en) 1984-01-25
JPS56103730A (en) 1981-08-19
FR2472778B1 (fr) 1988-05-13
FR2472778A1 (fr) 1981-07-03
US4390943A (en) 1983-06-28
AU6564980A (en) 1981-07-02
CA1159127A (en) 1983-12-20
GB2066530A (en) 1981-07-08
AU546660B2 (en) 1985-09-12

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