DE3202028A1

DE3202028A1 - Integrieter dynamischer schreib-lese-speicher

Info

Publication number: DE3202028A1
Application number: DE19823202028
Authority: DE
Inventors: Ewald Dipl.-Phys. 8013 Haar Michael
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1982-01-22
Filing date: 1982-01-22
Publication date: 1983-07-28
Also published as: GB2113938A; GB8301671D0; US4584670A; JPS58128090A; GB2113938B

Description

Integrierter dynamischer Schreib-Lese-Sneicher

Die Erfindung bezieht sich auf einen integrierten dynamischen Schreib-Lese-Speicher mit einer Matrix aus in MOS-Technik ausgeführten und einander gleichen Speicherzellen, die ihrerseits jeweils aus der Serienschaltung eines Transfertransistors mit einer Speicherkapazität bestehen, wobei die zu den einzelnen Matrixspalten gehörenden Speicherzellen mit dem freien stromführenden Anschluß ihres Transfertransistors an einer der betreffenden Matrixspalte gemeinsam zugeordneten Bitleitung liegen und mit dem freien Anschluß der Speicherkapazität an ein gemeinsames festes Potential des Speichers angeschaltet sind.

Speicherschaltungen dieser Art sind z.B. in "ΙΞΞΞ Journal of Solid-state Circuits" Vol. SC-7 (Oct. 1972), S. 336 - 340 beschrieben.

Bei der üblichen Organisation solcher dynamisch betriebener Schreib-Lese-Speicher ist jeder Spalte der Speichermatrix je eine spaltenparallel verlaufende und mit den in der betreffenden Matrixspalte vorgesehenen EinTransistor-Speicherzellen verbundene Bitleitung zugeordnet, die an den einen Eingang eines durch eine bistabile Kippstufe gegebenen Komparators angeschlossen ist. Am zweiten Signaleingang des Komparators liegt dann eine Vergleichszelle (Dummyzelle), die im Verein mit dem Komparator es ermöglicht, den digitalen Betriebszustand einer durch Adressierung ausgewählten Speicherzelle zu bestimmen.

Sowohl die einzelnen Speicherzellen als auch die Vergleichszelle sind als sog. Ein-Transistor-Speicherzel-

VPA 82 P 1 ο 3 6 OE

len ausgebildet. Sie bestehen demnach aus je einem selbstsperrenden MOS-Transfertransistor - insbesondere vom n-Kanaltyp - dessen Source bzw. Drain an der zugehörigen Bitleitung und dessen Gate an der der betreffenden Speicherzelle zugeordneten und entlang der die betreffende Speicherzelle enthaltenden Matrixzeile verlaufenden Wortleitung angeschlossen ist. Der andere stromführende Anschluß (Drain bzw. Source) des Transfertransistors der betreffenden Speicherzelle liegt am Pol einer, insbesondere durch einen MOS-Varaktor,gegebenen Speicherkapazität, deren zweiter Pol an ein festes Potential der Schaltung gelegt ist. Für die Vergleichszelle ist eine den Wortleitungen entsprechende und gleichzeitig mit diesen zu adressierende Dummyleitung vorgesehen, während die Source bzw. der Drain ihres Transfertransistors mit dem anderen informationsführenden Anschluß des Komparators verbunden ist. Im übrigen entspricht die Schaltung der Vergleichszelle (Dummyzelle) den Verhältnissen bei den eigentlichen Speicherzellen. Die Transfertransistoren der den einzelnen Matrixzeilen jeweils zugeordneten Speicherzellen liegen gemeinsam mit ihren Gates an der die Adressierung der betreffenden Matrixzeile vermittelnden Wortleitung.

In Figur 1 ist das Schaltbild der üblichen Ein-Transistor-Speicherzelle dargestellt, deren Schalt- oder Transfertransistor T mit seinem Drainanschluß an der zugehörigen Bitleitung BL, mit seinem Gate an der zugehörigen Wortleitung WL und mit seinem Sourceanschluß an dem einen Pol P. der Speicherkapazität C liegt, während sich der zweite Pol Pp auf einem festen Potential der Speicherschaltung befindet. Wenn über die Wortleitung WL' und über die Bitleitung BL gleichzeitig ein durch den Zustand logisch "1" gekennzeichnetes Adressiersignal zugeführt ist wird der Transfertransistor T leitend,· so da3 sich die Speicherkapazität aufladen bzw. entladen kann.

?, VPA 82 P 1036 OE

Hierzu liegt der zweite Pol Pp der Kapazität C der Speicherzelle an einem festen Potential V, das z.B. mit dem Bezugspotential (Masse) der Speicherschaltung identisch sein kann,
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Liegt hingegen die Bitleitung BL bei gleichzeitiger Anwesenheit eines Adressiersignals an der Wortleitung WL an der Wortleitung WL am Bezugspotential (Masse), also dem Pegel logisch "0", dann fließt eine evtl. vorhandene Speicherladung aus dem Speicherkondensator C über den Transfertransistor T ab oder wird - je nach dem Wert des festen Potentials V am Pol P₂ der Speicherkapazität C aufgefrischt. Diese Vorgänge für logisch "0" und logisch "1" gelten für den Lese- und Schreibbetrieb des Speichers. Es besteht weiterhin die Möglichkeit, die den Betriebszustand "1" oder "0" anzeigende Ladung in der Speicherkapazität C zu regenerieren, wozu in bekannter Weise der in den einzelnen Matrixzeilen jeweils vorgesehene Komparator nebst der zugehörigen Vergleichszelle eingesetzt wird.

Der Ladezustand der Speicherkapazität C entspricht somit entweder der logischen "0" oder der logischen "1" und damit der in der betreffenden Speicherzelle eingespeicherten digitalen Information. Durch das Wortleitungssignal läßt sich der Transfertransistor T aufsteuern, so daß - je nach gewünschter Information - die Speicherkapazität über die Bitleitung BL aufgeladen oder entladen werden kann. Beim Einschreiben wird die Information auf der Bitleitung vorgegeben ("0" = V , "1" = V__) und von der Spei-

SS GC

cherkapazität C der jeweils adressierten Speicherzelle übernommen. Beim Auslesen wird das Vorladepotential der Bitleitung BL durch den Anschluß der Kapazität C über den Transfertransistor T an die jeweils zugehörige Bitleitung BL verändert und mit einem Referenzpotential (geliefert von der am gleichen Komparator wie die betrachtete Speicherzelle liegenden Vergleichszelle) über den Komparator verglichen, die dabei festgestellte Differenz verstärkt und über eine gemeinsame Bewertungsstu-

^. VPA 82 ρ _ί0360Ε

fe weiter verarbeitet.

Da man in der Technik der integrierten Halbleiterspeicher an der monolithischen Zusammenfassung einer möglichst gro ßen Anzahl von Speicherzellen in der Matrix interesssiert ist, müssen die einzelnen Ein-Transistor-Speicherzellen immer kleiner ausgestaltet werden, was sich verständlicher Weise vor allem im Hinblick auf die Größe der Speicherkapazität C und damit auf die Sicherheit bei der Be-Wertung der in den einzelnen Speicherzellen eingespeicherten Ladungen als "0"- bzw. "1"-Information problematisch bemerkbar machen muß. Wünschenswert ist deshalb eine möglichst sichere und wirksame Auswertung der in den einzelnen Speicherzellen und Vergleichszellen (Dummyzellen) jeweils gespeicherten Ladungsmenge.

In diesem Sinne wirkt die Maßnahme, den Innenwiderstand der Transfertransistoren T im Lesebetrieb der Speicherzelle möglichst niedrig einzustellen. Außerdem kann man de*¹ Wirkungsgrad beim Auslesen der gespeicherten Ladungen durch Reduktion der Bitleitungskapazität erhöhen.

Es ist nun die Aufgabe der Erfindung, eine weitere in dem genannten Sinne effektive Maßnahme anzugeben, welche allein als auch in Verbindung mit den soeben angegebenen Möglichkeiten angewendet werden kann.

Demgemäß ist aufgrund der vorliegenden Erfindung bei einem, integrierten dynamischen Schreib-Lese-Speicher der eingangs angegebenen Art vorgesehen, daß eine zur Entladung der Speicherkapazität der einzelnen Speicherzellen führende Spannung über einen getakteten und dadurch eine Unterstützung der Entladung der Speicherkapazität während der Auswertung der in den einzelnen Speicherzellengespeicherten Informationen bewirkenden Schaltungsteil zugeführt wird.

Bevorzugt geschieht dies, indem der dem Transfertransistor T abgewandte Pol P₂ der in den einzelnen Speicherzellen vorgesehenen Speicherkondensatoren C über getaktete weitere Transfertransistoren tp und t, (vgl. Fig. 3) einerseits an die Klemme für das eine Versorgungspotential (V._) und andererseits an die Klemme für

CG

das Bezugspotential (V ) (Masse) gelegt bzw. geschaltet sind. Diesbezügliche Einzelheiten werden dann im Zusammenhang mit Fig. 3 gebracht.

Die Erfindung beruht auf der Erkenntnis, daß man die Sicherheit beim Auslesen der in den einzelnen Speicherzellen vorliegenden Information und damit die Empfindlichkeit der Speicherkapazität merklich vergrößern kann, wenn man von der üblichen Maßnahme, ein festes Potential V für den Pol Pp der Speicherkapazität C in den einzelnen Ein-Transistor-Speicherzellen ununterbrochen während des Betriebs der Speicherzellen zu verwenden, abgeht und stattdessen das Potential V für den Pol P₂ der Speicherkapazität diesem in getakteter Form zuführt. Der genannte Vorteil macht sich insbesondere dann bemerkbar, wenn man die Speicherkapazität C der einzelnen Speicherzelle und Vergleichszelle durch je einen MOS-Varaktor realisiert, dessen Gate dann nicht, wie üblich, unmittelbar an das konstante Potential V gelegt, sondern - z.B. über einen getakteten weiteren selbstsperrenden MOS-Transistor vom Typ des Transfertransistors T mit diesem Potential angesteuert wird.

Bevorzugt geschieht dies, indem - wie bereits angedeutet - der dem Transfertransistor T abgewandte Pol Pp der einzelnen Speicherzellen über getaktete weitere Transfertransistoren tp und t, einerseits an das Bezugspotential (Masse) und andererseits an das andere Betriebspotential gelegt bzw. geschaltet wird. Da aufgrund der von der Erfindung vorgeschlagenen Maßnahme erfahrungsgemäß eine

erhebliche Verbesserung der Informationsausiesung erreicht wird und außerdem der mit der Erfindung verbundene technische Aufwand durch Verwendung eines gemeinsamen Taktorgans für die Speicherzellen und Vergleichszellen sehr klein gehalten werden kann, zumal der Betrieb eines dynamischen Speichers ohnehin einen Taktgeber benötigt, läßt sich die Erfindung wohl in allen einschlägigen Fällen mit Vorteil einsetzen.

Wie bereits erwähnt, wird man in den meisten Fällen die Speicherkapazität C der einzelnen Speicherzellen durch je einen in bekannter Weise ausgestalteten MOS-Varaktor realisieren, wobei der Drain (oder die Source) des Transfertransistors T sich bis unterhalb einer weiteren gegenüber dem Halbleiterkörper der Anordnung durch eine Gate-Oxydschicht getrennten - Gateelektrode erstreckt, die dann den Pol Po der jeweiligen Speicherkapazität bildet. Gemäß der Erfindung wird dann das Auslesepotential V in getakteter Form an den Pol P₂ gelegt. Der zeitliehe Ablauf der benötigten Taktspannung läßt sich durch Optimierung des Effekts leicht an die vorliegende Schaltungskonstellation (z.B. eine positive oder eine negative Einsatzspannung für die Speicherkondensatoren C, an ein überhöhtes oder ein nicht überhöhtes Wortleitungssignal usw.) anpassen. Wesentlich für den von der Erfindung angestrebten Effekt ist das Absenken des Potentials V am Pol Pp in Richtung auf das andere Betriebspotential bei den an den jeweils adressierten Wortleitungen WL liegenden Speicherzellen im Zeitpunkt der Wortleitungsauswahl.

Dies kann z.B. durch Ansteuerung der Schaltung zum Absenken des Potentials am zweiten Pol P₂ der Speicherkapazitäten C unter Vermittlung der Wortleitung selbst bei der Adressierung erfolgen. Die Absenkung kann aber auch durch einen - unmittelbar vor dem eigentlichen Auslesesignal einsetzenden - dekodierten Impuls ausgelöst werden.

In Fig. 2 ist das zeitliche Verhalten des Bitleitungspotentials (Bezugszeichen "BL") im Falle der Verwendung einer getakteten Beaufschlagung des Pols P₂ der Kapazität C durch das feste Potential V mit dem Fall der Verwendung einer konstanten Beaufschlagung von Pp durch das Potential V (Bezugszeichen "BL"¹ für das Bitleitungspotential und "P₂" für den Potentialverlauf am Pol P₂) verglichen, und zwar für den Fall, daß eine in einer Zelle gemäß Fig. 1 gespeicherte logische "O" ausgelesen wird. Das getaktete Potential am Pol P₂ ist mit "P₂" und das aus der Taktung resultierende Verhalten des Potentials an der Bitleitung BL mit "BL" bezeichnet. Schließlich ist auch noch das mit "WL" bezeichnete Verhalten des Potentials der zu der Speicherzelle gehörenden Wortleitung WL eingezeichnet.

Die negative Flanke des Potentials am Pol P₂ der Speicherkapazität C (die durch die Taktung bedingt ist) ergibt über die Kopplung mit dem Pol P>, von C eine größere Absenkung des Bitleitungspotentials beim Auslesen der Information "0" (vgl. den mit "BL" bezeichneten Verlauf) als eine konstant gehaltene Spannung V an P₂ (siehe den init "BL¹ " bezeichneten Verlauf in Fig. 2). Damit hat man eine größere Änderung des Potentials der zugehörigen Bitleitung BL und damit ein größeres Lesesignal. Die Aktivierung der in Fig. 1 dargestellten Ein-Transistor-Speicherzelle für das in Fig. 2 dargestellte Verhalten erfolgt aufgrund des durch das Wortleitungssignal auf den Transfertransistor T bewirkte Verhalten dieses Transistors (Öffnen des Transistors T durch die Positive Flanke des Wortleitungssignals usw.).

Auch wenn man die Ein-Transistorspeicherzelle lediglich mit einer durch den während des Betriebes in Sperrichtung verbleibenden pn-übergang zwischen Drain und Substrat des Transfertransistors T realisiert, führt die Anwendung der Erfindung ebenfalls zu einer Steigerung der Sicherheit

bei der Informationsauslesung. Es ist außerdem verständlich, daß die Taktspannung so gewählt sein muß, daß der Betrieb der Speicherzelle und des übrigen Speichers störungsfrei ablaufen kann.

Im allgemeinen wird man die Taktung derart auf den an sich üblichen Betrieb der einander gleichen Speicherzellen einschließlich der Dummyzellen ausrichten, daß die Taktspannung V am Pol P₂ des Speicherkondensators C bei allen Zellen, die nicht ausgelesen werden sollen, konstant bleibt. Die Größe der Taktspannung ergibt sich aufgrund der jeweils angewendeten Realisierung für die Speicherzellen und der jeweils angewendeten Aussteuerung. Bei positiver Einsatzspannung des Zellvaraktors C wird man z.B.

die positive Versorgungsspannung V__ der Speicherschal-

cc

tung als Maximalwert der Taktspannung wählen. Zum Auslesen der Zellen wird dagegen das Potential am Pol Pp in Richtung auf das Bezugspotential (Masse) abgesenkt. Bei negativer Einsatzspannung oder einer Einsatzspannung von

20. 0 Volt für den Zellvaraktor C kann eine maximale Taktspannung von 0 V (Masse) angewendet werden, die beim Auslesen zu negativen Werten abgesenkt wird. Generell kann festgestellt werden, daß die Taktflanke entsprechend der Realisierung (Technologie und Aussteuerung) der Zelle so gewählt wird, daß sie beim Auslesen der Zelle die Entladung der Zellkapazität C beschleunigt, aber keine Verfälschung eines Ladezustands herbeiführt. Der Einsatz der Taktflanke wird bestimmt durch den Zeitpunkt der Zellauswahl; beendet werden sollte der Takt vorzugsweise vor dem Einschreibzeitpunkt, um möglichst große Aufladungen der Zellenkapazitäten C beim Einschreiben zu erreichen.

In allen Fällen senkt die fallende Flanke an dem dem Transfertransistor T abgewandten Pol Pp der Speicherkapazität C ( die u.U. auch mit dem Drain-Substrat-pn-Übergang identisch sein kann) das v/ährend des Schreibens erzeugte V -

S S

VPA ^82P 10 36 DE

Potential am anderen Pol P^ der Speicherkapazität C unmittelbar vor dem Auslesen der in der einzelnen Speicherzelle jeweils gespeicherten digitalen Information infolge der Taktung weiter ab und die vorgeladene Bitleitung BL erhält ein effektiv größeres Lesesignal für eine als Information gespeicherte "0". Beim Einschreiben der "0" kann der Pol P^ der Speicherkapazität C über die Bitleitung BL auf dem Potential V gehalten werden, während der andere Pol Pp der Speicherkapazität wieder auf höhere Spannung gebracht wird. Ein Hochkoppeln des Pols P^ und damit eine Verschlechterung der gespeicherten Information logisch "0" läßt sich somit mit Erfolg verhindern.

Beim Einschreiben der Information logisch "1" (d.h. also eines Bits mit dem Informationspotentials V__ auf der

CC

zugehörigen Bitleitung BL) läßt man entweder das Hochkoppeln des Poles P^ zu (vor dem Auslesen ergibt sich dann die entgegengesetzte Kopplung, so daß die eingeschriebene "1" (d.h. also das Potential V am Pol P^ von C) unverändert bleibt) oder man hält den Pol P^ von C auf dem -Potential (über die Bitleitung BL) wieder auf höherem Potential liegt.

V .-Potential (über die Bitleitung BL), während der Pol

CC

Inbezug auf das beschriebene Verhalten ist noch zu bemerken, daß sämtliche Transistoren, also vor allem die Transfertransistoren T, als η-Kanaltransistoren vom selbstsperrenden Typ dann gegeben sein müssen. Bei Verwendung von p-Kanaltransistoren gilt sinngemäß das gleiche Verhalten, jedoch mit umgekehrtem Vorzeichen. In diesem Falle verhindert die Einsatzspannung der Speicherkapazität C eine negative Kopplung auf den Pol P^ während der negativen Flanke des am Pol Pp von C liegenden Potentials während des Auslesens, Auch hier bleibt eine eingeschriebene "1" zum Auslesezeitpunkt unverändert.

In Figur 3 ist ein günstiges Ausführungsbeispiel für eine Schaltung gemäß der Erfindung und in Fig. 3a das zu-

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gehörige Zeitdiagramm dargestellt.

Die in Fig. 3 dargestellte Schaltung weist eine Anzahl von Schaltungsteilen A auf, die ihrerseits jeweils je einer der Wortleitungen WL und damit den zu je einer Wortleitung WL gehörenden Ein-Transistor-Speicherzellen T,C gemeinsam zugeordnet sind. Umgekehrt ausgedrückt hat jede Zeile der Matrix des Speichers je einen solchen Schaltungsteil A. Zur gemeinsamen Steuerung aller dieser Schaltungsteile A ist ein Schaltungsteil B vorgesehen, der seinerseits von den Versorgungspotentialen V und V sowie von drei Taktsignalen ώ_Λ , <p_P und φ ^ beaufschlagt ist.

Jeder der genannten Schaltungsteile A enthält ein aus zwei Transistoren t, und t,- vom Typ der Transfertransistoren T in den einzelnen Speicherzellen und Vergleichszellen gebildetes RS-Flip-Flop. Die Sourceanschlüsse der beiden Transistoren t, und te liegen dabei am Bezugspotential V , während ihre Gates zwecks Erzielung der

S S

Flip-Flop-Wirkung mit dem Drain des jeweils anderen der beiden Transistoren und damit mit je einem der beiden Signalausgänge des RS-Flip-Flops t^, t,- verbunden sind. Der durch den Drain des Transistors t^ gegebene Ausgang des Flip-Flops liegt über einen als Widerstand geschalteten weiteren Transistor t^ vom Typ der bisher genannten Transistoren an einem festen Potential V₁, das im Vergleich zu dem neben dem Bezugspotential V verwendeten

ss

Versorgungspotential V₀ geringfügig überhöht ist.Dies

CC

ist auch in dem unteren Diagramm von Fig. 3a berücksichtigt. Der andere Ausgang , d.h. der Drain des Transistors t,., ist mit der Wortleitung WL und damit mit den Gates der zu der betreffenden Wortleitung WL gehörenden Transfertransistoren T der zugehörigen Speicherzellen verbunden.

Die Serienschaltung zweier weiterer MOS-Feldeffekttransistoren vom Typ der bisher genannten Transistoren, also der Transistoren tp und t, ist einerseits mit dem genannten Versorgungspotential V und andererseits mit

OO einem vom Schaltungsteil B gelieferten Potential Vp verbunden. Das Gate des am Potential Vp unmittelbar liegenden Transistors t, dieser Serienschaltung liegt an dem durch den Drain des Transistors te gegebenen und zur Beaufschlagung der zugehörigen Wortleitung WL dienenden Ausgangs des RS-Flip-Flops t, , t,-. Der Drain des Transistors t, und damit die Source des Transistors t₂ der genannten Serienschaltung tp, t, liegt unmittelbar an den Polen Pp der zu den dem betreffenden Schaltungsteil A zugeordneten Speicherzellen bzw. Vergleichszellen gehörenden Speicherkapazitäten C und liefert somit das zu deren Beaufschlagung erforderliche getaktete Potential Vp. Das Gate des mit seinem Drain unmittelbar an dem Versorgungspotential V„ liegenden Transistors t_o der

OO £L

genannten Serienschaltung ist unmittelbar mit dem anderen Ausgang des RS-Flip-Flops, d.h. mit dem Drain des Transistors t^, verbunden.

Das zur Beaufschlagung von Gate und Drain des bereits genannten und als Widerstand geschalteten Transistors t.

dienende Potential V^ und das zur Beaufschlagung der Source der Transistoren t-, der in den einzelnen Schaltungsteilen A benötigte Potential Vp wird von je einem Schaltungsteil gemeinsam geliefert. Dabei ist der für die Versorgung der Transistoren t, mit dem Potential Vp zuständige Schaltungsteil B in Fig. 3 mit dargestellt.

Hinsichtlich des der Versorgung mit dem Potential V^ dienenden Schaltungsteils ist hingegen von einer detaillierten Darstellung abgesehen worden, weil dieser Schaltungsteil nach der Beschreibung des Schaltungsteils B unmit- telbar verständlich gemacht werden kann.

₈₂p. ₁ Q₃

Zur Erzeugung des Potentials V₂ ist im Schaltungsteil B die Serienschaltung dreier MOS-Transistoren tg,t„ und to sowie die Verwendung dreier weiterer Transistoren tp, t^Q, t*^ vorgesehen, die sämtlich vom Typ der bishergenannten Transistoren, also im Beispielsfalle vom selbst sperrenden n-Kanaltyp sind.

Sowohl die Serienschaltung aus den drei Transistoren t/-» tr, und t_o sowie eine aus den beiden Transistoren

Of O

tg und t^ gebildete Serienschaltung ist einerseits durch das Versorgungspotential V . und andererseits durch das Bezugspotential V (Masse) beaufschlagt. Außerdem ist für die Steuerung der Gates der Transistoren t„ und t^ ein gemeinsames Taktsignal ώ-ζ, für die Beaufschlagung von Source und Drain des Transistors t.. ein^weiteres Taktsignal φ~ und zur Steuerung des Gates des Transistors tg ein drittes Taktsignal ώ,. vorgesehen.

Bei der aus den drei Transistoren bestehenden Serienschaltung liegt der durch den Takt ώ^ gesteuerte Transistor tg mit seinem Drain an dem Versorgungspotential V__ und mit seinem Sourceanschluß einerseits an den

CC

mit dem Potential V₂ zu versorgenden Stellen der Schaltungsteilen A und andererseits am Drain des durch den Takt fo-z gesteuerten MOS-Transistors ty. Letzterer .. ist mit seinem Sourceanschluß mit dem ^>Drain sowie mit dem Gate des Transistors to verbunden, dessen Sourceanschluß unmittelbar am Bezugspotential V _σ liegt.

ss

Bei der aus nur zwei Transistoren bestehenden Serienschaltung liegt der durch den Takt φ^ gesteuerte Transistor to mit seinem Drain am Versorgungspotential V ,

js CC

während der andere Transistor t.. dieser Sereinschaltung (dessen Gate am Takt φ, liegt) mit seiner Source mit dem Bez
bunden ist.

mit dem Bezugspotential (Masse) V der Schaltung ver-

ss

Der durch den Taktop gesteuerte MOS-Transistor t_1Q ist als Varaktor geschaltet, indem der Drain und die Source dieses Transistors t₁₀ unmittelbar miteinander verbunden und an das Taktsignalei) ρ gelegt sind. Das Gate dieses Transistors t_1Q liegt an einem Schaltungsknoten zwischen den beiden Transistoren tq und t₁₁ der aus zwei Transistoren bestehenden Serienschaltung und damit auch am Gate des Transistors tg der aus drei Transistoren tg, t„ und to bestehenden Serienschaltung.

Der zeitliche Verlauf der für die Steuerung des Schaltungsteils B vorgesehenen Taktimpulse ist in den beiden Diagrammen in Fig. 3a dargestellt. Dabei ist festzustellen, daß die Taktimpulse φ * χχΏ&φ-ζ zueinander invertiert sind, während die fallenden Flanken der Taktimpulse S^ und<^2 miteinander synchron sind, während die ansteigende Flanke φ ρ gegenüber der ansteigenden Flanke von ^ geringfügig verzögert ist.

Aufgrund der kapazitiven Wirkung des Taktimpulses φ ρ auf das Gate des Transistors t._Q wird das Potential am Gate dieses Transistors t^₀ und damit das Potential an der S

höht.

der Source von t„ und am Gate von tg zeitlich etwas über

Durch Verwendung eines weiteren als Varaktor nach Art des Transistors t_1Q geschalteten MOS-Transistors kann man das Potential eines durch das Versorgungspotential V beaufschlagten Schaltungspunkts etwas überhöhen und auf diese Weise das für den Betrieb der Schaltungsteile A benötigte Potential V₁ erzeugen.

Hinsichtlich der Funktion der in Figur 3 dargestellten Schaltung ist folgendes festzustellen: Der Teil 3 er- ■ zeugt den Takt Vp, wie aus Fig. 3a ersichtlich, der für die Aussteuerung des Teiles A benötigt wird. Die Tran-

VPA82 P 1 0 3 6 DE

sistoren t,., t, und t,- sichern ab, daß eine nicht ausgewählte Wortleitung WL auf dem Bezugspotential V (Masse) gehalten wird. Der Transistor t, ermöglicht das Takten (am gemeinsamen Pol Pp von Zellvaraktoren C) bei ausgewählten Zellen einer Wortleitung , also einer mit einem positiven Potential beaufschlagten Wortleitung V/L durch den getakteten Impuls V₂. ^Dle Taktung der Pole Pp der angewählten Speicherkapazitäten C erfolgt durch einen Schaltungspunkt zwischen den beiden in Serie liegenden Transistoren tp und t,.

Aus Fig. Ja ist ersichtlich, daß ein zeitlich überhöhter Wortleitungstakt WL verwendet wird. Zum Zeitpunkt der Überhöhung wird daher ohne Spannungsabfall durch Transistor t, das Potential V auf den Wert des Potentials Vp eingestellt.

U.a. hat die in Fig. 3 dargestellte Schaltung zum Takten des Auslesesignals für die einzelnen Speicherzellen noch folgende Vorteile:
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a) Die gemeinsame Einstellung der Taktung durch den Schaltungsteil B.

b) Die durch den Teil B gemeinsam gesteuerten Teile A bringen im allgemeinen nur den zusätzlichen Aufwand für die beiden Transistoren t₂ und t,, da die Transistoren t*, t< und te auch ohne Zusammenhang mit der Erfindung und zwar zur Unterdrückung von Störungen-benötigt werden. Deshalb ist der durch die Taktschaltung bedingte Mehr- . aufwand an Chip-Fläche erst recht gerechtfertigt. Die beiden zusätzlichen Transistoren t₂ und t, können ohne Schwierigkeiten noch untergebracht werden.

c) Die Erzeugung der positiven Flanke von V durch Vp in Fig. 3 vor dem EinschreibeZeitpunkt (vgl. Fig. 3a und die dort dargestellte Überhöhung des WL-Signals) ermöglicht

- ή°1. VPA 82 P 1 0 3 6 DE

die Einsehreibung größerer Ladungsmengen in die jeweils ausgewählten Speicherkapazitäten C.

An sich kann das aus Fig. 3 und 3a ersichtliche Potential V. mit dem Versorgungspotential V identisch sein. Die Verwendung eines gegenüber dem Potential V etwas überhöhten Potentials V₁ bringt jedoch den Vorteil, daß' auch das Ladepotential V etwas erhöht wird.

Um die Überhöhung des Potentials V₁ gegenüber dem Versorgungspotential V auf einfache Weise zu erreichen, kann

OO

man, wie bereits angedeutet, das auch beim Transistor t_1Q im Schaltungsteil B gemäß Figur 3 angewendete Prinzip benutzen. Ein dem Transistor t_1Q entsprechender erster Transistor wird an Source und Drain in identischer Weise durch ein Taktsignald>ρ beaufschlagt. Ein dem Transistor t„ in Fig. 3 entsprechender zweiter Transistor verbindet das Gate des ersten Transistors mit dem Potential V und ist

OO

außerdem durch den Taktimpuls φ₁ gesteuert. Am Gate des ersten Transistors kann dann das Potential V₁ abgenommen werden.

Die gleiche Methode kann auch zur Erzielung eines überhöhten Wortleitungssignals WL angewendet werden, wenn bei der aus Fig. 3 ersichtlichen Kombination der beiden Transistoren tg und t_1Q der Transistor tg durch die das Wortleitungssignal liefernde Quelle anstelle des Versorgungspotentials V beaufschlagt wird und das Gate des Transistors t_1Q mit der mit dem überhöhten Wortleitungssignal zu beaufschlagenden Wortleitung verbunden wird. (Natürlich werden hierzu nicht die beiden Transistoren tq und t₁₀ der in Fig. 3 gezeigten Schaltung sondern zwei weitere, von der Schaltung gem. Fig. 3 unabhänge Transistoren verwendet.) Man kann aber auch lediglich mit einem entsprechend dem Transistor t_1Q getakteten Transistor auskommen, dessen Gate mit der in üblicher V/eise mit einem Adressiersignal beaufschlagten Wortleitung WL ver-

₈₂ ρ ₁₀ 3 _{6 DE}

wenden.

Die anhand von Fig. 3 und 3a gezeigte Ausbildung des erfindungsgemäßen Schreib-Lese-Speichers hat sich besonders bewährt. Jedoch sind, wie der Fachmann sofort erkenne\\wird, weitere Möglichkeiten zur Realisierung der Erfindung gegeben.

3 Figuren
Patentansprüche

Claims

Patentansprüche

.j Integrierter dynamischer Schreib-Lese-Speicher mit ner Matrix aus in MOS-Technik ausgeführten und einander gleichen Speicherzellen, die ihrerseits jeweils aus der Serienschaltung eines Transfertransistors mit einer Speicherkapazität bestehen, wobei die zu den einzelnen Matrixspalten gehörenden Speicherzellen mit dem freien stromführenden Anschluß ihres Transfertransistors an einer der betreffenden Matrixspalte jeweils zugeordneten Bitleitung liegen und mit dem freien Anschluß der Speicherkapazität, an ein gemeinsames festes Potential des Speichers angeschaltet sind, dadurch gekennzeichnet, ^{daß eine zur} Entladung der Speicherkapazität (C) der

,c einzelnen^T,C) führende Spannung (V) über einen getakteten und dadurch eine Unterstützung der Entladung der Speicherkapazität (C) während der Auswertung der in den einzelnen Speicherzellen (C,T) gespeicherten Information bewirkenden Schaltungsteil (A,B) zugeführt ^ist·
2.) Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Taktung durch kurzzeitiges und auf das zur Beaufschlagung der betreffenden Speicherzelle (C,L) vorpc gesehene Wortleitungssignal (WL) und Bitlsitungssignal (BL) ausgerichtetes Abschalten bzw. Einschalten des die betreffende Speicherkapazität (C) an dem vom zugehörigen Transfertransistor (T) abgewandten Pol (P₂) beaufschlagenden Potentials (V) erfolgt.
3.) Anordnung nach Anspruch 2, dadurch gekennzeichnet,

daß das an den vom zugehörigen Transfertransistor (T) abgewendeten PoI(Pp) der einzelnen Speicherzellen zu legende Potential über wenigstens einen getakteten MOS- ^c Feldeffekttransistor zugeführt ist.

^ι· VPA 82 P ι ο 3 6 DE
4.) Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Matrixseiles· und damit jeder Wortleitung .(WL) des Speichers je ein zur Beaufschlagung der der betreffenden Wortleitung (WL) zugeordneten Speicherzellen an dem vom jeweils zugehörigen Transfertransistor (T) abgewandten Pol (Pp) ihrer Speicherkapazität (C) mit einem getakteten Potential (V) versorgender erster Schaltungsteil (A) zu geordnet und diese Schaltungsteile in derselben Weise ausgebildet und gemeinsam von einem zweiten Schaltungsteil (B) gesteuert sind.
5.) Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Schaltungsteil (A) aus je einem am Bezugspotential (V__) liegenden RS-Flip-Flop (ti,, t-) und drei

SS ⁴T ]P

weiteren Transistoren besteht, daß dabei die im RS-Flip-Flop vorgesehenen Transistoren (t^,t=) und die restlichen Transistoren (t^, t₂, t,) vomselben Typ, insbesondere vom selbstsperrenden n-Kanal-Typ? sind, daß ferner der eine Signalausgang (t-) des Flip-Flops über einen als Widerstand geschalteten Transistor (t^) an einem ersten Betriebspotential (V,,) und der andere Ausgang des Flip-Flops (t^,tc) einerseits mit der diesem Schaltungsteil (A) zugeordneten Wortleitung (WL) und andererseits mit dem Gate des einen der beiden restlichen und bezüglich ihrer Source-Drainstrecken in Serie liegenden Transistoren (t_o,t,) verbunden ist, daß außerdem die Serienschaltung dieser beiden Transistoren (tp, t,) über den mit seinem Gate am RS-Flip-Flop liegenden Transistor (t·,) an einem vom zweiten Schaltungsteil (B) gelieferten getakteten Potential (V₂) und über den anderen Transistor (t_o) mit dem Versorgungspötential (V₀₀) . verbunden ist, und daß schließlich ein zwischen den beiden Transistoren der Serienschaltung (ΐρ,ΐ,) liegender Schaltungspunkt zur Beaufschlagung der dem ersten Schaltungsteil (A) jeweils zugeordneten Speicherzellen an dem vom zugehörigen Transfertransistor (T) jeweils abgewandten Pol (P₂) ihrer Speicherkapazität (C) dient.
6.) Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß das für die Versorgung der ersten Schaltungsteile (A) vorgesehene erste Betriebspotential (V.) geringfügig gegenüber dem ersten Versorgungspotential (V )

CG überhöht ist.
7.) Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß das für die Versorgung der ersten Schaltungsteile (A) vorgesehene erste Betriebspotential (V^) mit dem ersten Versorgungspotential (V,) des Speichers identisch

cc

ist.
8.) Anordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß der zur gemeinsamen Versorgung der ersten Schaltungsteile (A) dienende zweite Schaltungsteil (B) insgesamt sechs Transistoren (tg - t^) vom Typ der in den ersten Schaltungsteilen (A) und in den Speicherzellen verwendeten Transfertransistoren (T) besteht, daß hierbei drei dieser Transistoren mit ihren Source-Drainstrecken in Serie geschaltet sind, wobei der erste dieser Transistoren (tg) mit seinem Drain am ersten Versorgungspotential (V_ ) des Spei-

CC

ehers liegt, während seine Source einerseits mit der Source der in den Schaltungsteilen (A) jeweils mit dem getakteten Potential (V₂) zu beaufschlagenden Transistoren (t,) verbunden ist und andererseits am Drain des des zweiten Transistors (t₇) im Schaltungsteil (B) liegt, daß ferner der Sourceanschluß des zweiten Transistors (t„) mit dem Gate und dem Drain des dritten Transistors (t_Q) und die Source dieses dritten Transistors (t_Q) mit dem Bezugspotential (V__) des Speichers verbunden ist und daß schliet31ich die Gates des ersten und des zweiten Transistors (tg, tj) jeweils in getakteter Form gesteuert sind.

VPA 82 P 1 O 3 6 OE
9.) Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß ein vierter Transistor (t„) des zweiten Schaltungsteils (B) mit seinem Drain am ersten Versorgungspotential (V__), mit seinem Gate an einem ersten Taktsignal (ώ_Λ ) und

CC TI

mit seiner Source sowohl am Gate des ersten Transistors (tg) als auch am Gate eines fünften Transistors Ct₁₀) sowie am Drain eines sechsten Transistors (t^) liegt, daß dabei der fünfte Transistor (t^_Q) gleichzeitig an seiner Source und an seinem Drain durch ein zweites Taktsignal ((Dp) und das Gate des sechsten Transistors (t^) zusammen mit dem Gate des zweiten Transistors (tw) im zweiten Schaltungsteil (B) durch ein drittes Taktsignal (<b,) gesteuert ist, und daß schlieiich die Source des sechsten Transistors (t,.,,) unmittelbar am Bezugspotential (V ) des

II SS

Speichers liegt.
10.) Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Versorgung des vierten Transistors (tg) mit dem ersten Taktsignal (φ^), die Versorgung des fünften Transistors (t_1Q) mit dem zweiten .Taktsignal (φ₂) und die Versorgung des zweiten und .sechsten Transistors (ty,t^) mit dem dritten Taktsignal {&-*) derart ausgebildet ist, daß das dritte Taktsignal (Jb J) zum ersten Taktsignal (^) invertiert ist sowie die fallenden Flanken des ersten Taktsignals (fo*) und des zweiten Taktsignals (^) zeitlich zusammenfallen, während die ansteigende Flanke des ersten Taktsignals (ö>1) der ansteigenden Flanke des zweiten Taktsignals geringfügig vorausläuft.
11.) Anordnung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet,daß das Wortleitungssignal (WL) während des Auslesens eine geringfügige Überhöhung erfährt (Fig.3a).