DE3241184C2

DE3241184C2 - Leistungs-MOS-FET

Info

Publication number: DE3241184C2
Application number: DE3241184A
Authority: DE
Inventors: Teruyoshi Yokosuka Kanagawa Mihara
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1981-12-18
Filing date: 1982-11-08
Publication date: 1986-01-23
Also published as: GB2113909B; GB2113909A; FR2518816A1; DE3241184A1; JPS58106870A; FR2518816B1; US4697201A

Abstract

Bei einem Leistungs-MOS-FET wird ein einen Kanal formender Bereich erstellt, der über eine Siliziumoxydschicht mit dem Teil eines Gate-Bereiches in Kontakt steht, der auf einer Kerbe liegt, die sich durch einen Source-Bereich in einen Drain-Bereich erstreckt, und mit dem Teil der Gate-Bereichsschicht in Kontakt steht, die auf dem ebenen Teil angeordnet ist, bei dem keine derartige Kerbe geformt ist. Bei einer derartigen Bauweise kann der "Ein"-Widerstand des FET vermindert werden, ohne dessen Abmessungen zu vergrößern.

Description

Die Erfindi;ng bezieht sich auf einen Leistungs-MOS-FET nach dem Oberbegriff des Patentanspruchs 1. Ein solcher ist aus der DE-GS 27 IS J14 bekannt

Der Aufbau des bekannten Leistungs-MOS-FET entspricht im wesentlichen der in d^n Fig. IA und IB gezeigten Darstellung. Ein N+-Typ Drain-Bereich 8 mit niedrigem Widerstand und ein N~-Typ Drain-Bereich 7 mit hohem Widerstand (eine epitaxiale Schicht) sind in einer Siliziumscheibe ausgebildet, deren Hauptfläche die (100)-Fläche ist Ein P-Typ Kanalbereich 6 und ein N⁺-Typ Source-Bereich 5 sind in der genannten Reihenfolge in der Form von Schichten auf der epitaxialen Schicht 7 vorgesehen. In den Schichtbereichen 5,6 und 7 ist mittels eines anisotropen Ätzvorganges der (lOO)-Fläche eine V-förmige Kerbe 10 eingeformt, die in der Fläche (111) orientiert ist. Weiterhin ist eine aufgedampfte Aluminiumschicht 1 vorgesehen, die mit dem Source-Bereich 5 über ein Kontaktloch 9 verbunden ist Ferner sind eine Gate-Elektrodenschicht 3, eine Siliziumoxydschicht 4 und eine PSG-Schicht 2 aus Phosphorglas vorgesehen. Abweichend von F i g. 1 ist bei dem bekannten Leistungs-MOS-FET der Kanalbereich von der Hauptfläche her eindiffundiert und der Source-Bereich ist in dem Kanalbereich derart angeordnet, daß ein Umfangsteil des Kanalbereichs in der Hauptfläche liegt.

Wenn bei der in F i g. 1 dargestellten bzw. bei der aus der DE-OS 27 19 314 bekannten Bauweise eine Spannung an die Gate-Elektrode G angelegt wird, wird ein Kanal gebildet, wie es bei 20 angedeutet ist, und zwar in der Nähe des Teiles des P-Typ Kanalbereiches 6, der mit der V-förmigen Kerbe 10 in Kontakt steht, so daß ein Drain-Strom von der Drain-Elektrode Dzu der Source-Elektrode 5 fließt.

Allerdings besteht ein Nachteil des oben beschriebenen üblichen Leistungs-MOS-FET darin, daß dessen »Ein«-Widerstand aufgrund der Tatsache vergrößert ist, daß der Stromfluß durch die Drain-Bereiche 7 und 8 eine Konzentration des Stromes unmittelbar unterhalb der V-förmigen Kerbe 10 verursacht Um den »Ein«-Widersiand zu vermindern, muß die gesamte Größe des Elementes vergrößert werden.

Weiterhin beschreibt die genannte DE-OS 27 19 314 eine Ausführungsform eines Leistungs-MOS-FET, bei dem der Kanalbereich kamm- bzw. gitterförmig ausgebildet ist und der N--Typ-Drain-Bereich sich bis zur Hauptfläche des Substrats erstreckt Der Source-Bereich ist in dein Kanalbereich durch selektiv* Diffusion ίο ausgebildet Die Gate-Elektrode ist über der Hauptfläche auf der Gate-Isolierschicht derart angeordnet daß sie sich über ώ;η Kanalbereich, über den bis zur Hauptfläche reichenden Teil des Drain-Bereiches und über die Seitenränder des Source-Bereiches erstreckt Der Sour-•s ce-Bereich in dem Kanalbereich hat einen Aussparungsbereich, durch den ein Teil des Kanalbereichs zur Hauptfiäche des Substrats reicht, wo die Source-EIektrode den Karialbereich und den Source-Bereich kontaktiert

Auch bei diesem Leistungs-MOS-FET ist der »Ein«-Widersland vergrößert, weil der Stromfluß durch den Drain-Bereich zu einer Konzentration des Stromes in der Grenzfläche zwischen dem Kanalbereich und der Gate-Isolierschicht führt

Der Erfindung liegt die Aufgabe zugrunde, einen Leistungs-MOS-FET der eingangs genannten Art zu schaffen, der bei vergleichbaren Abmessungen einen verminderten »Ein«-Widerstand aufweist Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Bevorzugte Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher beschrieben. Es zeigt

Fig. IA ein« schematische flächenhafte Darstellung eines bekanntem Leistungs-MOS-FET,

F i g. 1B einen Querschnitt längs der Linie B-B von Fig. IA,

Fig.2A eine schematische flächenhafte Darstellung des Leistungs-MOS-FET nach einem Ausführungsbeispiel der vorliegenden Erfindung,

F i g. 2B einen Querschnitt längs der Linie B-B von Fig.2A,

Fig.2C einen Querschnitt längs der Linie C-C von Fig.2A,

Fig.3 einen Querschnitt des Leistungs-MOS-FET gemäß eines anderen Ausführungsbeispieles der vorliegenden Erfindung,

F i g. 4A bis F i g. 4N Darstellungen, die zum Erklären der verschiedenen Herstellungsschritte des Leistungs-MOS-FET gemäß der vorliegenden Erfindung nützlich sind.
In F i g. 2A, 2B und 2C ist ein Ausführungsbeispiel der vorliegenden Erfindung dargestellt, bei dem Teile, die jenen von Fig. IA und IB entsprechen, mit gleichen Bezugszeichen versehen sind, und auch eine weitere Erklärung dieser Teile wird fortgelassen. Gemäß dieses Ausführungsbeispieles ist ein P-Typ Kanalbereich 6 mittels Diffusion v.u einer rechteckigen Form ausgebildet, und ein N+-Typ Source-Bereich 5 ist ebenso in rechtekkiger Form auf dem Kanalbereich 6 mittels Diffusion in einer solchen Weise ausgebildet, daß der Umfangsteil des Kanalbereiches 6 an einem ebenen Teil exponiert bleibt. Eine V-förmige Kerbe 10 erstreckt sich durch den Source-Bereich 5 und den Kanalbereich 6 in einen N--Typ Drain-Bereich 7 mit hohen Widerstand. Der P-Typ Kanalbi;reich 6 ist durch eine Siliziumoxyd-

schicht 4 mit der Gate-Elektrodenschicht 3 in Kontakt, die auf dem ebenen Teil und der V-förmigen Kerbe 10 vorgesehen ist Eine P⁺-Typ Diffusionsschicht 11 ist in dem Teil des Kontaktloches 9 mittels selektiver Diffusion eingeformt

Bei dem obengenannten Aufbau fließen die Drain-Ströme /i und I₂ durch den Drain-Bereich 7 und 8, während sie darin aufgrund der Tatsache verteilt werden, daß als Ant-vort auf eine an die Gate-Elektrode G angelegte Spannung Kanäle in den Flächen 20 und 20a gebil- det werden, an denen der P-Typ Kanalbereich 6 mit der Gave-Elektrodenschicht über die Siliziumoxydschicht 4 in Kontakt steht d.h, in jenen Teilen, in denen der Kanalbereich bei dem V-förmigen und ebenen Teil exponiert ist

In F i g. 3 ist eine andere Aiufuhrungsform der vorliegenden Erfindung dargestellt bei der Teile, die denen der Fig. 2 ähneln, mit gleichen Bezugszeichen bezeichnet sind, und eine weitere Erklärung dieser Teile wird fortgelassen. In diesem Ausführungsbeispiel ist eine im wesentlichen kreisförmige, konkave Kerbe iO ansteiie der V-förmigen Kerbe 10 durch Nutzen ehier isotropen ätzenden Lösung, wie z. B.

HNO3-HF-CH3COOH,

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anstelle einer hoch anisotropen Lösung, geformt

Fig.4A bis 4N zeigen verschiedene Herstellungsschritte des Leistungs-MOS-FET gemäß der vorliegenden Erfindung.

Wie in F i g. 4A dargestellt ist ist ein N--Typ Bereich 7 mit hohem Widerstand durch epitaxiales Wachstum auf einem N⁺-Typ Grundmaterial 8 mit niedrigem Widerstand, dessen Hauptkristallfläche die (100)-Fläche ist ausgebildet Wie weiterhin in F i g. 4B gezeigt ist ist eine Siliziumoxydschicht !2 auf dem Bereich 7 geformt Anschließend wird ein Fenster 13 durch die Siliziumoxydschicht 12 mittels Ätzen geformt wie in F i g. 4C dargestellt ist wobei das Fenster zum Formen eines P-Typ Kanalbertiches 6 geeignet ist Eine Siliziumoxydschicht 14, die etwa 100 nm dünn ist ist in dem Fenster 13 vorgesehen, wie in F i g. 4D dargestellt ist zum Zwecke des Schutzes des Siliziumelementes vor einer Beschädigung während eines nachfolgenden Ionen-Injektions-Verfahrensschrittes. Bei dem in F i g. 4E dargestellten Verfah- rensschrirt werden B+-Ionen durch die Siliziumoxydschicht 14 injiziert Dann wird der P-Typ Kanalbereich 6 durch eine Diffusion in einer Atmosphäre von Ni geformt Daraufhin wird ein N+-Typ Source-Bereich 5 durch Injektion und Diffusion von P⁺-Ionen, wie in Fig.4F gezeigt ist, ausgebildet Bei dem Verfahrensschritt vcrt Fig.4G ist die P+-Typ Diffusionsschicht 11 (nicht dargestellt) vollständig mit einer Fotoresistschicht beschichtet oder mit einem V-Stopper maskiert, und daraufhin wird die Siliziumoxydschicht 14 mittels Fotoätzen entfernt. Bei dem in Fig.4H dargestellten Verfahrensschritt wird eine Ätzung unter Verwenden einer anisotropen Ätzlösung eines Äthylen-Diamin-Pyrocatechol-Wasser-Systems ausgeführt so daß eine V-förmige Kerbe 10 ausgebildet wird, die so tief ist daß sie ao sich bis in den N--Typ Drain-Bereich 7 erstreckt Aufgrund der Tatsache, daß die Anordnung der obengenannten Bereiche 5 und 6 und der V-förmigen Kerbe 10 durch Fenster mittels einer dreifachen selbstausrichtenden Technik bewirkt wird, ist es möglich, ein feines Mu- ster mit hoher Genauigkeit zu formen.

Wie in Fig.41 gezeigt ist wird die Oxydschicht 12 entfernt wobei der Abschnitt übrig bleibt, der dem V- Stopper entspricht, der den Kontaktbereich (nicht dargestellt) mit der P+-Diffusionsschicht 11 bedeckt (siehe Fig.2Aund2C).

Wie in F i g. 4J gezeigt ist wird daraufhin die Siliziumoxydschicht 4 durch thermische Oxydation geformt Wenn die Siliziumoxydschicht 4 über dem ebenen Abschnitt 100 nm dick gedacht wird, dann wird die Siliziumoxydschicht 4 über der V-förmigen Kerbe 120nm dick aufgrund der Differenz zwischen den jeweiligen Wachstumsgeschwindigkeiten sein.

Eine Resistschicht 15 ist auf dem ebenen Teil, wie in F i g. 4K dargestellt vorgesehen, und daraufhin wird die Injektion von B+-Ionen ausgeführt Durch Erhöhung der Ionenkonzentration in dem Teil 20, in dem der P-Typ Kanalbereich 6 mit der V-förmigen Kerbe in Kontakt steht ist die Schwellenspannung in dem Teil 20 derart angewachsen, daß sie der SchweJlenspannung in dem Teil 20a gleichkommt in dem der P-Typ Kanalbereich 6 mit dem ebenen Teil in Kontakt steht Dieser Schritt kann im Falle eines schall vsden FET fortgelassen werden.

Danach wird das Resistmaterial 15 entfernt und polykristallines Silizium wird mittels CVD oder ähnlichem aufgebracht um die Gate-Schicht 3 auszubilden, wie es in F 5 g. 4L gezeigt ist Bei dem Verfahrensschritt der Fig.4M wird eine PSG-Schicht 2 (Phosphorglas) mittels CVD oder ähnlichem geformt

Letztendlich ist eine Aluminiumschicht 1 mittels Aufdampfen auf der gesamten Oberfläche der PSG-Schicht 2 vorgesehen, wie in Fig.4N gezeigt ist Die Aluminiumschicht 1 ist selektiv geätzt um Gate- und Source-Elektroden zu bilden.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Leistungs-MOS-FET mit einem Halbleiterkörper des ersten Leitungstyps als Drain-Bereich, einem in den Halbleiterkörper von einer Oberfläche her eindiffundierten Kanalbereich des zweiten Leitungstyps, einem Source-Bereich des ersten Leitungstyps, der in dem Kanalbereich derart angeordnet ist, daß ein Umfangsteil des Kanalbereichs in der Oberfläche des Halbleiterkörpers liegt, mit einer Nut, die sich durch den Source-Bereich und den Kanalbereich bis in den Drain-Bereich erstreckt und mit einer in der Nut über dem Kanalbereich angeordneten, durch eine Gate-Isolierschicht vom Halbleiterkörper getrennten Gate-Elektrode, dadurch gekennzeichnet, daß die Gate-Isolierschicht (4) und die Gate-Elektrode (3) zusätzlich über dem an der Oberfläche des Halbleiterkörpers liegende Umfsngsbereich de« Kanalbereichs (6) angeordnet sind.

2. Lekiangs-MOS-FET nach Anspruch 1. dadurch gekennzeichnet, daß der Querschnitt der Nut V-förmig ist

3. Leistungs-MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß der Querschnitt der Nut im wesentlichen halbkreisförmig ist