DE2940500C2 - - Google Patents

Description

Die Erfindung betrifft eine Datenleitungs-Potentialeinstellschaltung gemäß dem Oberbegriff des Patentanspruchs 1, insbesondere eine derartige Schaltung für MIS-Speicher, die aus jeweils ein Flip-Flop enthaltenden Speicherzellen aufgebaut sind.

Bei einer MIS-Speicheranordnung zur Lieferung von zu schreibenden Datensignalen, die von einer Schreibschaltung erzeugt werden, durch ein Paar von gemeinsamen Datenleitungen an eine ausgewählte Speicherzelle einer Vielzahl von Speicherzellen und zur Zuführung von auszulesenden Datensignalen, die dann von der ausgewählten Speicherzelle erzeugt werden, durch die gemeinsamen Datenleitungen an eine Ausleseschaltung existiert eine relativ hohe parasitäre oder Streukapazität in den paarweise angeordneten gemeinsamen Datenleitungen, so daß die Signale mit einem Pegel, der den vorhergehenden Datensignalen entspricht, in den paarweise angeordneten gemeinsamen Datenleitungen gehalten werden.

Die bei der Leseoperation ausgewählte Speicherzelle schafft ein derartiges Potential in den paarweise angeordneten gemeinsamen Datenleitungen, das den darin gespeicherten Datensignalen entspricht. Eine Speicherzelle hat jedoch üblicherweise eine verringerte Antriebskapazität für eine kapazitive Last, da eine integrierte Schaltung aus Halbleiterbauelementen wegen der hohen Integration und des niedrigen Energieverbrauchs in ihrer Größe reduziert ist.

Wenn es daher erforderlich ist, daß das in den gemeinsamen Datenleitungen auf einem Pegel gehaltene Potential von einer Speicherzelle auf einen anderen Pegel beträchtlich geändert wird, z. B. dann, wenn die Datensignale in eine andere Speicherzelle eingeschrieben und dann aus der erwähnten einen Speicherzelle ausgelesen werden, ist eine relativ lange Zeit erforderlich. Infolgedessen wird die Zeit zum Auslesen der Datensignale lang.

Aus 1976 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, Seiten 136 und 137, ist eine Schaltung nach dem Oberbegriff des Patentanspruchs 1 bekannt, bei der zur Erzielung einer hohen Arbeitsgeschwindigkeit ein Potentialausgleich zwischen den beiden Datenleitungen auf ein mittleres Potential erfolgt.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenleitungs-Potentialeinstellschaltung der in Rede stehenden Art anzugeben, mit der sich eine weitere Erhöhung der Arbeitsgeschwindigkeit und damit Reduzierung der Speicherzugriffszeit erzielen läßt.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Kennzeichenteil des Anspruchs 1 angegeben.

Erfindungsgemäß erfolgt also der Potentialausgleich zwischen den Datenleitungen durch Einstellung des gemeinsamen Pegels auf den der Versorgungsspannung und damit auf denjenigen Grundwert, von dem aus die beiden Datenleitungen im Schreib- bzw. Lesebetrieb entsprechend den Signalen erhöht bzw. erniedrigt werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in,

Fig. 1 ein Blockschaltbild zur Erläuterung einer MIS-Speicheranordnung unter Verwendung einer erfindungsgemäßen Ausführungsform einer Datenleitungs-Potentialeinstellschaltung,

Fig. 2 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 6 in Fig. 1,

Fig. 3 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 7 in Fig. 1,

Fig. 4 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 13 in Fig. 1,

Fig. 5 ein Wellenformdiagramm zur Erläuterung der Betriebssignale der MIS-Speicheranordnung nach Fig. 1,

Fig. 6A bis 6F, Fig. 7 und Fig. 8 schematische Schaltungsanordnungen zur Erläuterung von Ausführungsformen von Datenleitungs-Potentialeinstellschaltungen,

Fig. 9 eine schematische Schaltungsanordnung zur Erläuterung einer Vorspannungs-Generatorschaltung und in

Fig. 10 ein Diagramm zur Erläuterung der charakteristischen Betriebskurven eines MISFET.

Gemäß Fig. 1 sind die paarweise angeordneten, gemeinsamen Datenleitungen CD₀ und CD₁ an eine Datenleitungspotential-Einstellschaltung angeschlossen, die aus einer ersten Schaltung 9a, die die in den Patentansprüchen genannte erste Schalteinrichtung 9′ und die zweite Schalteinrichtung 9″ enthält, und einer zweiten Schaltung 12, die in den Patentansprüchen als dritte Schalteinrichtung bezeichnet ist, den paarweise angeordneten Ausgangsklemmen der Schreibschaltung 6 sowie den paarweise angeordneten Eingangsklemmen einer Ausleseschaltung 7 besteht.

Obwohl nicht darauf beschränkt, sind der Eingang der Schreibschaltung 6 und der Ausgang der Auslegeschaltung 7 an einen einzigen Eingabe/Ausgabe-Anschluß I/O angeschlossen.

Die Schreibschaltung 6 besteht, wie in Fig. 2 dargestellt, aus: einer ersten Inverterschaltung als Eingangspuffer mit denn MISFETs Q₁₂₀ und Q₁₂₁; zweiten und dritten Inverterschaltungen zur Wellenformausbildung mit den MISFETs Q₁₂₃ und Q₁₂₄ bzw. Q₁₂₅ und Q₁₂₆; vierten und fünften Inverterschaltungen zur Wellenformausbildung mit den MISFETs Q₁₂₇ und Q₁₂₈ bzw. Q₁₂₉ und Q₁₃₀; einem ersten Gegentaktverstärker mit den MISFETs Q₁₃₁ und Q₁₃₂; einem zweiten Gegentaktverstärker mit den MISFETs Q₁₃₃ und Q₁₃₄; den MISFETs Q₁₃₅ und Q₁₃₆ zur Eingangsdatenumschaltung, die zwischen die Ausgänge der ersten und zweiten Gegentaktverstärker und die gemeinsame CD₀ bzw. CD₁ geschaltet sind; sowie den MISFETs Q₁₃₇ bis Q₁₄₀, die als Leistungsschalter arbeiten.

Die als Leistungsschalter arbeitenden MISFETs Q₁₃₇ bis Q₁₃₉ werden an ihren Gate-Elektroden mit Steuersignalen über einen Anschluß CSX versorgt, während der MISFET Q₁₄₀ an seiner Gate-Elektrode mit Steuersignalen über einen Anschluß WED versorgt wird.

Die oben erwähnten entsprechenden Steuersignale sowie die anderen Steuersignale, die im folgenden näher erläutert sind, werden von nicht dargestellten Steuerschaltungen zugeführt, die in die MIS-Speicheranordnung eingebaut sind, welche die Chipwählsignale von außen durch einen nicht dargestellten Anschluß und die Schreibsteuersignale von außen durch einen nicht dargestellten Anschluß empfängt.

Der Zeitablauf der entsprechenden Steuersignale ist in den Fig. 5A bis 5J dargestellt.

Wie in Fig. 5B dargestellt, sind die Chipwählsignale am Anschluß so ausgelegt, daß sie den Chipnichtwählzustand durch ihren hohen Pegel H und den Chipwählzustand durch ihren niedrigen Pegel L vorgeben.

Wie in Fig. 5F dargestellt, sind die Schreibsteuersignale an Anschluß so ausgelegt, daß sie die Leseoperation durch ihren hohen Pegel H und die Schreiboperation durch ihren niedrigen Pegel L vorgeben.

Ein Anschluß wird, wie in Fig. 5C dargestellt, von der oben erwähnten Steuerschaltung mit Steuersignalen versorgt, die mit den Chipwählsignalen in Phase sind, wobei sie gegenüber diesen eine leichte Zeitverzögerung besitzen.

Ein Anschluß CSA2 wird, wie in Fig. 5D dargestellt, von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß sind, während sie eine leichte Zeitverzögerung gegenüber diesen besitzen.

Wie in Fig. 5E dargestellt, wird ein Anschluß CSX von der Steuerschaltung mit Steuersignalen versorgt, die in Phase mit den Signalen am Anschluß CSA2 sind, wobei sie eine leichte Zeitverzögerung gegenüber diesen haben.

Wie in Fig. 5G dargestellt, wird ein Anschluß WE′ von der Steuerschaltung mit Steuersignalen versorgt, die in Abhängigkeit vom niedrigen Pegel der Schreibsteuersignale nur dann auf den hohen Pegel angehoben werden, wenn die Chipwählsignale auf dem niedrigen Pegel sind.

Wie in Fig. 5H dargestellt, wird ein Anschluß WED von der Steuerschaltung mit Steuersignalen versorgt, deren Anstiegzeit gegenüber der der Signale am Anschluß WE′ leicht verzögert ist und deren Abschaltzeit im wesentlichen mit der dieser Signale zusammenfällt.

Wie in Fig. 5I dargestellt, wird ein Anschluß von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß WED sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.

Wie in Fig. 5J dargestellt, wird ein Anschluß WE1 von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Steuersignalen am Anschluß sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.

Wenn die Schreibsteuersignale auf den hohen Pegel angehoben werden, während sich die Chipwählsignale auf dem niedrigen Pegel befinden, liefert infolgedessen die in Fig. 2 dargestellte Schreibschaltung 6 die Differentialsignale entsprechend den Datensignalen an den Eingabe/Ausgabe-Anschluß I/O an die gemeinsamen Datenleitungen CD₀ und CD₁ über die Datenumschaltungs-MISFETs Q₁₃₅ und Q₁₃₆. Mit anderen Worten, wenn das Potential an dem Eingabe/Ausgabe-Anschluß I/O durch die Schreibschaltung 6 auf den hohen Pegel angehoben wird, so wird die eine gemeinsame Datenleitung CD₀ mit ihrem Potential auf den niedrigen Pegel heruntergeschaltet, während die andere gemeinsame Datenleitung CD₁ mit ihrem Potential auf den hohen Pegel angehoben wird.

Obwohl die neuartige Schaltung keinesfalls darauf beschränkt ist, ist die erwähnte Schreibschaltung 6 so ausgelegt, daß bei einer Versorgungsspannung V_CC mit einem Potential von +4,5 Volt das Potential von einer der gemeinsamen Datenleitungen CD₀ und CD₁ auf einen hohen Pegel von 3,8 Volt angehoben und das Potential der anderen gemeinsamen Datenleitung auf einen niedrigen Pegel von 0,3 Volt abgesenkt wird.

Die Ausleseschaltung 7, die in Fig. 3 dargestellt ist, besteht aus: einem ersten Differentialverstärker, bestehend aus den MISFETs Q₁₄₁ bis Q₁₄₄ sowie Q₁₄₇ und Q₁₆₅; einem ersten Kompensator, bestehend aus den MISFETs Q₁₄₅, Q₁₄₆ und Q₁₆₆, um den Ausgangssignalpegel des ersten Differentialverstärkers abzutasten und diesen auf den richtigen Pegel zu bringen; einem zweiten Differentialverstärker, bestehend aus den MISFETs Q₁₄₈ bis Q₁₅₁ sowie Q₁₅₄ und Q₁₆₇; einem zweiten Kompensator, bestehend aus den MISFETs Q₁₅₂, Q₁₅₃ und Q₁₆₈; ersten und zweiten Gegentaktverstärkern, bestehend aus den MISFETs Q₁₅₅ und Q₁₅₆ bzw. Q₁₅₇ und Q₁₅₈; dritten und vierten Gegentaktverstärkern, bestehend aus den MISFETs Q₁₅₉ und Q₁₆₀ bzw. Q₁₆₁ und Q₁₆₂; einer Gegentaktendstufe, bestehend aus den MISFETs Q₁₆₃ und Q₁₆₄; den MISFETs Q₁₇₂ und Q₁₇₃ für den Erprobungszustand; sowie den MISFETs Q₁₆₉ bis Q₁₇₁, die als Leistungsschalter arbeiten.

Die MISFETs Q₁₆₅ bis Q₁₆₈ der ersten und zweiten Differentialverstärker und die beiden ersten und zweiten Kompensatoren werden von Steuersignalen eingeschaltet und ausgeschaltet, die ihnen über den Anschluß CSX zugeführt werden.

Wenn bei einer derart aufgebauten Ausleseschaltung 7 die Steuersignale am Anschluß WE₁ auf hohem Pegel sind, werden die in Reihe geschalteten Ausgangs-MISFETs Q₁₆₃ und Q₁₆₄ durch die MISFETs Q₁₇₃ und Q₁₇₂ nichtleitend gemacht. Infolgedessen wird der Eingabe/Ausgabe-Anschluß I/O in einen Floating-Zustand gebracht.

Wenn andererseits die Steuersignale am Anschluß WE₁ auf niedrigem Pegel sind, so wird einer der genannten Ausgangs-MISFETs Q₁₆₃ oder Q₁₆₄ leitend gemacht, während der andere nichtleitend gemacht wird, und zwar in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Datenleitungen CD₀ und CD₁. Mit anderen Worten, die Gegentaktendstufe erzeugt die Signale mit hohem oder niedrigem Pegel in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Datenleitungen CD₀ und CD₁.

Wenn bei der hier betrachteten Ausführungsform die Last-MISFETs Q₅ bis Q₈, die an die entsprechenden Ziffernleitungen D₀₁, D₁₁, D₀₂ und D₁₂ angeschlossen sind, in geeigneter Weise voreingestellt sind, so kann der Mittelpegel der Differenzsignale zwischen den paarweise angeordneten, gemeinsamen Datenleitungen CD₀ und CD₁, der durch die gewählte Speicherzelle bestimmt ist, mit dem Mittelpegel der Differenzsignale zwischen den gemeinsamen Datenleitungen CD₀ und CD₁ zusammenfallen, der im wesentlichen durch die Schreibschaltung 6 bestimmt ist.

Die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁, die durch die Datensignale der ausgewählten Speicherzelle bestimmt sind, können Pegel in der beschriebenen Weise annehmen, z. B. einen hohen Pegel von 2,8 Volt und einen niedrigen Pegel von 2,5 Volt, da die Kapazitäten der MISFETs Q₁ und Q₂ der Speicherzelle begrenzt sind.

Infolgedessen kann die Ausleseschaltung 7 eine ausreichende Empfindlichkeit gegenüber Signalen kleiner Pegeldifferenz zwischen den gemeinsamen Datenleitungen CD₀ und CD₁ haben.

Wie in Fig. 1 dargestellt, besteht die erste Schaltung, die die Datenleitungs-Potentialeinstellschaltung bildet, aus einer Schalteinrichtung 9′, bestehend aus einem MISFET Q₁₀₂, der zwischen den gemeinsamen Datenleitungen CD₀ und CD₁ geschaltet ist; sowie einer Stromzuführungseinrichtung 9″, bestehend aus den MISFETs Q₁₀₀ und Q₁₀₁, die zwischen die Spannungsversorgung V_CC und die gemeinsamen Datenleitungen CD₀ bzw. CD₁ geschaltet sind.

Der MISFET Q₁₀₂ wird an seiner Gate-Elektrode mit Schreibsteuersignalen von einem Schreibimpulsrückstellgenerator 13 über einen Anschluß ΦWR1 versorgt. In gleicher Weise werden die MISFETs Q₁₀₀ und Q₁₀₁ an ihren Gate-Elektroden mit Schaltsteuersignalen über einen Anschluß ΦWR2 versorgt.

Bei der hier besprochenen Ausführungsform ist berücksichtigt, daß die Leseoperationen mit hoher Geschwindigkeit möglich sein sollen, auch wenn die Schreib- und Leseoperationen während einer kontinuierlichen Chipwählperiode wiederholt werden.

Zu diesem Zweck werden die Schaltsteuersignale an den Anschlüssen ΦWR1 und ΦWR2 für eine vorgegebene Periode auf einen hohen Pegel angehoben, wie sich aus dem konkreten Ausführungsbeispiel des Schreibimpulsrückstellgenerators 13 in Fig. 4 ergibt, der nachstehend näher erläutert ist, auch wenn der Chip im wesentlichen gewählt ist, wenn die Schreibsteuersignale auf ihren hohen oder niedrigen Pegel geändert werden.

Infolgedessen wird der zwischen die gemeinsamen Datenleitungen CD₀ und CD₁ geschaltete MISFET Q₁₀₂ auch während der Chipwählperiode im wesentlichen leitend gemacht.

Im Unterschied zu der Chipnichtwählperiode kann während der Chipwählperiode verhindert werden, daß die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ auf einen gewünscht hohen Pegel angehoben werden, und zwar durch die Kombination der Streukapazitäten zwischen den Y-Adressenwählleitungen Y₁ und Y₂ und den gemeinsamen Datenleitungen CD₀ und CD₁.

Während der Chipwählperiode ist mit anderen Worten das Potential auf der gemeinsamen Datenleitung CD₀ und CD₁, die als Quelle für den MISFET Q₁₀₂ arbeitet, auf einen relativ niedrigen Pegel. Infolgedessen ist der MISFET Q₁₀₂ auch bei einem relativ niedrigen Gate-Potential leitend.

Wenn jedoch die Signale mit hohem Pegel bei relativ niedrigem Potential dem Anschluß ΦWR1 zugeführt werden, so wird der MISFET Q₁₀₂ im Sättigungsbereich Z₂ der Kennlinien betrieben, bei denen die Drain-Source-Spannung VDS gegen den Drain-Strom IDS aufgetragen ist (vgl. Fig. 10). Im Sättigungsbereich Z₂ befindet sich der Drain- Strom im Sättigungszustand. Infolgedessen wird es schwierig, einen Ausgleich zwischen dem Potential, das in der Streukapazität C₆ der gemeinsamen Datenleitung CD₀ gehalten ist, und dem Potential, das in der Streukapazität C₇ der gemeinsamen Datenleitung CD₁ gehalten ist, innerhalb einer kurzen Zeit durch den MISFET Q₁₀₂ vorzunehmen.

Bei der hier beschriebenen Ausführungsform sind daher die dem Anschluß ΦWR1 zuzuführenden Signale auf einem so ausreichend hohen Pegel, daß der MISFET Q₁₀₂ im Nichtsättigungsbereich Z₁ gemäß Fig. 10 betrieben werden kann.

Im Gegensatz dazu werden die MISFETs Q₁₀₀ und Q₁₀₁ im wesentlichen im Sättigungsbereich betrieben, und zwar aus den nachstehend angegebenen Gründen.

Genauer gesagt ist es so, daß dann, wenn die MISFETs Q₁₀₀ und Q₁₀₁ im Nichtsättigungsbereich betrieben würden, wie es beim MISFET Q₁₀₂ der Fall ist, die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ auf ein sehr hohes Potential, im wesentlichen gleich der Versorgungsspannung, angehoben würden, und zwar aufgrund ihrer ausreichend niedrigen Leitfähigkeit innerhalb einer relativ kurzen Zeitspanne. Da in diesem Falle die Ausleseschaltung 7 in der beschriebenen Weise so ausgelegt ist, daß sie ihre ausgezeichneten Betriebseigenschaften nur für Eingangssignale innerhalb eines vorgegebenen Bereichs besitzt, muß eine relativ lange Zeitspanne verstreichen, bevor die Potentiale der gemeinsamen Datenleitungen CD₀ und CD₁ auf einen Pegel reduziert werden, der in einen vorgegebenen Bereich von der gewählten Speicherzelle fällt.

Aus der vorstehenden Begründung ergibt sich, daß die MISFETs Q₁₀₀ und Q₁₀₁ im Sättigungsbereich betrieben werden, um zu verhindern, daß die Potentiale der gemeinsamen Datenleitungen CD₀ und CD₁ auf einen ungewünschten Pegel ansteigen.

Der Schreibimpulsrückstellgenerator 13 ist so ausgelegt, daß er einen Aufbau gemäß Fig. 4 aufweist.

In Fig. 4 besteht eine erste Inverterschaltung aus MISFETs Q₁₈₀ und Q₁₈₁. In Abhängigkeit von den Steuersignalen, die auf der Basis der Chipwählsignale erzeugt und über einen Anschluß zugeführt werden, erzeugt die erste Inverterschaltung ihre invertierten Signale am Anschluß P5.

Andererseits besteht eine zweite Inverterschaltung aus den MISFETs Q₁₈₅ und Q₁₈₆. In Abhängigkeit von den Steuersignalen, die auf der Basis der Schreibsteuersignale erzeugt und durch einen Anschluß WED zugeführt werden, erzeugt der zweite Inverter seine invertierten Signale am Anschluß P₁.

Eine dritte Inverterschaltung besteht aus den MISFETs Q₁₈₇ und Q₁₈₈. Die Operationen dieser dritten Inverterschaltung sind durch den MISFET Q₁₉₂ begrenzt, der zwischen den MISFET Q₁₈₇ und die Versorgungsspannung V_CC geschaltet ist.

Außerdem ist ein erstes NOR-Gatter vorgesehen, das zwei Eingangsklemmen besitzt und aus den MISFETs Q₁₈₉ bis Q₁₉₁ besteht. In gleicher Weise wie die dritte Inverterschaltung ist das erste NOR-Gatter ebenfalls so ausgelegt, daß seine Operationen von dem MISFET Q₁₉₃ gesteuert sind, der zwischen den MISFET Q₁₈₉ und die Versorgungsspannung V_CC geschaltet ist.

Ferner ist ein zweites NOR-Gatter mit zwei Eingangsklemmen vorgesehen, das aus den MISFETs Q₁₈₂ bis Q₁₈₄ besteht.

Eine vierte Inverterschaltung besteht aus den MISFETs Q₁₉₄ und Q₁₉₅, und eine fünfte Inverterschaltung besteht aus den MISFETs Q₂₀₀ und Q₂₀₁.

Ein drittes NOR-Gatter mit zwei Eingangsklemmen besteht aus den beiden MISFETs Q₁₉₆ und Q₁₉₉.

Eine Schaltung mit mitlaufender Ladespannung oder eine Bootstrap-Schaltung besteht aus den beiden MISFETs Q₂₀₂ und Q₂₀₃ sowie einem Kondensator C₈.

Das dritte NOR-Gatter ist, wie aus der Zeichnung erkennbar, so ausgelegt, daß sein Eingangsanschluß mit dem des zweiten NOR-Gatters zusammengeschaltet ist, so daß es gleiche Operationen ausführt wie das zweite NOR-Gatter.

Während jedoch das Potential mit hohem Pegel am Ausgang P₄ des zweiten NOR-Gatters auf einen Pegel angehoben werden kann, der im wesentlichen höchstens gleich der Versorgungsspannung ist, kann das Potential mit hohem Pegel am Ausgang P₇ des dritten NOR-Gatters durch die Wirkung der Bootstrap- Schaltung auf einen höheren als die Versorgungsspannung angehoben werden. Das dritte NOR-Gatter verwendet daher als Last den MISFET Q₁₉₆ der Anreicherungsbetriebsart, der vom Potential mit hohem Pegel am Ausgang P₇ nichtleitend gemacht wird. Der MISFET Q₁₉₆ wird durch die Signale getrieben, die am Ausgang P₆ der vierten Inverterschaltung erhältlich sind.

Wenn die Signale am Anschluß sich gemäß dem Chipnichtwählzustand auf hohem Pegel befinden, so wird dementsprechend der MISFET Q₁₉₁ des ersten NOR-Gatters leitend gemacht, so daß er an seinem Ausgang P₃ Signale mit niedrigem Pegel erzeugt.

Da zu diesem Zeitpunkt der Chipnichtwählzustand vorliegt, wie es oben beschrieben worden ist, sind die am Anschluß WED erhältlichen Signale auf ihrem niedrigen Pegel.

Infolgedessen erhält das zweite NOR-Gatter die Signale mit niedrigem Pegel an seinen beiden Eingangsklemmen durch die Anschlüsse P₃ und WED, so daß es Signale mit hohem Pegel an seinem Ausgang P₄ erzeugt, d. h. ΦWR2.

Gleichzeitig erzeugt das dritte NOR-Gatter auch seine Signale mit hohem Pegel an seinem Ausgang P₇, d. h., ΦWR1. Zu diesem Zeitpunkt erzeugt darüber hinaus die fünfte Inverterschaltung seine Signale mit niedrigem Pegel an seinem Ausgang P₈ in Abhängigkeit von den Signalen mit hohem Pegel am Ausgang P₇. Die Bootstrapschaltung spricht auf die Signale mit niedrigem Pegel am Ausgang P₈ an und erzeugt ihre Signale mit hohem Pegel am Ausgang P₉. Da der Kondensator C₈ vorher aufgeladen worden ist, werden, wie sich aus der nachstehenden Beschreibung ergibt, die Signale mit hohem Pegel am Ausgang P₇ durch die Signale mit hohem Pegel am Ausgang P₉ und die im Kondensator C₈ gespeicherte Energie verstärkt.

Wenn die Singale am Anschluß sich auf niedrigem Pegel befinden, so spricht die erste Inverterschaltung darauf an, und erzeugt ihre Signale mit hohem Pegel am Ausgang PS.

In Abhängigkeit von den Signalen mit hohem Pegel am Ausgang PS werden die MISFETs Q₁₉₂ und Q₁₉₃ leitend gemacht, so daß die dritte Inverterschaltung und das erste NOR-Gatter in ihre Betriebszustände gebracht werden.

Da die Signale am Anschluß , wie oben beschrieben, auf niedrigem Pegel sind, ist der MISFET Q₁₉₁ im ersten NOR-Gatter, der das Signal auf einer Eingangsseite erhält, im nichtleitenden Zustand. Infolgedessen ist der Signalpegel am Ausgang P₃ des ersten NOR-Gatters in Abhängigkeit von dem Signalpegel am Ausgang P₂ der dritten Inverterschaltung bestimmt.

Wenn zu diesem bestimmten Zeitpunkt die Signale am Anschluß WED in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle auf ihrem niedrigen Pegel sind, so nehmen die Signale am Anschluß P₁ der zweiten Inverterschaltung ihren hohen Pegel an, während die Signale am Ausgang P₂ der dritten Inverterschaltung ihren niedrigen Pegel annehmen. In Abhängigkeit vom niedrigen Pegel der Signale am Ausgang P₂ nehmen die Signale am Ausgang P₃ des ersten NOR-Gatters ihren hohen Pegel an.

Die zweiten und dritten NOR-Gatter erhalten die Signale mit hohem Pegel durch den Ausgang P₃, so daß sie ihre Signale mit niedrigem Pegel an ihren entsprechenden Ausgängen P₄ bzw. P₇ erzeugen, d. h., ΦWR2 und ΦWR1.

Wenn die Signale am Anschluß WED ihren hohen Pegel in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle annehmen, so werden bei den zweiten und dritten NOR-Gattern in Abhängigkeit davon ihre entsprechenden MISFETs Q₁₈₄ und Q₁₉₉ leitend gemacht, so daß die Signale ΦWR2 und ΦWR1 an den entsprechenden Anschlüssen auf niedrigem Pegel abgesenkt werden. Wenn darüber hinaus die Signale am Anschluß WED in der oben beschriebenen Weise auf den hohen Pegel angehoben werden, so fällt das Signal am Ausgang P₃ des ersten NOR-Gatters auf den niedrigen Pegel nach einer derartigen Verzögerungszeit ab, wie sie durch die ersten und zweiten Inverterschaltungen und das erste NOR-Gatter bestimmt ist.

Wenn die Signale am Anschluß WED wieder von ihrem hohen auf ihren niedrigen Pegel zurückgebracht werden, und zwar in Abhängigkeit von der Beendigung der Schreiboperation der Datensignale in die Speicherzelle, so werden die MISFETs Q₁₈₄ und Q₁₉₉ der zweiten und dritten NOR-Gatter nichtleitend gemacht.

Zu diesem Zeitpunkt werden in Abhängigkeit von den Signalen mit niedrigem Pegel am Ausgang P₃ des ersten NOR- Gatters die übrigen MISFETs Q₁₈₃ und Q₁₉₇ der zweiten und dritten NOR-Gatter ebenfalls nichtleitend gemacht.

Infolgedessen erzeugen die zweiten und dritten NOR- Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen ΦWR2 und ΦWR1.

Wenn die Signale am Anschluß WED auf den niedrigen Pegel abfallen, wie es oben erläutert worden ist, so werden die Signale am Ausgang P₃ des ersten NOR-Gatters auf ihren hohen Pegel nach einer solchen Verzögerungszeit angehoben, wie sie durch die ersten und zweiten Inverterschaltungen und das NOR- Gatter bestimmt ist.

Infolgedessen erzeugen die zweiten und dritten NOR- Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen ΦWR2 und ΦWR1 für die oben angegebene Verzögerungszeit.

Wenn die Signale am Anschluß ΦWR1 vom niedrigen auf den hohen Pegel geändert werden, so werden, wie oben angegeben, die Signale am Ausgang P₈ der fünften Inverterschaltung dementsprechend von ihrem hohen auf den niedrigen Pegel geändert. Da in diesem Falle in der fünften Inverterschaltung eine Verzögerung der Signale erfolgt, werden die MISFETs in der Bootstrap-Schaltung für die Verzögerungszeit der ersten Inverterschaltung leitend gemacht, wenn die Signale am Anschluß ΦWR1 auf ihren hohen Pegel angehoben werden. Infolgedessen wird der Kondensator C₈ durch die Signale mit hohem Pegel am Anschluß ΦWR1 vorher aufgeladen. Nach der Verzögerungszeit der fünften Inverterschaltung wird der MISFET Q₂₀₃ nichtleitend gemacht. Infolgedessen werden die Signale am Anschluß P₉ der Bootstrap-Schaltung auf ihren hohen Pegel angehoben, so daß die Signale am Anschluß ΦWR1 durch die Wirkung des Kondensators C₈ auf einen höheren Pegel angehoben werden.

Bei der hier erörterten Ausführungsform wird die erste Schaltung 9a der Datenleitungs-Potentialeinstellschaltung so betrieben, daß sie im wesentlichen die Potentiale der paarweise angeordneten, gemeinsamen Datenleitungen CD₀ und CD₁ bei hoher Geschwindigkeit ausgleicht. Mit der dargestellten Anordnung ist es jedoch schwierig, daß die erste Schaltung 9a so arbeitet, daß die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CD₀ und CD₁ einen gewünschten Pegel exakt annehmen.

Um diese Schwierigkeit auszuräumen, wird bei der hier erörterten Ausführungsform eine zweite Schaltung 12 verwendet, die bei einer relativ niedrigen Geschwindigkeit arbeitet, aber ein genau eingestelltes Potential haben kann und in Kombination mit der ersten Schaltung 9a arbeitet. Aufgrund einer derartigen Konstruktion können die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CD₀ und CD₁ durch die Wirkung der ersten Schaltung 9a mit hoher Geschwindigkeit in die Nähe des gewünschten Pegels gebracht und dann durch die Wirkung der zweiten Schaltung 12 auf den gewünschten Pegel selbst gebracht werden.

Wie sich aus Fig. 1 entnehmen läßt, besteht die zweite Schaltung 12 aus: MISFETs Q₁₀₆ und Q₁₀₇, die in Reihe zwischen die Versorgungsspannung V_CC und die gemeinsame Datenleitung CD₀ geschaltet sind; MISFETs Q₁₀₉ und Q₁₁₀, die in Reihe zwischen die Versorgungsspannung V_CC und die andere gemeinsame Datenleitung CD₁ geschaltet sind; MISFETs Q₁₀₈ und Q₁₁₁, die zwischen die gemeinsamen Datenleitungen CD₀ und CD₁ und den Referenzpotentialanschluß geschaltet sind; und MISFETs Q₁₀₃ und Q₁₀₅, die in Reihe zwischen die Versorgungsspannung V_CC und den Referenzpotentialanschluß geschaltet sind.

Die MISFETs Q₁₀₃ und Q₁₁₁ werden an ihren Gate- Elektroden über den Anschluß mit Steuersignalen, die in der oben beschriebenen Weise auf der Basis der Schreibsteuersignale auf den niedrigen Pegel abfallen, während der MISFET Q₁₀₄ an seiner Gate-Elektrode über den Anschluß CSA2 mit Steuersignalen versorgt wird, die in der beschriebenen Weise auf der Basis der Chipwählsignale auf den hohen Pegel angehoben werden.

Der MISFET Q₁₀₅ wird an seiner Gate-Elektrode mit der Versorgungsspannung versorgt. Andererseits werden die MISFETs Q₁₀₈ und Q₁₁₁ an ihren Gate-Elektroden von dem Verbindungspunkt zwischen den MISFETs Q₁₀₄ und Q₁₀₅ mit den Steuersignalen versorgt, die in Abhängigkeit von den Steuersignalen an den Anschlüssen und CSA2 geliefert werden.

Wenn in der zweiten Schaltung 12 die Signale am Anschluß auf den hohen Pegel angehoben werden, so werden die MISFETs Q₁₀₃, Q₁₀₇ und Q₁₁₀ in Abhängigkeit davon leitend gemacht. In Abhängigkeit vom Leitzustand des MISFETs Q₁₀₃ wird außerdem zwischen der Drain-Elektrode und Source- Elektrode des MISFET Q₁₀₅ eine Vorspannung erzeugt, die in der Weise arbeitet, daß sie die MISFETs Q₁₀₈ und Q₁₁₁ leitend macht.

Infolgedessen beginnen die MISFETs Q₁₀₆ bis Q₁₀₈, die in Reihe zwischen die Versorgungsspannung V_CC und den Referenzpotentialanschluß geschaltet sind, ihre Operationen. Das Potential auf der gemeinsamen Datenleitung CD₀ wird so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die MISFETs Q₁₀₆ bis Q₁₀₈ aufgebaut wird. In gleicher Weise wird das Potential auf der gemeinsamen Datenleitung CD₁ so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die in Reihe geschalteten MISFETs Q₁₀₉ bis Q₁₁₁ aufgebaut wird.

Die entsprechenden geteilten Spannungen werden auf solche Werte eingestellt, daß sie mit dem Mittelwert innerhalb des Ziffernleitungspotentialbereichs zusammenfallen, der durch die Speicherzelle bestimmt ist, wenn die Datensignale ausgelesen werden. Bei der hier betrachteten Ausführungsform arbeitet die zweite Schaltung 12 außerdem so, daß sie als Last wirkt, die zwischen die gemeinsamen Datenleitungen CD₀ und CD₁ geschaltet ist, wenn die Datensignale aus der ausgewählten Speicherzelle ausgelesen werden.

Die MISFETs Q₁₀₆ bis Q₁₁₁ der zweiten Schaltung 12 besitzen eine relativ kleine Größe, ähnlich wie die Last- MISFETs Q₅ bis Q₈, die an die Ziffernleitungen angeschlossen sind, und zwar im Hinblick darauf, eine Pegeldifferenz zwischen den Signalen zu verhindern, die von der Speicherzelle den gemeinsamen Datenleitungen CD₀ und CD₁ zugeführt werden.

Infolgedessen können die Potentialveränderungen auf den gemeinsamen Datenleitungen CD₀ und CD₁, die durch die zweite Schaltung bestimmt sind, relativ niedrig sein, wie es oben erläutert worden ist.

Fig. 5 zeigt das Zeitablaufdiagramm der Speicheranordnung gemäß der oben beschriebenen Ausführungsform.

Zum Zeitpunkt t₁ sind die Chipwählsignale am Anschluß , wie in Fig. 5B dargestellt, von ihrem hohen Pegel H auf ihren niedrigen Pegel L abgefallen, um den Chipwählzustand zu ermöglichen.

Zum gleichen Zeitpunkt werden neue Adressensignale z. B. die Adressensignale zur Angabe der Speicherzelle, dem Adresseneingang A_i des X-Adressencodierers 4 und dem Y-Adressencodierer 2 zugeführt, wie es in Fig. 5A dargestellt ist.

Infolgedessen wird das Potential der Wortleitung W₁ sowie der Y-Adressenwählleitung Y₁ auf den hohen Pegel angehoben. Wenn die Wortleitung W₁ den hohen Pegel annimmt, so wird die Flipflopschaltung (Q₁, Q₂, R₁ und R₂) der Speicherzelle 5a über die datenübertragenden MISFETs Q₃ und Q₄ mit den Ziffernleitungen D₀₁ und D₁₁ verbunden. Wenn andererseits die Y-Adressenwählleitung Y₁ den hohen Pegel annimmt, so werden die Ziffernleitungen D₀₁ und D₁₁ über die MISFETs Q₉ und Q₁₀ mit den gemeinsamen Datenleitungen CD₀ bzw. CD₁ verbunden.

Wenn die Schreibsteuersignale am Anschluß auf den niedrigen Pegel abfallen, wie es in Fig. 5F dargestellt ist, so nehmen die Signale am Anschluß WE′ den hohen Pegel an, wie es in Fig. 5G dargestellt ist.

Zum Zeitpunkt t₂ werden die Signale am Anschluß WED auf den hohen Pegel angehoben, wie es in Fig. 5H dargestellt ist.

Infolgedessen werden die Datensignale für die Schreiboperation von der Schreibschaltung 6 gemäß Fig. 2 durch die Daten umwandelnden MISFETs Q₁₃₅ und Q₁₃₆ den gemeinsamen Datenleitungen CD₀ und CD₁ zugeführt. Wenn die dem Eingabe/ Ausgabe-Anschluß I/O zugeführten Datensignale beispielsweise auf hohem Pegel sind, so wird das Potential der gemeinsamen Datenleitung CD₁ auf einen hohen Pegel von V_1H angehoben, während das Potential der anderen gemeinsamen Datenleitungen CD₀ auf einen Pegel von V_1L abfällt, wie es in Fig. 5K dargestellt ist. Wie oben erläutert, ist der hohe Pegel der gemeinsamen Datenleitungen, der durch die Schreibschaltung 6 eingestellt wird, ein relativ hohes Potential, beispielsweise mit 3,8 Volt, während ihr niedriger Pegel ein relativ niedriges Potential ist, beispielsweise 0,3 Volt.

Aufgrund der Tatsache, daß die Signale auf den gemeinsamen Datenleitungen der Speicherzelle 5a durch die MISFETs Q₉ und Q₁₀ und die Ziffernleitungen zugeführt werden, werden die MISFETs Q₁ und Q₂ der Speicherzelle 5a leitend bzw. nichtleitend gemacht.

Obwohl nicht darauf beschränkt, ist der hohe Pegel der Datensignale so ausgelegt, daß er einem der Binärsignale entspricht. Dementsprechend sind der leitende Zustand des MISFET Q₁ der Speicherzelle und der nichtleitende Zustand des MISFET Q₂ der Speicherzelle so ausgelegt, daß sie einem Pegel von Binärsignalen entsprechen.

Wenn die Steuersignale am Anschluß WE′ zum Zeitpunkt t₃ auf den niedrigen Pegel zurückkehren, wie es in Fig. 5G dargestellt ist, so werden die gemeinsamen Datenleitungen CD₀ und CD₁ elektrisch von der Schreibschaltung 6 getrennt. In diesem Augenblick halten jedoch die gemeinsamen Datenleitungen CD₁ und CD₀ die Potentiale V_1H und V_1L mit hohem und niedrigem Pegel, die während der Schreiboperation zugeführt werden, und zwar durch die Wirkung der Streukapazitäten C₆ und C₇.

Bei der hier betrachteten Ausführungsform fallen die Steuersignale am Anschluß WED gleichzeitig mit den Signalen am Anschluß WE′, wie es in Fig. 5H dargestellt ist. Infolgedessen werden an den Anschlüssen ΦWR1 und ΦWR2 von dem Schreibimpulsrückstellgenerator 13 gemäß Fig. 4 Steuersignale erzeugt, die gleichzeitig mit dem Abfallen der Signale am Anschluß WE′ angehoben werden, wie es in den Fig. 5L und 5M dargestellt ist.

Obwohl nicht spezielle darauf beschränkt, wird gemäß der Ausführungsform nach Fig. 4 das Potential der Signale am Anschluß ΦWR2 auf einen Pegel verstärkt, der im wesentlichen gleich dem der Versorgungsspannung von 4,5 Volt ist. Andererseits wird das Potential der Signale am Anschluß ΦWR1 auf einen Pegel angehoben, der den Wert 2(V_CC-V_th) besitzt, z. B. ungefähr 8,3 Volt. In obigem Falle steht V_CC für die Versorgungsspannung, während V_th für die Schwellwertspannung der MISFETs steht.

Der MISFET Q₁₀₂ der ersten Schaltung 9a wird durch die Steuersignale am Anschluß ΦWR1 in seinen leitenden Zustand gebracht.

Infolgedessen werden die Ladungen der Streukapazität C₇ über den MISFET Q₁₀₂ der Streukapazität C₆ zugeführt, so daß das Potential auf der gemeinsamen Datenleitung CD₁ abgesenkt wird, während das Potential auf der anderen gemeinsamen Datenleitung CD₀ angehoben wird, wie es in Fig. 5K dargestellt ist.

Die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁, die durch die Wirkung des MISFET Q₁₀₂ in ihren ausgeglichenen Zustand gebracht werden, sind so ausgelegt, daß sie mit dem mittleren Pegel zwischen den Signalen mit hohem und niedrigem Pegel zusammenfallen, welche von der Schreibschaltung 6 erzeugt werden.

Aufgrund der vorstehend geschilderten Umstände sind die Speicherzellen in ihrer Größe verringert, so daß ihre Kapazität auf einen niedrigen Pegel begrenzt ist. Infolgedessen ist der Spannungsabfall, der in der Lasteinrichtung der Ziffernleitungen durch die Speicherzellen hervorgerufen wird, entsprechend begrenzt.

Die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁, die durch die Speicherzellen gegeben sind, werden dementsprechend auf einen relativ hohen Pegel erhöht.

Das ausgeglichene Potential auf den gemeinsamen Datenleitungen CD₀ und CD₁, das nur durch den MISFET Q₁₀₂ bestimmt ist, wird niedriger als das Potential auf diesen, das durch die Speicherzellen vorgegeben wird.

Infolgedessen sorgen bei der erfindungsgemäßen Ausführungsform die am Anschluß ΦWR2 erhältlichen Steuersignale dafür, daß die MISFETs Q₁₀₀ und Q₁₀₂ leitend werden und die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ angehoben werden.

Zum Zeitpunkt t₄ wird die Potentialdifferenz zwischen den Potentialen V_2L′ und V_2H′ auf den gemeinsamen Datenleitungen CD₀ und CD₁ auf einen so niedrigen Pegel reduziert, der ungefährt 0,3 Volt ausmacht.

Nach dem Zeitpunkt t₄ werden die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ durch die MISFETs Q₁₀₀ und Q₁₀₁ angehoben.

Zum Zeitpunkt t₅ werden die Signale an den Anschlüssen ΦWR1 und ΦWR2 auf den niedrigen Pegel zurückgeführt und die MISFETs Q₁₀₀ bis Q₁₀₂ der ersten Schaltung 9a nichtleitend gemacht. Zu diesem Zeitpunkt nehmen die Potentiale auf den gemeinsamen Datenleitungen CD₁ und CD₀ die Pegel von V_2H′′ und V_2L′′ an, wie es in Fig. 5K dargestellt ist.

Vor dem Zeitpunkt t₅ wird die zweite Schaltung 12 vorher in ihren Betriebszustand gebracht, so daß sie in der Weise arbeitet, daß sie die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ nach dem Zeitpunkt t₅ auf das richtige Potential bringt.

Zum Zeitpunkt t₇ werden die Adressensignale so geändert, daß sie die andere auszulesende Speicherzelle angeben.

Infolgedessen werden die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ von der Speicherzelle bestimmt, die neu gewählt worden ist.

Die Datensignale der neugewählten Speicherzelle werden zum Zeitpunkt t₇ durch die Ausleseschaltung 7 ausgelesen.

Die Fig. 6A bis 6F, 7 und 8 zeigen schematische Schaltungsanordnungen von weiteren Ausführungsformen gemäß der Erfindung.

Hier werden die Anschlüsse ΦWR1 und ΦWR2 aus den oben erläuterten Figuren mit Schaltsignalen, um die MISFETs bei ihrem ungesättigten Zustand zu betreiben, und Schaltsignalen, um die MISFETs bei gesättigtem Zustand zu betreiben, von einer Schaltung versorgt, beispielsweise der in Fig. 4 dargestellten Schaltung.

Fig. 6A zeigt eine Schaltung der Bauart, bei der die zweite Schaltung in der Ausführungsform gemäß Fig. 1 entbehrlich ist.

Fig. 6B zeigt eine Schaltung, um zu verhindern, daß die Potentiale auf den gemeinsamen Datenleitungen CD₀ und CD₁ auf einen höheren Pegel ansteigen als eine vorgegebene Spannung und zwar durch Anlegen einer Vorspannung, die auf einen niedrigeren Pegel als die Versorgungsspannung begrenzt ist, an den Anschluß V_CC′. Die Vorspannung wird auf einen Pegel eingestellt, der beispielsweise gleich der gesetzten Spannung der gemeinsamen Datenleitungen ist. Die Vorspannung kann, obwohl nicht darauf beschränkt, durch eine Schaltung gemäß Fig. 9 erzeugt werden.

Fig. 6C zeigt eine Schaltung zur Steuerung der MISFETs Q₁₀₀ bis Q₁₀₂ in Abhängigkeit von den dem Anschluß ΦWR1 zuzuführenden Schaltsignalen mit hohem Pegel. Durch die Verwendung dieser Schaltung werden die MISFETs Q₁₀₀ bis Q₁₀₂ bei ihrem ungesättigten Zustand betrieben, so daß die Potentiale auf den gemeinsamen Datenleitungen rasch angehoben werden können.

Fig. 6D gibt eine Schaltung an, um Schaltsignale mit hohem Pegel vom Anschluß ΦWR1 den MISFETs Q₁₀₀ bis Q₁₀₂ zuzuführen und um die Vorspannung, die in der Fig. 6B dargestellten Weise begrenzt ist, dem Anschluß V_CC′ zuzuführen.

Fig. 6E zeigt eine Schaltung der Bauart, bei der die MISFETs Q₁₀₀ und Q₁₀₁ mit ihren Gate- und Drain-Elektroden verbunden und die verbundenen Punkte an die Anschlüsse ΦWR1 oder ΦWR2 angeschlossen sind.

Fig. 6F zeigt eine Schaltung der Bauart, bei der die MISFETs Q₁₀₀ und Q₁₀₁ mit ihren Gate-Elektroden an die Versorgungsspannung V_CC angeschlossen sind. Bei der Schaltung gemäß Fig. 6F sind die MISFETs ständig leitend. Die MISFETs Q₁₀₀ und Q₁₀₁ sind daher so ausgelegt, daß ihre Stromversorgungskapazitäten so reduziert sind, daß sie den Operationen der anderen Schaltungen, wie z. B. der Schreibschaltung, keine Beschränkung auferlegen.

Fig. 7 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie einen Aufbau der in Fig. 6C dargestellten Art besitzt.

Fig. 8 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie aus dem MISFET Q₁₀₂ besteht.

Selbstverständlich sind Ausführungsbeispiele der Erfindung nicht auf die oben beschriebenen beschränkt. Beispielsweise kann die zweite Schaltung 12 gemäß der Ausführungsform nach Fig. 1 mit den entsprechenden Schaltungen kombiniert werden, die in den Fig. 6A bis 6F dargestellt sind.

Ferner können die MISFETs Q₁₀₀ bis Q₁₀₂ vom Anreicherungs- oder vom Verarmungstyp sein. Außerdem können die MISFETs durch bipolare Transistoren, Dioden oder Widerstände ersetzt werden. Darüber hinaus können die MISFETs auch durch eine Vielzahl von Bauelementen ersetzt werden, die zwischen die Vorspannungsquelle und die Datenleitungen geschaltet sind. Auch die zweite Schaltung 12 ist nicht auf die dargestellte Ausführungsform beschränkt, sondern kann durch eine Vielzahl anderer Schaltungen mit gleicher Funktion ersetzt werden.

Claims (7)

1. Datenleitungs-Potentialeinstellschaltung, insbesondere für MIS-Speicher, die aus jeweils ein Flipflop enthaltenden Speicherzellen (5a . . . 5d) aufgebaut sind, mit einer ersten Schalteinrichtung (9′) mit einem Steueranschluß und zwei Ausgangsanschlüssen, die mit einem Paar von Signale entgegengesetzter Phase führenden Datenleitungen (CD₀, CD₁) verbunden sind, wobei eine Potentialdifferenz zwischen den Datenleitungen dadurch verringert wird, daß die erste Schalteinrichtung (9′) in Abhängigkeit von einem ersten Steuersignal (ΦWR1) leitend gemacht wird, gekennzeichnet durch eine zweite Schalteinrichtung (9′′), die zwischen eine der beiden Datenleitungen (CD₀, CD₁) und eine Versorgungsspannung (V_CC) eingeschaltet ist und von einem zweiten Steuersignal (ΦWR2) angesteuert wird.

2. Schaltung nach Anspruch 1, gekennzeichnet durch einen Differenzverstärker (7), dessen Eingänge an die beiden Datenleitungen (CD₀, CD₁) angeschlossen sind.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Schalteinrichtung (9′) einen Isolierschicht-Feldeffekttransistor (Q₁₀₂) aufweist, der durch das erste Steuersignal (ΦWR1) bei einem Pegel leitend gemacht wird, der höher ist, als die Schwellenspannung und die Potentiale auf den Datenleitungen (CD₀, CD₁).

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Schalteinrichtung (9′′) zwei Feldeffekttransistoren (Q₁₀₀, Q₁₀₁) aufweist, deren Gate-Elektroden mit dem zweiten Steuersignal (ΦWR2) angesteuert werden.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Feldeffekttransistoren (Q₁₀₀, Q₁₀₁) der zweiten Schalteinrichtung (9′′) im Sättigungsbereich betrieben werden.

6. Schaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine dritte Schalteinrichtung (12) mit an die Datenleitungen (CD₀, CD₁) angeschlossenen gepaarten Ausgängen, wobei die dritte Schalteinrichtung (12) an die Versorgungsspannung (V_CC) und einer Referenzspannung angeschlossen ist und die Potentiale auf den Datenleitungen (CD₀, CD₁) auf einen Pegel zwischen den Potentialen der Signale entgegengesetzter Phase bringt.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Signale entgegengesetzter Phase aus einer statischen Speicherzelle (5a . . . 5d) stammen.