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Bei der Zählung aufeinanderfolgender Übereinstimmungsimpulse erhöhen
sich im allgemeinen die den einzelnen Adressen zugeordneten Zählerstände. Wcnn
einer
dieser Zählerstände einen vorgegebenen Zählerstand erreicht, dann signalisiert die
entsprechende Adresse jene Kennbitadresse, unter der die einzelnen Kennbits periodisch
gespeichert sind. Wird der vorgegebene Zählerstand relativ niedrig gewählt, dann
ist zu befürchten, daß die gesuchte Kennbitadresse nicht mit Sicherheit ermittelt
wird. Wird der vorgegebene Zählerstand aber relativ groß gewählt, dann wird die
gesuchte Kennbitadresse mit großer Sicherheit ermittelt, aber es dauert relativ
lange, bis die Rahmensynchronisierung erzielt ist.
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Die Erfindung bezweckt ein Verfahren der eingangs genannten Gattung
anzugeben, mit Hilfe dessen sowohl eine sichere als auch eine schnelle Rahmensynchronisierung
erzielbar ist.
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Die der Erfindung zugrundeliegende Aufgabe wird dadurch gelöst, daß
laufend einzelnen Adressen zugeordnete Zählerstände miteinander verglichen werden
und ein Vergleichssignal abgegeben wird, falls ein Zählerstand mindestens gleich
einem früher aufgetretenen Zählerstand ist und daß die Vergleichssignale gezählt
werden und das Rahmensynchronisiersignal erzeugt wird, wenn während eines Bruchteils
des Zeitmultiplexrahmens nur ein einziges Vergleichssignal abgegeben wird.
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Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, daß damit
die Rahmensynchronisierung in vergleichsweise kurzer Zeit erzielbar ist, weil der
Zeitmultiplexrahmen nicht erst nach Erreichen eines vorgegebenen Zählerstandes,
sondern bereits früher bei einem vergleichsweise niedrigeren Zählerstand eingestellt
werden kann. Trotz dieses vergleichsweise niedrigeren Zählerstandes ist eine sichere
Rahmensynchronisierung erzielbar, da in allen Fällen jene Adresse ermittelt wird,
unter der die meisten Übereinstimmungsimpulse auftreten und die daher die gesuchte
Kennbitadresse signalisiert.
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Falls die Rahmensynchronisierung besonders schnell erzielt werden
soll ist es zweckmäßig, daß das Rahmensynchronisiersignal erzeugt wird, wenn innerhalb
einer Periode der Adressen das einzige Vergleichssignal abgegeben wird.
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Beim empfangsseitigen Vergleich des s-ten Bits mit dem entsprechenden
empfangenen Bit des Zeitmultiplexsignals können falsche Übereinstimmungsimpulse
erzeugt werden, die nicht durch Kennbits, sondern durch zufällig passende andere
Bits verursacht werden.
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Um die Gewinnung des Rahmensynchronisiersignals nicht durch derartige
falsche Übereinstimmungsimpulse zu stören, ist es zweckmäßig, daß das Vergleichssignal
abgegeben wird, falls der Zählerstand mindestens gleich dem früher aufgetretenen
Zählerstand und mindestens gleich einem vorgegebenen Schwellwert ist.
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Zur Durchführung des Verfahrens hat sich eine Schaltungsanordnung
bewährt, mit einem empfangsseitigen ersten Taktgeber, der einen Bittakt erzeugt;
mit einem ersten Adressengeber, der Demultiplexadressen erzeugt, zur Steuerung eines
Demultiplexers; mit einer empfangsseitigen Synchronisiereinrichtung, die auf die
variablen Synchronisierworte anspricht und den ersten Adressengeber zu Beginn der
Zeitmultiplexrahmen zurücksetzt; mit mehreren Pufferspeichern, die mit Hilfe des
Demultiplexers gesteuert werden und über die einzelne Bits des Zeitmultiplexsignals
entsprechende Datensenken zugeleitet werden; mit einem empfangsseitigen zweiten
Adressengeber der p+l Adressen erzeugt, die etwa gleichzeitig mit den einzelnen
Bits des Zeitmultiplexsignals auftreten; mit einem adressierba-
ren Speicher, der
p+ I Speicherblöcke enthält, deren Speicherzellen über Eingänge und Ausgänge des
adressierbaren Speichers anschließbar sind; mit einem zweiten Taktgeber, der während
der Dauer der einzelnen Bits des Zeitmultiplexsignals ein binäres Lese/Schreibsignal
erzeugt, das pro Bit je eine Einlesephase und je eine Auslesephase des Speichers
festlegt; mit einer Zähleinrichtung, welche die Anzahl hintereinander auftretender
Vergleichsimpulse zählt und die entsprechenden Zählerstände in Speicherzellen des
Speichers speichert; mit einem weiteren Speicher, der an die Ausgänge der Speicherzellen
angeschlossen ist, der die jeweils auftretenden früheren Zählerstände während des
Bruchteils der Zeitmultiplexperiode speichert; mit einer Vergleichseinrichtung,
an der die Ausgänge der Speicherzellen des Speichers und die Ausgänge des weiteren
Speichers angeschlossen sind und die das Vergleichssignal abgibt, wenn der später
aufgetretene Zählerstand mindestens gleich dem im weiteren Speicher gespeicherten
früheren Zählerstand ist; mit einer Zähleinrichtung, die an dem Ausgang der Vergleichseinrichtung
angeschlossen ist, die die Vergleichssignale während des Bruchteils des Zeitmultiplexrahmens
zählt und ein Signal erzeugt, mit dessen Hilfe das Rahmensynchronisiersignal gewonnen
wird.
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Um ein Vergleichssignal zu erzeugen, falls ein Zählerstand mindestens
gleich einem früher aufgetretenen Zählerstand und mindestens gleich einem vorgegebenen
Schwellwert ist, ist es zweckmäßig, daß an die Ausgänge des zweiten Adressengebers
ein Decodierer angeschlossen ist, der ein Decodiersignal an die Vergleichseinrichtung
abgibt, wenn ein vorgegebener Zählerstand erreicht ist und daß die Vergleichseinrichtung
nur dann aktiv ist, wenn das Decodiersignal vorliegt.
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Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung
anhand der F i g. 1 bis 8 beschrieben, wobei in mehreren Figuren dargestellte gleiche
Gegenstände mit gleichen Bezugszeichen bezeichnet sind. Es zeigt Fig. 1 ein Zeitmultiplexsystem,
Fig. 2 einige Varianten von sendeseitig auftretenden Zeitmultiplexsignalen, F i
g. 3 ein Ausführungsbeispiel einer sendeseitig angeordneten Synchronisiereinrichtung,
Fig. 4 einige Adressen und Signale im Bereich der in Fig. 3 dargestellten Synchronisiereinrichtung,
Fig. 5 einen ersten Teil einer empfangsseitig angeordneten Synchronisiereinrichtung,
Fig. 6 und 7 einige Signale und Adressen, die im Bereich der in Fig.5 dargestellten
Synchronisiereinrichtung auftreten und Fig. 8 einen zweiten Teil der empfangsseitig
angeordneten Synchronisiereinrichtung.
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Fig. 1 zeigt ein Zeitmultiplexsystem, bei dem sendeseitig die Datenquellen
DQ 1 bis DQ n, die Adressengeber AG 1, AG2, der Taktgeber TG, der Multiplexer MUX,
die Synchronisiereinrichtung SS und die Übertragungseinrichtung US angeordnet sind.
Die Signale B1 bis Bn können in einem vorgegebenen Bitraster auftreten, wobei nicht
dargestellte Pufferspeicher vorgesehen sein können, um Abweichungen der Daten von
diesem vorgegebenen Bitraster auszugleichen. Die einzelnen Bits der Datenquellen
DQ 1 bis DQ n können mit gleicher Bitrate, aber auch mit verschiedener Bitrate abgegeben
werden. Mit jeder Adresse ADR 1 des Adressengebers AG 1 wird eines der Signale B
1 bis B n an den Ausgang des Multiplexers
MUX durchgeschaltet, wobei
die Adressen derart abgegeben werden können, daß die einzelnen Bits der Datenquellen
im Signal Cbitweise oder envelopeweise verschachtelt sind. Der Taktgeber TG gibt
das Taktsignal T1 ab und steuert damit die Adressengeber.
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Mit Hilfe der Synchronisiereinrichtung SS werden in das Signal C Kennbits
eingefügt, wie später noch anhand der F i g. 2 erläutert wird. Das dabei entstehende
Signal D wird der sendeseitigen Übertragungseinrichtung US zugeleitet und in bekannter
Weise zur Empfangsseite übertragen.
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Auf der Empfangsseite des Systems sind angeordnet die Übertragungseinrichtung
UE, der Taktgeber TG 1, die Synchronisiereinrichtung SE, der Adressengeber AG3,
der Demultiplexer DEMUX, die Pufferspeicher PS1 bis PSn und die Datensenken DS 1
bis DSn. Das von der Übertragungseinrichtung UE abgegebene Signal Egleicht weitgehend
dem sendeseitigen Signal D.
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Die beiden Signale D und E sind Zeitmultiplexsignale, die außer den
einzelnen verschachtelten Bits der Datenquellen auch Kennbits enthalten, die variable
Synchronisierworte bilden, die auf der Empfangsseite zur Rahmensynchronisierung
verwendet werden. Insbesondere wird mit Hilfe der Synchronisiereinrichtung SE das
Rahmensynchronisiersignal Q erzeugt, das die richtige Adresse ADR5 des Adressengebers
AG3 einstellt, so daß die den Signalen B 1, B 2 ...
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entsprechenden Datenbits der Reihe nach den Datensenken DS dz2 ...
zugeführt werden. Das Signal F; das die Datenbits der Datenquellen enthält, liegt
an den Eingängen der Pufferspeicher PS1 bis PS n. Mit Hilfe des Demultiplexers DEMUXgelangt
das Taktsignal T4 zu einzelnen Pufferspeichern, die dadurch aktiviert werden und
die betreffenden Datenbits des Signals F übernehmen. Über die Ausgänge dieser Pufferspeicher
werden diese Datenbits an die Datensenken DS1 bis DSn weitergegeben. Der Taktgeber
TG 1 erzeugt die Taktsignale T4 und T5 zum Betrieb des Adressengebers AG 3 und der
Synchronisiereinrichtung SE.
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F i g. 2 zeigt Ausführungsformen D/1, D/2, D/3, D/4 von sendeseitig
möglichen Multiplexsignalen. Allen dargestellten Ausführungsformen ist gemeinsam,
daß nach jeweils p Bits eines der Kennbits K ....... K m folgt. Innerhalb des Impulsrahmens
r fallen insgesamt m Gruppen mit je p+l Bits. Die Signale D/1 und D/2 beziehen sich
auf bitweise Verschachtelung. Gemäß dem Signal D/1 wird angenommen, daß die Bits
12, 13, 14, K 1 der Reihe nach von insgesamt vier Datenquellen stammen und somit
Teile der Signale B 1, B2, B3, B4 sind. Die erste Gruppe des Signals D/1 besteht
somit wie alle weiteren Gruppen aus je vier Bits, wobei die Kennbits K 1, K2 ...
K m von einer vierten Datenquelle geliefert werden. In diesem Fall ist somit pn-
1 = 3.
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Im Fall des Signals D/2 stammen nur je drei Bits, und zwar die Bits
12, 13, 14 bzw. 16, 17, 18 usw. von nur drei angenommenen Datenquellen. Die Kennbits
K1, K2...K m werden im Bereich der Synchronisiereinrichtung SS eingefügt. Bei diesem
Ausführungsbeispiel istp=n=3.
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Im Fall des Signals D/3 wird angenommen, daß die Datenquellen D 1
bis DQ n Envelopes EN 1, EN2, EN3... ENn mit je p Bits abgeben. Jede der Gruppen
besteht somit aus p Bits der einzelnen Envelopes und aus je einem Kennbit. Das Signal
D/3 ist somit envelopeweise verschachtelt und bei diesem Ausführungsbeispiel ist
m= n.
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Das Signal B 1 zeigt eine spezielle Ausführungsform eines aus den
Envelopes Es1/1, EN1/2, Es1/3 bestehenden Signals. Jedes Envelope besitzt am Anfang
ein sogenanntes Alignementbit A und am Ende ein sogenanntes Statusbit S7: Dazwischen
liegen die eigentlichen Nachrichtenbits.
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Beispielsweise können je sechs Nachrichtenbits vorgesehen sein, so
daß die einzelnen Envelopes aus insgesamt acht Bits gebildet werden. Die Datensignale
der übrigen Datenquellen können in ähnlicher Weise aus Envelopes gebildet sein.
Unter der Voraussetzung derartiger Datensignale kann das Signal D/4 dadurch gebildet
werden, daß anstelle der Alignementbits A die Kennbits K 1, K2... K m eingefügt
werden. Das Signal D/4 ist envelopeweise verschachtelt. Beispielsweise stammen die
p Bits des Envelopes EN1/1 von der Datenquelle DQ 1, wogegen das Kennbit K1 im Bereich
der Synchronisiereinrichtung SS eingefügt wurde. In ähnlicher Weise stammen die
p Bits des letzten Envelopes EN nil von der letzten Datenquelle DQ n und das Kennbit
KM wurde im Bereich der Synchronisiereinrichtung SSeingefügt.
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Alle in F i g. 2 dargestellten Signale Diol, D/2, D/3, D/4 enthalten
pro Multiplexrahmen r insgesamt m Kennbits K1, K2... K m. Es wird vorausgesetzt,
daß nicht allem Kennbits insgesamt ein einziges Synchronisierwort bilden, sondern
daß je scm Kennbits variable Synchronisierworte bilden. Dabei zeichnen sich s-l
aufeinanderfolgende Kennbits dadurch aus, daß durch sie auch das nächste, nämlich
das s-te Kennbit festgelegt wird, so daß aus der Kenntnis von s-l aufeinanderfolgenden
Kennbits die Phasenlage dieser Kennbits im Multiplexrahmen abgelesen werden kann.
Dieser Sachverhalt wird anhand der F i g. 3 und 4 näher erläutert.
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F i g. 3 zeigt ein Ausführungsbeispiel der in F i g. 1 schematisch
dargestellten Synchronisiereinrichtung SS.
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Zugehörige Adressen und Signale sind in F i g. 4 dargestellt. Es wird
angenommen, daß im Signal D mit p=3 nach je drei Bits 12, 13, 14 bzw. 16, 17, 18
bzw. 20, 21, 22 bzw. 24, 25, 26 je ein Kennbit K 1 bzw. K2 bzw.
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K 3 bzw. K4 eingefügt ist. Das Signal D zeigt die envelopeweise Verschachtelung
dieser Bits, wobei zwecks einfacherer Darstellung die einzelnen Envelopes 12, 13,
14,K 1 1 bzw. 16, 17, 18, K 2 bzw. 20, 21, 22, K3 bzw. 24, 25, 26, K4 nur aus je
drei Datenbits und je einem Kennbit gebildet werden.
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Gemäß F i g. 3 werden die Adresse ADR 2 dem UND-Glied U3 zugeführt
und an dessen Ausgang ergibt sich das Signal S1, das bereits jene Intervalle signalisiert,
in denen die Kennbits eingefügt werden müssen.
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Der Zuordner ZU1 erhält die Adressen ADR 1 und gibt in Abhängigkeit
davon der Reihe nach die Kenntbits K1 = 1, K2=0, K3 =0, K4=1 ab. Insbesondere gibt
dieser Zuordner ZU 1 bei Anliegen der Adresse ADR 1 = 00 das Kennbit K1 = 1 ab.
Mit Hilfe des Schalters SWwerden die Kennbits in das Signal C eingefügt. Dabei dient
das Signal S1 als Steuersignal und wird dem Eingang s des Schalters SW zugeführt,
wogegen das Signal C am Eingang x und das Ausgangssignal des Zuordners ZU1 am Eingang
y anlie"en. Gemäß der angegebenen Tabelle wird in Abhängigkeit vom Signal S1=0 das
Signal C und bei Vorliegen des Signals 51 =1 das Ausgangssiknal des Zuordners ZU1
an den Ausgang z durchgeschaltet, so daß sich das Signal D ergibt In diesem speziellen
Fall besteht das Signal D aus insgesamt m=4 Gruppen mit m=4 Kennbits, von denen
s=3 aufeinanderfolgende Kennbits variable Synchronisierworte bilden. Je
so
1 = 2 aufeinanderfolgende Kennbits signalisieren eindeutig die Lage dieser Kennbits
im Zeitmultiplexrahmen r. Wenn zwei aufeinanderfolgende Kennbits die Worte 00 bzw.
01 bzw. 10 bzw. 11 signalisieren, dann kann es sich gemäß der Tabelle des Zuordners
ZU 1 nur um die Kennbits K2, K3 bzw. K3, K4 bzw. Kl, K2 bzw. K 4, K 1 handeln. Im
Zusammenhang damit ist auch die Gesetzmäßigkeit ablesbar, daß durch je zwei aufeinanderfolgende
Kennbits der Binärwert des nächsten Kennbits festgelegt ist. Beispielsweise kann
den beiden Kennbits K1, K2=10 nur das Kennbit K 3 = 0 folgen. In ähnlicher Weise
kann den beiden Kennbits K2, K3=00 nur das Kennbit K4=1 folgen.
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Eine Folge derartiger Kennbits K1... K4 wird als quasizufällige Folge
oder als zerwürfelte Folge bezeichnet. Die Erzeugung einer derartigen Folge von
Kennbits mit Hilfe eines Zerwürflers oder Scramblers ist bekannt.
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Der in Fig. 3 dargestellte Zuordner ZUl kann in diesem Zusammenhang
als Zerwürfler angesehen werden.
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F i g. 5 zeigt den Teil SEI1 der in F i g. 1 schematisch dargestellten
Synchronisiereinrichtung SE und die F i g. 6 und 7 zeigen zugehörige Adressen und
Signale.
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Das Zeitmultiplexsignal E entspricht dem in F i g. 4 dargestellten
Zeitmultiplexsignal D. Es enthält also pro Zeitmultiplexrahmen r insgesamt vier
Kennbits K1, K 2, K 3, K 4, von denen je drei variable Synchronisierworte bilden.
Die Taktsignale T4 und T5 werden von dem in Fig. 1 dargestellten Taktgeber TAG 1
erzeugt und kennzeichnen mit ihren Impulsflanken die Mitten und den Beginn der einzelnen
Bits. Der in Fig. 5 dargestellte Taktgeber TG2 erzeugt das Signal R/W; das zur Ansteuerung
des adressierbaren Speichers RAM dient. Insbesondere werden mit R/W=1 Daten des
Speichers RAM gelesen und mit R/W=0 werden Daten in Speicherzellen dieses Speichers
RAM eingeschrieben. Mit Hilfe des Adressengebers AG4 werden die Adressen ADR 4 erzeugt,
die etwa gleichzeitig mit den einzelnen Bits des Signals E auftreten. Insbesondere
werden p+l Adressen erzeugt.
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Die Adressen ADR4=00 bzw. 01 bzw. 10 bzw. 11 kennzeichnen immer das
erste bzw. zweite bzw. dritte bzw. vierte Bit jeder Gruppe des Zeitmultiplexsignals
E Über die Eingänge a, b, d. e, fwerden die Signale in jene Speicherzellen eingelesen,'die
mit der Adresse ADR 4 gerade adressiert sind. Beispielsweise wird in Abhängigkeit
vom Signal R/W=0 mit der Adresse SR4=00 das Bit 12 in die Speicherzelle a 00 eingelesen.
Beim nächsten Aufruf der Adresse ADR 4 = 00 wird das Bit 16 eingelesen und in weiterer
Folge die Bits 20 und 24. In ähnlicher Weise werden in die Speicherzelle a Ol zeitlich
nacheinander die Bits 13, 17, 21, 25 eingelesen, in die Zelle a 10 werden die Bits
14, 18, 22, 26 eingelesen und in die Zelle a 11 werden die Kennbits K1, K2, K3,
K4 eingelesen. Bei diesem Ausführungsbeispiel wird somit angenommen, daß die Kennbits
K1 bis K4 während der Adressen ADR 4=11 auftreten. Diese Adressenzuordnung ist aber
willkürlich und es ist zunächst unbestimmt, welcher Adresse ADR 4 die Kennbits zugeordnet
werden.
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Der Zwischenspeicher ZSP 1 besitzt die beiden Speicherzellen bb und
cc, die an die entsprechenden Ausgänge des Speichers RAM angeschlossen sind. Mit
der positiven Flanke des Taktsignals T4 werden die Speicherzellen bb und cc aktiviert
und es werden jene Daten des Speichers RAM übernommen, die in adressierten Speicherzellen
gespeichert sind. Beispielsweise ist zum Zeitpunkt t 16 die Adresse ADR4=00 eingestellt
und mit der positiven Impulsflanke des Signals T4 wird das Bit 12 der Speicherzelle
a 00 in die Speicherzelle bb übernommen. In ähnlicher Weise werden zeitlich nacheinander
auch alle weiteren Bits in die Zelle bb übernommen und anschließend über den Ausgang
der Zelle bb und über die Leitung b in die jeweils adressierte Zelle b (>0 oder
bO1 oder h 11 überschrieben. Beispielsweise wird während der Schreibphase des Signals
R/W=O nach dem Zeitpunkt t 16 mit der Adresse ADR 4=00 das Bit 12 der Zelle bb in
die Zelle b (>0 übernommen. In gleicher Weise folgen danach die Bits 16 und 20.
In ähnlicher Weise werden die Bits 13, 17, 21 in Zelle bO1, die Bits 14, 18, 22
in Zelle h10 und die Bits K1, K2, K3 in die Zelle b11 eingeschrieben. Aus den Zellen
b 00 bis b 11 werden die Daten mit der positiven Impulsflanke des Signals T4 in
die Zelle cc übernommen, so daß sich die dargestellte Bitfolge ergibt, die gegenüber
der in Zelle bb gespeicherten Bitfolge um p+1=4 Bits verspätet ist Über die Ausgänge
der Zellen cc, bb werden also die Bits 12 und 16,13 und 17, 14 und 18, K 1 und K2,
16 und 20... abgegeben, wobei aber zunächst noch ungewiß ist, welche dieser Bitkombinationen
sich auf Kennbits beziehen.
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Mit Hilfe des Zuordners ZU2 wird für den Fall, daß eingangs Kennbits
anliegen, das darauffolgende Kennbit ermittelt, wobei das Ausgangssignal gdes Zuordners
ZU2 dem Ausgangssignal des in F i g. 3 dargestellten Zuordners ZU1 gleicht. Wenn
also beispielsweise über die beiden Zellen cc, bb die Kennbits K1, K2=10 abgegeben
werden, dann gibt der Zuordner ZU2 das Signal g=K3=0 ab. Im Fall der eingangs zugeführten
Kennbits K2, K3=00 gibt der Zuordner ZU2 das Signalg=K4=1 ab. Mit s=3 werden also
in den Zellen cc, bb insgesamt s- 1=2 Kennbits berücksichtigt und daraus wird mit
Hilfe des Zuordners ZU2 das s-te Bit ermittelt und als Signal g an den Vergleicher
VG 1 abgegeben. Mit Hilfe der Kippstufe KS 1 wird das Zeitmultiplexsignal E um ein
halbes Bit verzögert, so daß sich das verzögerte Zeitmultiplexsignal El ergibt,
das ebenfalls dem Vergleicher VG 1 zugeführt wird.
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Insbesondere werden zum Zeitpunkt t23 im Vergleicher VG 1 die Signale
g= K3 und El = K3 miteinander verglichen und wegen der Übereinstimmung dieser beiden
Signale K3=0 wird ein Übereinstimmungsimpuls V=l über den Ausgang des Vergleichers
VGl abgegeben. Mit Hilfe des Zuordners ZU2 und des Vergleichers VG 1 wird also zum
Zeitpunkt t 23 das aus den Kennbits K 1, K2 gebildete Synchronisierwort erkannt
und es wird der entsprechende Übereinstimmungsimpuls V= I abgegeben.
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Fig. 7 zeigt die gleichen Adressen und Zeichen, die auch in Fig.
6 dargestellt sind, zu etwas späteren Zeitpunkten.
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Insbesondere ist ersichtlich, daß auch zu den Zeitpunkten t 27 und
t31 Übereinstimmungen einerseits der Kennbits K4 und andererseits der Kennbits K1
festgestellt und die entsprechenden Übereinstimmungsimpulse V= 1 abgegeben werden.
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Der Zwischenspeicher ZSP2, der Addierer AD, der Schalter SW2, der
Inverter IN3, die UND-Glieder U5, U8, U9, die Speicherzellen e 00 bis e 11 und fOO
bis f11 sind Teile einer Zähleinrichtung, die nach Adressen ADR 4 getrennt die Übereinstimmungsimpulse
V=l zählt Die Wirkungsweise dieser Zähleinrichtung wird nun anhand der Tabelle erläutert,
wobei jedoch nur die Vorgänge im Zusammenhang mit der Adresse ADR 4 = 11 beschrieben
sind. Es wird angenommen, daß
zum Zeitpunkt t 19 im Zwischenspeicher
ZSP2 das Wort Z gespeichert wird, daß der Schalter SW2 seine O-Stellung einnimmt,
daß das Signal k= 1 abgegeben wird und daß in den Speicherzellen e 11 und 1t das
Wort 00 gespeichert ist Unter dieser Voraussetzung gibt das Glied U5 das Schaltsignal
d=O ab, so daß der Inverter IN3 ein 1-Signal abgibt und mit Hilfe des
Addierers AD
das Wort 00 des Zwischenspeichers ZSP2 und das Wort 01 addiert werden, so daß sich
als Resultat das Wort 01 ergibt. Da mit dem Schaltsignal d=O der Schalter SW2 seine
O-Stellung einnimmt, sind die Glieder U8 und U9 gesperrt, so daß über die Leitungen
eund fjeweils Signale in die Speicherzellen e 11 und f11 eingeschrieben werden.
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ZSP AD SW2 ell fll Zl d KS2 SW1 t19 0 0 0 1 0 0 0 1 0 0 0 t23 0 0
0 1 1 0 1 1 0 0 0 t27 0 1 1 0 1 1 0 1 0 0 0 t31 1 0 1 1 1 1 1 1 1 1 1 Zum Zeitpunkt
t23 wird ein Übereinstimmungsimpuls V= 1 abgegeben, so daß der Schalter SW2 seine
1 -Schalterstellung einnimmt Über den Ausgang des Addierers AD wird wieder das Resultat
01 abgegeben und über den Schalter SW2, über die Glieder U8, U9 der Leitungen e
und fwird in die Speicherzellen e 11 und f11 das Wort 01 eingeschrieben. Zum Zeitpunkt
t27 erscheint erneut ein Übereinstimmungsimpuls V= 1, so daß der Addierer die Worte
01 und 01 addiert und das Resultat 10 abgibt, das wieder in die Speicherzellen e
11 und f11 eingeschrieben wird. Zum Zeitpunkt t31 erscheint erneut ein Übereinstimmungsimpuls
V= 1, so daß der Addierer die 10 und 01 addiert und das Resultat 11 abgibt, das
in die Speicherzellen e 11 und fll eingeschrieben wird. Vor diesem Zeitpunkt wurde
vom Glied U5 immer das Schaltsignal d= 0 abgegeben und in die Speicherzelle dl 1
übernommen, so daß der Schalter SW1 dauernd seine O-Stellung einnahm und das Zeitmultiplexsignal
E über die Leitung a der Speicherzelle a 11 zugeführt wurde.
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Zum Zeitpunkt t31 hat nun aber die beschriebene Zähleinrichtung ihren
maximalen Zählerstand 11 erreicht, so daß das Schaltsignal d= 1 abgegeben und in
die Speicherzelle dl 1 eingespeichert wird. Mit diesem Schaltsignal d= 1 wird der
Schalter SW1 in seine l-Stellung gebracht, während der er das Signal g über die
Leitung a in die Speicherzelle a 11 einspeichert.
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Während der Dauer des Signals d= 1 werden somit die Kennbits nicht
mehr dem empfangenen Zeitmultiplexsignal E entnommen, sondern dem Zuordner ZU2.
Da die Rahmensynchronisierung bereits von dem Auftreten des Signals d=l erreicht
wurde - wie noch weiter erläutert wird - ist anzunehmen, daß die mit Hilfe der Speicherzellen
a 0 bis a 11, bO bis b 11, ferner mit Hilfe der Speicherzellen bb, cc und mit Hilfe
des Zuordners ZU2 gewonnenen Kennbits als Teile des Signals g weniger gestört sind
als die Kennbits des empfangenen Zeitmultiplexsignals e. Auf diese Weise wird also
die Rahmensynchronisierung trotz gelegentlicher, gestörter Kennbits des Signals
Eaufrechterhalten.
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Während der Dauer des Signals d= 1 wird mit Hilfe des Inverters IN4
das zum Übereinstimmungssignal V komplementäre Signal V gewonnen, das fehlerhafte
Übereinstimmungen signalisiert. Das UND-Glied U6 gibt nur dann einen Impuls ab,
wenn l-Werte der Signale T4, Vund Nkoinzidieren, so daß sich derartige Signale des
Gliedes U6 nur auf jene Adresse ADR 4 beziehen, die den Kennbits zugeordnet ist.
Bei diesem Beispiel beziehen sich also diese Ausgangsimpulse auf die Adresse ADR
4 = 11. Der Zähler Z1 zählt laufend die Impulse Vund gibt das Signal k=l ab, solange
er noch nicht einen vorgegebenen Zählerstand erreicht hat. Bei einer relativ geringen
Anzahl von Impulsen V leiten somit die Glieder U8 und U9, so daß mit dem Schaltsignal
d=l über den Schalter SW2 auch dann 1-Signale abgegeben werden, wenn gelegentlich
mit einem Impuls V=O der Schalter SW2 in seine O-Stellung gebracht wird. Dagegen
bleibt der Schalter SW2 mit dem Übereinstimmungsimpuls V= 1 in seinen eingezeichneten
Schalterstellungen und damit dem Schaltsignal d= 1 der Addierer AD dauernd die Zahlen
11 und 00 addiert, und das Resultat 11 abgibt, bleibt in den Speicherzellen zell,
f11 das Wort 11 gespeichert und es wird das Schaltsignal d= 1 abgegeben.
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Die Situation ändert sich aber dann, wenn der Zähler Z1 seinen vorgegebenen
Zählerstand erreicht und das Signal k=O abgibt. Mit dem Signal k=O werden die Glieder
U8, U9 gesperrt, so daß über die Leitungen e und f in die Speicherzellen zell, f11
das Wort 00 eingespeichert wird und mit dem Schaltsignal d= 0 auch die Speicherzelle
d 11 ein O-Signal speichert, wodurch der Schalter SW1 wieder seine O-Stellung einnimmt
und das Zeitmultiplexsignal E über die Leitung a der Speicherzelle a 11 zugeführt
wird. Falls der Vergleicher VG 1 wieder mehrere Übereinstimmungsimpulse V= 1 abgibt,
dann wird die Zähleinrichtung mit dem Addierer AD 1 erneut hochgezählt, wie anhand
der Tabelle beschrieben wurde.
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Der Zähler Z1 wird über den Rückstelleingang R zurückgestellt, so
daß der Zähler Z 1 nur jene fehlerhaften Übereinstimmungen registriert, die ab Beginn
der einzelnen Zeitmultiplexrahmen mit Hilfe der Impulse Vsignalisiert werden.
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Bis jetzt wurden bei der Beschreibung der Zähleinrichtung mit dem
Addierer AD im wesentlichen nur jene Vorgänge erläutert, die sich während der Adresse
ADR 4 = 11 abspielen. Die Zähleinrichtung mit dem Addierer AD 1 wird aber gelegentlich
auch während der Dauer anderer Adressen hochgezählt und zwar immer dann, wenn der
Vergleicher VG 1 zufällig einen Übereinstimmungsimpuls V= 1 abgibt Die Speicherzellen
eOO, fOO bzw. eO1, fOl bzw. e 10, f10 bzw. e 11, f11 speichern also dauernd im allgemeinen
unterschiedliche Zählerstände, wobei aber der größte Zählerstand 11 nur dann erreicht
wird, wenn mehrere Übereinstimmungsimpulse v= 1 hintereinander dem Schalter SW2
zugeführt werden. Falls während der Dauer des Signals d= 0 auch nur ein einziger
Impuls V=O auftritt, dann wird der Schalter SW2 in seine O-Stellung gebracht und
mit d=O wird über die Leitungen e und fin die jeweils
adressierten
Speicherzellen das Wort 00 eingespeichert und damit wird der Zählerstand der Zähleinrichtung
auf den Anfangszählerstand zurückgesetzt.
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Die Zähleinrichtung mit dem in F i g. 5 dargestellten Addierer AD
zählt bis zu einem maximalen Zählerstand 11, was aber nicht bedeuten soll, daß die
Rahmensynchronisierung erst dann erzielt wird, wenn der maximale Zählerstand 11
erreicht ist. Dies deshalb, weil unter Verwendung der in F i g. 8 dargestellten
Schaltungsanordnung das Rahmensynchronisiersignal Q abgeleitet wird, das die erfolgte
Rahmensynchronisierung bereits vor Erreichen des Zählerstandes 11 signalisiert.
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Fig.8 zeigt den zweiten Teil Sie12 der in F i g. 1 empfangsseitig
dargestellten Synchronisiereinrichtung SE. Die jeweils gemäß F i g. 5 in den Speicherzellen
e (>0 bis e 11 und fOO bis f1 1 gespeicherten Zählerstände e 3, f3 werden dem
in F i g. 8 dargestellten Speicher SP zugeführt und mit dem Auftreten des Signals
M gespeichert. Über die Ausgänge des Speichers SP wird der Zählerstand e2, f2 an
den Vergleicher VG2 abgegeben, der den jeweils späteren Zählerstand e 3, f3 mit
dem jeweils früheren Zählerstand e2, f2 vergleicht.
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Der Zählerstand e3, f3 wird auch in dem Decodierer dc01 eingegeben,
der das Decodiersignal R an den Vergleicher VG 2 abgibt. Dieser Vergleicher VG 2
gibt nur dann über seinen Ausgang ein impulsartiges Signal M = 1 ab, wenn der spätere
Zählerstand e3, f3 mindestens gleich dem früheren Zählerstand e2, f2 ist und wenn
mit dem Decodiersignal R signalisiert wird, daß der Zählerstand e3, 3 gleich dem
Schwellwert Ol ist.
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Der in Fig.5 dargestellte Adressengeber AG4 gibt die Adressen ADR
4 an den in Fig.8 dargestellten Decoder DCOO ab, dessen Decodiersignal P = 1 immer
dann abgegeben wird, wenn die Adresse ADR4 = 00 ist. Das Decodiersignal P signalisiert
somit periodisch die Adresse 00 des Adressengebers AG4. Da mit diesem Vergleichssignal
M der Speicher SP aktiviert wird, erfolgt also die Übernahme eines neuen Zählerstandes
in den Speicher SPfrühestens nach einer Periode der Adressen ADR 4. Bei vorliegendem
Ausführungsbeispiel wurde die Periode der Adresse 00 gewählt; in ähnlicher Weise
hätte das Decodiersignal P aber auch periodisch mit dem Auftreten der Adressen 01,
10 oder 11 erzeugt werden können.
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Die impulsartigen Vergleichssignale M werden dem Zähler Z2 als Zählsignale
zugeführt und deren Anzahl wird mit dem jeweiligen Zählerstand z 1, z2 signalisiert.
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Der Zählerstand des Zählers Z2 wird mit dem Decodiersignal P = 1 zurückgesetzt,
so daß der Zähler Z2 nur jene Vergleichssignale zählt, die innerhalb einer Periode
der Adressen ADR 2 auftreten. Falls innerhalb einer derartigen Periode nur ein einziges
Vergleichssignal auftritt, dann ergibt sich der Zählerstand z 1, z2 = 01, wogegen
dann, wenn ein zweites Vergleichssignal auftritt, dies mit dem Zählerstand z 1,
z2 = 10 signalisiert wird.
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Der Decoder DCO1 decodiert den Zählerstand zt, z2 = 01 und gibt ein
1-Signal an den Eingang u der Kippstufe KS2 ab. Der Decoder DClO decodiert den Zählerstand
z 1, z2 = 10 und gibt ein Signal an den Eingang vder Kippstufe KS2 ab.
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Das Signal N= 1 wird abgegeben, wenn über den Eingang u der Kippstufe
KS2 ein Signal zugeführt wurde, wogegen das Signal N= O dann abgegeben wird, wenn
über den Eingang v ein Signal zugeführt wird. Das Signal N= 1 kennzeichnet den synchronen
Zustand der Rahmensynchronisierung, wogegen das
Signal N= O den nichtsynchronen Zustand
dieser Rahmensynchronisierung signalisiert. Mit Hilfe des Inverters IN5 und des
UND-Gliedes U7 wird ein kurzdauerndes Rahmensynchronisiersignal Q immer dann erzeugt,
wenn nach dem Signal N = 0 ein Signal vom Decoder DC0l abgegeben wird.
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Zur Erläuterung der Wirkungsweise der in F i g. 8 dargestellten Schaltungsanordnung
wird auf die F i g. 6 verwiesen, wo zum Zeitpunkt t 19 der Zählerstand e3, f3 =
(>0 ausgewiesen ist. Dieser Zählerstand e3, f3 = 00 wird gemäß F i g. 8 einerseits
dem Speicher SP und andererseits dem Decoder dcOl zugeführt. Da dieser Zählerstand
kleiner als der vorgegebene Schwellwert 01 ist, wird das Decodiersignal R = O abgegeben,
das den Vergleicher VG 2 sperrt.
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Zum Zeitpunkt t23 wird mit dem Übereinstimmungsimpuls V= 1 die Übereinstimmung
der beiden Kennbits K3 der Signalegund El signalisiert, so daß sich der Zählerstand
e 3, f3 = 01 ergibt. Mit diesem Zählerstand gibt der Decodierer dc01 das Decodiersignal
R = 1 ab, so daß der Vergleicher VG 2 aktiviert wird. Es wird angenommen, daß der
frühere Zählerstand e 2, 2 = 00 beträgt, so daß mit dem späteren Zählerstand e3,
f3 = 01 der spätere Zählerstand größer als der frühere Zählerstand ist und der Vergleicher
VG 2 das impulsartige Signal M = 1 abgibt. Mit diesem Signal M = 1 wird einerseits
der am Speicher SP anliegende Zählerstand e 3, f3 = 01 in den Speicher SP übernommen
und andererseits der Zählerstand z 1, z2 = 01 des Zählers Z2 eingestellt. Es wird
nun angenommen, daß nach dem Zeitpunkt t 23 bis zum Zeitpunkt t 27 während des Aufrufes
der Adressen ADR4 = 01, 10, 11 die entsprechenden Zählerstände e3, f3 immer 00 sind,
so daß der Vergleicher VG2 kein Signal M= I abgibt, weil einerseits der frühere
Zählerstand e2, f2 = 01 größer ist als der spätere Zählerstand e3, f3 und weil andererseits
mit dem Decodiersignal R = O der Vergleicher VG 2 inaktiv ist. Unter diesen Voraussetzungen
erkennt der Decoder DCO1 den Zählerstand z 1, z2 = 01 und gibt ein Signal an das
UND-Glied U7 und an die Kippstufe KS2 ab. Auf diese Weise wird mit N = 1 einerseits
der synchrone Zustand signalisiert und andererseits wird das Rahmensynchronisiersignal
Q = 1 abgegeben, mit Hilfe dessen die richtige Adresse des in Fig. 1 dargestellten
Adressengebers AG3 eingestellt wird.
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Es wäre aber denkbar, daß ab dem Zeitpunkt t23 bis zum Zeitpunkt
t27 während der Dauer der Adressen ADR4 = 01 oder 10 oder 11 ein Zählerstand e3,
f3 = 01 entsteht, so daß der Vergleicher VG2 mit e2, f2 = e3, f3 = 01 und mit R
= 1 ein Signal M = 1 abgibt, so daß der Zähler Z2 noch innerhalb einer Periode der
Adressen ADR 4 den Zählerstand z 1, z2 = 10 einnimmt und ein Signal an den Eingang
v der Kippstufe KS2 abgibt. Damit wird wieder mit N= 0 der nichtsynchrone Zustand
signalisiert und es wird damit die Voraussetzung geschaffen, daß beim neuerlichen
Auftreten eines Zählerstandes z 1, z2 = 01 das Rahmensynchronisiersignal Q = 1 abgegeben
wird.
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Während der Dauer des Signals Q = 1 wird der in F i g. 1 dargestellte
Adressengeber AG 3 auf die Adresse ADR 5 eingestellt Wie die F i g. 5 zeigt, werden
die Adressen ADR 5 vom Zuordner ZU2 abgegeben in Abhängigkeit von den eingangs zugeführten
Signalen.
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Beispielsweise liegen am Zuordner ZU2 während der Dauer des Signals
Q= 1 die Signale K2 = 0 und K1 = 1, so daß sich die Adresse ADRS = 11 ergibt.
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Diese Adresse wird im Adressengeber AG 3 eingestellt
und
wie ein Vergleich der Adressen ADR 1 und ADR 3 bzw. der Signale D und Eder F i g.
4 und 6 zeigt, ist die Adresse ADR 3 = 11 die richtige Adresse. Wesentlich ist,
daß diese richtige Adresse noch lange vor Ablauf eines Zeitmultiplexrahmens r gefunden
wird, so daß durch schnelle Rahmensynchronisierung eine rationelle Nutzung der Übertragungsstrecke
gewährleistet ist.
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Hätte sich das Rahmensynchronisiersignal Q = 1 kurz nach dem Zeitpunkt
t27 eingestellt, dann hätte sich mit den Eingangssignalen K 3 = 0 und K 2 = 0 die
Adresse ADR 5 = 00 ergeben. Wäre der Rahmensynchronisierimpuls Q = 1 kurz nach dem
Zeitpunkt t31 aufgetreten, dann würden sich gemäß F i g. 7 die Eingangssignale K
4 = 1 und K 3 = O am Zuordner ZU2 ergeben und dieser Zuordner hätte die Adresse
ADR 5 = 01 abgegeben. In ähnlicher Weise ist aus der Fig.7 zu entnehmen, daß ein
kurz nach dem Zeitpunkt t35 auftretendes Rahmensynchronisiersignal Q = 1 eine Adresse
ADR 5 = 10 ergeben hätte.
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Anhand der F i g. 4 bis 8 wurde ein Ausführungsbeispiel beschrieben,
bei dem zwecks einfacherer Darstellung mit n = 3 nur drei Datenquellen, mit m =
4 nur vier Kennbits pro Multiplexrahmen r und mit s = 3 variable Synchronisierworte
angenommen wurden, die aus je drei Kennbits bestehen. Bei einem in der Praxis realisierten
Ausführungsbeispiel sind 80 Datenquellen vorgesehen, die Datenenvelopes abgeben,
so daß sendeseitig ein Zeitmultiplexsignal erzeugt wird, das im Prinzip dem in Fig.
2 dargestellten Zeitmultiplexsignal D/4 gleicht. Mit m = 80 enthält daher das sendeseitige
Zeitmultiplexsignal insgesamt 80 Kennbits, von denen jeweils acht Kennbits die variablen
Synchronisierworte bilden. Mit s = 8 wird somit in Abhängigkeit von so 1 = 7 hintereinanderfolgenden
Kennbits auf der Empfangsseite mit Hilfe des Zuordners ZU2 das achte Kennbit ermittelt
und im Vergleicher VG 1 (Fig.5) wird dieses achte Kennbit mit dem entsprechenden
Bit des Zeitmultiplexsignals El verglichen.
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Zusammenfassung Verfahren zur Zeitmultiplex-Rahmensynchronisierung
Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler
Synchronisierworte, bei deren Erkennung Übereinstimmungsimpulse erzeugt werden.
Durch Zählung aufeinanderfolgender Übereinstimmungsimpulse werden für jede Adresse
gesondert entsprechende Zählerstände ermittelt. Dabei werden laufend die den einzelnen
Adressen (ADR4) zugeordneten Zählerstände miteinander verglichen und es wird ein
Vergleichssignal (M) abgegeben, falls ein Zählerstand (e3, f3) mindestens gleich
einem früher aufgetretenen Zählerstand (e 2. f2) ist. Die Vergleichssignale (M)
werden gezählt unu ein Rahmensynchronisiersignal (Q) wird erzeugt, wenn während
eines Bruchteils des Zeitmultiplexrahmens (r)nur ein einziges Vergleichssignal (M)abgegeben
wird (Fig. 8).