CH627032A5

CH627032A5 -

Info

Publication number: CH627032A5
Application number: CH1409577A
Authority: CH
Inventors: Joachim Siglow
Original assignee: Siemens Ag
Priority date: 1976-12-17
Filing date: 1977-11-18
Publication date: 1981-12-15
Also published as: FR2374788A1; NO774319L; DE2657365C2; GB1589187A; SE7714364L; DE2657365B1; NL7713993A; AU508297B2; ZA777485B; IT1088831B; DK561477A; BR7708380A; JPS5376611A; BE861941A; CA1109168A; US4132867A; AU3166377A; AR213460A1

Description

Die Erfindung bezieht sich auf ein Verfahren und auf eine

Schaltungsanordnung zur Rahmensychronisierung eines Zeit-multiplexsystems mit mehreren Kanälen; mit einem Multiplexer, der pro Zeitmultiplexrahmen insgesamt m Zeitschlitze bereitstellt und ein Multiplexsignal abgibt; mit einem sendeseitigen Synchronisierbitgenerator, der Synchronisierbits erzeugt, die im Rahmen des Multiplexsignals von der Sendeseite zur Empfangsseite übertragen werden; mit einem empfangsseitigen Taktgeber zur Erzeugung eines Bittaktes; mit einem empfangs-seitigèn Adressengeber zum Betrieb eines Demultiplexers und mit einem empfangsseitigen Synchronisierdiskriminator, der mit Hilfe der Synchronisierbits ein Sychronisiersignal zum Betrieb des Adressengebers erzeugt.

Gemäss dem US-Patent 3 740 478 ist es bekannt zur Rahmensychronisierung von Zeitmultiplexsystemen mehrere Synchronisierbits zu übertragen, die insgesamt ein Synchronisierwort bilden. Durch empfangsseitige Decodierung dieses Synchronisierwortes wird die Lage des Zeitmultiplexrahmens erkannt und eine Zeitmultiplexrahmensychronisierung ermöglicht. Wenn die Synchronisierworte nur aus einer relativ geringen Anzahl von Synchronisierbits gebildet werden, dann ist die Wahrscheinlichkeit der Vortäuschung von Synchronisiermerkmalen durch Datenworte relativ gross, so dass derartige Systeme häufig gestört sind. Wenn im Gegensatz dazu die Synchronisierworte aus vielen einzelnen Synchronisierbits gebildet werden, dann ist die Vortäuschung von Synchronisiermerkmalen durch Datenbits gering, aber es wird ein relativ grosser Anteil der Kanalübertragungskapazität zur Übertragung der Synchronisierinformation beansprucht. Derartigë, aus vielen Synchronisierbits bestehende Synchronworte haben aber auch noch den Nachteil, dass im Zuge der Synchronisierüberwachung bei Ausfall der Synchronisierung ein Alarmsignal erst mit relativ grosser Verzögerung erzeugt werden kann.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Rahmensynchronisierung anzugeben, das trotz Unempfind-lichkeit gegen Vortäuschung von Synchronisiermerkmalen nur eine relativ geringe Kanalübertragungskapazität erfordert und das im Zuge der Synchronisierüberwachung bei Ausfall der Synchronisierung eine rasche Alarmauslösung ermöglicht.

Die der Erfindung zugrundeliegende Aufgabe wird durch die Anwendung der folgenden Schritte gelöst:

A) in jeden Zeitmultiplexrahmen wird genau ein Synchronisierbit eingefügt und alle aufeinanderfolgenden Synchronisierbits bilden ein fest vorgegebenes Synchronisierwort, das aus mindestens p=6 Synchronisierbits besteht und das p aufeinanderfolgenden Zeitmultiplexrahmen zugeordnet ist;

B) das Multiplexsignal wird empfangsseitig mit dem Bittakt seriell in ein Register eingegeben, das aus mindestens 2pm-m Zellen gebildet wird;

C) jede m-mte Zelle des Registers ist mit einem ersten Decodierer bzw. zweiten Decodierer verbunden, die beide auf das Synchronwort ansprechen und ein erstes bzw. zweites Decodiersignal abgeben und bei Koinzidenz des ersten und des zweiten Decodiersignals wird ein Synchronisiererkennungssignal abgegeben;

D) mit dem Synchronisiererkennungssignal wird bei noch nicht erreichter Synchronisierung der Zählerstand eines Zählers zurückgesetzt, der ab einem Anfangszählerstand weitere m.p Zählerstäbe zählt und der das Synchronisiersignal an den Adressengeber abgbt;

E) das Synchronisiersignal wird einem Synchronisierwortzähler zugeführt, der bei Koinzidenz des Synchronisiersignals mit dem ersten Decodiersignal ein Rücksetzsignal abgibt, das den Zählerstand des Synchronisierwortzählers zurücksetzt und der bei Erreichen eines vorgegebenen Zählerstandes ein Zählersignal abgibt;

F) das Zählsignal wird einer Kippstufe zugeführt, die mit dem Synchronisierworterkennungssignal gesteuert wird und ein Alarmsignal abgibt, wenn das erste Decodiersignal ausbleibt.

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Das erfindungsgemässe Verfahren zeichnet sich durch weitgehende Unempfindlichkeit gegen Vortäuschung von Synchronisiermerkmalen aus, weil einerseits zur Synchronisierung mehrere einander folgende Synchronisierworte herangezogen werden und weil andererseits die einzelnen Synchronisierworte aus relativ vielen einzelnen Synchronisierbits bestehen. Trotz dieser relativ umfangreichen Synchronisierinformation ist nur eine geringe Kanalübertragungskapazität zur Übertragung dieser Synchronisierinformation erforderlich, weil pro Zeitmultiplexrahmen jeweils nur ein einziges Synchronisierbit übertragen wird. Das erfindungsgemässe Verfahren zeichnet sich auch dadurch aus, dass im Zuge der Synchronisierüberwachung im Falle einer Synchronisierstörung schnell ein Alarmsignal abgeleitet wird, weil dazu nicht die Decodierung beider Synchronisierworte, sondern nur eines einzigen Synchronisierwortes erforderlich ist.

Um die Synchronisierung mit geringem technischen Aufwand aufrechtzuerhalten, solange der erste Decodierer und der zweite Decodierer das erste Decodiersignal bzw. das zweite Decodiersignal abgeben, ist es unter Verwendung einer Schaltungsanordnung zur Durchführung des erfindungsgemässen Verfahren zweckmässig, dass die Ausgänge des ersten Decodierers und des zweiten Decodierers an Ausgänge eines ersten Und-Gliedes angeschlossen sind, dessen Ausgang mit einem Eingang eines zweiten Und-Gliedes verbunden ist, dass der Ausgang der Kippstufe an einen weiteren Eingang des zweiten Und-Gliedes angeschlossen ist, dass der Ausgang des zweiten Und-Gliedes einerseits an einen Eingang der Kippstufe und andererseits an einen Rücksetzeingang des Zählers angeschlossen ist.

Um die Synchronisierung mit geringem technischen Aufwand zu überwachen, ist es unter Verwendung einer Schaltungsanordnung zur Durchführung des Verfahrens zweckmässig, dass der Ausgang des ersten Decodierers an einen Eingang eines dritten Und-Gliedes angeschlossen ist, dass der Ausgang des Zählers an einen zweiten Eingang des dritten Und-Gliedes angeschlossen ist und dass der Ausgang des dritten Und-Gliedes mit einem Rücksetzeingang des Synchronwortzählers verbunden ist.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren 1 bis 6 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigen:

Fig. 1 ein Zeitmultiplexsystem,

Fig. 2 eine ausführliche Darstellung eines in Fig. 1 schematisch dargestellten Synchronisierdiskriminators,

Fig. 3 einige Signale, die beim Betrieb des in Fig. 1 dargestellten Zeitmultiplexsystems auftreten,

Fig. 2 einige Signale, die beim Betrieb des in Fig. 2 dargestellten Synchronisierdiskriminators im synchronen Zustand auftreten,

Fig. 5 einige Signale, die beim Betrieb des in Fig. 2 dargestellten Synchronisierdiskriminators im Zuge der Rahmen-Synchronisiersuche auftreten und

Fig. 6 einige Signale, die beim Betrieb des in Fig. 2 dargestellten Synchronisierdiskriminators im Zuge der Synchronisierüberwachung auftreten.

Fig. 1 zeigt den Synchronisierbitgenerator SG und die Datenquellen DQ1, DQ2...DQn, deren Ausgänge über zugeordnete Datenkanäle an Eingänge des Multiplexers MUX angeschlossen sind. Über einen ersten Datenkanal wird somit das Signal S des Synchronisierbitgenerators abgegeben und über weitere Datenkanäle werden die Datensignale Dl, D2...Dn an den Multiplexer MUX abgegeben. Die Signale S und Dl, D2...Dn bestehen aus Folgen einzelner Bits, aus denen mit Hilfe des Multiplexers MUX das sendeseitige Multiplexsignal MUX gewonnen wird, das sich pro Zeitmultiplexrahmen aus mindestens einem Anteil aller Signale S, Dl, D2...Dn zusammensetzt.

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Falls die Signale S, Dl, D2...Dn mit gleicher Bitrate abgegeben werden, dann enthält das Zeitmultiplexsignal MS pro Zeitmultiplexrahmen je einen Anteil aller Signale. Die Datensignale Dl, D2...Dn können aber auch mit verschiedener Bitrate abgegeben werden, so dass pro Zeitmultiplexrahmen mehrere Anteile von den einzelnen Datensignalen Dl, D2...Dn zum Zeitmultiplexsignal MS beigesteuert werden. Der Multiplexer MUX wird mit Hilfe des sendeseitigen Adressengebers AS betrieben, wobei auf Details der Übernahme der einzelnen Signale S, Dl, D2...Dn hinsichtlich der Taktung nicht eingegangen wird, weil diese Details als bekannt vorausgesetzt werden und ausserhalb des Rahmens der vorliegenden Erfindung liegen. Beispielsweise sind im allgemeinen Pufferspeicher erforderlich, um die Signale S, Dl, D2...Dn zum richtigen Zeitpunkt im Multiplexer MUX zu bearbeiten. Es wird angenommen, dass derartige Pufferspeicher, falls erforderlich, innerhalb des Multiplexers MUX angeordnet sind.

Fig. 3 zeigt die Gewinnung des Multiplexsignals MS, wobei beispielsweise insgesamt sechs Kanäle vorausgesetzt sind, wogegen in der Praxis im allgemeinen eine wesentlich grössere Anzahl von Kanälen vorgesehen sind. Der Bittakt Tb wird von dem in Fig. 1 dargestellten Taktgeber TGS erzeugt. Jeder Zeitmultiplexrahmen Rl, R2, R3, R4, R5 des Zeitmultiplexsignals MS enthält ausser den einzelnen Bits der Datensignale Dl, D2... je ein Synchronisierbit S. An die Bits Bl, B2, B3, B4 der einzelnen Datensignale Dl, D2.. folgt immer ein Synchronisierbit S. Das Multiplexsignal MS wird mit Hilfe der in Fig. 1 dargestellten sendeseitigen Übertragungseinrichtung US über die Übertragungsstrecke UST übertragen und mit Hilfe der empfangsseitigen Übertragungseinrichtung UE empfangen. Der empfangsseitige Taktgeber TGE erzeugt den Bittakt TB, der auch in Fig. 3 dargestellt ist. Das empfangsseitige Multiplexsignal ME gleicht im wesentlichen dem sendeseitigen Zeitmultiplexsignal MS, tritt aber diesem gegenüber zeitverzögert auf.

Dem in Fig. 1 dargestellten Synchronisierdiskriminator DIS wird das Zeitmultiplexsignal ME zugeführt und es wird das Synchronisiersignal Tp gewonnen, das zur Steuerung des empfangsseitigen Adressengebers AE dient. Das Zeitmultiplexsignal ME wird den Pufferspeichern PS1, PS2...PSn zugeführt, die unter Verwendung des Demultiplexers DEMUX und mit Hilfe des Bittaktes TB aktiviert werden. Die Rahmensynchronisierung bezweckt im wesentlichen den Rahmen-Gleichlauf des sendeseitigen Multiplexers MUX und des empfangsseitigen Demultiplexers DEMUX, was dadurch erreicht wird, dass der Adressengeber AE immer derart zurückgesetzt wird, dass die Datensignale Dl, D2...Dn der Reihe nach in den Pufferspeichern PS 1, PS2.. .PSn zwischengespeichert werden. An die Ausgänge dieser Puffersignale sind in Fig. 1 nicht dargestellte Datenendgeräte angeschlossen.

Fig. 2 zeigt ausführlich den in Fig. 1 schematisch dargestellten Synchronisierdiskriminator DIS. Die Fig. 4,5 und 6 zeigen Signale, die beim Betrieb dieses Synchronisierdiskriminators auftreten. Das empfangsseitige Multiplexsignal ME wird seriell dem Register RG zugeführt, das als Schieberegister betrieben wird, wobei die Impulse des Bittaktes TB als Schiebetakt verwendet werden. Das Register RG enthält die Blöcke B2, B3, B4, B5, B6, B7, B8, B9, BIO, Bl 1, B12, die mit gleichen Bezugszeichen wie die in Fig. 3 dargestellten Bits bezeichnet sind, weil diese Blöcke zur Speicherung dieser Bits dienen. Im Anschluss an die Blöcke B2 bis B12 folgt jeweils eine Zelle S zur Speicherung der in Fig. 3 mit gleichen Bezugszeichen bezeichneten Synchronisierbits. Bei diesem Ausführungsbeispiel bestehen die einzelnen Blöcke B2 bis B12 aus je sechs Zellen, wogegen bei einem praktisch realisierten Ausführungsbeispiel diese Blöcke B2 bis Bl 2 aus je 46 Zellen bestehen, denen je eine Zelle S folgt. Innerhalb des Zeitmultiplexrahmens werden somit bei diesem praktisch realisierten Ausführungsbeispiel insgesamt 47 Bits übertragen.

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Die Decodierer DC1 und DC2 sprechen beide auf das Synchronisierwort 100010 an und geben bei Erkennung dieser Synchronisierworte jeweils 1-Signale ab. Zur Erkennung des ersten Synchronisierwortes mit Hilfe des Decodierers DC1 sind nur die Blöcke B2 bis B6 und die entsprechenden Zellen S erforderlich, weil das Zeitmultiplexsignal ME direkt dem ersten Eingang des Decodierers DC1 zugeführt ist.

Die Bittakt TB wird dem Zähler ZI zugeführt, der nach insgesamt m Impulsen einen Ausgangsimpuls des Rahmentaktes TR abgibt. Es werden somit insgesamt M Zeitschlitze des Zeit-multiplexsignals vorausgesetzt. Gemäss Fig. 3 wäre m=6 anzunehmen und bei einem realisierten Ausführungsbeispiel enthält ein Zeitmultiplexrahmen mit m = 47 insgesamt 47 Zeitschlitze. Der über den Ausgang des Zählers ZI abgegebene Rahmentakt TR ist in Fig. 4 dargestellt, der im Massstab im Vergleich zur Fig. 3 grösser ist, wie insbesondere der Vergleich der beiden in Fig. 3 und 4 dargestellten Multiplexsignale ME zeigt. Den Bits Bl, B2, B3... des Multiplexsignals ME folgen wieder die Synchronisierbits, so dass ab der Zeit 1 bis zur Zeit 2 das Synchronisierwort SYNC1 = 100010 empfangen wird. Die Synchronisierworte SYNC2 und SYNC3 bestehen aus den gleichen Synchronisierbits und werden zu späteren Zeitpunkten empfangen. Das Synchronisierwort SYNC1 wird somit während der Dauer der Zeitmultiplexrahmen RI bis R6 übertragen und das Synchronisierwort SYNC2 wird während der Dauer der Zeitmultiplexrahmen R7 bis R12 übertragen. In ähnlicher Weise wird auch das Synchronisierwort SYNC3 während der Dauer von sechs Zeitmultiplexrahmen übertragen.

Gemäss Fig. 2 wird der Rahmentakt TR dem Zähler Z2 zugeführt, der nach insgesamt p Eingangsimpulsen einen Impuls des Synchronisiersignals Tp abgibt. Gemäss Fig. 3 und gemäss einem praktisch realisierten Ausführungsbeispiel werden mit p=6 während der Dauer von sechs aufeinanderfolgenden Zeitmultiplexrahmen die einzelnen Synchronisierbits der Synchronisierworte übertragen. Das Synchronisiersignal Tp ist in Fig. 4 dargestellt und dessen einzelne Impulse treten zu den Zeiten 1,2,3,4 auf.

Der Zähler Z3 ist als Synchronisierwortzähler zu bezeichnen, weil er eingangs das Synchronisiersignal Tp erhält und dessen Impulse zählt. Falls er nicht vorher zurückgestellt wird, zählt er bis 3 und gibt dann über seinen Ausgang das Signal Tq ab. Jeder der Zähler ZI, Z2, Z3 hat einen Rücksetzeingang r und wird bei Empfang eines 1-Signals auf je einen Anfangszählerstand zurückgesetzt. Die Kippstufe K kann zwei stabile Zustände einnehmen und gibt während der Dauer eines 0- bzw. 1-Zustandes ein 0- bzw. 1-Signal über ihren Ausgang c ab. Ein Übergang vom 0- in den 1-Zustand erfolgt immer dann, wenn am Eingang b ein 1-Signal auftritt. Ein Übergang vom 1-Zustand in den 0-Zustand erfolgt dann, wenn am Eingang a in 1-Signal auftritt. Über den Ausgang c der Kippstufe K wird das Signal KA abgegeben.

Die Wirkungsweise des in Fig. 2 dargestellten Synchronisierdiskriminators DIS wird nun anhand der in Fig. 4 dargestellten Signale für den Fall beschrieben, dass der Synchronisierzustand bereits erreicht ist. Die vollzogene Synchronisierung wird durch das Signal KA = 1 signalisiert. Die Decodierer DC1

und DC2 erkennen laufend die empfangenen Synchronisierworte und geben jeweils 1-Signale an das Und-Glied U1 ab, weshalb auch dieses Glied zu den Zeitpunkten 1,2,3,4 jeweils 1-Signale abgibt, die in Fig. 4 mit dem gleichen Bezugszeichen U1 bezeichnet sind. Diese 1-Signale U1 kommen jedoch am Ausgang des Und-Gliedes U2 nicht zur Wirkung, weil wegen des Inverters IN ein 0-Signal an einem Eingang des Und-Gliedes U2 anliegt, so dass über den Ausgang des Und-Gliedes U2 das Signal SE = 0 abgegeben wird. Während der Dauer des signais SE = 0 erfolgt somit keine Rückstellung der Zähler ZI und Z2, so dass die Zählweise dieser Zähler ZI und Z2 nicht geändert und das Synchronisiersignal Tp, wie in Fig. 4 dargestellt, abgegeben wird. Da die Ausgangssignale des Decodierers DC1 mit den einzelnen Impulsen des Synchonisiersignals Tp unter den gemachten Voraussetzungen koinzidieren, werden über den Ausgang des Und-Gliedes U3 etwa zu den Zeitpunkten 1,2,3,4 laufend 1-Signale abgegeben, welche die Zählerstände des Zählers Z3 zurückstellen, so dass das Signal Tq = 0 abgegeben wird. Da am Eingang a der Kippstufe K ein

0-Signal anliegt, wird das Signal KA = 1 nicht geändert.

Gemäss Fig. 5 ist der Rahmensynchronismus noch nicht hergestellt, wie aus dem zur Zeit 5 auftretenden Impuls des Synchronisiersignals Tp ersichtlich ist und was ausserdem durch das Alarmsignal KA = 0 signalisiert wird. Es wird aber angenommen, dass zur Zeit 6 beiden Decodierer DC1 und DC2 das richtige Synchronisierwort SYNC4 erkennen und jeweils

1-Signale an das Und-Glied U1 abgegeben, so dass auch über den Ausgang des Gliedes U1 ein 1-Signal an das Glied U2 abgegeben wird. Da mit KA=0 auch am zweiten Eingang des Gliedes U2 ein 1-Signal anliegt, wird über den Ausgang des Gliedes U2 das Signal SE = 1 abgegeben, das die Rückstellung der Zähler ZI und Z2 bewirkt. Diese Zähler ZI und Z2 beginnen somit ab der Zeit 6 wieder mit der Zählung, so dass ab diesem Zeitpunkt der Rahmensynchronismus gefunden ist. Mit dem Signal SE = 1 am Eingang b der Kippstufe K wird die Kippstufe K in ihren 1-Zustand versetzt, während dem sie das Signal KA = 1 abgibt. Damit ist ab dem Zeitpunkt 6 wieder der in Fig. 4 dargestellte Zustand erreicht.

Gemäss Fig. 6 wird die Überwachung der Synchronisierung genauer beschrieben. Es wird angenommen, dass zur Zeit 10 der letzte Impuls des Signals U3 aufgetreten ist und dass zu den Zeitpunkten 11,12 und 13 aber keine Rückstellung des Zählers Z3 mehr vorgenommen werden, weil der Decodierer DC1 keine richtige Synchronworte empfängt. Zu den Zeitpunkten 11,12 und 13 werden zwar noch Impulse des Synchronisiersignals Tp abgegeben, aber zur Zeit 13 tritt ein Impuls des Signals Tq auf, der das Alarmsignal KA = 0 auslöst.

Das in Fig. 2 dargestellte Schieberegister RG mit seinen vielen Zellen kann unter Verwendung eines adressierbaren Speichers preisgünstig realisiert werden. In diesem Zusammenhang werden die einzelnen Zellen des Speichers derart adressiert, dass der Reihe nach die einzelnen Bits des Multiplexsignals ME gespeichert werden, wobei gleichzeitig dauernd jene Speicherzellen abgefragt werden, in denen die Synchronisierbits gespeichert sein können.

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3 Blatt Zeichnungen

Claims

627032 PATENTANSPRÜCHE

1. Verfahren zur Rahmensynchronisierung eines Zeitmulti-plexsystems mit mehreren Kanälen; mit einem Multiplexer, der pro Zeitmultiplexrahmen insgesamt m Zeitschlitze bereitstellt und ein Zeitmultiplexsignal abgibt; mit einem sendeseitigen Synchronisierbitgenerator, dessen Synchronisierbits im Rahmen des Zeitmultiplexsignals von der Sendeseite zur Empfangsseite übertragen werden; mit einem empfangsseitigen Taktgeber zur Erzeugung eines Bittaktes; mit einem empfangs-seitigen»Adressengeber zum Betrieb eines Demultiplexers und mit einem empfangsseitigen Synchronisierdiskriminator, der mit Hilfe der Synchronisierbits ein Synchronisiersignal zum Betrieb des Adressengebers erzeugt, gekennzeichnet durch die folgenden Schritte:

A) in jeden Zeitmultiplexrahmen (R1, R2, R3) wird genau ein Synchronisierbit (S) eingefügt und alle aufeinanderfolgenden Synchronisierbits (S) bilden ein fest vorgegebenens Synchronisierwort, das aus mindestens p=6 Synchronisierbits (S) besteht und das p aufeinanderfolgenden Zeitmultiplexrahmen zugeordnet ist;

B) das Multiplexsignal wird empfangsseitig mit dem Bittakt (TB) seriell in eine Register (RG) eingegeben, das aus mindestens 2pm-m Zellen gebildet wird;

C) jede m-mte Zelle des Registers (RG) ist mit einem ersten Decodierer (DC1 ) bzw. zweiten Decodierer (DC2) verbunden, die beide auf das Synchronwort ansprechen und ein erster bzw. zweites Decodiersignal abgeben und bei Koinzidenz des ersten und des zweiten Decodiersignals wird ein Synchronisiererken-nungssignal (SE) abgegeben.

D) mit dem Synchronisiererkennungssignal (SE) wird bei noch nicht erreichter Synchronisierung der Zählerstand eines Zählers (ZI, Z2) zurückgesetzt, der ab einem Anfangszählerstand weitere m.p Zählerstände zählt und der das Synchronisiersignal (Tp) an den Adressengeber (AE) abgibt;

E) das Synchronisiersignal (Tp) wird einem Synchronisierwortzähler (Z3) zugeführt, der bei Koinzidenz des Synchronisiersignals (Tp) mit dem ersten Decodiersignal ein Rücksetzsignal abgibt, das den Zählstand das Synchronisierwortzählers (Z3) zurücksetzt und der bei Erreichen eines vorgegebenen Zählerstandes ein Zählsignal (Tq) abgibt;

F) das Zählsignal (Tq) wird einer Kippstufe (K) zugeführt, die mit dem Synchronisierworterkennungssignal (SE) gesteuert wird und ein Alarmsignal (KA) abgibt, wenn das erste Decodiersignal ausbleibt.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass die Ausgänge des ersten Decodierers (DC1) und des zweiten Decodierers (DC2) an Ausgänge eines ersten Und-Gliedes (Ul) angeschlossen sind, dessen Ausgang mit einem Eingang eines zweiten Und-Gliedes (U2) verbunden ist, dass der Ausgang der Kippstufe (K) an einen weiteren Eingang des zweiten Und-Gliedes (U2) angeschlossen ist, dass der Ausgang des zweiten Und-Gliedes (U2) einerseits an einen Eingang der Kippstufe (K) und andererseits an einen Rücksetzeingang (r) des Zählers (ZI, Z2) angeschlossen ist (Fig. 2).

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Ausgang des ersten Decodierers (DC1) an einen Eingang eines dritten Und-Gliedes (U3) angeschlossen ist, dass der Ausgang des Zählers (ZI, Z2) an einen zweiten Eingang des dritten Und-Gliedes (U3) angeschlossen ist und dass der Ausgang des dritten Und-Gliedes (U3) mit einem Rücksetzeingang des Synchronwortzählers (Z3) verbunden ist (Fig. 2).