DE2855673A1

DE2855673A1 - Anordnung zur handhabung des direkten zugriffs auf den speicher einer datenverarbeitungsanlage

Info

Publication number: DE2855673A1
Application number: DE19782855673
Authority: DE
Inventors: Vincenzo Casolino; Walter Dr Ing Gechele
Original assignee: Olivetti SpA
Current assignee: Olivetti SpA
Priority date: 1977-12-30
Filing date: 1978-12-21
Publication date: 1979-07-05
Also published as: DE2855673C2; US4245305A; GB2011681B; IT1091633B; GB2011681A

Description

PATENTANWÄLTE

körner <L

D-1 BERLIN-DAHLEM 33 · PODBIELSKIALLEE

Ing .C. Olivetti & C, S.p.A.

D-8 MÜNCHEN 22 ■ WIDENMAYERSTRASSE 49

BERLIN: DIPL.-INQ. R. MÜLLER-BÖRNER

MÜNCHEN: DIPL.-INQ. HANS-HEINRICH WEY DIPL.-INQ. EKKEHARD KÖRNER

Berlin, den 21. Dezember 1978

Anordnung zur Handhabung des direkten Zugriffs auf den Speicher einer Datenverarbeitungsanlage

(Priorität: Italien, Nr. 69952-A/77 vom 30. Dezember 1977)

27 Seiten Beschreibung mit 7 PatentansprQchen 5 Blatt Zeichnungen

MP - 27 447

BERLIN: TELEFON (030) 8312O88 KABEL: PROPINDUS-TELEX 0184057

MÜNCHEN: TELEFON (O89) 325S85
KABEL: PROPINDUS · TELEX 0524244

Die vorliegende Erfindung betrifft eine Datenverarbeitungsanlage mit einem Zentralprozessor, einem Speicher zum Speichern von Informationen, der mit dem Prozessor und wenigstens einer Steuereinrichtung für eine periphere Einheit verbunden ist, und einer Logikeinheit zur Steuerung der Zugriffszyklen auf den Speicher.

Es sind Datenverarbeitungsanlagen bekannt, bei denen eine oder mehrere Steuereinrichtungen der peripheren Einheit sich Zugriff auf die im Speicher enthaltenen Informationen verschaffen können, und zwar einzeln und direkt ohne Belegen des Zentralprozessors; ein derartiger Zugriff wird gemeinhin "DMA" (Direct Memory Access) genannt. In der Praxis findet ein sogenanntes "Zyklusstehlen" statt, d.h. ein Beseitigen eines Speicherzyklus aus dem Zentralprozessor durch die betroffene Steuereinrichtung der peripheren Einheit, mit Aufhalten der Adressieroperationen des Prozessors während dieser Periode. Dieser Vorgang zieht insoweit eine Verzögerung bei der Ausführung des Programms des Zentralprozessors nach sich, als gleichzeitige Anforderungen auf Zugriff durch die Steuereinrichtung der peripheren Einheit und den Zentralprozessor sequentiell aufgelöst werden.

Es ist Aufgabe der vorliegenden Erfindung, bei dieser Betriebsart Zeit einzusparen, indem der schwerwiegende Nachteil des Aufhaltens des Zentralprozessors während der Ausführung eines oder mehrerer DMA-Zyklen beseitigt wird.

Diese Aufgabe soll unter Berücksichtigung des Umstandes gelöst werden, daß die im Speicher enthaltenen Informationen in Informationen ausschließlichen Gebrauchs für den Zentral-

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prozessor und in Informationen gemeinsamen Gebrauchs für den Zentralprozessor und für die peripheren Einheiten unterscheiden werden können. Daraus folgt, daß es in den Fällen, in denen der Zentralprozessor nur seine eigenen ausschließlichen Informationen verwendet, keine Interferenz zwischen den möglichen Bedürfnissen der peripheren Einheiten und den Bedürfnissen des Zentralprozessors geben würde.

Deshalb wird bei einer Datenverarbeitungsanlage der eingangs erwähnten Art erfindungsgemäß vorgeschlagen, daß der Speicher in zwei Bereiche unterteilt ist, von denen der erste ausschließlich durch den Zentralprozessor und der zweite sowohl durch den Zentralprozessor als auch durch die Steuereinrichtungen der peripheren Einheit zugänglich ist, und daß eine Logikeinheit zum Steuern der Zugriffszyklen vorgesehen ist, die eine Einrichtung zum Synchronisieren des Zugriffs durch eine Steuereinrichtung der peripheren Einheit auf den zweiten Speicherbereich mit dem Zugriff durch den Zentralprozessor auf den ersten Bereich enthält, wodurch die beiden Zugriffsvorgänge gleichzeitig stattfinden. Auf diese Weise wird eine von einer Steuereinrichtung der peripheren Einheit ausgehende Anforderung derart verzögert, daß der Beginn ihres Zugriffszyklus mit dem Beginn eines Zugriffszyklus synchronisiert wird, der vom Zentralprozessor angefordert und auf den ersten Speicherbereich adressiert wurde. Einer vom Zentralprozessor ausgehenden und auf den zweiten Speicherbereich adressierten Anforderung auf Zugriff ist erst am Ende sämtlicher möglicher und im Fortschreiten befindlicher Zugriffsvorgänge durch die Steuereinrichtungen der peripheren Einheit Genüge getan.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

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Ein Ausführungsbeispiel der erfindungsgemäßen Anordnung ist in der Zeichnung dargestellt und wird nachstehend im einzelnen beschrieben. Es zeigen:

Fig. 1 das allgemeine Logikdiagramm der Anordnung;

Fig. 2 ein Flußdiagramm der Folge der verschiedenen Operationen;

Fig. 3 den Schaltungsaufbau von einigen der in Fig. 1 enthaltenen Blöcke;

Fig. 4 (die Fig. 4a, 4b und 4c umfaßt) die Möglichkeit einer Unterteilung des Speichers in zwei Bereiche;

Fig. 5 die Schalttätigkeit des Blocks 9;

Fig. 6 und 7 den Schaltungsaufbau von einigen der Blöcke in Fig. 1 und

Fig. 8 das Takten der hauptsächlichen, die beschriebenen Logikschaltungen betreffenden Signale.

Die Anordnung in Fig. 1 besteht aus einem nachstehend kurz "CPU" genannten Zentralprozessor 1, einem ersten nachstehend "Privatspeicher" genannten Speicherbereich 2 mit ausschließlichem Zugriff durch den Zentralprozessor, einem zweiten nachstehend "DMA-Speicher" genannten Speicherbereich 3 mit gemeinsamen Zugriff, drei nachstehend "Tri-State-Schaltungen" genannten Dreizustandslogikschaltungen 4,5 und 6, die sich in Übereinstimmung mit dem logischen Pegel des Befehlssignals wie kurze Schaltungen oder wie offene Schaltungen für die Kommunikationskanäle verhalten, in die

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sie geschaltet sind, und daher wie tatsächliche Schalter für die Kanäle wirken, einer nachstehend "Speicher-Plipflop" ("LATCH") genannten Speichereinrichtung 7, die von einem logischen Signal freigegeben wird, um Eingabedaten zu empfangen, die ständig am Ausgang vorliegen, bis ein neues Freigabesignal ankommt, zwei Logikschaltungen 8 und 9 zum Signalisieren der Art und der Gültigkeit des Adressierens, einem Adressenkanal, der aus einem ersten "BC" genannten Teil 11 und aus einem zweiten "BT" genannten Teil 12 besteht, einem "MT" genannten Zwei-Richtungs-Kanal 13 für die Datenkommunikation aus dem oder für den Speicher, wobei der Kanal mit zwei "ME" bzw. "ECD" genannten Ein-Richtungs-Kanälen 24 und 25 verbunden ist, einem Block lO, der eine Vielzahl von "GOPs" genannten Steuereinrichtungen der peripheren Einheit anzeigt, zwei Logikschaltungen 14 und 20, die die Zugriffszyklen auf den DMA-Speicher 3 dem CPU 1 bzw. den GOPs lO zuteilen können, einer Logikschaltung 15, die "Beginn-desZyklus¹¹ -Takt signale erzeugen kann, einer "CPU-Logikschalter" genannten Logikschaltung 16, die wahlweise die Verbindungen der Kanäle ME, ECD und BC mit den Kanälen BT und MT freigeben kann, welche den DMA-Speicher 3 betreffen, zwei Logiktoren 17 und 18, einer Logikschaltung 19, die "Ende-des-Zyklus"-Taktsignals erzeugen kann, und einer Schwingungs- und Synchronisier ung s schaltung 21.

Es sei darauf hingewiesen, daß in Fig. 1, 3, 4, 5, 6 und 8 sämtliche Signale, deren Bezeichnungen auf einen Vokal enden, auf einem hohen logischen Pegel tätig sein sollen, während die Signale, deren Bezeichnungen auf den Buchstaben "N" enden, auf einem niedrigen Pegel tätig sind.

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Die Operation der Anordnung in Fig. 1 wickelt sieh wie folgt ab:

Wenn der CPU eine Anforderung auf Zugriff auf den Speicher stellt, sendet er das Signal WBCO aus. Dieser Zugriff durch den Zentralprozessor kann den Privatspeicher 2 betreffen, in diesem Fall wird er kurz "ALFA-Zugriff"- genannt, oder er kann sich auf den DMA-Speicher 3 beziehen; in diesem Fall wird er "BETA-Zugriff" genannt. Wenn der CPU 1 einen ALFA-Zugriff anfordert, bewirkt er diesen immer sofort, ohne daß Freigabetätigkeiten seitens der Logikschaltungen notwendig sind; ein BETA-Zugriff durch den CPU macht andererseits die Ausführung von geeigneten Freigabe- oder Blockierungsoperationen an den Tri-State-Schaltungen 4, 5 und 6 sowie an dem Speicher-Flipflop 7 erforderlich. Die Logikschaltung 14 sorgt für die Handhabung eines BETA-Zugriffs. An den Eingängen der Schaltung 14 sind die folgenden Signale vorhanden:

- WBCO zeigt eine allgemeine Anforderung auf Zugriff (Schreiben oder Lesen) durch den CPU 1 an;

- EXMI spezifiziert, ob die Anforderung auf Zugriff zur BETA-Art gehört;

- PRQO zeigt an, daß der DMA-Speicher zum gegenwärtigen Zeitpunkt durch die GOPs lo belegt ist, und

- REQSO zeigt an, ob eine von den GOPs lo ausgehende Anforderung vorhanden ist.

An den Ausgängen zeigt:

- PRWBO die Zuteilung des Zugriffszyklus auf den DMA-Speicher 3 an den CPU I und

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- STUCN das Vorhaadensein einer Anforderung auf Zugriff auf den DMA-Speicher 3 durch den CPU 1 an.

Wenn die vier Ausgangssignale WBCO, EXNI, PRQO und REQSO anzeigen, daß eine Anforderung auf Zugriff auf den DMA-Speicher 3 durch den CPU 1 vorhanden ist und dieser Speicher keine Zugriffe durch die GOPs lO aufweist, aktiviert die Schaltung 14 die Ausgangssignale PRWBO und STUCN.

Die Funktion des Signals STUCN besteht hauptsächlich darin, die Taktgeber schaltung 15 zum Erzeugen der Taktsignale PEOO und CKOO-4O freizugeben.

Das Signal PRWBO hat drei Funktionen. Die erste besteht im Erzeugen des Signals STARO zum Freigeben des DMA-Speichers; das Signal STARO wird durch das ODER-Tor 18 erzeugt, das als Eingabe die Ausgabe des UND-Tors 17 und das Signal PRCO empfängt; das UND-Tor 17 empfängt die Signale CKOO und PRWBO als Eingabe. Die zweite Funktion des Signals PRWBO besteht im Freigeben der Tri-Stäte-Schaltung 5. Auf diese Weise wird der Kanal BT 12 mit dem Kanal BC 11 verbunden , und der CPU 1 kann den DMA-Speicher 3 adressieren. Die dritte Funktion besteht im Befehligen der Logikschaltung 16. Die Logikschaltung organisiert die Übertragung der Daten in beiden Richtungen zwischen dem CPU 1 und dem DMA-Speicher 3.

Zusätzlich zu dem Signal PRWBO, auf das soeben Bezug genommen wurde, empfängt die Schaltung 16 die folgenden Signale als Eingabe:

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- REUCO spezifiziert, ob der von dem CPU I ausgehende Zugriff dem Lesen oder dem Schreiben im Speicher dient;

- REDI zeigt an, daß die im DMA-Speicher 3 gelesenen Daten auf dem Kanal MT 13 bereit sind, und

- READN zeigt das Ende eines Zugriffszyklus auf den DMA-Speicher 3 an.

Die Ausgabe wird von den Signalen METSA, STROBN und METSN gebildet, die die Tri-State-Schaltung 6, das Speicher-Flipflop 7 bzw. die Tri-State-Schaltung 4 freigeben.

Während einer Schreiboperation des CPU 1 im DMA-Speicher 3 bleibt die Tri-State-Schaltung 4 ständig freigegeben. Während einer Leseoperation bleibt die Tri-State-Schaltung 6 ständig freigegeben, während das Speicher-Flipflop 7 immer dann freigegeben wird, wenn die Daten im DMA-Speicher 3 zum Auslesen bereit sind.

Wenn der Zugriffszyklus beendet ist, erzeugt der DMA-Speicher 3 das "Ende-des-Zugriffs"-Signal READN. Das "Ende-des-Zugriffs" Signal READN gibt die Logikschaltung 19 zum Erzeugen der aufeinanderfolgenden "Ende-des-Zyklus"-Taktsignals MEOCO-4 und der Signale MEOCN und DONEN frei. Die Signale MEOCN und DONEN zeigen das Ende des Zugriffszyklus auf den CPU I bzw. die GOPs 10 an.

Bis hierher wurde der Zugriff durch den CPU 1 auf den DMA-Speicher 3 behandelt. Es soll aber insbesondere herausgestellt werden, wie dieser Zugriff immer möglich ist, wenn Anforderungen auf Zugriff durch die GOPs 10 nicht vorliegen, weil Anforderungen der GOPs 10 Vorrgang vor den vom CPU I gestellten Anforderungen haben.

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Es sei angenommen, daß eine oder mehrere GOPs lO gleichzeitig eine Anforderung auf Zugriff auf den DMA-Speicher 3 stellen.

Das logische ODER dieser Anforderungen auf Zugriff wird als Eingabe mittels des Signals REQOO auf die Logikschaltung 20 geschickt. Die weiteren Eingaben der Logikschaltung 20 werden durch die folgenden Signale gebildet:

- CKOO-4O und MEOCO-4 sind geeignete "Beginn-des-Zyklus"- und "Ende-des-Zyklus"-Taktsignale, die die logischen Operationen der Schaltung bedingen können, und

- DORIN ist ein Signal, das den Beginn eines ALFA-Zugriffs durch den CPU 1 auf den Privatspeicher 2 anzeigt.

Die Ausgabe wird von den folgenden Signalen gebildet:

- REQSO zeigt an, daß die GOPs lO eine Anforderung gestellt habenj

- PRQO zeigt an, daß der Zugriffszyklus der von einer der GOPs lO gestellten Anforderung zugeteilt worden ist;

- PRCO entspricht dem mit Taktsignalen synchronisierten Signal PRQO und hat hauptsächlich die Funktion, den DMA-Speicher 3 über das logische ODER-Tor 18 freizugeben, und

- ACKOA ist das Signal, das die GOPs lO zum Adressieren des DMA-Speichers 3 im Falle der Annahme der Anforderung fre igibt.

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-yi-

Die Funktion der Schaltung 20 besteht im Synchronisieren des Zugriffs auf den DMA-Speicher 3 durch die GOPs lo mit einem ALFA-Zugriff auf den Privatspeicher 2 durch den CPU I. Diese Schaltung verzögert den Beginn des Zyklus des Zugriffs durch die GOPs Io auf geeignete Weise derart, daß sich die beiden Zyklen überlagern.

Ein weiteres Merkmal der Logikschaltung 20 besteht darin, daß sie nur die erste Anforderung REQUOO mit dem Beginn eines Zugriffs der ALFA-Art synchronisiert, während die folgenden Anforderungen sofort angenommen werden, so daß ihnen unverzüglich und in Reihenfolge nachgekommen wird. In den meisten Fällen besteht ein Zugriff auf den Speicher 3 durch die GOPs lO deshalb aus einer Gruppe von mehreren sequentiellen Zugriffen.

Die Logikschaltung 21 enthält einen Quarzoszillator, der das Synchronismussignal OSCI erzeugt. Das Signal OSCI wird von den vorstehend beschriebenen Logikschaltungen 14, 16 und 19 verwendet. Außerdem erzeugt die Logikschaltung 21 das Signal DORIN immer dann, wenn das Signal ALFAO den Beginn eines Zugriffs auf den Privatspeicher 2 anzeigt. Die Schaltungen 8 und 9 und diejenigen Signale in Fig. 1, die noch nicht beschrieben wurden, werden im Verlauf der nachfolgenden ausführlichen Untersuchung erläutert.

Es wird nunmehr eine kurze Operationssynthese mit Bezug auf das Flußdiagramm in Fig. 2 gegeben. Wenn keine aus den GOPs lO kommende Anforderung vorliegt, folgt einer möglichen Anforderung der BETA-Art durch den CPU 1 der Zugriff auf den DMA-Speicher 3 (Blöcke 30, 36, 35). Andererseits wird, wenn eine Anforderung durch die GOPs lO erfolgt (Block 30), diese Anforderung verzögert, bis der CPU I einen möglichen zugriff

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der BETA-Art auf den DMA-Speicher 3 beendet (Block 31). An dieser Stelle kann sich die GOP lO einen Zugriff auf den DMA-Speicher 3 synchron mit einem Zugriff des CPU 1 auf den Privatspeicher 2 verschaffen (Blöcke 32 und 33) .

Der von einer GOP lO angeforderte Zugriff hat Vorrang vor einem von dem CPU 1 angeforderten BETA-Zugriff; daher kann der CPU 1, wenn er am Ende des Zugriffs auf den Privatspeicher 2 feststellt, daß der DMA-Speicher 3 bereits frei von jeglichen Zugriffen durch die GOPs lO ist, sofort Besitz davon ergreifen (Blöcke 34 und 35). Wenn er andererseits feststellt, daß der DMA-Speicher 3 von den GOPs lO immer noch belegt ist, dann wird seine Anforderung (BETA) gespeichert und ihr erst bei Erschöpfung der Zugriffszyklen der GOPs lO Genüge getan (Blöcke 34, 37, 38 und 35) .

Fig. 3 zeigt den Schaltungsaufbau der Blöcke 8 und 9 in Fig. im einzelnen. Die Schaltung 8 dient zum Programmieren der Kapazität und der Stelle der beiden "Privatspeicher" 2 und "DMA-Speicher" 3 genannten Bereiche, in die der Speicher des Systems unterteilt worden ist. Die Schaltung 8 empfängt als Eingabe die fünf bedeutendsten auf dem Adressenkanal BC des CPU 1 vorliegenden Bits (vgl. Fig. 1) . Das Ausgangssignal EXMI zeigt durch einen hohen logischen Pegel an, daß die auf dem Kanal BC 11 vorgelegte Adresse zu dem Privatspeicher 2 gehört, während ein niedriger logischer Pegel anzeigt, daß sie zu dem DMA-Speicher 3 gehört. Die Schaltung 8 weist eine Vergleichsschaltung 40 auf, die die aus den Signalen BCll-14 und BX15 zusammengesetzte Konfiguration mit einer gleichen Zahl von Signalen Cll-15 vergleichen kann.

Die Ausgabe AMIBO zeigt durch einen hohen bzw. niedrigen logischen Pegel an, ob die von den Signalen BCll-14 und BX15 gebildete Konfiguration eine Zahl darstellt, die kleiner

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ns

oder größer als die Vergleichskonfiguration C11-15 ist.

Die Schaltung 41 wird einfach durch elf bewegliche Verbindungen Pl-Il gebildet. Mit Hilfe dieser Verbindungen kann jeder der Eingänge mit dem entsprechenden Ausgang fakultativ verbunden werden. Diese Fakultativmöglichkeit ist für das Programmieren der Stellen und.der Kapazitäten der Bereiche 2 und 3 des Speichers wesentlich. Unter Bezugnahme auf die nachstehende Tabelle 1 und Fig. 4 werden drei Programmierbetriebsarten unterschieden.

Tabelle 1

»rbindungen
Pl-5

3

4

5

Betriebsart A

7

8

9

10

11

Adressen

AUF

Betriebsart B

7

8

9

10

11

Adressen

AUF

Betriebsart C

7

8

9

10

an

Adressen

AUF

C

Verbindungen
P6-11

N

C

N

VON

07FF

Verbindung en
P6-11

C

N

C

N

VON

FFFF

Verbindung«
P6-11

C

N

VON

8000

2

6

0000

6

0800

6

11

0800

C

N

C

V«

1

N

- 15 -

909827/089?

-Vf-

	N	C	C	C	VON	AUF	VON.	AUF	VON	ÄTJF
C	N	C	C	C	0000	OFFF	1000	FFFF	1000	8000
N	C	N	C	C	OUOO	17FF	1800	FFFF	1300	8000
C	C	M	C	C	0000	1FFF	2000	FFFF	2000	SOOO
N	N	M	C	C	0000	27FF	2300	FFFF	2300	³OOO
C	N	N	C	C	0000	2FFF	3000	FFFF	3000	3000
N	C	C		C	0000	37FF	3 800	FFFF	3 800	3000
	C	C	N	C	0000	3FFF	4000	FFFF	4000	3-000
N	N	C		C	0000	47FF	4800	FFFF	4800	8000
C	ΪΙ	C		C	0000	4FFF	5000	FFFF	5000	8000
U	C	N	N	C	0000	57FF	5800	FFFF	5 800	3000
C	C	N	N	C	0000	5FFF	6000	FFFF	6000	8000
N	Ü	N	N	C	0000	67FF	6800	FFFF	6800	8000
C		N	N	C	0000	6FFF	7000	FFFF	7000	8000
N	C	C	C	N	0000	77FF	7800	FFFF	7800	8000
C	C	C	C	N	0000	7FFF	8000	FFFF
M	:i	C	***	M	0000	87FF	8800	FFFF
C	M	C	Γ	N	0000	3FFF	9000	FFFF
U	C	M	C	N	0000	97FF	9800	FFFF
C	r*	N	Γ·	N	0000	9FFF	AOOO	FFFF
N	N	N	r	N	0000	A7FF	A 300	FFFF
C	M	N	C	M	0000	AFFF	3000	FFFF
N	C	C	M	N	0000	37FF	3800	FFFF
C	C	C		N	0000	3FFF	COOO	FFFF
N				0000	C7FF	C 300	ccpp

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C NC N N NNCNN CCNNN NCNNN CNNNN NNNNN

von	AUF	VON	AUF
0000	CFFF	DOOO	FFFF
0000	D 7FF	D800	FFFF
oooo	DFFF	EOOO	FFFF
0000	E 7FF	E 800	FFFF
oooo	EFFF	FOOO	FFFF
oooo	F 7FF	F 8OO	FFFF

Es sei darauf hingewiesen, daß in Tabelle 1 die an den Stellen Pl-Il der Schaltung 41 in Fig. 3 vorzunehmenden Verbindungen durch ein "C" gekennzeichnet sind, während diejenigen Verbindungen, die nicht vorgenommen werden sollen, durch ein "N" gekennzeichnet sind. Für jede Anordnung der Konfigurationen pl-11 sind in Ubereinstinmung damit die verschiedenen zu dem DMA-Speicher 3 gehörenden Adressengruppen (in hexadezimaler Schreibweise) gegeben. Insbesondere wird ersichtlich, wie die Kapazität des DMA-Speichers 3 durch Module mit 2048 (2K) Wörtern stufenweise erhöht werden kann.

In der ersten Betriebsart, der Betriebsart A, werden die Verbindungen P6, P9 und PlO hergestellt, während die Verbindungen Pl-5 die Kapazität des DMA-Speichers 3 programmieren. Die Verbindung P6 setzt EXMI, das gleich der negierten Form von AMIBO ist. Die Verbindung P9 setzt BX15, das gleich BC ist. Die Verbindung PlO ist eine Verbindung mit gleichbleibend niedrigem logischen Pegel. Das hat zur Folge, daß die tatsächlich hergestellten Verbindungen von Pl-5 die Eingaben Cll-15 der Schaltung 40 auf einen niedrigen logischen Pegel verbringen und auf diese Weise die Vergleichskonfiguration

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definieren. Die nicht hergestellten Verbindungen von Pl-5 ("N" in Tabelle 1) definieren ein entsprechendes Signal C11-15 von hohem logischen pegel.

An dieser Stelle sei erklärt, daß BC 11-15 eine Zahl darstellt, die immer dann größer als Cll-15 ist, wenn die auf dem Kanal BC 11 vorliegende Adresse eine Zahl ist, die größer als die Konfiguration C15-C14-C13K:12-C11-1-1-1-1-1-1-1-1-1-1-1 ist. In diesem Fall befindet sich das Signal EXMI auf einem hohen logischen Pegel und zeigt demzufolge an, daß sich die Adresse auf den Privatspeicher 2 bezieht. Im gegenteiligen Fall (wenn also die Adresse niedriger als die vorhergehende Konfiguration ist) befindet sich das Signal EXMI auf einem niedrigen logischen Pegel und zeigt an, daß sich die Adresse auf den DMA-Speicher 3 bezieht (vgl. Fig. 4a) .

Betriebsart B unterscheidet sich von Betriebsart A lediglich dadurch, daß anstelle der Verbindung P6 die Verbindung P7 hergestellt wird. Das hat, wobei die anderen Bedingungen gleich sind, zur Folge, daß das Signal EXMI immer eine Anzeige liefert, die derjenigen in Betriebsart A entgegengesetzt ist. Die beiden Speicherstellen werden daher mit Bezug auf den vorherigen Fall umgekehrt (vgl. Fig. 4b).

In der Betriebsart C sind die Verbindungen P7, P8 und Pll ständig hergestellt. Das hat zur Folge, daß, solange die auf dem Kanal BC 11 vorliegende Adresse geringer als lOOOOOOOOOOOOOOO ist, sich ihr bedeutendstes Bit BC15 auf einem niedrigen logischen Pegel befindet und die Schaltung 8 sich wie im Fall B verhält. Tatsächlich zeigt, wenn das Bit BC15 sich auf einem niedrigen logischen Pegel befindet, das Ausgangssignal EXMI an, daß sich die auf

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§09827/0897

Kanal BC 11 vorliegende Adresse auf den Privatspeicher 2 bezieht, und zwar in den Fällen, in denen die Adresse niedriger als die Vergleichsadresse ist. Andererseits zeigt das Ausgangssignal EXMI in den Fällen, in denen die Adresse höher ist, an, daß sich die Adresse auf den DMA-Speicher 3 bezieht.

Wenn die auf dem Kanal BC 11 vorgelegte Adresse gleich oder größer als lOOOOOOOOOOOOOOO ist, befindet sich das bedeutendste Bit BCl5 natürlich auf einem hohen logischen Pegel. Dieses legt dem Signal C15 einen hohen logischen Pegel auf (Verbindung Pll), so daß die Vergleichsschaltung 40 die auf dem Kanal BC 11 vorliegende Adresse als zu dem Privatspeicherbereich 2 gehörend interpretiert; daraus ergibt sich die Konfiguration in Fig. 4c. Die Tabelle 1 spezifiziert, ebenfalls für Betriebsart C, die praktische Auswahl der Stellen des DMA-Speichers 3 mit den betreffenden Adressen.

Vor der ausführlichen Beschreibung der übrigen in Fig. 1 enthaltenen Blöcke wird mitgeteilt, daß der an den asynchronen Eingängen einer Anzahl von Flipflops der J-K-Art vorliegende Buchstabe "V" eine feste Spannung darstellt, die in manchen Fällen einen asynchronen Betrieb der Anordnung gestatten kann.

Die Funktion der Logikschaltung 9 besteht darin, das Signalisieren einer ungültigen Adresse an den CPU 1 zu erlauben. Die Eingaben in die Logikschaltung 9 (Fig. 3) werden durch die folgenden Signale mit ihren jeweiligen Bedeutungen gebildet:

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-y-

- EXMI zeigt die von dem CPU 1 angeforderte Zugriffsart an;

- MEOCN zeigt das Ende eines durch den CPU I hervorgerufenen Zugriffszyklus an;

- WBCSO zeigt eine aus dem CPU I kommende Anforderung auf einen Zugriff der BETA-Art an, und

- INWI zeigt, wenn es niedrig ist, an, daß die gerade
gesuchte Adresse im DMA-Speicher 3 vorliegt.

Die Funktion der Ausgabe INWO besteht darin, anzuzeigen, daß die gerade gesuchte Adresse im DMA-Speicher 3 oder im Privatspeicher 2, je nach der Art des Zugriffs, vorliegt. Wenn der Zugriff durch den CPU 1 auf den Privatspeicher 2 adressiert wird, aktiviert das Signal EXMI das Flipflop 45, das durch das Signal WBCSO getaktet wird. Das Flipflop 45 legt dann einen hohen logischen pegel als Ausgabe vor, und die Ausgabe INWO aus dem logischen ODER-Tor 46 wird sich ebenfalls auf einem hohen logischen Pegel befinden. Andererseits befindet sich, wenn der Zugriff durch den CPU I auf den DMA-Speicher 3 adressiert wird, die Ausgabe des Flipflops 45 auf einem niedrigen logischen Pegel, während das Signal MEOCN das logische UND-Tor 47 freigibt; somit kopiert die ausgabe INWO einfach den logischen pegel des Signals INWI.

Die Nützlichkeit des Signals INWO geht aus Fig. 5 klarer hervor, die ein Verbindungssystem für die verschiedenen
Speicherblöcke (die die Bereiche 2 und 3 bilden) zeigt, das dann von Nutzen ist, wenn dem CPU 1 oder den GOPs lO
signalisiert werden soll, daß die gerade gesuchte Adresse in dem betreffenden Bereich des Speichers nicht enthalten ist. Wenn der Privatspeicher 2 betroffen ist, schickt die

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909827/0897

Schaltung 9 den Leiter HJWO auf einenhohen logischen Pegel. Dies wird durch die Verbindung des Schalters 74 mit der Zufuhr spannung von +5 Volt dargestellt (Block 9) . Wie aus der Zeichnung ersichtlich, kann das Vorhandensein der gerade in einem der Blöcke 75, 76 des Privatspeichers 2 gesuchten Adresse einen Transistor 70 oder 71 auf geeignete Weise steuern und den Leiter INWO auf einen niedrigen logischen Pegel verbringen. Nur in Fällen, in denen die gerade gesuchte Adresse in keinem Block des Privatspeichers 2 vorliegt, wird der Leiter INWO weiter auf einem hohen logischen Pegel verbleiben und diesen Fehler dem CPU 1 auf diese Weise signalisieren.

Wenn der DMA-Speicher 3 betroffen ist, wird die Schaltung 9 derart tätig, daß auf dem Leiter INWO der gleiche logische Pegel erscheint, der auf dem Leiter INWI vorliegt, wodurch die Schließung des Schalters 74 bewirkt wird.

Ähnlich wie im Falle eines Zugriffs auf den Privatspeicher 2 senkt der Transistor 72 oder 73, wenn die Adresse in keinem der Blöcke 77, 78 des DMA-Speichers 3 vorliegt, nicht die logische Spannung des Leiters INWI, und dieser signalisiert dem CPU 1 ein "außerhalb von Speicher" durch einen hohen logischen Pegel.

Nunmehr werden weitere Blöcke der Fig. 1 beschrieben, auf die im Zusammenhang mit den Taktgebungsdiagrammen in Fig. 8 Bezug genommen werden muß. Wie bereits erwähnt, sorgt die Prioritätsschaltung 14 (Fig. 6) für das Speichern von Anforderungen auf einen Zugriff der BETA-Art und für das Bestimmen der Zuteilung des Zugriffszyklus an den CPU I.

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§0982 7/0897

-y-

Eine allgemeine Anforderung WBCO auf Zugriff durch den CPU I wird am Ausgang des Flipflops 52 mittels der Verzögerungsflipflops 50 und 51 nur bei Vorliegen des Signals EXMI gespeichert. Dies bedeutet, daß das Signal WBCSO nur dann auf einen hohen logischen Pegel ansteigt, wenn die Anforderung auf dan DMA-Speicher 3 gerichtet ist (BETA-Zugriff) .

Wenn weder Anforderungen durch eine GOP 10 noch zuzuteilende Zyklen vorhanden sind (die Signale REQSO und PRQO befinden sich hier auf einem niedrigen logischen Pegel) und wenn das Signal ViBCSO sich auf einem hohen logischen Pegel befindet, geht das aus dem NAND-Tor 53 kommende Signal STUCN auf einen niedrigen logischen Pegel und signalisiert auf diese Weise die Gültigkeit der Anforderung durch den CPU I.

Die gleichen Bedingungen setzten den Ausgang des Flipflops auf asynchrone Weise, d.h. das Signal PRWBO steigt auf einen hohen logischen Pegel an, und der Zugriffszyklus auf den DMA-Speicher 3 wird dem CPU 1 zugeteilt. Das Signal WBCSO hat lediglich die Dauer einer Periode des Signals OSCI und somit auch STUCN (Fig. 8). Nach diesem Intervall befindet sich das Signal STUCN auf einem hohen logischen pegel, so daß das Flipflop 54 auf synchrone Weise arbeitet. Aus diesem Grund setzt sich das Flipflop 54 selbst zurück, und deshalb geht das Signal PRWBO nur in Übereinstimmung mit dem Signal PEOO auf einen niedrigen logischen Pegel und zeigt, wenn REQSO sich auf einem hohen logischen Pegel befindet, eine von den GOPs lo kommende angenommene Anforderung an.

Die Taktgeberschaltung 15 erzeugt eine Gruppe von Signalen PEOO und CKOO-30, die immer dann in der Taktphase verschoben werden, wenn das Signal REQSO oder STUCN anzeigt, daß eine

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Anforderung auf Zugriff auf den DMA-Speicher 3 angenommen worden ist.

Wenn eine Anforderung auf Zugriff durch die GOPs lO angenommen ist, befinden sich sowohl REQSO als auch STUCN auf einem hohen logischen Pegel, und das hat zur Folge, daß das Flipflop 60 aus synchrone Weise arbeitet und seine Ausgabe PEOO gesetzt wird.

Das Signal PEOO, das als Eingabe an die erste Stufe des von den Synchronismusimpulsen OSCI befehligten Schieberegisters 61 angelegt wird, aktiviert bei jedem Synchronismusimpul in Reihenfolge die Signale CKOO, CKlO, CK20 und CK30 (Fig. 8). Wenn das Signal CKlO auf einen hohen logischen Pegel geht, wird das Flipflop 60 natürlich zurückgesetzt (PEOO = 0). Aufgrund dieser Tatsache kehren die Signale CKOO-30 ebenfalls auf einen niedrigen logischen Pegel zurück.

Wenn eine aus dem CPU I kommende Anforderung auf Zugriff angenommen ist, befinden sich sowohl STUCN als auch REQSO auf einem niedrigen logischen Pegel; das Flipflop 60 arbeitet auf asynchrone Weise, und seine Ausgabe PEOO wird gesetzt. Somit ist die Operation der im vorhergehenden Fall beschriebenen ähnlich, d.h. es werden wieder die gleichen Wellenformen erzeugt.

Die logische eine Schalttätigkeit ausübende Schaltung 16 erzeugt diejenigen Signale, die zum wahlweise Freigeben des CPU 1 für sein Lesen oder Schreiben im DMA-Speicher 3 notwendig sind. Es sei daran erinnert, daß die Signale STROBN und METSA das Lesen ermöglichen, während das Signal METSN

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das Schreiben gestattet, und daß das Ausgangssignal REUCO, wenn es sich auf einem hohen logischen Pegel befindet, einen Schreibzugriff, und wenn es sich auf einem niedrigen Pegel befindet, einen Lesezugriff anzeigt. Das Signal PRWBO gibt die NAND-Tore 82 und 83 im Falle eines Zugriffs durch den CPU 1 frei. Das Signal REUCO befehligt die Flipflops 80 und 81 zum wahlweisen Aktivieren der Signale MESNO und METSA. Das Signal STROBN erscheint nur im Falle des Lesens, d.h. dann, wenn der Speicher zum Übertragen der Daten bereit ist (Signal REDI) . Am Ende des Zugriffs wird das Flipflop 8O durch das gleiche Signal REUCO zurückgesetzt, während das Flipflop 81 durch das Signal READN des Endes des Zugriffs auf den DMA-Speicher 3 zurückgesetzt wird.

Die Taktgeberschaltung 19 setzt sich aus fünf Flipflops 84-88 zusammen, die durch das Signal OSCI synchronisiert werden. Das Signal READN des Endes des Zugriffs auf den DMA-Speicher 3 wird somit bei jedem Synchronismusimpuls auf ein folgendes der Flipflops 84-88 verschoben und ruft die Taktgebungssequenz MEOC1-4 (vgl. Fig. 8) immer dann hervor, wenn ein Zugriff auf den DMA-Speicher 3 beendet ist.

Die NAND-Tore 89 und 90 werden durch die Signale PRQO bzw. PRWBO freigegeben. Das Signal DONEN am Ausgang des NAND-Tores 89 zeigt den GOPs lO an, daß der Zugriffszyklus auf den DMA-Speicher 3 beendet ist, während das Ausgangssignal MEOCN des NAND-Tores 90 die gleiche Anzeige an den CPU I liefert. Wie bereits erwähnt, sorgt die Prioritätsschaltung 20 (Fig. 7) für das Speichern und das geeignete Synchronisieren der aus den GOPs 10 kommenden Anforderungen auf Zugriff (Signal REQOO). Als Ausgabe werden die Signale REQSO und PRQO von bekannter Bedeutung und das Signal ACKOA, das die Annahme der

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gestellten Anforderung den GOPs lO anzeigt, und schließlich das Signal PRCO erzeugt, das den DMA-Speicher 3 im geeigneten Moment freigibt. Wenn die GOPs lO eine erste Anforderung REQOO stellen, wird das Flipflop 95 von dem NAND-Tor lOl nicht freigegeben, und das Signal REQOO betrifft daher direkt das Flipflop 96. Sobald ein neuer Zugriff der ALFA-Art durch den CPU 1 beginnt, wird das Signal DORIN durch ABCON mittels des UND-Tores lOO freigegeben und erzeugt über das ODER-Tor 99 das Taktsignal SINC für das Flipflop 96. Das Signal REQSO am Ausgang des Flipflops 96 wird deshalb nur in Übereinstimmung mit dem Beginn des Zugriffs der ALFA-Art (Signal DORIN) durch den CPU I auf einem hohen logischen Pegel gesetzt.

Wenn das Signal REQSO gesetzt ist, setzt das Flipflop 97 auch das Signal PRQO (das einen den GOPs zugeteilten Zyklus anzeigt) in Übereinstimmung mit dem "Beginn-des-zyklus"-Signals PEOO. Zur gleichen Zeit setzen das Signal PEOO und das Signal PRQO (beide auf hohem logischen Pegel) das Flipflop 207 mittels des NAND-Tors 206. Auf diese Weise wird auch das Signal ACKOA aktiviert, das die GOPs zum Starten des angeforderten Speicherzyklus freigibt.

Das sich auf einem hohen logischen pegel befindliche Signal PRQO wird als Eingabe an das NAND-Tor lOl zusammen mit dem Taktsignal MEOC 3 angelegt. Das Flipflop 95 wird natürlich freigegeben und setzt sich selbst bei Vorliegen von der ersten Anforderung folgenden Anforderungen REQOO. Aufgrund dieser Tatsache wird das das Flipflop 96 freigebende Signal SINC unter Zwischenwirkung des UND-Tors 98 und des ODER-Tors 99 durch das Signal PREMN aktiviert. Das Signal PREMN wird

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mittels des ODER-Tors 108 als Zusammenlegung der "Ende-desZyklus" -Signale MEOC2 und MEOCl und des Signals PRQO erzeugt. Aus all dem ergibt sich, daß die erste Anforderung durch die GOPs 10 :iur am Beginn eines Zugriffs der ALFA-Art ermöglicht wird, während nachfolgende Anforderungen durch die "Ende-desZyklus" -Signa l^e der vorhergehenden Anforderung ermöglicht werden, so daß sie sequentiell unverzüglich angenommen werden.

Die UND-Tore 102, 103, 104 und das NOR-Tor 105 bilden eine Schaltung, die das Flipflop 96 freigeben oder zurücksetzen kann.

Die Signale PRQO, ABCON, CK30, MEOCl, ME0C3 und RESN, wobei auf letzteres im Folgenden Bezug genommen wird, bestimmen entsprechend ihrer logischen Pegel in der Tat die Bedingungen, unter denen das Flipflop 96 mittels des Signals MASO zum Annehmen der Eingangssignale freigegeben werden oder zurückgesetzt bleiben muß. Durch diese Schaltung wird dem Bedürfnis nach Maskierung von Anforderungen REQOO auf Zugriff unter spezifischen Bedingungen der Logik und der Zeit entsprochen.

Die "Ende-des-Zyklus"-Signale ME0C3 und ME0C4 und das Signal ABCON sorgen mittels des UND-Tors 106 und des NAND-Tors 107 für die Erzeugung des "Ende-des-Zyklus"-Rücksetzsignals RESN, das von dem Flipflop 97 und dem NOR-Tor 105 verwendet wird.

Die Schaltung 21 weist einen Quarzoszillator QUARZ, der das Synchronismussignal OSCI mit einer Periode von 50 nsec erzeugt, und eine Schaltung zum Erzeugen des Signals DORIN des Beginns des Zugriffs der ALFA-Art auf.

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Das durch das Signal OSCIO synchronisierte Flipflop 112 wird gesetzt, wenn das eine Anforderung auf Zugriff der ALFA-Art anzeigende Signal ALFAO auf einen hohen logischen Pegel geht.

Die Ausgabe des Flipflops 112 geht als Eingabe auf das Flipflop 113 mit gekreuzten Verbindungen, so daß klar ist, daß nur dann, wenn das Signal AIiFAO aktiviert wird, sich die Ausgänge der UND-Tore 114 und 115 für die Dauer eines Synchronismusimpulses OSCI erhöhen und das Signal DORIN am Ausgang des NOR-Tors 116 erzeugt wird.

Es folgt nun eine Betrachtung der Eigenschaften der Anordnung in Fig. 1 anhand von Begriffen der Zeiten. AST soll die Zeit sein, die von den GOPs 10 zum Ausführen eines Zugriffs oder mehrerer sequentieller Zugriffe auf den DMA-Speicher benötigt wird. TS soll die Gesamtzeit sein, die zum Überlagern der Zyklen in Anspruch genommen wird, d.h. das Zeitintervall zwischen dem Beginn eines ALFA-Zugriffs und dem Beginn eines BETA-Zugriffs durch den CPU 1. Beim dargestellten Ausführungsbeispiel ist die Zeit TS gleich 1100 ns. Die Zeit AST hängt von der Anzahl der von den GOPs 10 ausgeführten sequentiellen Zugriff· ab; im Falle eines einzigen Zugriffs ist AST—gleich 900 ns. Daraus folgt, daß, wenn die GOPs 10 immer nur je einen zugriff ausführen, die Bedingung AST<TS vorliegt, d.h. die vollständige Überlagerung der Zugriffe. Andererseits wird, wenn die GOPs 10 mehrere Zugriffe in Reihenfolge ausführen, d.h. wenn AST > TS ist, der im Fortschreiten befindliche Zyklus des CPU 1 auf der. anderen Seite um die Zeit Rl verzögert, die der Gleichung AST = TS entspricht. .Logischerweise wird eine hohe Zahl von schnell arbeitenden peripheren Einheiten

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die Wahrscheinlichkeit von sequentiellen Zugriffen durch die GOPs lO erhöhen und die Ausführung der Programme des CPU stufenweise verzögern, wobei die gesamte Ersparnis einer TS entsprechenden Zeit für jeden von den GOPs lO zugeteilten Zugriff oder jeder Gruppe von Zugriffen fest bleibt.

Fachleute werden jedoch genau wissen, wie die "Zahl der Erweiterungen und Anwendungen auf spezielle periphere Einheiten mit Bezug auf ihre Geschwindigkeiten anzupassen ist, um aus der -von der vorliegenden Anordnung ermöglichten Zeitersparnis den größtmöglichen Nutzen zu ziehen.

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Claims

Patentansprüche

(IJ Datenverarbeitungsanlage mit einem Zentralprozessor, einem Speicher zum Speichern von Informationen, der mit dem Zentralprozessor und wenigstens einer Steuereinrichtung für eine periphere Einheit verbunden ist, und einer Logikeinheit zum Steuern der Zugriffszyklen auf den Speicher, dadurch gekennzeichnet, daß der Speicher (2,3) zwei getrennt voneinander adressierbare Bereiche (2 und 3) aufweist, und zwar einen ersten Bereich (2), auf den ein Zugriff allein durch den Zentralprozessor (1), und einen zweiten Bereich (3), auf den ein Zugriff sowohl durch den Zentralprozessor (1) als auch durch die Steuereinrichtung (lo) der peripheren Einheit erfolgen kann, und daß die Logikeinheit eine Einrichtung zum Synchronisieren des Zugriffszyklus dieser Steuereinrichtung (lo) der peripheren Einheit auf den zweiten Bereich (3) mit dem Zugriffszyklus des Zentralprozessors (1) auf den ersten Bereich (2) enthält, wodurch die Zyklen des ersten (2) und des zweiten (3) Speicherbereichs gleichzeitig ausgeführt werden.
2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekenn zeichnet, daß die Steuerlogikeinheit (4,5,6,7,8,9,14,15,16,17,18,19,20,21) mittels Daten- und Adressenkommunikationskanälen(24,25,11,13,12) mit dem Zentralprozessor (1), dem Speicher (2,3) und der Steuereinrichtung (10) der peripheren Einheit verbunden ist und eine Einrichtung (4,5,6,7) zum wahlweisen Verbinden

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der Kommunikationskanäle (24,25,11) des Prozessors (1) oder der Steuereinrichtung (10) der peripheren Einheit mit dem zweiten Speicherbereich (3) enthält, um einen Zugriff auf den gemeinsamen zweiten Speicherbereich (3) durch die Steuereinrichtung (10) der peripheren Einheit in Überlagerung mit einem Zugriff auf den ersten Speicherbereich (2) durch den Zentralprozessor (1) zu ermöglichen.
3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerlogikeinheit (4,5,6,7,8,9,14,15,16,17,18,19,20,21) eine Einrichtung (20) zum derartigen Verzögern des Zugriffs durch die Steuereinrichtung (lo) der peripheren Einheit aufweist, daß der Beginn des Zugriffs durch die Steuereinrichtung (10) auf den zweiten Speicherbereich (3) mit dem Beginn eines Zugriffs durch den Zentralprozessor (1) auf den ersten Speicherbereich (2) synchronisiert wird.
4. Datenverarbeitungsanlage nach Anspruch 1, bei der die Steuereinrichtungen der peripheren Einheit eine gemeinsame Leitung zur Anforderung eines Zugriffs auf den Speicher aufweisen, der mit der Logikeinheit verbunden ist, gekennzeichnet durch eine von dem Anforderungssignal (REQOO) gesteuerte Priorxtätseinrichtung (20,14) zum Blockieren von Anforderungen auf Zugriff auf den zweiten Speicherbereich (3), die während des Zugriffs auf den zweiten Bereich (3) durch die Steuereinrichtungen (lO) der peripheren Einheit aus dem Zentralprozessor (1) kommen.
5. Datenverarbeitungsanlage nach Anspruch 3 und 4, d a durch gekennzeichnet, daß die Prioritätseinrichtung (20,14) eine Schaltung (l0l,l08, 95,98,99,96,97) aufweist, die den ersten Zyklus von den folgenden Zyklen in einer Folge von Zyklen, die den Steuereinrichtungen (10) der peripheren Einheit zugeteilt sind, unterscheiden kann, und eine Einrichtung (95,100) zum Entaktivieren der Verzögerungseinrichtung während der Ausführung der dem ersten Zyklus folgenden -Zyklen besitzt, wodurch eine Folge von Zyklen, die den Steuereinrichtungen (10) der peripheren Einheit zugeteilt sind, nacheinander ohne zusätzliche Verzögerungen ausgeführt wirdo
6. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerlogikeinheit (4,5,6,7,8,9,14,15,16,17,18,19,20,21) eine Einrichtung (8) zum Programmieren der Kapazität und der Stelle des ersten Bereichs (2) und des zweiten Bereichs (3) des Speichers sowie eine Einrichtung (8) enthält, um anzuzeigen, auf welchen der Bereiche die Anforderung auf Zugriff durch den Zentralprozessor (1) Bezug nimmt.
7. Datenverarbeitungsanlage nach Anspruch 6, bei der der erste und der zweite Speicherbereich jeweils eine erste und eine zweite Schaltung zum Erkennen von Adressen enthalten, die nicht zu den betreffenden in ihnen enthaltenen Gruppen gehören, dadurch gekennzeichnet, daß die Steuerlogikeinheit (4,5,6,7,8,9, 14,15,16,17,18,19,20,21) eine durch die Anzeigeeinrichtung (8) gesteuerte Verbindungseinrichtung (9) zum wahlweisen Verbinden der ersten (70,71) und der zweiten (72, 73) Erkennungsschaltung untereinander und mit dem Zentralprozessor aufweist.

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