DE3110196A1 - Datenverarbeitungssystem - Google Patents

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U.S.A.

Datenverarbeitungssystem

Die Erfindung betrifft Simultan-Verarbeitungs-Systeme, insbesondere Systeme mit gemeinsamen Speichern, die minim-ile Auswirkungen auf den Datendurchsatz zeigen.

Es gibt viele Situationen, in denen Prozessoren miteinander durch Zugriff auf gemeinsame Speicher kommunizieren müsr.en. Das Grundproblem bei allen derartigen Systemen liegt in der Lösung von Konflikten zwischen den Prozessoren, die Zugriff zu dem gleichen Speicher suchen. Es ist nicht nur oftmals ein Prioritatsmechanismus erforderlich, sondern es kann auch der Datendurchsatz eines einzelnen Prozessors stark verringert werden, wenn, dieser wertet, während ein anderer Prozessor Zugriff zu eifern erforderlichen Speicher hat.

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Ein allgemeines Ziel der Erfindung besteht darin, ein Simultanverarbeitungssystem zu schaffen, bei dem die Datendurchsätze einzelner Prozessoren trotz des gemeinsamen Speicherbetriebs nicht signifikant reduziert werden.

Es gibt viele bekannte Techniken, die eine Kommunikation zwiwchen Prozessoren gestatten. Eine derartige Technik besteht darin, für jedes Paar von Prozessoren, das miteinander kommunizieren muß, zwei Pufferspeicher zu benutzen. Der eine Pufferspeicher wird von dem einen Prozessor zur vorübergehenden Speicherung von Information benutzt, die zu dem anderen weitergegeben werden soll, und der andere Pufferspeicher wird für die Kommunikation in entgegengesetzter Richtung verwendet. Das System arbeitet auf FIFO-Basis (First-In-First-Out), v/obei die ersten Daten, die in einem Pufferspeicher von einem Prozessor gespeichert werden, die ersten Daten sind, die von dem anderen Prozessor ausge-lesen werden. Der Wirkungsgrad eines derartigen Systems ist sehr gering, wobei die zusätzlich erforderliche umfangreiche Hartware gar nicht erwähnt werden soll.

Eine Kommunikation zwischen Prozessoren ist auch möglich,. indem man jedem Prozessor gestattet, die Nutzung des Speichers des anderen Prozessors von diesem anzufordern, wobei der letztere dieser Anforderung entspricht, wenn er dazu bereit ist. Ein Hauptproblem bei diesem Verfahren besteht darin, daß der anfordernde Prozessor warten muß, bis der Anforderung tatsächlich entsprochen wird. Statt den Datendurchsatz in dieser Weise zu beeinträchtigen, besteht für den anfordernden Prozessor die Möglichkeit, ein Speicher Flip-Flop zu setzen, welches anzeigt, daß der Prozessor äigriff zum Speicher des anderen Prozessors anfordert. Der anfordernde Prozessor kann dann weiterarbeiten, bis er von dem anderen Prozessor ein Signal empfängt, daß seiner Anforderung entsprochen ist. Jedoch ist das Setzen und Abfragen

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von Flip-Flops nicht sehr wirkungsvoll und kann zur Verschwendung vieler Prozessor-Arbeitsperioden führen.

Eine geläufige Technik für die Kommunikation zwischen Prozessoren besteht darin, Unterbrechungen (Interrupts) zu erzeugen, wobei der eine Prozessor den Betrieb eines anderen unterbricht. Dieses Verfahren hat jedoch einen sehr schlechten Wirkungsgrad vom zeitlichen Standpunkt her gesehen, weil bei Empfang einer Interrupt-Anforderung ein Prozessor mehrere Arbeitsperioden benötigen kann, um Housekeeping-Arbeiten, wie zum Beispiel das Abspeichern seines gegenwärtigen Zustande, durchzuführen.

In ähnlicher Weise verschwenden Systeme, die jedem Prozessor bestimmte Zeitabschnitte für den Zugriff zu einem gemeinsamen Speicher zuordnen, Zeit, weil, wenn ein spezieller Prozessor zu dem Speicher in der für ihn vorgesehenen Abfolge keinen Zugriff verlangt, dieser Speicher von keinem Prozessor genutzt wird.

Eine sehr wirkungsvolle bekannte Technik zur gemeinsamen Nutzung eines Speichers durch zwei Prozessoren besteht darin, die beiden Prozessoren gegeneinander um 180 Grad in der Phase zu verschieben. Dabei hat jeder Prozessor Zugriff zu dem Speicher, wenn der andere keinen Bedarf dafür hat. Derartige Systeme sind nicht nur sehr wirkungsvoll, sondern erfordern auch minimale zusätzliche Hartware. Unglücklicherweise kann diese Technik jedoch nicht auf Systeme, die drei oder mehr Prozessoren verwenden, angewandt werden.

Erfindungsgemäß sin,d mindestens drei Prozessoren vorgesehen, von denen jeder seinen eigenen Speicher hat. In typischer Weise ist jede Prozessor/Speicher-Anordnung auf einer einzigen Karte untergebracht, und alle Karten sind über einen gemeinsamen

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Rückwandplatinen-Bus miteinander verbunden. Einer der Prozessoren wird als Haupteinheit bezeichnet, alle anderen sind Nebeneinheiten. Alle Karten sind im wesentlichen gleich und jeder Prozessor kann als Haupt- oder Nebeneinheit arbeiten, abhängig von dem Wert eines festverdrahteten Slot-Bit's in der Rückwandplatine.

Jeder Nebenprozessor hat nur Zugriff zu dem ihm zugeordneten Speicher. Die Haupteinheit kann nicht nur zu dem ihr zugeordneten Speicher, sondern auch zu allen Speichern der Nebeneinheiten zugreifen. Die Hiupteinheit erzeugt Synchronisiersignale, die über die Rückwandplatine jeder der Nebeneinheiten zugeführt werden. Da alle Prozessoren mit dem Hauptprozessor synchronisiert sind, muß, wenn die Haupteinheit Zugriff zum Speicher einer Nebeneinheit hat, der Betrieb der entsprechenden Nebeneinheit lediglich für einen einzigen Speicherzyklus gesperrt werden, das heißt für die Zeit, die für die Haupteinheit erforderlich für den Zugriff zum Speicher der Nebeneinheit ist. Alle anderen Nebeneinheiten setzen ihren Betrieb fort. Djls Nettoergebnis besteht darin, daß nur eine Nebeneinheit gesperrt wird, wenn die Haupteinheit Zugriff zu dem entsprechenden Speicher wünscht, und daß sogar diese Nebeneinheit nur für die kürzest mögliche Zeit gesperrt ist. (Mit zusätzlicher Hartware müßte es möglich sein, die ausgewählte Nebeneinheit überhaupt nicht zu sperren, wenn sie nicht Zugriff zu ihrem eigenen Speicher benötigt. In der erläuterten Ausführungsform der Erfindung ist dies Jedoch nicht vorgesehen.)

Obwohl nicht auf eine besondere Anwendung beschränkt, ist diese Architektur besonders geeignet für die Anwendung auf einen Multiplexer für statistische Kommunikation. An einem Ende einer Hochgeschwindigkeits-Verbindung nimmt der Multiplexer Daten von 64- langsamen Kanälen an, formattiert diese Daten und

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sendet sie über die einzige Hochgeschwindigkeits-Verbindung aus. Am anderen Ende dieser Verbindung empfängt ein Demultiplexer (in typischer Weise das gleiche Gerät, jedoch in einem unterschiedlichen Modus betrieben) die formattierten Daten von der Hochgeschwindigkeitsverbindung, entformattiert sie und führt sie 64 langsam arbeitenden Kanälen zu. An jedem Ende der Verbindung arbeitet jeder von 16 Nebenprozessoren für 4 zugeordnete Niedergeschwindigkeitskanäle. Ein zusätzlicher Hauptprozessor bildet das Interface für die Hochgeschwindigkeitsverbindung. Auf der Sendeseite speichern die Nebeneinheiten die Kanaldaten in den ihnen zugeordneten Speichern. Der Hauptprozessor hat in der Reihen folge Zugriff zu den Speichern der Nebeneinheiten, speichert die aufgefundenen Daten in seinem eigenen Hauptspeicher und führt die formattierten Daten nach geeigneter Verarbeitung der Hochgeschwindigkeitsverbindung zu. Auf der Empfangsseite der Verbindung speichert der Hauptprozessor die ankommenden Daten in seinem eigenen Speicher und verteilt sie dann auf die Speicher der Nebeneinheiten. Die Nebenprozessoren holen sich die Daten aus den ihnen zugeordneten Speichern und führen sie den Kanälen mit geringer Arbeitsgeschwindigkeit zu.

Wünscht der Hauptprozessor Zugriff zu einem Speicher einer Nebeneinheit, so ladet er ein 4-Bit-Seitenregister mit einem Code, der den interessierenden Speicher der Nebeneinheit identifiziert. Der 4-Bit-Seitenregister-Code wird über den Bus zu-

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sammen mit einer 16-Bit-Adresse/einem Speicheranforderungssignal übertragen. Der gewählte Nebenprozessor erkennt seine 4-Bit-Adresse und überträgt die Steuerung seines eigenen Speichers auf die ankommende Adresse und auf die Steuersignale von der Haupteinheit nur dann, wenn vom Bus ein Speicheranforderungssignal übertragen wird. Der Nebenprozessor unterbricht seinen Betrieb für einen einzigen Speicherzyklus, während die Haupteinheit Daten aus dem Speicher der Nebeneinheit ausliest oder einschreibt» Während dieses gleichen Zyklus können alle anderen

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Nebenprozessoren ohne irgendwelche Störungen Zugriff zu den ihnen zugeordneten Speichern haben.

Die Einzelheiten der zwischen den Prozessoren über die Speicher der Nebeneinheiten übertragenen Daten sind für ein Verständnis der vorliegenden Erfindung nicht von Bedeutung. Eine kurze Beschreibung einer typischen Anwendung, nämlich der des vorstehend beschriebenen Multiplexers, kann jedoch nützlich sein. Jeder Nebenspeicher enthält einen Steuerblock · und eine Mehrzahl von Datenpuffern (einen für jeden von 4 zugeordneten Kanälen). Der Steuerblock enthält Kennzeichen (flags) und Zeiger, die der Hauptprozessor als Teil des Quittungsbetriebs prüft, wann immer Daten in einen Nebenspeicher übertragen oder aus diesem ausgelesen werden müssen. Die Kennzeichen informieren den Hauptprozessor über den Status des Nebenprozessors und die Kanäle, die er steuert, und die Zeiger weisen auf die spezifischen Adressen in dem Nebenspeicher hin, der beispielsweise Daten enthalten kann, die vom Hauptprozessor angefordert werden. In ähnlicher Weise kann die Haupteinheit Kennzeichen und Zeiger in den Steuerblock setzen und in den Puffern Daten speichern, die von einer Nebeneinheit verarbeitet werden müssen. Der Hauptprozessor kann natürlich seine eigenen Kennzeichen und Zeiger aufrechterhalten, so daß er verifizieren kann, was in jedem Nebenprozessor vorgeht. Wesentlich ist, daß alle gewünschte Kommunikation zwischen den Prozessoren bewerkstelligt werden kann, auch wenn jeder Nebenprozessor lediglich mit dem ihm zugeordneten Speicher zusammenarbeiten kann, indem der Haupteinheit gestattet ist, zu allen Speichern Zugang zu haben. Bei einem derartigen Schema ist es sogar möglich, daß Nebenprozessoren über die Hiuptprozessor miteinander kommunizieren.

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Offenbar kann es bei einem System dieser Art notwendig sein, daß der Datendurchsatz nicht nachteilig beeinflußt wird, auch wenn die individuellen Speicher von zwei verschiedenen Prozessoren in Anspruch genommen werden. Muß ein Nebenprozessor übermäßig lange warten (dies kann beispielsweise der Fall sein, wenn alle Nebenprozessoren ihren Betrieb einstellen, weil der Hauptprozessor den gemeinsamen Bus benutzt, um zu einem speziellen Nebenspeicher Zugriff zu haben), so ist es möglich, daß ein Nebenprozessor auf einem der ihm zugeordneten Kanäle ein Datenzeichen verliert. Andererseits kann eine Verlangsamung des Hauptprozessors (indem man beispielsweise die Haupteinheit warten läßt, während ein Nebenspeicher, zu dem die Haupteinheit Zugriff wünscht, von dem ihm zugeordneten Nebenprozessor beansprucht wird) dazu führen, daß dem Hauptprozessor zur Verarbeitung der Daten von allen Kanälen nicht genügend Zeit zur Verfugung gestellt wird. Kurz ausgedrückt, es ist nicht nur die Gesamtarchitektur von Bedeutung, sondern es ist auch wichtig, daß zu jeder beliebigen Zeit nur der Betrieb eines einzigen Nebenprozessors unterbrochen wird, und daß die Unterbrechung die kürzest mögliche Dauer hat.

Obgleich in der erläuterten Ausführungsform der Erfindung darstellungsgemäß die Prozessoren nur mit Speichern kommunizieren, versteht es sich, daß sie im allgemeinen über Eingabe/ Ausgabe-Einheiten wie zum Beispiel TJSART-Einheiten im Fall eines Multiplexers miteinander kommunizieren. Die Eingabe/ Ausgabe-Einheiten haben zugeordnete Adressen und sind mit dem Datenbus wie ein Speicher verbunden. Dargestellt sind jedoch nur Speicher, um die Zeichnungen nicht weiter zu verkomplizieren.

Zur Fertigungserleichterung sind die Karten, auf denen Prozessoren und Speicher angeordnet sind, praktisch identisch. Dies

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bedeutet, daß bei der Lagerhaltung lediglich ein Kartentyp berücksichtigt werden muß. Ein Steckerstift jeder Karte ist in der Rückwandplatine entweder mit einem positiven Potential oder mit Masse verbunden. Ist das "Slot-Bit"-Potential niedrig, so arbeitet der Prozessor auf der entsprechenden Karte als Haupteinheit. Alle anderen Prozessoren auf Karten, deren Slot-Bits den Wert 1 haben, arbeiten als Nebeneinheiten. Nur eine einzige Karte darf den Wert O für das ihm zugeordnete Slot-Bit haben, da es nur eine Haupteinheit geben kann. (Wie nachstehend beschrieben, enthält die Haupteinheit-Karte einen Oszillator, Schaltkreise zum Wiederauffrischen der Steuerung, und Treiberstufen zum Übertragen von Signalen über den gemeinsamen Bus zu allen Nebeneinheits-Karten. Diese wenigen Komponenten können bei den Nebeneinheits-Karten weggelassen werden, wenn der Wunsch nach Kostenreduktion besteht. In ähnlicher Weise können die Chips, die nur für einen Nebeneinheitsbetrieb erforderlich sind, auf einer Haupteinheit-Kurte weggelassen werden.)

Die Betriebsabläufe der Nebenprozessoren sind mit dem Betrieb des Hauptprozessors synchronisiert. Die Taktimpulse der Nebenprozessoren sind auf die Taktimpulse der Haupteinheit bezogen, jedoch erzeugen die Nebenprozessoren tatsächlich ihre eigenen Taktimpulssignale.

Eine der bekanntesten Serie von Mikroprozessor-Bausteinen ist die von der Firma Motorola zuerst auf den Markt gebrachte Serie 6800. Obgleich die verschiedenen Mikroprozessoren dieser Serie sehr leistungsfähig sind, ist es außerordentlich schwierig, die Betriebsabläufe einer Mehrzahl dieser Einrichtungen miteinander zu synchronisieren. Jeder Prozessorzyklus hat zwei Phasen, 01 und 02. Während der ersten Phase wird auf dem Adressierbus eine Adresse untergebracht, und während der zweiten Phase wer-

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den Daten in den Speicher mit der spezifizierten Adresse eingeschrieben oder ausgelesen. Um eine Mehrzahl von Prozessoren miteinander zu synchronisieren, derart, daß die Haupteinheit einen Nebenspeicher ansteuern kann, während ein Nebenprozessor lediglich für einen Zyklus unwirksam geschaltet wird, ist es offensichtlich, daß alle Prozessoren bezüglich ihrer 01 und 01-Taktimpulssignale miteinander synchronisiert sein müssen.

Der Motorola-Baustein 6875 ist ein Zwei-Phasen-Taktimpulsgenerator/ Treiber, der die 01 und 02-Signale für einen angeschlossenen Prozessor erzeugt. Theoretisch wäre en möglich, lediglich einen einzigen Tak timpul,!generator zu verwenden, beispielsweise auf der Hauptproi'öosor-Karte, und die 01 und 02-ßignale durch das ganze System zu übertragen, um alle Nebenprozessoren genau so wie den Hauptprozessoi* zu steuern. Aufgrund verschiedener Überlegungen bezüglich der Auslegung (beispielsweise soll nur ein RückwandplatinATaktimpuls-Bus versorgt und geschützt werden, weiter der Entwurf einer einzigen gedruckten Schaltkreiskarte für die Funktion als Haupt- oder Nebeneinheit erleichtert werden und allgemein gute Entwurfspaktiken angewandt werden), ist es jedoch vorteilhaft, einen einzigen Tiktimpulsoszillator zu verwenden, und einen gesonderten 687i?-Baustein auf der Haupteinheits-und allen Nebeneinheitε-Karten, vorzusehen, um den für alle zugeordneten Prozessoren erforderlichen Phasen-Taktimpuls zu erzeugen.

Bei der bekannten Technik gab es bis jetzt keine Möglichkeit, die 6875-Bausteine miteinander zu synchronisieren. Die Basis-Quelle für jeden Taktimpulsgenerator ist ein Oszillator, dessen Frequenz das vierfache der Frequenz der 01 und 02-Taktimpulssignale beträgt. Obwohl der gleiche Oszillator-Taktimpuls allen Karten zugeführt werden kann, so können die 01 und 02-

BAD

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Taktimpulse verschiedener T'Hktimpulsgeneratoren nicht nur um 180 Grad gegeneinander in der Phase verschoben sein, sondern sie können auch 90 Grad und 270 Grad gegeneinander phasenverschoben sein. Nach der Initialisierung des Systems durch Erzeugung eines konventionellen Resetsignals beginnen die Tsktimpulsgeneratoren zu arbeiten. Wenn dies jedoch erfolgt, gibt es keine Möglichkeit, darzustellen, ob ein Taktimpulsgenerator am Anfang einer 01 oder 02-Phase oder in der Mitte einer dieser Phasen startet. Es ist daher ein großes Problem, alle Taktimpulsgeneratoren miteinander zu synchronisieren.

Die Taktgabe (Zeittakt) ist weiter kompliziert durch die Notwendigkeit, dynamische Speicher aufzufrischen, falls dynamische Speicher verwendet werden wie bei der erläuterten Ausführungsform der Erfindung. Werden nicht alle dynamischen RAM's gleichzeitig aufgefrischt, so kann der Betrieb des Hauptprozessors für einen zusätzlichen Zyklus gesperrt werden, wenn der Nebenspeicher, zu dem er zugreifen muß, aufgefrischt wird. Für einen maximalen Wirkungsgrad sollte der normale Betrieb aller Prozessoren des Systems für einen einzigen Zyklus zusammen unterbrochen werden, während eine Auffrischung stattfindet. Der gesamte normale Prozessor-Betrieb sollte dann synchron bleiben.

In der erläuternden Ausführungsform der Erfindung wird auf jeder Karte ein kontinuierliches 02-Taktimpulssignal erzeugt. Dieses Signal wird nie unterbrochen, auch dann nicht, wenn das 02-Signal von jedem Taktimpuls-Generator gesperrt werden kann (beispielsweise während der Auffrischung dynamischer Speicher oder wenn die Haupteinheit Zugang zu einem Nebenspeicher hat). Das durchlaufende 02-Signal (1,5 MHz) von der Haupteinheit wird über den Bus allen Nebenprozessoren zugeführt,

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zusammen mit dem Haupt-Takt-Signal (6 MHz). Eine Synchronisierschaltung auf jeder Nebenprozessor-Karte wirkt auf das durchlaufende 02-Signal von der Haupteinheit, das durchlaufende 02-Signal, das von der Nebeneinheit erzeugt wird, und den Oszillator-Tskt, um den örtlichen 6875-Taktimpulsgenerator zu synchronisieren, so daß er mit dem 6875-Taktimpulsgenerator auf der Hauptkarte synchronisiert ist. In dieser Art werden alle Prozessoren miteinander synchronisiert, trotz der Tatsache, daß beim ersten Einschalten die Taktimpulsgeneratoren aus der Synchronisation sind, und trotz der Tatsache, daß über den Bus keine 01 und 02-TaktimpulsSignaIe zugeführt v/erden.

Bevor eine eingehende Beschreibung der erläuternden Ausführungsform der Erfindung gegeben werden soll, ist es hilfreich, Verständnis für das Adressier-Schema aufzubringen. Hauptspeicher und alle Nebenspeicher sind 16K-Einheiten, die die Adressen OOOO bis 3PI¹F (in Hexadezimal-Notation) erkennen. Es erfordert 14 Bit, um eine der 16K-Adressen zu spezifizieren. Die beiden meist-signifikanten Adreß-Bit-Eingänge zu jedem Speicher können auf O-Bit-NLveau verdrahtet werden. Der Hauptprozessor hat zu seinem eigenen Speicher 3igriff, in dem er Adressen von 0000 bis 3FFF erzeugt. Wünscht die Haupteinheit Zugang zu einem Nebenspeicher, so erzeugt sie eine Adresse im Bereich von 4000 bis 7PFF. Eine Adresse in diesem Bereich erfordert einen Bitwert 1 für das I5. Adressbit. Obgleich eine Adresse im Bereich 4000 bis 7FFF über den 16· BitAdress-Bus (ein 16 Bit breiter Bus wird verwendet, um eine Speichererweiterung zuzulassen) zu dem gewählten Nebenspeicher übertragen werden kann, werden von allen Nebenspeichern die beiden meistsignifikanten Adressbits ignoriert, da die zugehörigen Eingänge auf O-Bit-Werte verdrahtet sind. Mit anderen Worten, das 15. Adressbit von der Haupteinheit wird von den Nebenspeichern nicht wirklich

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verwendet, so daß es eine automatische Übersetzung einer Hauptadresse im Bereich 4000 bis 7FFF in. eine Adresse des 0000 bis 3£¹FE¹-Bereichs gibt. Djs von dem Hnuptprozessor erzeugte 15- Adressbit wird einfach dazu verwendet, zu bestimmen, wann die Adresse: auf einer Nebenkarte für den Zugriff zu dem entsprechenden Nebenspeicher verwendet werden soll.

Obwohl die von der Haupteinheit erzeugte Adresse immer über den gemeinsamen Bus zu allen Nebenkarten übertragen wird, spricht nur eine dieser Nebenkarten auf diese Adresse an, um so Zugriff zu dem entsprechenden Speicher zu geben, während der eigene Prozessorbetrieb unterbrochen wird. Bevor die Haupteinheit aktuell auf einen Nebenspeicher einwirkt, ladet sie zuerst ein Seitenregister mit einem 4-Bit-Datenwort, das eine der 16 Nebenkarten identifiziert. (Das Seitenregister wird geladen, wenn die Haupteinheit die Adresse 8000 erzeugt, die dann decodiert wird, um das Laden des Seitenregisters mit den vier niedrigstwertigen Bits auf dem Datenbus der Haupteinheit zu steuern). Jeder Nebenprozessor hat eine verdrahtete Adresse, die durch vier Bits zur Identifikation des Kirtenplatzes bestimmt ist. Erkennt eine Nebenkarte den Inhalt des Seitenregisters (der über den gemeinsamen Bus übertragen wird) als seiner eigenen Kartenadresse zugeordnet und ist ein Speicheranforderungssignal auf dem Bus, so führt sie di¹! effektive 14-Bi1 Adresse, die vom Hauptprozessor übertragen wird, dem eigenen Speicher zu, um Zugang zu dem gewünschten Speicherplatz zu haben.

In dieser Beschreibung wird Bezug genommen auf einen Hauptprozessor, der zu einem Nebenspeicher Zugriff hat und zwar während nur eines einzigen Zyklus, nach welchem der Nebenprozessor seinen eigenen Betrieb fortsetzen kann, welcher während nur dieses einen Zyklus unterbrochen worden war. In ■ der Praxis muß der Hauptprozessor gewöhnlich mehrmals aufein-

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anderfolgend Zugriff zu einem Nebenspeicher haben. Nach dem Laden des Seitenregisters mit der Identifikation der Nebenkarte folgen mehrere aufeinanderfolgende Zugriffe zu dem gewählten Nebenspeicher. Der Grund dafür besteht gewöhnlich darin, daß die Haupteinheit mehrere aufeinanderfolgende Bytes aus dem Nebenspeicher auslesen bzw. in diesen einschreiben muß. In einem derartigen Fall wird der Betrieb des Nebenprozessors für nur so viele Zyklen unterbrochen, als es Daten-Bytes zu übertragen gibt. Wenn also die Rede davon ist, daß der Betrieb eines Nebenprozessors nur für einen einzigen Zyklus gesperrt ist, so ist damit gemeint, daß, wenn nur eine einzige r~" Datenübertragung erforderlich ist, der Nebenpro?.essor dann für nur einen einzigen Zyklus unterbrochen wird. Ist jedoch mehr als ein Datentransfer erforderlich, so wird natürlich der Betrieb des Nebenprozessors für mehr als einen Zyklus unterbrochen. Hinweise zur Betriebsunterbrechung eines Nebenprozessors für nur einen einzigen Zyklus decken also nur den Fall ab, bei dem ein einziger Datentransfer erforderlich ist. (Im F-^lIe dynamischer Mikroprozessoren wie zum Beispiel solche der Serie 6800 ist die Sperrzeit begrenzt, da die internen Registerdaten verlorengehen können, wenn ein Prozessor-Taktimpulsgeber für eine zu lange Zeitperiode gestoppt wird. Die maximale Anzahl aufeinanderfolgender Zugri ffe eines Hauptprozessors zu ausgewählten Nebenspeichern muß durch die System-Software gesteuert werden).

Weitere Ziele, Merkmale und Vorteile der Erfindung werden durch die folgende detaillierte Beschreibung in Verbindung mit den Zeichnungen offenbart.

Die Figuren 1 bis 6 zeigen Blockschaltbilder der erläuternden

Ausführungsform der Erfindung, während

Figur 7 die Zuordnung der sechs Blockschaltbilder

zueinander zeigt.

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Figur 8 zeigt ein genaueres Schaltbild des "Bus

turn-around logic"-Blocks 200 der Figur 6 und die

Figuren 9 A

bis 14 B zeigen die zeitlichen Verläufe von Impulszügen, die zum Verständnis der Erfindung beitragen sollen.

Kartenverbindungen mit dem Bus, Taktimpuls- und Bus-Signale.

Die Schaltbilder der Figuren 1 bis 6 erläutern ein vollständiges Multiprozessor-(Simultanverarbeitungs)System. Die Rückwandplatine 10 ist mit drei Prozessorkarten verbunden dargestellt (es können bis zu 17 Karten, nämlich eine H«upteinheit und 16 Nebeneinheiten, im System enthalten sein). Zwei der Karten, 12 und 14, sind einfach als Blöcke dargestellt, die über einen jeweils zugeordneten Bus 12 a und 14 a mit der Rückwandplatine verbunden sind. Der übrige Teil der aus sechs Seiten bestehenden Zeichnung zeigt die Einzelheiten einer einzigen Prozessorkarte. Die Busverbindungen für die beiden Prozessorkarten, die in Blockform dargestellt sind, sind die gleichen, wie die im Detail für die anderen Prozessorkarten dargestellten. Jede "Prozessor"-Karte enthält sowohl einen Prozessor als auch einen Speicher.

Fünf Steuerleitungen 16, 18, 20, 22.und 24 sind über den gemeinsamen Bus der Rückwandplatine 10 mit allen Prozessorkarten verbunden. Im Fall des Hauptprozessors werden über diese Leitungen fünf Signale zu dem Bus übertragen und alle Nebeneinheiten werden durch diese Signale gesteuert. Es handelt sich um folgende fünf Signale:

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O.CLK — Haupttaktgeber-Leitung, ein 6-MHz-Signal.

HEQ — dieses Signal nimmt seinen niedrigen Wert an, wenn die Logik auf der Hiuptprozessor-Karte festlegt, daß eine Auffrischung aller dynamischen RAM's, die die Haupt- und Nebenspeicher enthalten, erforderlich ist.

BUS CONTINUOUS 02 — dieses Taktgebersignal ist das gleiche wie das 02-Signal, das für den richtigen Betrieb der Mikroprozessorserie 6800 erforderlich ist, mit der Ausnahme, daß es niemals unterbrochen wird. Weil das Signal auf den 02-Taktgeber auf der Hauptkarte (der unterbrochen werden kann) bezogen ist, wird es von allen Nebeneinheiten für Synchronisationszwecke verwendet.

BUS MEM EEQ — dieses Signal nimmt seinen niedrigen Wert an, wenn der Hauptprozessor Zugang zu einer Nebeneinheit wünscht. Es wird damit allen Nebeneinheiten mitgeteilt, daß eine von diesen während des laufenden Zyklus ihren Betrieb unterbrechen soll. Die Nebeneinheit, die antwortet, ist, wie nachstehend beschrieben, ausgewählt.

BUS R/U* — dieses Signal wird von dem Hauptprozessor erzeugt, um der ausgewählten Nebeneinheit mitzuteilen, ob eine Lese- oder eine Schreib-Operation von dem Nebenspeicher, zu dem der Hauptprozessor Zugriff wünscht, gefordert wird.

Jede Karte ist mit einer Leitung 26 versehen, die als M/S-Slotbit (Platzkennung) gedacht ist. Die Nummer 26 a zeigt an, daß der Wert des Slotbits in der Rückwandplatine verdrahtet ist. Im Gegensatz zu den meisten Leitungen, die in der Rückwandplatine mit dem gemeinsamen Bus verbunden sind, gibt es keine M/S-Slotbit-Leitung, die zu allen Karten führt. Die

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Rückwandplatinenverdrahtung bestimmt, welchen Platz (Slot position) die Karte einnimmt_t die als Hauptprozessor arbeitet. Hat das Slotbit den Wert 0, so arbeitet die zugeordnete Karte als Hauptprozessor. Alle anderen M/S-Slotbit-Leitungen führen hohes Potential und die anderen Prozessoren arbeiten demnach als Nebenprozessoren.

Der Seitenregisterbus 28 ist ein 4-Bit breiter Bus, der mit allen Karten verbunden ist. Vor dem Zugriff zu einem Nebenspeicher plaziert der Hauptprozessor den 4-Bit-Erkennungscode der Nebenkarte, die gewählt werden soll, in das Seitenregister 1°A. Der 4-Bit-Wert wird, wie nachstehend beschrieben, jeder Nebenkarte angeboten, von denen nur eine die Seitenadresse erkennt. Nur der Prozessor auf dieser K^rte hat seinen Betrieb unterbrochen, wenn der Hauptprozessor die BUS MEM REQ —Leitung 22 veranlaßt, ihren niedrigen Wert anzunehmen.

Der Daten-Bus 30 ist ein 8-Bit breiter Bus, über den Daten von der Haupteinheit übertragen werden, um in einem Nebenspeicher abgespeichert zu werden (wenn die Bus R/W-Leitung 24 durch die Haupteinheit veranlaßt wird, ihren niedrigen Wert anzunehmen), oder über den durch die Haupteinheit von einem Nebenspeicher Daten empfangen werden (wenn die Bus R/W-Leitung 24 von der Haupteinheit auf hohem Potential gehalten wird).

Der Adress-Bus 32 ist 16 Bit breit. Die Haupteinheit übertragt immer eine 16-Bit-Adresse über diesen Bus (nur 14 Bit davon sind genutzt, wie vorstehend beschrieben). Hat die Haupteinheit Zugriff zu ihrem eigenen Speicher, so wird die an alle Nebeneinheiten übertragene Adresse ignoriert, weil die BUS MJSM Leitung 22 hohes Potential führt. Hab jedoch die BUS MEM REQ-Leitung niedriges Potential, so gestattet die Nebeneinheit, die ihren Erkennungscode in dem Seitenregister-Bus erkennt,

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der Adresse auf dem Adress-Bus, zu dem entsprechenden Nebenspeicher zugunsten der Haupteinheit Zugriff zu haben.

Die Ziffer 34· repräsentiert in Wirklichkeit keinen wahren "Bus" entsprechend dem normalen Gebrauch dieser Bezeichnung. Sie bezeichnet einfach vier Leitungen, die als Platzkennungs-Bits (slot identification bits) dienen. Diese vier Leitungen sind in der Rückwandplatine fest verdrahtet, wie durch die ZIffor 34- a bezeichnet, und zwar zu einer eindeutigen Kombination aus Potentialen mit den Werten 0 und 1, so daß jede Nebenkarte eine eindeutige Adresse hat (abhängig von ihrem Platz auf der Rückwandplatine). Die vier Platzkennungsbits müssen für die Haupteinheit nicht fest verdrahtet sein, wie nachstehend beschrieben, da sie für die Haupteinheit nicht benötigt werden. Die Haupteinheit weiß, ob sie zu ihrem eigenen Speicher oder zu dem einer Nebeneinheit zugreift.

Das M/S-Slot-Bit auf Leitung 26 in jeder Karte wird zu dem Freigabeeingang des Puffers 58 geführt. Der Puffer ist daher nur für die Hauptkarte freigegeben. Zur Verringerung der Kosten kann dieser Pufferspeicher ebenso ivie die mit seinen verschiedenen Eingängen verbundenen Gatter auf allen Nebenkarten weggelassen werden, da nur die Hauptprozessorkarte die fünf Signale auf den Leitungen 16, 18, 20, 22 und 24- erzeugt, Diese Leitungen werden auf den Nebenkarten lediglich für die Erfassung der empfangenen Signale verwendet. Der Oszillator 40 erzeugt das höchstfrequente Signal, das in dem System verwendet wird, und das nachfolgend als 4- χ f bezeichnet wird. Ein 6 MBz-Haupttaktgebersignal wird über den Pufferspeicher 58 allen Nebenkarten zugeführt.

Werden zur Speicherung dynamische RAM's verwendet, so müssen diese periodisch aufgefrischt werden. Wie bekannt, sind alle Speicher in Zeilen und Spalten organisiert, und alle Speicher-

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zellen in der gleichen Zeile auf allen Speicher-Chips werden gleichzeitig aufgefrischt. Immer dann, wenn die HUb¹KESH HEQ-Leitung 44 auf der Hauptkarte niedriges Potential annimmt, verursacht das Signal auf der Leitung 18 jeder Karte eine Auffrischung einer Zeile in allen Speicher-Chips, die mit dem folgenden Zyklus beginnt. Wie nachstehend beschrieben, ist das Taktimpulssignal auf Leitung 46 in der Hauptkarte, das als CONTINUOUS 02 bezeichnet wird, ein kontinuxerliches Signal, das eine Frequenz von 1,5 MHz hat. Dieses Taktimpulssignal kann daher herangezogen werden, um die Zeitabstände zu bestimmen, in denen Auffrischungsvorgänge erforderlich sind. Der Zähler 42 zählt die Taktimpulse und veranlaßt seine Ausgangsleitung 44, für einen einzigen Prozessorzyklus annähernd alle fünfzehn MikrοSekunden niedriges Potential anzunehmen. Demnach finden Auffrischungen in Intervallen von 15 Mikrosekunden statt. Dies ist eine hinreichend schnelle Folge, um eine Auffrischung aller Speicherzellen ohne Datenverlust zu gestatten.

Ein CONTINUOUS 02-Signal auf Leitung 46 wird in Jeder Karte erzeugt. Auf der Hauptkarte wird das Signal über Efferspeicher 58 der Leitung 20 zugeführt. Das Taktimpulssignal auf Leitung wird als BUS CONTINUOUS 02-Taktimpuls-Signal bezeichnet, weil es allen Nebenkarten zugeführt wird und von denen für die Synchronisation verwendet wird. In ähnlicher Weise erzeugt jeder Prozessor ein örtliches H/H7-Signal auf Leitung 52. Dies ist das Signal, das üblicherweise von der 6800-Mikroprozessor-Serie erzeugt wird, um zu bestimmen, ob eine Lese- oder eine Schreib-Operation stattfinden soll. Jeder Prozessorkarte, einschließlich der Hauptkarte, verwendet das örtliche R/W-Signal zur Steuerung seines eigenen Speichers. Nur das örtliche R/T7-Signal der Hauptkarte wird über Pufferspeicher 58 allen Nebenkarten zugeführt, um eine von diesen zu steuern, wenn ein Zugriff durch die Hiuptkarte erfolgen soll. Es muß beachtet werden, daß Leitung 24 als

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BUS R/V-Signal bezeichnet wird, insofern, als das örtliche Signal, das in der Hauptkarte erzeugt wird, über die Rückwandplatine allen Nebenkarten zugeführt wird.

Das letzte der über Pufferspeicher 58 auf der Hauptkarte herausgeführten Signale ist das BUS ΉΕΤΓΈΕφ-Signal. Wie nachstehend beschrieben, wird dieses Signal nur von der Hauptkarte erzeugt und übertragen, wenn Zugriff zu einem Nebenspeicher gefordert wird. Leitung 22 wird als BUS MEM REQ bezeichnet, weil das von der Hauptkarte erzeugte MEM HEQ-Signal über die Rückwandplatine allen Nebenkarten zugeführt wird. Ein LOCAL MEMORY SELECT-Signal wird ebenfalls auf jeder Karte erzeugt, dient jedoch lediglich der lokalen Verwendung.

Jede Karte enthält einen 6875-Taktimpulsgenerator 76. Die Betriebsweise dieses Bausteins ist bekannt und es soll daher hier nur eine kurze Beschreibung gegeben werden. Der Baustein erfordert einen kontinuierlichen Taktimpulseingang, den O-CLK-Taktimpulo, der eine Folgefrequenz von 6 MHz hat. Das Haupttaktimpulssignal vird dem E;; b-In-Eingang des Bausteins zugeführt. Die beiden Eingänge x1, x2, die bei Verwendung eines Quartzes benutzt werden, werden wie dargestellt geschaltet. Der x1-Eingang bleibt erdfrei und der x2-Eingang wird geerdet.

Der Taktimpulsgenerator erzeugt die beiden Grund-Taktimpulssignale 01 und 02, die für die Mikroprozessorserie 6800 erforderlich sind. (Bei der dargestellten Ausführungsform der Erfindung ist der verwendete Mikroprozessor 126 ein 68B00-Baustein). Während der 01-Phase wird von dem Mikroprozessor eine Adresse dem Adress-Bus zugeführt und während der 02-Phase werden gültige Daten von einem Speicher empfangen oder Daten, die auf dem Daten-Bus erscheinen, in einen Speicher eingeschrieben. Die

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beiden Taktimpulssignale überdecken sich nicht und jede Betriebsphase tritt auf, wenn das zugeordnete Phasen-Taktimpulssignal hohes Potential hat. Der Taktimpulsgenerator ist auch mit einfem Bus 02-Ausgang versehen, dessen Signal in Phase mit dem 02-Taktimpulssignal ist, jedoch eine andere Treiberleistung hat. (Obgleich in dieser ganzen Beschreibung auf 01 und 02-Taktimpulse Bezug genommen wird, ist die tatsächliche Pin-Bezeichnung in der Motorola-Literatur MPU 01 und MPTJ 02 und diese Bezeichnungen sind auch im Schaltbild verwendet worden). Der Taktimpulsgenerator erzeugt auch zwei kontinuierliche Clock-Signale 2 χ f_Q und 4 χ f_Q. Das letztere erscheint mit der Folgefrequenz des Haupttaktimpulses und das erstere hat die halbe iblge frequenz dieses Wertes. Der MEM CLK-Ausgang des Taktimpulsgenerators liefert ein Ausgangssignal, das normalerweise in Phase mit dem 02-Taktimpulssignal ist. (Der MEM CLK-Ausgang wird manchmal mit seinem vollen Hamen benannt - MEMORY CLOCK.)

Wird eine Auffrischung oder DMA (unmittelbarer Speicherzugriff, der bei der erläuterten Ausführungsform der Erfindung nicht verwendet wird) für einen Speicher gefordert wird, so wird der DnXbtEFREQ-Eingang des Taktimpuls generators auf niedriges Potential gebracht. Wenn dies erfolgt, wird das 01-Taktimpulssignal auf hohem Potential festgehalten und das 02-Taktimpulssignal auf niedrigem Potential festgehalten, um eine dynamische Speicherauffrischung (oder ein direkter Speicherzugriff mit dem Verfahren des Zyklus-Stehlens) zu gestatten. Das MEM CLK-Taktimpulssignal läuft jedoch weiter. Der MEMORY READY-Eingang des Taktimpulsgenerators wird veranlaßt, niedriges Potential anzunehmen, gewöhnlich durch einen Langsamspeicher, der mehr Zeit erfordert, um das 01-Taktimpulssignal auf niedrigem und das 02-Taktimpulssignal auf hohem Potential festzuhalten (einzufrieren). (Wie nachstehend offenbar wird, wird bei der erläuterten Ausführungsform der Erfindung dieser Eingang ver-

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wendet, einen Nebenprozessor zu sperren, wenn der Hauptprozessor Zugriff zu dem diesem Nebenprozessor zugeordneten Speicher hat). Im Gegensatz zu dem DMA./HBF REQ-Eingang arbeitet der MEM CLK-Ausgang nicht weiter, wenn der MEMORY READY-Eingang niedriges Potential hat. Stattdessen wird diese?auf hohem Potential gehalten entsprechend dem 02-Taktimpulsausgang. (Der 6875-Baustein enthält auch einen REP GRANT-Ausgang, der gewöhnlich zum Synchronisieren der Auffrischungs- oder DMA-Operation mit dem Mikroprozessor verwendet wird, obwohl dieser Ausgang bei der erläuterten Ausführungsform der Erfindung nicht verwendet wird. Im allgemeinen sind nicht benutzte Eingänge oder Ausgänge von Bausteinen in den Schaltbildern nicht dargestellt, noch sind Pin-Verbindungen, wie zum Beispiel Erdungen oder V+, bei den Chips allgemein dargestellt, wenn sie nicht zum Verständnis des Systembetriebs erforderlich sind).

Der Taktimpulsgenerator enthält auch einen POWEK ON RESET-Eingang, der auf niedriges Potential gebracht wird, um den Systembetrieb zu initialisieren. Wird dieser Eingang auf niedriges Potential gebracht, so wird der KiüöiüT UU'iTUT-Pin ebenfalls auf niedriges Potential gebracht. Während der Rückstellung des Taktimpulsgenerators beginnen die verschiedenen Taktimpulse mit ihrem Zyklus, auch während der POWER ON RESET-Eingang auf niedrigem Potential gehalten wird./beinahe jedes System, das mit Bausteinen der Serie 6800 arbeitet, einen Mechanismus zur Verzögerung des Beginns der Verarbeitung

enthält, bis die Rückstellung erfolgt ist,/beginnt die Erzeugung von Taktimpulssignalen manchmal während der Rückstellprozedur. Eben dieses Merkmal der 6800-Bausteinserie ist ursächlich für das Synchronisationsproblem bei einem Multiprozessor-System. Eines der Ziele der Erfindung "besteht darin, alle Prozessoren synchron arbeiten zu lassen, so daß sich eine kürzest mögliche Sperrung der Verarbeitung durch Nebenprozessoren ergibt, wenn der Hauptprozessor Zugriff zu einem Nebenspeicher hat. Um dies jedoch zu erzielen, ist es erforderlich, daß die

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01 und 02-T-ktimpulse auf allen Karten synchronisiert sind.

Taktimpuls-Synchronisierung

Wird das System zum ersten Mal an die Stromversorgung angeschlossen, so kann sich die Spannung am Kondensator 118 auf jeder Karte nicht sofort ändern. Daher ist zu Anfang der unterste Eingang des G'tters 120 auf niedrigem Potential und der Ausgang dieses Gatters ist ebenfalls niedrig. Der Übergang hoch-niedrig am Eingang des monostabilen Multivibrators 12? veranlaßt seinen Sir-Ausgang, für 20 Millisekunden niedriges Potential anzunehmen. Das niedrige Potential wird über Gatter 124- übertragen, dem Rückstelleingang des Mikroprozessors 126 zugeführt und stellt den Mikroprozessor rück, wie es der Standardpraxis entspricht. Das niedrige Potential am Ausgang des Gatters 120 wird ebenJ'allr dom FOWEJi GII Rjs'JET-Eingang des Taktinrpuli^er or;j bor1< _tur te in. V¹G zugeführt. Duften RESKT OUTPUT-PLn v/ird ebenfalls niedrig und dient als weitere Quelle für die Rückstellung des Mikroprozessors.

Zu jeder Zeit des Betriebsablaufs, in der eine Rückstellung des gesamten Systems erforderlich ist, kann ein Rückstellknopf an der Frontplatte (nicht dargestellt) bedient werden, um die Leitung114 auf jeder Karte zu erden. Das niedrige Signal am zweiten Eingang des Gatters 120 veranlaßt dann dessen Ausgang, niedriges Potential anzunehmen, und das System wird in der üblichen Weise rückgestellt. Der dritte Triggermechanismus für die Rückstellung einer einzelnen Karte tritt auf, wenn die SYNC PULSE-Leitung 70 auf einer speziellen Karte einen niedrigen Impuls empfängt. Das niedrige Signal auf dieser Leitung veranlaßt seinerseits wieder, daß der Ausgang des Gatters 120 niedriges Potential annimmt und der Mikroprozessor rückgestellt wird. Es muß jedoch beachtet werden, daß der

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SYIiG PULSE-Eingang örtlich erzeugt wird, so daß nur auf einer Karte, deren Leitung 70 niedriges Potential annimmt, eine Rückstell-Operation stattfindet. Wie nachstehend beschrieben, ist einer der Eingänge, der den Pegel der Leitung 70 steuert, das M/S-Slotbit, dessen Wert in der Rückwandplatine fest verdrahtet ist. Leitung 70 nimmt auf der Hauptkarte niemals niedriges Potential an. Sie kann jedoch auf einer der Nebenkarten niedriges Potential annehmen, wenn die Neben-Taktimpulse aus der Synchronisation mit denen auf der Hauptkarte sind. Der Hauptgrund zur Erzeugung eines SYNC-Impulses auf Leitung 70 besteht darin, daß er den Betriebsablauf des Gatters 74- auf jeder Nebenkarte, die aus der Synchronisation ist, steuern kann. Nimmt Leitung 70 niedriges Potential an, so wird der Ausgang des Gatters 7^ hoch gehalten. Dies tritt auf der Hauptkarte nicht auf, wo das Haupttaktimpulssignal fortlaufend dem Tiktimpulseingang des Taktimpulsgeneratorbausteins 6875 zugeführt wird. Es kann jedoch auf jeder Nebenkarte, die aus der Synchronisation ist, auftreten und es ist das Verfahren, jede Nebeneinheit mit der Haupteinheit zu synchronisieren, sowohl während der Anfangssynchronisation als auch immer dann, wenn die Nebenkarte, aus welchen Gründen auch immer, aus der Synchronisation fällt.

/^- Die Anfangssynchronisation kann bis zu 3 Schritte für jede Karte erfordern, wobei jeder Schritt stattfindet, wenn die Logik der Haupteinheit ein REFESH REQ-Signal erzeugt. Da der Auffrischungs-Zähler 42 diese Signale alle 15 Mikrosekunden erzeugt, ist das Gesamtsystem synchronisiert, lange bevor die Rückstellimpulse für die Mikroprozessoren hohes Potential annehmen (da der monostabile Multivibrator 122 auf jeder Karte eine Periodendauer von 20 Millisekunden hat). Die T-itsache, daß die Taktimpulssignale, die von einem 6875-Baustein erzeugt werden, der für die Synchronisation verwendet wird, nicht unterbrochen werden, auch wenn der Prozessor in

der Rückstellung gehalten wird, wird hier vorteilhaft ausgenutzt.

Das Synchronisationsverfahren kann nur unter Bezug auf die relevanten Taktimpuls-Signalformen verstanden werden, die in den Figuren 9 A bis 9 D abgebildet sind. Die Signalformen (O- (3) zeigen das Haupt O-CLK-Taktimpulssignal sowie die 2 χ fQ und 02-TaktimpulssignaIe, die von dem Taktimpulsgenerator 6875 auf der Hauptkarte erzeugt werden. Das von dem 6875 Taktimpuls-Baustein erzeugte 02-Signal ändert immer seinen Zustand bei einem Hoch-niedrig-Übergang in dem 2 χ f Signal. Es muß beachtet werden, daß die Signalform (3) auch als BUS CONTINUOUS 02-Signal bezeichnet wird, insofern, als das CONTINUOUS 02-Signal auf Leitung 46 der Hauptkarte in Phase mit dem Haupt-02-Signal ist, und es wird über Leitung 20 allen Nebenkarten zugeführt. Di das 02-Taktimpulssignal während der Anfangssynchronisation auf der Hauptkarte nicht beeinflußt wird (weil der MEMORY READY-Eingang des Taktimpulsgenerators 76 niemals veranlaßt wird, auf der Hauptkarte niedriges Potential anzunehmen), ist das Haupt-02-Taktimpulssignal selbst kontinuierlich (ausgenommen während einer Auffrischung). Wie in Figur 9 A dargestellt, findet ein vollstän diger Prozessorzyklus zwischen zwei aufeinanderfolgenden abfallenden Flanken des 02-Taktes statt.

Die Signalformen (4) und (5) zeigen eine Grenzfall (worst case)-Situation. Es wird angenommen, daß in einer der Nebenkarten das 2 χ f -Signal (Signalform (4-)) um 180 Grad phasenverschoben gegen das 2 χ f -Signal auf der Hauptkarte (Signalform (2)) Lst und daß das 02-Signol (SLgnalform (5)) der Nebenkarte gegen das Haupt-02-Signa.] (Signalform O)) um 90 Grad verschoben ist. A]Ie Taktimpulse laufen kontinuierlich weiter, bis Zähler 42 auf der Hauptkarte ein/REFRESH REQ-

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Impuls erzeugt. Wie vorstehend "beschrieben, erscheint ein derartiger Impuls alle 15 Mkrosekunden. Der Auffrisch-Zähler zählt die CONTINUOUS-02-Impulse auf der Leitung 46 in der Hauptkarte und die Art, in der diese Impulse erzeugt werden, wird nachstehend offenbar. Im Augenblick soll lediglich angenommen werden, daß auf der Leitung 46 kontinuierliche Impulse auftreten. Die Signalform (6) zeigt den

EQ-Impuls, der durch die Hauptkarte erzeugt wird. Die Anstiegsflanke des Impulses tritt auf, wenn der CONOIINUOUS 02-Taktimpuls der Hauptkarte hohes Potential annimmt-. Zähler 42 wird immer dann weitergestellt, wenn ein positiver Schritt an seinem Eingang auftritt. Der Ausgang des Zählers bleibt auf niedrigem Potential, bis der nächste positive Schritt an dessen Eingang erscheint. Zu dieser Zeit beginnt ein weiterer Zählzyklus. Nachdem eine Nebeneinheit, die aus der Synchronisation ist, ein REFRESH REQ-Signal von der Haupteinheit auf seiner Leitung 18 erkannt hat, findet ein Schritt des Synchronisierungs-Prozesses statt.

Das BUS CONTINUOUS 02-Signal der Leitung 20, das an einer Nebeneinheit empfangen wird, wird durch den Inverter 62 invertiert und einem Eingang des Gatters 64 zugeführt. Das invertierte Signal wird durch die Signalform (7) in Figur 9 A dargestellt. Die Nebeneinheit erzeugt ihr eigenes CONTINUOUS 02-Signal auf Leitung 46 (ebenfalls nachstehend beschrieben) und dieses Signal wird direkt einem zweiten Eingang des Gatbers 64 zugeführt. Die Signalform (8) gleicht der oignalform (5)· Wie nachstehend offenbar wird, ist das CONTINUOUS 02-Signal, das auf irgendeiner Karte erzeugt wird, in Phase mit dem entsprechenden 02-Signal. Der dritte Eingang des Gatters 64 ist das REFRESH REQ-Signal auf Leitung 18 (Signalform (6)), jedoch durch den Inverter 60 invertiert.

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Der vierte Eingang des Gatters 64 ist das M/ü-Slotbit. Im Fall einer Nebeneinheit hat dieser Eingang hohes Potential. Der Ausgang des Gatters 64 ist normalerweise hoch und nimmt nur dann niedriges Potential an, wenn alle vier Eingänge hoch liegen. Signalform (9), das Ausgangssignal dieses Gatters, ist demnach nur dann niedrig, wenn die Signalform (6) niedriges Potential führt (infolge der Umkehrung durch den Inverter 60) und die Signale (7) und (8) hoch liegen. Der Ausgang des Gatters wird dem D1-Eingang des Dual-Flip-Flops 66 zugeführt.

Die beiden Flip-Flops im Baustein 66 ändern ihren Status nur dann, wenn dem OLK-Eingang ein positiver Schritt zugeführt wird. Gatter 202 invertiert das T-iktimpulssignal, das am Ausgang des Schmitt-Trigger-Inverters ^2 erscheint. In dieser Weise die Inverter 204 und 206 nicht beachtend, wird das Dual-Flip-F'lop 66 immer dann getaktet, wenn das O.CLK-Taktimpuls-Signal der Signalform (1) hoch geht, xtfobei die erste derartige Flanke direkt in der Mitte des kurzen negativen Impulses am Ausgang des Gatters 64 (Signalform (9)) und die zweite kurz nachdem der Ausgang des Gatters seinen normalerweise hohen Pegel eingenommen hat, auftritt. Da beide Gatter 204 und 206 Inverter sind, ändern sie zusammen nicht die Phase des O.CLK-Signals, welches die Flip-Flops taktet. Sie sind in die Schaltung eingefügt, einfach um eine kurze Verzögerung einzuführen und somit dem Ausgang des Gatters 64 zu gestatten, niedriges Potential anzunehmen, bevor die Flip-Flops getaktet werden.

Die Signalform (10) zeigt den £JT-.\usgang dec; ersten der beiden Flip-Flopa des Bausteins 66. Da der Ö/T-Ausgang dem D1-Einpjanß folgt (,jedoch durch die Takt impuls ζ ei tgabe verzögert ist), besteht der QT-Ausgang aus einem kurzen positiven Impuls. Der QI-Ausgang wird dem D2-Eingang des zweiten Flip-Flops zugeführt. Das zweite Flip-Flop des Bausteins 66 wird zur gleichen Zeit getaktet, zu der der QT-Ausgang das erste Mal hohes Poten-

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tial annimmt. Wenn der Taktimpuls eintrifft, hat der ZJT-Ausgang noch niedriges Potential. Folglich ist der D2-Eingang noch auf niedrigem Potential und der "Q?-Ausgang bleibt hoch. Bei dem folgenden Taktimpuls geht der Z^2-Ausgang auf niedriges Potential insofern, als der D?-Eingang (φΤ-Ausgang) nun zu Beginn des T-jktimpulses hoch liegt. Beim folgenden Taktimpuls geht der "^-Ausgang erneut auf hohes Potential.

Die Ausgänge QT und Ζ£? des Dual Flip-Flops 66 werden den Eingängen des Gatters 68 zugeführt. Der Ausgang des Gatters, Signalform (12), ist daher nur dann auf niedrigem Potential, wenn seine beiden Eingänge - Signalformen (10) und (11) - hoch liegen. Es ist der kurze negative impuls am Ausgang des Gatters 68 auf der SYNC PULSE-Leitung 70, der die erste Phase des Synchronisationsvorgangs steuert.

Es muß beachtet werden, daß auf der Hauptkarte der M/S-Slotbit-Eingang des Grtters 64 auf niedrigem Potential liegt. Folglich ist der Ausgang des Gatters 64 immer hoch, der ZJT-Ausgang des Flip-Flops 66 ist immer niedrig und der Ausgang des Gatters 68 ist immer hoch. Dies ist der Grund dafür, daß die Taktimpulseingänge zu dem Taktimpulsgenerator 6875 auf der Hauptkarte während des Synchronisationsvorgangs nicht unterbrochen werden. Nur auf einer Nebenkarte müssen die verschiedenen Taktimpulssignale mit denen auf der Hauptkarte synchronisiert werden.

Signalform (13) ist gleich der Signalform (1) mit der Ausnahme, daß sie um 180 Grad in der Phase verschoben sind. Signalform (13) zeigt die Taktimpulse, die am Ausgang des Inverters 72 erscheinen. Signalform (14) zeigt den Ausgang des Gatters 74-« Liegt der Ausgang des Gatters 68 normalerweise hoch, so arbeitet das Gatter 74 als Inverter derart, daß wirklich das Q.CLK-Taktimpulssignal dem Ext-In-Eingang des Taktimpulsgene-

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rators zugeführt wird. Bei einer Nebenkarte, die außer Synchronisation ist, wird während der Zeit, in der Leitung 70 niedriges Potential führt, der Ausgang des Gatters 74 hoch gehalten.

Signalform (4) aeigt das 2 χ f -Signal einer Nebeneinheit vor dem ersten Synchronisationsschritt und Signalform (15) zeigt das gleiche Signal nach dem ersten Synchronisationsschritt. Das von dem Baustein 6875 erzeugte 2 χ f -Signal ändert immer im Zuge eines Hoch-Niedrig-Ubergangs an dem Ext-In-Eingang (Ausgang des Gatters 74) seinen Status. Daraus kann ersehen werden, daß das 2 χ f -Taktimpulssignal während der Zeit, in der der Ausgang des Gatters 74 hoch gehalten wird, gestreckt wird. Signalform(16) ist gleich der Signalform (2) und wird wiederholt, so daß die 2 χ f -Taktimpulssignale in der Haupteinheit und der Nebeneinheit miteinander verglichen werden können. Wie im Schaltbild angedeutet, sind vor der Streckung des 2 χ f -Taktimpulssignals auf der Nebeneinheit die beiden Taktimpulssignale phasenverschoben, nach der Streckung sind sie jedoch in Phase.

Dies löst das Synchronisationsproblem jedoch nicht, weil die 02-Signale der beiden Taktimpulsgeneratoren noch nicht in Phase sind. Jedes 02-Signal ändert seinen Status im Zuge eines Hoch-Niedrig-Übergangs des ihm zugeordneten 2xf -Signals, Signalform (18) gleicht der Signalform O), weil es keine Änderung in dem Haupt 02-Signal gibt. Es gibt jedoch eine Phasenänderung in dem 02-Signal der Nebeneinheit, wie durch Signalform (17) dargestellt. Bei jedem Hoch-Niedrig-Ubergang des 2 χ f -Signals der Nebeneinheit (Signalform 15) gibt es einen Übergang in dem 02-Signal der Nebeneinheit. Folglich führt die Streckung des 2 χ f - Signals der Nebeneinheit über einen O.CLK-Zyklus zu einer Verschiebung des 02-Taktes der Neberieinheit gegenüber dem 0?-Taktimpuls der Haupteinheib.

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Betrachtet man nun wieder die Signalformen 0) und (5), so soll daran erinnert werden, daß das 0?-Signal der Haupteinheit dem 02-Signal der Nebeneinheit um 90 Grad voreilte. Wie aus den Signalformen (17) und (18) ersehen werden kann, sind nach der ersten Phase des Gynchronisationsvorgangs die beiden 02-Signale um 180 Grad in der Phase verschoben.

Während des nächsten Auffrisch-Zyklus, der 15 Mikrosekunden später erfolgt, findet der zweite Schritt des Synchronisationsvorgangs statt. Signalform (19) zeigt einen weiteren Haupt-KJ^'Jifci'SH JtttQ-Impuls. Wie gewöhnlich beginnt dieser Impuls, wenn der Haupt-02-Taktimpuls hohes Potential annimmt und dauert über einen kompletten 02-Zyklus an. Wie vorstehend beschrieben, ist der Ausgang des Gatters 64 nur dann niedrig, wenn das REFRESH REQ-Signal (Signalform (19)) niedrig ist, das BUS CONTINUOUS 02-Signal (Signalform (18)) niedrig ist und das CONTINUOUS 02-Signal der Nebeneinheit (Signalform (17)) hoch ist. In der zweiten Phase des Synchronisationsvorgangs nimmt der Ausgang des Gatters 64 niedriges Potential an, wie in Signalform (20) dargestellt ist.

Das Dual Flip-Flop 66 wird immer dann getaktet, wenn das O.CIiK-Takt impuls signal hoch geht. Der erste derartige Übergang erfolgt einen halben O.CLK-Taktimpulszyklus nach dem der Ausgang des Gatters 64 niedriges Potential angenommen hat. Wie in Signalform (21) dargestellt, geht zu dieser Zeit der QT-Ausgang des Flip-Flops 66 auf hohes Potential. Die nächste positive TaktImpulsflanke tritt auf, während der Ausgang des Gatter 64 noch niedrig ist, so daß sich keine Änderung im QT-Ausgang ergibt. Lediglich bei dem nächsten O.CLK-Taktimpuls geht der QT-Ausgang auf niedriges Potential. Das zweite Flip-Flop des Bausteins 66 ändert seinen Zustand beim zweiten dieser Taktimpulse, wobei der (^-Ausgang niedriges Potential an-

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nimmt. Der nächste Taktimpuls hat keinen Einfluß auf den Q2~-Ausgang, weil der Q1-Ausgang auf hohem Potential bleibt, wenn der Taktimpulseingang hoch geht. Beim nächsten Taktimpuls geht der Q2-Ausgang erneut auf hohes Potential.

Der Ausgang des Gatters 68 ist nur dann niedrig, wenn die Ausgänge QT und V[Z des Flip-Flops 66 hoch sind. Wie in der SignaIform (2 3) dargestellt, nimmt der Ausgang des Gatters 68 für einen vol]ständigen O.CLK-Taktimpulszyklus niedriges Potential an.

Wie vorstehend beschrieben, ist der Ausgang des Gjtters 74 hoch, wenn das O.CLK-Taktimpulseignal hoch ist. Es ist jedoch ebenfalls hoch, wenn der Ausgang des Gatters 68 niedrig ist. Dies führt zu einer Streckung des Ausgangssignals des Gatters 74, wie in Signalform (24) dargestellt ist. Da Übergänge in dem 2 χ f -Taktimpulssignal des Bausteins 6875 der Nebeneinheit nur dann auftreten, wenn Hoch-Niedrig-Übergänge im Ausgangssignal des Gatters 74 auftreten, ist es offenbar, daß das 2 χ f -Taktimpulssignal der Nebeneinheit,wie in Signalform (25) dargestellt, gestreckt wird. Di das 02-Signal seinen Status nur bei einem Hoch-Niedrig-Ubergang in dem 2 χ f -Taktimpulssignal ändert, ist es offenbar, daß eine Streckung des 02-Signals der Nebeneinheit erfolgt, wie in Signalform (26) dargestellt. Signal form (2¹^) ist gleich der Signalform (18) und zeigt das 02-Signal (und BUS CONTINUOUS) der Haupteinheit. Aus einem Vergleich der Signalformen (26) und (27) geht hervor, daß, während die 02-Signale um 180 Grad gegeneinander phasenverschoben sind, bevor der Ausgang des Gatters 68 niedriges Potential annimmt, die folgende Operation des Gatters das 02-Signal der Nebeneinheit das 02-Signal der Plaupteinheit auf eine Phasenverschiebung von nur 90 Grad führt.

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Während der dritten Phase des Synchronisationsvorgangr; werden die beiden 02-TaktimpulseIgnaIe in Synchronisation gebracht. Signalform (28) zeigt das 02-Signal der Nebeneinheit nach der zweiten Korrektur. Man kann feststellen, daß die Phase der Signalform (28) um 90 Grad verschoben ist gegenüber der Signalforiri (26) als Ergebnis der zweiten Korrektur. Si gnalform (29) zeigt den dritten REFRESH REQ-Impuls, der, wie gewöhnlich, bei einem Niedrig-Hoch-Übergang im 02-Signal der Haupteinheit (Signalform (P?)) auftritt. Durch Anwendung der gleichen Analyse-Art, die vorstehend zweimal beschrieben ist, kommt man zu den Signalformen (.50) bis (55), die den Ausgängen des Gatters 64, den Ausgängen ^T und ^? des Bausteins 66 und dem Ausgang des Gatters 68 entsprechen.

Signalform (54) zeigt, xvie da.) 0.CLK-Signa.! , das normalerweise am Ausgang des Gatters 74 auftritt, xvährend der Zeit, in der der Ausgang des Gatters 68 niedriges Potential führt, hoch gehalten wird. Signalform (55) zeigt, wie diese Streckung das 2 χ f -Taktsignal der Nebeneinheit sperrt, insofern, als ein Übergang in diesem Taktimpulssignal nur dann auftritt, wenn der Ausgang des Gatters 74- einen Hoch-Niedrig-Ubergarig zeigt.

Signalform (36) zeigt das 02-Signal der Nebeneinheit nach der dritten Korrektur. Da die von dem Taktimpulsgenerator abgegebenen 02-Signale einen Übergang nur dann zeigen, wenn das 2 χ f -Signal einen Hoch-Niedrig-Ubergang offenbart , \ub es offensichtlich, daß das 02-Signal der Nebeneinheit eben falls gestreckt wird.Schließlich ist die Signalform (57) einfach die Wiederholung des 02-Signals und BUS CONTINUOUS 02-Taktimpu.lssignals der Haupteinheit, welches über alles als Bezug gedient hat. Es ist offenbar, daß nach der dritten Korrektur und der Streckung des 0P-Signals der Nebeneinheit die beiden

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02-Signale synchron sind.

Dies vervollständigt die Beschreibung des Synchronisationsvorgangs. Der ungünstigste Pall ist der, bei dem drei Auffrischungszyklen benötigt werden. Dieser Fall ist in den Signalformen (1) bis(37) dargestellt. Beginnt ein Taktimpulsgenerator eines speziellen Nebenprozessors seinen Zyklus derart, daß die 02-Taktimpulse der Nebeneinheit und der Haupteinheit die relativen Phasenlagen haben, die in den ßignalformen (17) und (18) abgebildet sind, so erfordert es nur zwei Korrekturen, um diese miteinander in Tritt zu bringen. Beginnt in ähnlicher Weise der Taktimpulsgenerator einer Nebeneinheit seinen Zyklus derart, daß sein 02-Signal und das 02-Signal der Haupteinheit die relativen Phasenlagen haben, die in den Wellenformen (27) und (P8) abgebildet Bind, dann ist nur ein einziger Korrekturzyklus erforderlich. In allen Fällen jedoch, lange bevor die Rückstellimpulse zu den Taktimpulsgeneratoren und den Mikroprozessoren beendet sind, sind die Taktimpulsgeneratoren der Nebeneinheiten synchron mit dem Taktimpulsgenerator der Haupteinheit. Sollte darüber hinaus der Taktimpulsgenerator irgendeiner Nebeneinheit aus der Synchronisation fallen, so steuern die Impulse mit niedrigem Pegel auf der Leitung 70 nicht nur die Rückstellung des Mikroprozessors der Nebeneinheit, sondern bringen auch den Taktimpulsgenerator dieser Nebeneinheit in Synchronisation mit dem Taktimpulsgenerator der Haupteinheit.

Zeitliche Steuerung der Prozessoren und Speicher

An diesem Punkt erscheint es hilfreich, die Steuerung des zeitlichen Ablaufs der Prozessoren und Speicher sowohl während des normalen Zugriffs irgendeines Prozessors zu dem ihm zugeordneten Speicher als auch während eines Auffrischzyklus für das gesamte System zu betrachten. Die betroffenen

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Signalformen machen ebenfalls klar, wie das CONTINUOUS 02-Signal auf jeder Karte erzeugt wird. Der kompliziertere Fall, bei dem die Haupteinheit Zugriff zu einem der Nebenspeicher hat, soll beschrieben werden, nachdem zunächst die grundlegende Zeitsteuerung betrachtet werden soll.

In Figur 10 zeigt die Signalform (1) das H-'Upt-O.CLK-Taktimpulssignal und die Signalform (2) zeigt das 2 χ f -Tiktimpulssignal, dad durch den Taktimpulsgenerator Baustein 6875 erzeugt wird. Alle Übergänge in dem letzteren Signal treten an den Abfallflanken de,r 0.CLK-Haupt-Taktimpulse

auf. üignalform (3) zeigt das Standard MEMOEY CLOCK-Signal des Bausteins 6875» welches in Phase mit dem 02-Tiktimpulssignal der Signalform (4·) ist. Der Taktimpulsgenerator erzeugt ebenfalls das 01-Taktimpulssignal gemäß Signalform (5), das mit dem 02-Signal nicht in Phase ist.

Flip-Flop 78 auf Jeder Karte erzeugt das zugeordnete CONTINUOUS 02-Signal. Da das 2 χ t_Q - Signal dem CLK-Eingang des JK-Flipflops zugeführt wird, kann das Flipflop seinen Zustand bei jeder Abfallflanke der Signalform (2) zu den Zeiten tx,, to, usw., die in der Zeichnung angegeben sind, ändern. Das MEMORY CLOCK-Signal wird dem J-Eingang des Flipflops zugeführt und der K-Eingang wird auf positives Potential gelegt. Obwohl immer zu den Zeiten t^,, tp» usw. ein Übergang in dem MEMORY CLOCK-Signal erfolgt, spricht das JK-Flipflop auf den Signalpegel an seinem J-Eingang unmittelbar vor dem Übergang an. Zur Zeit t^, unmittelbar bevor das MEMORY CLOCK-Signal hohes Potential annimmt, sind beide Eingänge zu dem Flipflop hoch und das Flipflop ändert daher seinen Status. Wie in der ßignalform (6) dargestellt, geht der ^-Ausgang nun auf niedriges Potential, nachdem er zu Anfang hohes Potential hatte. Unmittelbar vor der Zeit tp ist das Speicher-Taktimpulssignal niedrig. Mit niedrigem

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Potential am J-Eingang und hohem Potential am K-Eingang wird das Flipflop rückgestellt, wenn der φ-Ausgang hohes Potential annimmt. Der Flipflop-Betrieb zur Zeit t, gleicht dem zur Zeit ty, , der Betrieb zur Zeit t^, gleicht dem zur Zeit tg usw. Es ist daher offenbar, daß bei Nichtvorhandensein des MEMORY READY-Signals oder wenn die DMA/REF Eingänge niedriges Potential annehmen, das CONTINUOUS 02-Signal auf jeder Karte in Phase mit dem 02-Signal vom T^ktimpulsgenersctor ist (Signalformen (4) und (6)), auch wenn das CONTINUOUS 02-Signal nicht tatsächlich von dem 02-Signal abgeleitet wird.

Wie in Figur 10 dargestellt, findet ein vollständiger Prozessorzyklus zwischen zwei aufeinanderfolgenden Abfallflanken des 02-Taktimpulses statt. Die 01- und 02-Signale v/erden den zugeordneten Eingängen des Mikroprozessors 126 zugeführt. Die Signalform (7) zeigt die Zeit innerhalb jedes Zyklus, in der der Mikroprozessor seinen Adreß-BUS Adress-Bits zuführt. Während dieser Zuführung von Adress-Bits zum BUS geht der VMA-Ausgang des Mikroprozessors auf hohes Poten tial, um anzuzeigen, daß eine Adresse erzeugt worden ist. Signalform (8) zeigt den Zeitablauf des R/W-Signals, das von dem Mikroprozessor erzeugt wird, um anzuzeigen, ob eine lese- oder eine Schreib-Operation stattfinden soll. Im Falle einer Schreiboperation werden während des in Signalform (9) angezeigten Intervalls von dem Prozessor zu einem 8-Bit-Datehbus Daten zugeführt. Im Fall einer Leseoperation werden Daten vom Speicher (oder von einer 1/0-Sfhaltung) während des Intervalls, das in der Signalform (10) angezeigt ist, am Datenbus · erwartet.

Vor der Betrachtung der grundlegenden Zeitablaufsteuerung des Speichers erscheint es hilfreich, den Speicher selbst

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und seinen zugeordneten Multiplexor' anzusehen · ü^f*r >'P'^j i''Ii^rauf jeder Karte besteht aus acht Raunte inen, die parallel geschaltet sind. Lediglich einer davon ist dargestellt. Alle Biusteine sind 16K χ 1-Buusteine. Alle Adressier- und Steuerleitungen der acht Bausteine sind untereinander parallel geschaltet, jedoch der einzige Datenbit-1'in auf jedem Baustein ist mit einem zugeordneten Pin der acht Bitleitungen auf dem Datenbus verbunden. Um Zugriff zu einer der 16K-Speicherzellen zu erlangen, sind 14 Bits erforderlioh. Der

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Speicher ist in Form von ?.' Zeilen und 2' Spalten organisiert. Dem Baustein wird zunächst eine 7-Bit-A.dresne zugeführt, die der gewünschten Zeile entspricht. Es handelt sich dabei um die sieben niedrigwertigen Bits der 14-Bit-Ad.resse. Die Zeilen-Adreß-Bits v/erden in den Chip eingegeben, wenn der RAS-Eingang niedriges Potential annimmt. Darauf werden die sieben Spalten-Adreas-Bitr·; (die sieben höherwertigeren Bits in der 14-Bit-Adresse) den si oben Adreß-Eingängen auf dem Chip zugeführt und eingeblendet, wenn der CAS-Eingang niedriges Potential annimmt. Der Speicher führt eine Lese- oder Schreib-Operation durch, abhängig von dem .jlituc de; ii/W-Eingangs und schreibt ent^edot· ei-".ei ·.i l-Wort'. ent^pr-e -hf^.d <it-Ία Wert des zugeordneten iJaten-Bi t-Lvi ng'Uig.; ein oder lie;..t i-inen Bit-Wert aus und führt ihn diener Leitung zu. In dem Fall, daßcfer RAS-Eingang eingeblendet wird ohne eine folgende Markierung (strobe) des CAS-Eiηgangs, frischt der RAM-

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Speicher alle ?' Speicherzellen in der Zeile, die durch die sieben Zeilen-Adress-ßits identifiziert sind, auf. (Die für den Speicher zusätzlich benötigten Eingänge sind nicht dargestellt, da dies für ein Verständnis der vorliegenden Erfindung nicht erforderlich ist).

Es muß daher zwei Quellen von Adresü-Bits geben. Eine 14-Bit-Adresse für eine Lcse/Schreibe-Operation erscheint auf dem Bus 140. Auf deT H-uptkarte kann die Adresse nur vorn Hauptprozessor abgeleitet, v/erden und auf einer Nf-henknr-t.e k-mri ::in

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entweder vom Nebenprozessor oder vom H'iuptprozessor stammen, wie nachstehend beschrieben wird. In jedem Pill jedoch erscheint die 14-Bit-Adresse an 14 Eingängen des Multiplexers Ί86. (Wegen der zahlreichen Eingänge werden bei der erläuterten Ausführungsform der Erfindung vier parallel geschaltete Multiplexer verwendet). Eine 7-Bi-t-Auffrisch-Adresse erscheint auf dem Bus 184 und wird den weiteren sieben Eingängen des Multiplexers zugeführt. Die Auffrisch-Adresse stammt vom Auffrisch-Adress-Zähler 182.

In dem Hauptprozessor erzeugt der Auffrischzähler 42 HKi¹HESH HEQ-Impulse und zwar alle 15 MikroSekunden. Der am Ausgang des Pufferspeichers 58 der Haupteinheit auftretende Impuls wird direkt dem J-Eingang des Flipflops 80 auf der Hauptkarte zugeführt. Er wird außerdem über Leitung 18 dem Rückwandplatinen-Bus zugeführt, von dem er der Leitung 18 auf jeder Nebenkarte zugeführt wird und in ähnlicher Weise an dem J-Eingang des Flipflqps 80 auf jeder Nebeneinheit auftritt. Auf jeder Karte wird das REFRESH REQ-Signal von der Leitung 18 dem Inverter 60 zugeführt, wobei das Ausgangssignal des Inverters dem K-Eingang des zugeordneten Flipflops 80 zugeführt wird. Dxs Flipflop wird von der Abfallflanke des CONTINUOUS 02-Signals auf Leitung 46 jeder Karte getaktet. Während des meisten Teils der Zeit liegt der Ausgang des Auffrischzählers 40 auf der Hauptkarte hoch. Daher ist der J-Eingang des Flip-Flops 80 auf allen Karten gewöhnlich auf hohem Potential und der K-Eingang gewöhnlich auf niedrigem Potential. Während einer Auffrisch-Operation liegt der Q-Ausgang des Flip-Flops auf jeder Karte auf niedrigem Potential. Sobald jedoch der Ausgang des Zählers 42 hohes Potential annimmt, verursacht die nächstfolgende Taktgabe des Flip-Flops, daß der Q-Ausgang auf hohes Potential geht und der Q-Ausgang niedriges Potential annimmt. Der Auffrisch-

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Zähler wird durch die Anstiegsflanke des CONTINUOUS 0.¹-Signals auf der Hauptkarte getaktet. Daher nehmen die KEFRESHHEQ-Leitungen in allen Prozessoren niedrigem Potential an, wenn das Flip-Flop 80 auf jeder Karte nicht getaktet wird. (Es soll daran erinnert werden, daß die CONTINUOUS 02-Signale auf allen Karten synchron miteinander sind). Sobald Jedoch die CONTINUOUS 02-Tiktimpulse niedriges Potential annehmen, nimmt der Q-Ausgang des Flip-Flops 80 auf jeder K-rte niedriges Potential und der ^-Ausgang hohes Potential an. Das REFRKSH REQ-Signal geht wieder hoch, wenn die nächste Anstiegsflanke des CONTINUOUS 02-Tiktes der Haupteinheit auftritt und somit sind bei der nächsten Abfallflanke aller CONTINUOUS 02-Taktimpulse alle Flip-Flops in ihren normalen Status gebracht. Es ist daher offenbar, daß für einen vollständigen Prozessorzyklus die REFRESH GRANT-Leitung 84 niedriges Potential und die REFRESH GRANT-Leitung 82 hohes Potential annimmt, wenn eine Auffrisch-Operation für alle Karten erforderlich ist.

Der Auffrisch-Adress-Zähler auf jeder Karte wird durch die Abfallflanken des REFRESH GRANT-Impulses getaktet und zwar am Ende jedes Auffrischzyklus. Der Auffrisch-Zähler eilt daher dem nächstfolgenden Auffrischzyklus lange vor und sein Adress-Bus 184 ist zu Beginn eines jeden Auffrisch-Zykluu stabil.

Im Fall eines normalen Lese/Schreib-Zyklus bleibt die REFRESH GRANT-Leitung auf niedrigem Potential. Das Signal auf dieser Leitung wird dem REF EII-Eingang des Multiplexers zugeführt. Wird dieser Eingang auf niedrigem Potential gehalten, so werden die sieben Auffrisch-Adress-Bits nicht durch den Multiplexer übertragen. Stattdessen werden sieben der vierzehn Prozessor-Adress-Bits durch den Multiplexer zu dem 7-Bit-Bus

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188 übertragen. Welche von den Adress-Bits daher durch den Multiplexer übertragen werden, ist abhängig vom otatus des ROW EN-Eingangs des Multiplexers. Liegt der ROW EN-Eingang auf niedrigem Potential, so werden die sieben niedrigstwertigen Adress-Bits (Zeile) zum Speicher übertragen, liegt dagegen der ROW EN-Eingang hoch, so werden die sieben höherwert igen Bits (Spalte) zum Speicher übertragen. Während einer Auffrisch.Operation ist, wenn die REFRESH GRANT-Leitung hohes Potential führt, der Status des ROW EN-Eingangs irrelevant. Das hohe Potential am REF EN-Eingang des Multiplexers verursacht, daß die sieben Auffrisch-Adress-Bits während des gesamten Auffrisch-Zyklus zum Speicher übertragen werden.

Figur 11 zeigt die Zeitsteuerung des Speichert; während eines normalen Lese/Schreib-Zyklus. Die Zeitsteuerung wird sowohl auf die Hauptkarte als auch auf die Nebenkarten angewandt. (Im Fall des Zugriffs einer Haupteinheit zu einem Nebenspeicher wird die Adresse auf dem Bus 140 von der Hauptkarte abgeleitet, statt von dem örtlichen Prozessor, und die Daten- und R/W-Leitungen des Nebenspeichers sind über die Rückwandplatine mit dem Hauptprozessor verbunden, statt mit dem örtlichen Prozessor. Die Speicher-Zeitsteuerung=5signale sind jedoch die gleichen, ungeachtet dessen, welcher Prozessor einen Zugriff hat). Die Signalformen (1), (2) und (3) zeigen in einfacher Weise die Signale O.CLK, 2 χ f_Q und CONTINUOUS 02 auf der Karte, zu deren Speicher zugegriffen wird. Eb soll beachtet werden, daß das CONTINUOUS 0.?-üLgnal auch .-ils RAS (Zeilen-Adpeüo-Abtastimpulc )/weTl es zum TirLViblenden der sieben Zeilen Adress-Bits in den Speicher verwendet wird. Das Signal ist von dem CONTINUOUS 02-Signal auf Leitung 46 abgeleitet, das einem Eingang des Gatters 94 zugeführt wird. Der andere Eingang ist mit dem Ausgang des Gatters 112 verbunden. Die RAS-Leitung 96 geht daher auf niedriges Potential

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nur dann, wenn das CONTINUOUS 02-Signal hohes Potential hat und der Ausgang des Gatters 112 hoch liegt. Der Ausgang des Gatters 112 nimmt hohes Potential an, wenn irgendeiner seiner Eingänge niedriges Potential annimmt. Ein erster Eingang ist mit der REFRESH GRANT-Leitung 82 verbunden, die während eines Auffrisch-Zyklus niedriges Potential annimmt. Eine 7-Bit-Zeilen-Adresse muß noch während eines Auffriach'yklus in dnri Speicher eingeblendet werden und es ist notwendig, d'is KAS"-Signal zu erzeugen. Ein zweiter Eingang des Gatters 11? ist; von einem Ausgang des Adress-Dekodera 210 abgeleitet. Zu jedem Speicher kann von seinem eigenen Prozessor zugegriffen werden, indem eine Adresse im Bereich OOOO-3FFF spezifiziert wird. Erscheint eine derartige Adresse auf dem Adress-Bus 140, wird sie von dem Dekoder 210 erkannt und der Dekoder veranlaßt seine LOCAL MEMORY SELECT (0000-3FFF)-Leitung 214 niedriges Potential anzunehmen, solange, wie die Adresse auf dem Bus bleibt. Folglich wird der zweite Eingang des Gatters 112 veranlaßt, niedriges Potential anzunehmen, v/eil die Adresse auf dem Bus erscheint, wenn das 02-Signal hoch ist, so daß das RAS-Signa1, wie gefordert, erzeugt werden kann.

Der dritte Eingang des Gatters 112 ist vom Ausgang des Gatters 170 abgeleitet. Wie nachstehend beschrieben, geht das r- Ausgangssignal dieses Gatters auf einer Nebenkarte nur dann auf niedriges Potential, wenn die Nebeneinheit erkennt, daß die Haupteinheit Zugang zu dem Nebenspeicher wünscht (wobei die BUS MEM REQ-Leitung 22 niedriges Potential annimmt und die Seitenadresse, die auf dem Bus 28 von der Haupteinheit erscheint, an die Slot-Bit-Kennung der Nebeneinheit angepaßt ist). In einem derartigen Fall geht der Ausgang des Gatters 170 auf der Nebenkarte auf niedriges Potente 1. Dieser Ausgang wird über PAGE HEG.MKi^-Leitung 216 zum dritten Eingang des Gatters 112 geführt. D^-* die Nebeneinheit, die ihre Seiten-

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Adresse erkannt hat, der Haupteinheit Zugriff zu ihrem Speicher gestatten muß, muß der KAÖ-Abtastιmpu1 κ noch erzeugt werden. Es muß beachtet werden, daß die drei Eingänge des Gatters 112 die Erzeugung dec RA S-Abta stimpulses für die drei möglichen Typen von Speicherzugriffen - Auffrischung, Prozessorzugriff zum eigenen .Speicher und Hauptprozessorzugriff zum Nebenspeicher - steuern.

Signa]form (4) in Figur 11 zeigt das CAS (COLUM ADDRESS STROBE (Spalten-Adress-'btactimpuls))-Signal, das an dem Q1-Ausgang des Flip-Flops 86 entsteht und eine Quelle für das CAS-Signal ist, das eine 7-Bit-Spalten-Adresse im Fall einer Lese/Schreib-Operation in den Speicher eintaktet. Dan CAS-Signal wird auch von dem Q3-Ausgang des Chips 86 gesteuert. Alle drei Flip-Flops auf diesem Chip werden durch das ^L\ χ f -Taktimpulssigna] getaktet, welches das gleiche wie das O.CLK-Taktimpulssignal gemäß Signalform (1) ist. Die Flip-Flops ändern daher ihren Status immer dann, wenn das O.CLK-T-'ktimpulssignal einen Niedrig-Hoch-ubergang zeigt.

Der CONTINUOUS 02-Taktimpuls wird dem D1-Eingang zugeführt. Daher nimmt bei der ersten positiven Flanke des 0. CIiK-Signals während eines Prozessorzyklus der Q1-Ausgang des Chips 86 niedrip;es Potential an, wie in Signalform (4) dargestellt ist, weil das CONTINUOUS 02-Si.gn.-il niedrig ist. Der Q1-Ausgang nimmt nur bei der ersten Anntiegsflanke des O.CLK-Signals, das auftritt, nachdem das CONTINUOUS 02-Signal auf hohes Potential gegangen ist, wieder hohes Potential an, wie in Signalform (4) dargestellt ist. Während eines normalen Lese/Schreib-Zugriffs liegt die KEFKESH G-KANT-Leitung 84 hoch. Weil diese Leitung mit dem D2-Eingang des Chips verbunden ist, bleibt der QP-Ausgang hoch. Weil der Q2-Ausgang mit dem D3-Eingang verbunden ist, bleibt der Q5-Ausgang, der GAS TNHIBIT¹, ebenfalls; hoch. Folglich liegen beide Ein-

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gänge zum Gatter 88 hoch und das CAS-Signal auf Leitung 90 verläuft umgekehrt zu dem CAS-Si gnal gemäß Signalform (Ji).

Es soll beachtet werden, daß im B'all einer Auffrischoperat ion die CAS-Leitung auf hohem Potential bleiben muß. Es gibt dabei keinen Spalten-Abtastimpuli:. Auch wenn der CAS-Ki η gang des Gatters 88 auf niedriges Potential geht, wie ir SiP₁-InI form (4) dargestellt ist, ist en der Qf-Ausgang (CAS INHIBIT; .U-u Chips 86, der während eines Auffrischzyklus auf niedrigen! Potential gehalten wird, um den CAS-Ausgang auf hohem Potential zu halten, wie nachstehend beschrieben ist.

Djs CONTINUOUS 02-Signal auf Leitung 46 wird durch Gatter ⁽ _;v^J hindurch der ROW ENA BLJi-Le i tu ng 98 zugeführt. Djs Gatter rührt eine kurze Verzögerung ein und, wie in SignaIform (5) dargestellt, das ROW ENABLE-Signal wird gegenüber dem ROW-Adress-STROBE-Signal leicht verzögert. Die REFRESPI GRANT-Le i tu ng wird während des gesamten Lese/Schreib-Zyklus auf niedrigem Potential gehalten, wie in Signa!form (6) dargestellt und vorstehend beschrieben ist, um der 14-Bit-Prozessor-Ad ^ries:-;c; zu gestatten, in zwei Stufen durch denMultiplexer übertragen zu werden, wobei diese zwei. Stufen durch das ROW ENABJi^-Signal gesteuert werden.

Signälform (7) zeigt die Zeit, während der die 14-Bi t-J :·ο;·.< ; sor-Adresse an dem 14-Bi t-Ei ngang der. Bus-Multiplexer·.¹: 18t". ersteht. Während Φα; JxCjW !¹JiJ ι"LUiJ¹J-SLtTi- ·> '■ -ie·; ri get; Pott-ίΛ i ί Ι hat, verursacht das niedrig-· Pott-rt i'-.1 '■■-- 'Us.·. LiOv/ -.L-i.·, i. r^-inn des Multiple:-:--re, daß die ΰleber. nie<;r'igft"f x-tigen Bit.-; de¹" Prozessor-vdre-sse durch den Multiplexer auf den Bus 18 übertragen werden. Dies sind die Zei len-Adress-ßits, wie i ■- Signalform (8) dargestellt ist. Sobald jedoch das ROW ENABLK-Signal hoch geht, verursacht das hochliegendf Eingangn:ri ^na I am ROW EN-Ki-rigang der. Multiplexers, (iaß die- ::^;.eben Γ,ρ.·ι ' ten-

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udress-Bitij über den Multiplexer übertragen werden, ebenfalls wie in Signalform (8) dargestellt int. Unterhalb der Signaldarstellung (8) sind zwei Pfeile gezeigt. Der erste entspricht dem RAS-Signal (Signalform O)), wenn es auf hohes Potential geht. Geht das RAS-Signal hoch, so geht das RAS-Signal auf niedriges Potential und, wie vorstehend beschrieben, wird eine Zeilenadresse in den Speicher eingeblendet. Der zweite Pfeil ist in einer Linie mit dem Anstieg des CAS-Signals auf hohes Potential dargestellt. Geht das CAS-Signal hoch, so geht der CAS-Eingang des Speichers auf niedriges Potential und die Spalten-Adress-Bits v/erden in den Speicher eingeblendet. Der Speicher führt dann eine Lese- oder eine Schreib-Operation in Übereinstimmung mit dem R/V-Signal-Eingang durch. h)a soll beachtet werden, daß der Grund für die Verzögerung des ROW 'ENABLE-Signals durch Verwendung des Gatters 92 darin besteht, sicherzustellen, daß die Zeilen-Adress-Bits auf dem Bus 188 verbleiben, wenn das RAS-Signal niedriges Potential annimmt. Ohne diese Verzögerung würden die Adress-Bits auf dem Bus 188 zur gleichen Zeit, zu der der RAS-Eingang abgetastet wird, wechseln. Durch leichtes Verzögern des ROV ENABLE-Signals werden die Zeilen-Adress-Bits in den Speicher eingeblendet und nur nach der Einblendung ersetzen die Spalten-Adress-Bits die Zeilen-Adress-Bits auf dem Bus. Die Verzögerung, die das Gatter 92 einführt, beträgt näherungsweise 20 Nanosekunden.

Figur 12 zeigt die Zeitablaufsteuerung des Prozessors während eines Auffrisch-Zyklus. Die Sighalformen (1),(2) und O) zeigen die Grundsignale O.CLK, 2 χ f_Q, und CONTINUOUS 02 auf allen Prozessorkarten. Die Signalform (4-) und (5) zeigen die 01 und 02-Signale, wenn keine Auffrisch-Anforderung vorliegt.

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Ist eine Auffrisch-Operation angefordert, so geht das REFRESH REQ-Signal bei der Anstiegsflanke des CONTINUOUS 02-Taktimpulses der Hauptkarte auf niedriges Potential, wie vorstehend beschrieben ist. Dies findet ;iktueLl in der Mitte eines Prozessorzyklus statt und die KEi¹¹RKuJi RKQ-Leitung bleibt auf niedrigem I'otential bis zur Mitte des nächsten Zyklus, wenn das CONTJKUOUS 02-Signal der Haupteinheit das nächste M-* 1 hoch geht, wie in Signal form (6) dargestellt.

Flip-Flop 80 wird auf jeder Karte durch die Abfallflanke des entsprechenden CONTINUOUS 02-SignaIs getaktet. Flip-Flop wird daher nur in der Mitte des REFRESH REQ-Impulses getaktet - am Beginn eines Prozessorzyklus - au einer Zeit, in der die REFRESH GRANT-Leitung (^-Ausgang des Flip-Flops) hohes Potential annimmt, um den Multiplexer 186 zu steuern, so daß er eine Zeilen-Auffrisch-Adresse dem Speicher zuführt. Flip-Flop 80 wird am Ende des Zyklus in seine normale Lage gebracht, wenn das CONTINUOUS 02-Signal wieder auf niedriges Potential geht. Zu dieser Zeit ist der REFRESH REQ-Eingang bereits wieder auf hohem Potential. Folglich bleibt das REFRESH GRANT-Signal mit der Signalform (7) * welches den Auffrischzyklus steuert, während eines vollständigen Prozessorzyklus hoch.

Damit eine Auffrisch-Operation stattfinden kann, muß der Prozessor auf jeder Karte den Zyklus unterbrechen, wobei sein 01-Eingang auf hohem I'otential und sein 02-Eingang auf niedrigem Potential bleibt. Es soll beachtet werden, daß die REFRESH

Ä-Leitung 18 auf jeder Karte mit dem DMA REF REQ-Eingang des zugeordneten Taktimpulsgenerators 6875 verbunden ist. Der Taktimpulsgenerator tagtet diesen Eingang auf der Anstiegsflanke des 2 χ f -Taktimpulses ab, jedoch unterbricht dies nicht aktuell den Zyklus der 01 und 02-Taktimpulse, bis nicht die Abfallflanke des ? χ f -Signals auftritt. Die erste Anstiegsflanke des 2 χ f -Taktimpulses, die auftritt, n« :hdeir.

8AD ORIG'MAL 130052/0813

der DMA/REE' REQ-Eingang des Taktimpulsgenerators das erste Mal auf niedriges Potential geht, wird in der Signalform (2) mit ty, "bezeichnet. Bei der folgenden Abfallflanke des 2 χ f -Taktimpulses veranlaßt zur Zeit t₂ der Taktimpulsgenerator das 02~8ignal, niedriges Potential anzunehmen und darauf zu verbleiben. Bei der nächsten positiven Flanke des 2 χ f_Q-Taktimpulses, zur Zeit t,, ist der Dm-ZKJKi¹ REQ-Eingang des Taktimpulsgenerators noch auf niedrigem Potential, so daß es keine Änderung der Zustände der 01 und 02-Taktimpulse zur Zeit t^ gibt. Zur Zeit t(- hat jedoch das REFRESH REQ-Signal hohes Potential angenommen und das DMA/REF REQ -Eingangssignal des Taktimpulsgenerators ist nun hoch. Folglich beginnt zur Zeit tg, an einer Abfallflanke des 2 χ f Taktimpulses, der Taktimpulsgenerator der 01 und 02-Taktimpulse seinen Zyklus erneut. Er beginnt wieder dort, wo er aufgehört hat, wenn das 02-Signal gerade niedriges Potential angenommen hat und der 01-Takt hohes Potential angenommen hat. Es folgt dann ein normaler Zyklus, der mit der Zeit tg beginnt. Dies ist ein Ablauf, wie er sein sollte, nachdem der Auffrisch-Zyklus vorbei ist und ein neuer Prozessor-Zyklus beginnen kann, bei dem der 01-Takt hoch und der 02-Takt niedrig ist. Tatsächlich werden die 01- und 02-Taktimpulssignale während eines vollständigen Prozessorzyklus gestreckt, um eine Auffrischung der Speicher zu gestatten.

Die Speicher-Zeitsteuerung ist während eines Auffrisch-Zyklus komplizierter als während eines Lese/Schreib-Zyklus. Die wichtigen Signalformen sind in Fig. 15 dargestellt. Signalformen (1), (2) und (3) sind die gleichen wie die gleichbezeichneten Signalformen in Figur 11 und zeigen die grundlegenden Zeitsteuersignale O-CLK, 2 χ f_Q und CONTINUOUS 02 (ROW ADDRESS Strobe). In ähnlicher Weise i-fc die Signalform (4) die gleiche vie in jeder Figur und zeigt da:3 GAS (COLUMN ADDRESS STROBE) Signal. Unter Bezug auf Figur 11 soll daran erinnert werden,

ORIG!_NAL

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daß der CAS-Eingang des Speichers abgetastet wird, um eine Spalten-Adresse in den Speicher zu geben, wenn das CAS-Signal in der zweiten Hälfte des Zyklus hohes Potential annimmt. Während eines Auffrisch-Zyklus muß das CAS-Abtastsignal gesperrt werden, so daß eine vollständige Zeile aufgefrischt wird. Dies wird durch das zweite und dritte Flip-Flop des Bausteins 86 gesteuert.

Signalform (5) in Figur 13 zeigt das übliche REFRESH REQ-Signal, das ab der Mitte eines Prozessor-Zyklus bis zur Mitte eines weiteren Zyklus auftritt, und Signalform (6) zeigt das REFRESH GRANT-Signal, das, wie vorstehend beschrieben, während eines Prozessor-Zyklus, in dem eine Auffrisch-Operation stattfindet, auf hohem Potential liegt. Signalform (7) zeigt das RAS-Signal, das gegen die Signalform (3) gekehrt ist, wenn zu einem Speicher Zugriff genommen wird oder dieser aufgefrischt wird. In der Mitte des Zyklus wird, wie durch den linken Pfeil neben der Signalform (8) in Figur 11 dargestellt, die Zeilen-Adresse in den Speicher eingeblendet. (Weil die REFRESH GRANT-Leitung nun hohes Potential führt und der REF EN-Eingang des Multiplexers freigegeben ist, wird die Auffrisch-Adresse auf dem Bus über den Multiplexer zum Speicher übertragen).

Die REFRESH GRANO?-Leitung 84 ist mit dem Eingang D2 des . Bausteins 86 verbunden. Da die Flip-Flops des Bausteins mit dem 4- χ f -Signal getaktet werden, welches dem O.CLK-Signal gemäß Signalform (1) entspricht, ändern die Flip-Flops des Bausteins 86 nur bei einer Anstiegsflanke des O.CLK-Signals ihren Status. Bei der ersten Anstiegsflanke während eines Auffrisch-Zyklus zum Zeitpunkt t^ in der Signalform (1) gemäß Figur 13 nimmt der Q2-Ausgang des Chips niedrges Potential an. Weil dieser Ausgang mit dem Eingang

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to

DJ verbunden ist, geht der Q3-Ausgang bei der nächsten Anstiegsflanke des O.CLK-Signals zur Zeit t_o auf niedriges Potential. Dieser Ausgang ist das CAS INHIBIT-Eingangssignal des Gatters 88.

Anhand des Signalverlaufs (4) gemäß Figur 11 kann festgestellt werden, daß bei der ersten Anstiegsflanke des O.CLK-Signals während jedes beliebigen Zyklus das CAS-Eingangs-Signal zum Gatter 88 auf niedriges Potential geht. Dies trifft auch zu während eines Auffrischzyklus, wie gemäß Signalform (9) in Figur 13 dargestellt, wobei das CAS-Signal zur Zeit t^ auf hohes Potential geht. D^ jedoch das CAS INHIBIT-Signal zur Zeit "D2 niedriges Potential annimmt, bleibt der CAS-Ausgang auf hohem Potential während des ganzen Zyklus, sogar wenn das CAS-Eingangssignal zur Zeit t, hohes Potential annimmt. Das CAS-Signal bleibt auf hohem Potential, so daß auf einen Zeilen-Adress-Einblendimpuls kein Spaltenadress-Einblendimpuls für die Speicher folgt. Die Speicher erkennen das Nichtvorhandensein des Spalten-Adress-Einblend-Impulses und führen eine Auffrisch-Operation durch.

Am Ende des Zyklus wiederholt sich das CAS-Signal ebenso v/ie während einer Lese/Schreib-Folge. Während des nächsten Zyklus jedoch hat die REFRESH GRANT-i-Leitung niedriges Potential. Ebenso wie die zweiten und dritten Flip-Flops des Bausteins 86 das CAS INHIBIT-Signal gegen das REFRESH GRANT-Eirigangssignal um 1,5 Perioden des O.CLK-Signals zu Beginn jedes Auffrisch-Zyklus verzögern, verzögern sie auch das CAS INHIBIT-Signal gegen den neuen Status des REFHESH GJiANT-beim Start des nächsten Zyklus. Daher geht das CAS INHIBIT-Signal der Signalform (8) über 1,5 O.CLK-Taktimpu^sperioden in den nächsten Prozessorzyklus hinein auf hohes Potential. Zu dieser Zeit liegt der CAS-Eingang zum Gatter 88 gemäß

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Signalform (4-) noch auf niedrigem Potential, so daß der CAS-Ausgang hoch liegen bleibt. Nimmt jedoch der CAS-Eingang das nächste MjI hohes Potential an, so geht der GAS-Ausgang auf niedriges Potential. Dies erfolgt genau dann, wenn er auf niedriges Potential gehen soll, damit ein Spalten-Adress-Einblendimpuls stattfinden kann. (Siehe Signalform (4) in Figur 11, die Zeit, da das CAS-Signal während eines Lese/ Schreib-Zyklus zur gleichen Zeit auf hohes Potential geht, zu der das CAS-Signal der Signalform (9) in Figur 13 auf niedriges Potential geht).

Hat die Haupteinheit Zugriff zu ihrem eigenen Speicher, so verläuft die Zeitsteuerung vie vorstehend bekehrieben. Auch wenn sie Zugriff zu einem Neberiapeichei' hat, besteht kei.no Notwendigkeit, den üblichen Betrieb des 6875-T&ktimpulsgenerators auf der Hauptkarte zu unterbrechen. Die Haupteinheit hat lediglich Zugriff zu einem Speicher statt zu einem anderen und, insoweit der Hauptprozessor und der H'mpttaktimpulsgenerator betroffen sind, können diese in der üblichen Weise arbeiten. Dies ist der Grund dafür, daß der MEMORY READY-Eingang des Taktimpulsgenerators auf der Hauptkarte niemald veranlaßt wird, niedriges Potential anzunehmen. Es besteht kein Bedarf, den Prozessor-Betrieb durch Streckung d^r 01 und 02-Taktimpulse zu sperren. (Es soll daran erinnert werden, daß der 01-Ausgang des Taktimpulsgenerators auf niedriges i'otential und der 02-Ausgang auf hohem Potential festgehalten wird und daß der MEM OLK-Ausgang in ähnlicher Weise hoch gehalten wird, wenn der MEMORY READY-Eingang des Taktimpulsgenerators niedriges Potential annimmt.) Nur auf einer Nebenkarte sollte der MEMORY READY-Eingang des zugeordneten Taktimpulsgenerators niedriges Potential annehmen, wenn die H--upteinheit Zugriff zu einem Nebenspeicher hat. Dies ist erforderlich, um den Betrieb des zugeordneten Nebenprozessors zu unterbrechen.

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Wünscht der H'juptpx'ozessor Zugriff zu einem Nebenspeicher, co muß zunächst das Kennzeichen der Nebenkarte in das Seitenregister 194· auf der Hauptkarte eingegeben v/erden. Während eines normalen Hauptprozessor-Schreibzyklus wird die Adresse 8000 dem Adress-Bus zugeführt. Der Dekoder 210 erkennt diese Adresse und führt ein Signal mit niedrigem Potential seiner PAGE REG SELECT (8000)-Leitung 212 zu. Dieses Signal wird einem Eingang des Gatters 192 zugeführt. Der Bus 02-Ausgang des Haupttaktimpulsgebers, der mit dem 02-Signal in Phase ist, wird dem zweiten Eingang des Gatters 192 zugeführt. Daher geht in der Mitte des Zyklus der Ausgang des Gitters 192 auf niedriges Potential, wenn der 02-Taktimpuls hohes Potential annimmt. Am Ende des 02-Taktimpulses geht der Ausgang des Gatters 192 auf hohes Potential und taktet die Daten in das Seitenregister 194-. Während des Schreibzyklus liefert der Hauptprozessor einen Code, der das Kennzeichen des Nebenspeichers, zu dem zugegriffen werden soll, durch die vier niedrigstwertigen Bits auf dem Daten-Bus 128 repräsentiert. Diese Bits werden über den Hauptprozessor Doten-Bus 14-2 den vier Eingängen des Seitenregisters 194 zugeführt und in das Register eingegeben. Diese Bits erscheinen im Seitenregister-Bus 28, dessen vier Leitungen mit allen Nebenkarten verbunden sind. Es ist lediglich notwendig, das Seitenregister einmal für Vielfachzugriffe zu einem speziellen Nebenspeicher zu setzen, da die Seitenregister-Bits auf dem Seitenregister-Bus verbleiben, nachdem sie zuerst in das Seitenregister eingegeben worden sind. Auf jeder Nebenkarte werden die Bits, die auf dem Bus 28 erscheinen, den vier Eingängen des Speicher Flip-Flops 174 zugeführt.

Wünscht der Hauptprozessor Zugriff zu einem Nebenspeicher, wie -'orstehend beschrieben, so gibt er eine Adresse im Bereich 4000 bis 7FFF in seinen A.dress-Bus. Erkennt Dekoder

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eine Adresse in diesem Bereich, so führt er ein Signal mit niedrigem Potential seiner MEM REQ (4000 bis 7FFF)-Lfituug 50 zu. Dieses Signal wird, über den Pufferspeicher 58 der Leitung 22 zugeführt:, die mit allem Nebenei nhei ten verbunden ist;. Das Signal wird durch den Inverter 176 hm£ jeder No bent i nhr-i t invertiert und es wird einem anderen der Eingänge des Speicher Flip-Flops 174· ein positives Potential zugeführt. Die H-iupteinheit liefert auch ihren R/W-Aus gang über Pufferspeicher· 158 (wie nachstehend beschrieben) und Pufferspeicher 58 zu der Bus R/T7-L«-itung 24·, die mit allen Nebeneinheiten verbunden ist. Auf jeder Nebenkarte wird dieses Signal durch den Inverter 178 invertiert und dem 6. Eingang des Speicher Flip-Flops 174 zugeführt.

Auf jeder Karte wird der Q-Ausgang des Flip-Flops 78 dem Freigabe-Eingang des Speicher Flip-Flops 174 zugeführt. Der Q-Ausgang des Flip-Flops ist lediglich da:; invertierte CONTINUOUS 02-Signal. Zu Beginn eines jeden Zyklus geht das CONTINUOUS 02-Signal auf hohes Potential und. die Eingangs-Signale zum Speicher Flip-Flop 174 können diesen passieren. In der Mitte des Zyklus, wenn das CONTINUOUS 02-Signal niedriges Potential annimmt, werden die sechs Bits, die an den Eingängen des Speicher Flip-Flops erscheinen, in diesem abgespeichert, wobei der Inhalt des Speicher Flip-Flops während der letzten Hälfte des Zyklus nicht verändert werden.

Die Figuren 14- 1. bis 14- B zeigen die Zeitablaufsteuerung, wenn der Hauptprozessor Zugriff zu einem Nebenspeicher hat. Signalform (1) zeigt das 0. CIjK-Haupttaktimpulssignal, dan an allen Karten anliegt, und SignaIfοrm (2) zeigt die 2 χ Γ Signale, welche ebenfalls infolge der Synchronisation der Taktimpulsgeneratoren auf allen Karten gleich sind. Sip;nalform (3) zeigt das Bus CONTINUOUS 02-Signal (welchen das gleiche ist x»/ie der Haupt ^-Taktimpuls.

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- s/- Ct.

fJignalform (5) zeigt das MEM RUQ-tfignal, das von der Haupteinheit allen Nfbeneinheiten über Leitung 22 zugeführt v/ird. Der Hauptprozessor liefert kurz nach dem Beginn des Zyklus eine Adresse und der Adress-Dekoder 210 braucht etwas zusätzliche Zeit für seinen Betrieb und um das Signal über die Rückwandplatine zu verteilen. Folglich wird das MEM REQ-Signal gegenüber dem Beginn des Prozessorzyklus leicht verzögert. Signalform (6) zeigt das LATCH ENABLE-Signal auf jeder Nebenkarte, das gleich dem CONTINUOUS 02-Signal ist wie vorstehend beschrieben. Das MEM KEQ-Eingangssignal zu jeder Nebenkarte wird durch den Inverter 176 invertiert und in den Speicher 174- eingespeichert. Das resultierende MREQ-Signal am Ausgang des Speichers auf Leitung 224 ist in Signalform (7) dargestellt.

Signalform (4) zeigt den Ausgang des Gatters 110 auf Leitung 227- Die beiden Eingänge zu diesem Gatter sind die 2 χ f und 4 x f -Signale von dem Taktimpulsgenerator auf jeder Karte. Der Ausgang des Gatters ist nur dann niedrig, wenn die beiden Eingänge des Gatters hohes Potential führen. Daher geht die Signalform (4) nur dann auf niedriges Potential, wenn beide Signale (1) und (2) hohes Potential führen, wie in der Zeichnung dargestellt. Jede Ibfa 11 flanke des Signals am .lusg-ing dos Gatt err. 110 vi.rd ve, wendet, um das Flip-Flop 166 zu takten.

Die Vergleichsschaltung 172 hat zwei Anordnungen von 4-Bit-Eingängen. Der erste Satz (B) wird vom Speicher Flip-Flop 174 abgeleitet und repräsentiert die Kennung der Nebeneinheit, die von der Haupteinheit ausgewählt ist. Die (A)-Eingänge sind die 4 Slot-ID -Bits auf dem Bus 3>4. Der Ausgang der Vergleichsschaltung, A= B, ist normalerweise auf niedrigem Potential. Liegt jedoch der Freigabeeingang auf hohem

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Potential, so geht das Ausgangssignal auf hohes Potential, wenn die(A.) und (B)-ELngangs-Sätze einander entsprechen. Der Freigabee i ngarig i f»t mit dem M/ij-oJ ot-Bi t auf Leitung .'"'f. verbunden. Auf der Hauptkarte ist die Vergleichscohaltunp; daher nicht freigegeben, ihr Ausgangs:;ignal führt niedrigem Potential und der Ausgang des Gatters 17O bleibt hoch. Auf jeder Nebenkarte jedoch, für die das M/S Slot-Bit hohes Potential hat, geht der Ausgang der Vergleichsschaltung auf." hohes Potential, wenn die Ölot-Idee-Bits der Nebeneinhel t,-Kennung entspricht, die im Speicher-Flip-Flop 174· erscheint.

Das Ausgangssignal des Gatters 170 sollte jedoch nicht niedriges Potential annehmen, um anzuzeigen, dass die Haupteinheit Zugang zu einem Nebenspeicher wünscht, wenn nicht die Haupteinheit wirklich einen derartigen Zugriff xvünscht. Da der Inhalt des Seitenregisters auf der Hauptkarte auf dem Seitenregister-Bus verbleibt, arbeitet die Vergleichsschaltung 172 fortlaufend mit jeder Nebenkarte, um eine Entsprechung (falls eine solche besteht) anzuzeigen. Aus diesem Grund wird der MREQ-Ausgang des Speicher Flip-Flops 174 auf Leitung Ρ2Λ dem zweiten Eingang des Gitter.': 17O zugeführt. Nur· wenn die Haupteinheit Zugriff zu einem Nebenspeicher wünscht und nur, wenn dieser Nebenspeicher auf einer speziellen Nebenkarte angeordnet ist, geht das Ausgangs signal d«!S Gatters 170 auf dieser Karte auf niedriges Potential, wie in der Signalform (8) dargestellt ist.

Der Ausgang des Gatters I70 ist über Leitung 216 mit einem Eingang des Gatters 112 verbunden. Leitung 216 wird alc PAGE REG.MREQ bezeichnet, um anzuzeigen, daß sie immer dann auf niedriges Potential geht, wenn die Haupteinheit Zugriff zu einem Nebenspeicher wünscht, aber nur dann, venn der Nebenspeicher .sich auf der zugeordnnten Prozesfiorkarte befindet

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i'.ij soll daran erinnert werden, daß es der dritte Eingang des Gatters 112 ist, der die Erzeugung der. RiIS-SignaIs steuert, welches eine Zeilenadresse in den Speicher eintaktet.

Dig Ausgangssignal des Gatters 17Ο wird durch den Inverter 168 invertiert und einem Eingang des Gatters 162 zugeführt. Dieser Eingang geht daher auf hohes Potential, wenn die Haupteinheit Zugriff zu dem Nebenspeicher auf dieser Karte wünscht. Der andere Eingang des Gatters 162 ist das invertierte Bus-R/W*-Signal, das im Speicher Flip-Flop 164 abgespeichert IGt. Folglich ist das Ausgangssignal des Gatters 162 normalerweise hoch, geht jedoch auf niedriges Potential, wenn eine Schreiboperation in den Nebenspeicher mit Steuerung durch den Hauptspeicher gefordert ist. Der Ausgang des Gatters 162 ist mit dem I3-Eingang der Bus TURN AROUND LOGIC 200 verbunden und steuert, wie nachstehend beschrieben, eine Schreiboperation in einen Nebenspeicher in Übereinstimmung mit der durch den Hauptprozessor erzeugten Adresse. Der niedrige Ausgang des Gatters 162 ist außerdem über Gatter 160 mit dem R/W-Eingang des Speichers I90 verbunden, um eine Schreiboperation zu steuern, falls ein Schreibzyklus stattfinden soll. Der andere Eingang des Gatters 160 ist von der örtlichen R/W"-Leitung 52 am Ausgang des Pufferspeichers 138 abgeleitet. Wie nachstehend beschrieben, wird das R/W-Signal eines Prozessors über Pufferspeicher 158 der Leitung 52 zugeführt, wenn dieser prozessor (Hauptx oder Nebeneinheit) den Zugriff zu seinem eigenen Speicher steuern muß. Das Signal wird dann über Gatter 160 ausgegeben, um den örtlichen Speicher darüber f.u informieren, ob eine Lese- oder eine Schreiboperation stattfinden soll. (Das Signal wird auch dem I2-Eingang der BUS TURN AROUND LOGIC 200 zugeführt und, wie nachstehend beschrieben, verwendet). Es soll beachtet v/erden, daß das örtliche R/W-Signal, das von dem Hauptprozessor erzeugt wird,

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nicht nur über Gatter 160 dem Hauptspeicher zugeführt wird, sondern auch über Pufferspeicher 58 der Bus R/W-Leitung I^J4 zugeführt wird, um so allen Nebeneinheiten zugeführt zu werden. Wie jedoch gerade beschrieben, hat das so allen Nebeneinheiten gelieferte Signal keinen Einfluß, wenn die Haupteinheit zu dem Speicher dieser Nebenkarte nicht zugreift, v/eil der Ausgang des Gatters I70 auf hohem Potential gehalten wird, wodurch der Ausgang des Gatters 162 veranlaßt wird, auf hohem Potential zu bleiben.

Nimmt man an, daß der Auffri.sohzähler ^LV? nicht bestimmt hat, daß eine Auffrischoperation zur selben Zeit stattfinden soll, in der die Haupteineinheit Zugriff zu einem Nebennpeicher sucht, so ist der Q-Aus gang des Flip-Flop:·; 80 auf jeder Karte auf hohem Potential, üomit liegt der Q??-Ausgang des Chips 86 ebenfalls hoch. Obgleich dieser Ausgang mit dem Löscheingang des Flip-Flops 166 verbunden ist, hat ein positives Potential an diesem Eingang keinen Einfluß auf das Flip-Flop. Der Ausgang des Gatters 17O ist mit dem J-Eingang des Flip-Flops verbunden und das invertierte Signal vrird von dem Inverter 168 dem K-Eingang zugeführt. Das Flip-Flop wird getaktet, wenn der Ausgang des G'tters 110 niedriges Potential annimmt (Signalform (4)). Daher folgt der Q-Ausgang dee Flip-Flops 166 dem Ausgang de:.; Gatters 170, ,jedoch nur, wenn Gatter 110 niedriges Potential annimmt. Der erste Oberfl ng erfolgt zur Zeit t^ _v Ji ehe VA ^,alfün:, '4) dei i'igu:· \'- .·ι , venn der Q-Aur,gang niedrige:; Potyr.t L-il ¹UiMimmt, vo.il ■.:·_,-■ J-Eingang niedrige.'; iotential führt. Zur Zeit tv, erfolgt kein Wechsel, veil der Ausgang des Gattern 170 noch niedriges Potential hat. Zur Zeit t_λ jedoch geht der Q-Ausgang des Flip-Flops 166 auf hohes Potential, weil der Ausgang des G tters 170 (Signall'orm (8) auf hohes Potential gegangen ist. )

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Signalform (10) zeigt den Ausgang des Gatters 164. Dieser Ausgang, Leitung 226, wird als PROCESSOR HOLD "bezeichnet, der immer dann, wenn er niedriges Potential annimmt, den 6875-T->ktimpulsgenerator veranlaßt, seinen Betrieb zu unterbrechen, insofern, als Leitung 226 mit dem MEMORY READY-Eingang des Chips verbunden ist. Geht der Ausgang des Gatters 170 das erste Mal auf niedriges Potential, so geht, weil dieser direkt mit einem Eingang des Gatters 164 verbunden ist, der Ausgang dieses Gatters auf niedriges Potential. Obgleich der Ausgang des Gatters 170 am Ende des Zyklus wieder auf hohes Potential geht, wird der Ausgang des Gatters 164 noch auf niedrigem Potential gehalten, weil der Q-Ausgang des Flip-Flops 166, der mit dem zweiten Eingang des Gatters 164 verbunden ist, noch auf niedrigem Potential liegt. Folglich geht der MEMORY READY-Eingang des Taktimpulsgenerators auf der ausgewählten Nebenkarte (unter der Annahme, daß ein Zugriff der Haupteinheit stattfindet) kurz nach dem Start des Zyklus auf niedriges Potential und bleibt so bis kurz vor der Mitte des nächsten Zyklus. Der MEMORY READY-Eingang des Taktimpulsgenerators auf der Hauptkarte geht niemals auf niedriges Potential, weil der Ausgang des Gatters 17Ο auf der Hauptkarte zu allen Zeiten auf hohem Potential bleibt, da die Vergleichsschaltung 1?2 nicht freigegeben ist. Liegt der Ausgang des Gatters 17Ο auf der Hauptkarte zu allen Zeiten auf hohem Potential, so ist in ähnlicher Veise der Q-Ausgang des Flip-Flops 166 hoch und die Leitung 226 wird auf hohem Potential gehalten, weil beide Eingänge des Gatters 164 auf hohem Potential liegen.

Der 6875-Taktimpulsgenerator-Chip beginnt mit der Abtastung seines MEMORY READY-Eingangs an der negativen Flanke seines 2 χ f -Taktimpulses, während sein 02-Taktsignal ansteigt. Liegt der MEMORY READY-Eingang zu dieser Zeit auf niedrigem

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Potential, dann "beginnt der 6875-Taktimpulsgenerator CMp damit, seine Signale 02, MIMORY CLOCK und BUS 02 im hohen Status zu strecken, sowie sein 01-Signal im niedrigen Status. Bei der nächsten negativen Planke des 2 χ f -Taktes läßt der 6875-Baustein seine Signale 0?, MEMORY CLOCK und BUS 02 abfallen, wenn der MfJMORY READY-Eingang nicht auf niedrigem Potential liegt, und gibt ebenso seinen 01 Takt bei der folgenden negativen Flanke des 2 χ f_Q-Taktes frei. Vier derartige Abtastzeiten t , t,, t und t* sind in der Signalform (10) der Figur 14 A durch Pfeile angedeutet. Signalform (11) zeigt die 02-, MEMORY CLOCK- und BUS 02-Signale, die von dem Taktgenerator auf dem Chip der Nebeneinheit erzeugt werden, in Übereinstimmung mit dem Status seines MEMORY READY-Eingangs, der in Signalform (10) dargestellt ist.

Zur Zeit t gemäß Signalform (10) wird der MEMORY READY-Eingang das erste Mal abgetastet. Zu dieser Zeit bestimmt der T^ktimpulsgenerator, daß der MEMORY READY-Eingang auf niedrigem Potential liegt« Der Taktimpulsgenerator beginnt die 01-, 02-, MEMORY CLOCK- und BUS 02-Taktimpuls-Signale zu strecken, während der MEMORY READY-Eingang abgetastet itfird₉ um festzulegen, wann diese Taktimpulse freigegeben werden sollen. Während daher das 02-Signal gemäß Signalform (11) normalerweise zur Zeit t, auf niedriges Potential gehen würde, (Ende des Prozessor-Zyklus), tut es dies nicht. Die nächste Abtastung erfolgt zur Zeit t-. und da der MEMORY READY-Eingang noch auf niedrigem Potential liegt, hält die Streckung an. Erst zur Zeit t_Q entscheidet der Taktimpulsgenerator, daß der MEMORY READY-Eingang wieder auf hohes Potential gegangen ist, so daß zur Zeit t^ (die folgende negative Flanke des 2 χ f τ-Taktimpulses) der normale Ablauf wieder beginnen kann« Das Nettoergebnis besteht darin,

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daß der 02-Taktimpuls_rfum einen vollständigen Zyklus verlängert, in seinem hohen Status verbleibt, wobei der 01-Taktimpuls (nicht dargestellt) in ähnlicher Weise eine Streckung seines niederen Status erfährt.

Der Grund dafür ist folgender: Der Nebenprozessor kann zu Beginn eines Zyklus nicht wissen, ob der Hauptprozessor Zugriff zu dem Nebenspeicher suchen wird. Folglich gibt der Nebenprozessor eine Adresse an seinen Adress-Bus (und Daten auf seinen Daten-Bus, falls ein Schreibzyklus gefordert ist) und erwartet, daß sein Lese/Schreib-Zyklus mit der nächsten Abfallflanke seines 02-Taktimpulses beendet ist. Obwohl die von dem Nebenprozessor erzeugte Adresse auf seinem Adress-Bus verbleibt (und seine Daten auf dem Daten-Bus verbleiben, falls ein Schreibzyklus gefordert wird), werden Adress-Bus und Daten-Bus nicht mit dem Nebenspeicher verbunden. Die Ursache liegt dafür in der Arbeitsweise der Bus turn-around logic 200, wie nachstehend beschrieben. Am Ende des Zyklus, angenommen die Haupteinheit wünscht lediglich einen einzelnen Zugriff zu dem Nebenspeicher, verbindet die bus turn around logic erneut Adress-Bus und Daten-Bus des Nebenprozessors mit dem Speicher. Es besteht kein Bedarf für einen 01-Taktimpulszyklus, da der Nebenprozessor zu Beginn des vorhergehenden Zyklus durch diese Phase gegangen ist, bevor die Heupteinheit Zugriff zu dem Nebenspeicher verlangt hat. Am Ende des nächsten Zyklus jedoch setzt die Abfallflanke des 02-Impulses, die dem 02-Eingang des Nebenprozessors zugeführt wird, im Effekt die Andauer des vorhergegangenen Zyklus fort, der unterdrückt worden war. Dies war der Grund, weshalb die 02- und 01-Taktimpulse während eines vollständigen Zyklus gestreckt worden waren. In der Auswirkung werden die periodischen Umläufe der Phase 1/Phase 2 des Nebenprozessors direkt in der Mitte unterbrochen und dann wiederholt. In dem Fall, daß die Haupteinheit einen weiteren

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Zugriff zu dem Neb en spei eher wünscht, werden die 01 und 02-Ausgänge des Taktimpulsgenerators einfach für einen weiteren Zyklus in der gleichen Weise gestreckt. Die Haupteinheit kann erneut zum Nebenspeicher zugreifen für so viele aufeinanderfolgende Zyklen wie gewünscht.

Es soll daran erinnert werden, daß das Flip-Flop 78 die CONTINUOUS 02-Signale auf jeder Karte erzeugt und daß sein J-Eing:ang mit dem MEMORY CLOCK-Ausgang des Taktimpu Isgenerators verbunden ist. Der MEMORY CLOCK-Ausgang des Taktimpulsgenerators folgt jedoch dem 02-Taktimpuls und wird gestreckt (verlängert), immer dann, wenn der MEMORY READY-Eingang des T')ktimpulsgenerators auf niedriges Potential geht und den Zyklus des Taktimpulsgenerators unterbricht. Es ist daher wichtig, zu verstehen, warum das Flip-Flop 78 fortfährt, ein CONTINUOUS 02-Taktimpuls-Signal zu erzeugen, sogar wenn der MEMORY CLOCK-Ausgang des Taktimpulsgenerators für viele aufeinanderfolgende Frozessorzyklen auf hohem Potential gehalten wird.

Das Flip-Flop wird durch negative Übergänge in dem 2 χ f Ausgangssignal des Taktimpulsgenerators getaktet und dieses Taktsignal läuft kontinuierlich weiter, auch wenn der MEMORY READY-Eingang auf niederem Potential liegt. Die negativen Übergänge erfolgen zu Zeiten t bis t, gemäß Signalform (10). Der MEMORY CLOCK-Ausgang des Taktimpulsgenerators ist in Signalform (11) dargestellt wie vorstehend beschrieben gestreckt. Da direkt vor dem ersten Zyklus, der in den Figuren 14A und 14-B dargestellt ist, der J-Eingang des Flip-Flops 78 zusammen mit dem K-Eingang auf hohem Potential liegt, ändert Flip-Flop 78 seinen Status und sein Q-Ausgang geht auf niedriges Potential. Da der MEMORY CLOCK-Ausgang des Taktimpulsgenerators unmittelbar vor der Zeit t in Signal-

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verlauf (10) niedriges Potential führt, zeigt der J-Eingang des Flip-Flops 78 eine 0, während der K-Eingang eine 1 darstellt und zur Zeit t_a befindet sich das Flip-Flop im 0-Zustand, wobei der Q~-Aus gang, wie in Signalverlauf (12) dargestellt, auf hohes Potential geht. Zu den Zeiten t-. und t liegt der J-Eingang des Flip-Flops noch hoch, weil der MEMORY CLOCK-Ausgang des Taktimpulsgenerators auf hohem Potential liegt. Folglich ändert das Flip-Flop seinen Status, wenn beide Eingänge des Flip-Flops im 1-Zustand sind. Das gleiche passiert am Ende des zweiten Zyklus, wie in der Zeichnung dargestellt, zur Zeit t·, (siehe Signalverlauf (11)). Daher geht der Q-Ausgang des Flip-Flops 78 auf niedriges Potential. Weil der J-Eingang nun auf niedrigem Potential liegt, wird bei der nächsten negativen Flanke des 2 χ f Taktimpulses das Flip-Flop 78 rückgestellt, wobei der "^-Ausgang auf hohes Potential geht. Dies ist genau das, was der ^-Ausgang machen soll, um ein CONTINUOUS 02-Signal zu erzeugen.

Unter Bezug auf Figur 12 soll daran erinnert werden, daß, wenn eine Auffrisch-Operation erforderlich ist, die 01 und 02-Signale für einen vollständigen Zyklus gestreckt werden (siehe Signalverläufe (8) (9))· Diese Streckung (Verlängerung) erfolgt auf jeder Karte des Systems, nämlich der Hauptkarte und allen Nebenkarten. Die Logik der Hauptkarte erzeugt ein KJSJCtüSSii KJSQ-Signal von der Mitte des einen Zyklus bis zur Mitte des nächsten Zyklus (siehe Signalverlauf (6) in Figur 12) und das REFRESH GRANT-Signal auf jeder Karte wird während der Dauer des nächsten Zyklus erzeugt (siehe Signalverlauf (7) in Figur 12). Geht während des Zyklus das HKJCtüSSIi KisQ-Signal zum ersten Mal auf niederes Potential, so ist der laufende Speicherzugriff abgeschlossen und während des nächsten Zyklus werden die Phasentaktimpuls-

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signale gestreckt, so daß eine Auffriscli-Operation stattfinden kann. Es soll nun angenommen werden, daß der Hauptprozessor Zugriff zu einem Nebenspeicher hatte, als die EEFRESH REQ-Signalleitung das erste Mal auf niedriges Potential ging. Dies schafft eine zusätzliche Komplikation auf der Nebenkarte, zu deren Speicher von dem Hauptprozessor zugegriffen wurde.

Beim Beginn des ersten Zyklus liefert der Nebenprozessor die geeigneten Bits zu seinem Adress-Bus und zu seinem Daten-Bus, als wenn er im Begriff wäre, zu dem ihm zugeordneten Speicher Zugriff zu nehmen. Während dieses Zyklus jedoch, wie vorstehend beschrieben, verlangt der Hauptprozessor Zugriff. Ohne einen nachfolgenden Auffrischzyklus werden die Nebentaktimpulse wie soeben beschrieben von der Mitte des ersten Zyklus bis zur Mitte des zweiten Zyklus gestreckt, so daß am Ende des zweiten Zyklus der Speicher dem Zugriff des Nebenprozessors entspricht, wobei der Zugriff des Neben-Prozessors über alles damit tatsächlich während des ersten Teils des erstenZyklus und des letzten Teils des zweiten Zyklus erfolgt. Bestimmt jedoch in der Mitte des ersten Zyklus die logik der Hauptkarte, daß eine Auffrisch-Operation erforderlich ist (während sie Zugriff zu dem Nebenspeicher hat), so ist der zweite Zyklus in Wirklichkeit ein Auffrischzyklus. Lediglich im dritten Zyklus wird der Zugriff des Nebenprozessors zu dem Speicher vervollständigt. Wns daher erforderlich ist, ist die Streckung der Phasen-Taktimpulse der Nebeneinheit nicht nur für einen Zyklus, sondern für zwei - von der Mitte des ersten Zyklus bis zur Mitte des dritten, so daß am Ende des dritten Zyklus der Nebenprozessor den Speicherzugriff abschließen kann, den er zu Beginn des ersten Zyklus angefangen hat. Die Signalverläufe (15) bis (17) in Figur 14-B zeigen, wie dies durchgeführt wird.

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Der Signalverlauf (13) zeigt den REFRESH REQ-Impuls, der in der üblichen Weise von der Mitte des ersten Zyklus bis zur Mitte des zweiten Zyklus auftritt. Der Signalverlauf (14-) ist der übliche REFRESH GRANT-Impuls, der während der Dauer des zweiten Zyklus, in dem eine Auffrisch-Operation stattfindet, anhält. Weil das REFRESH GRANT-Signal an dem Q-Ausgang des Flip-Flops 80 mit dem D2-Eingang des Flip-Flops 86 verbunden ist und weil das Flip-Flop durch die Anstiegsflanken des 4 χ f - Taktsignals (das um die Hälfte eines O-CLK-Zyklus nachdem die REFRESH GRANT-Leitung auf hohes oder niedriges Potential geht) auftritt, getaktet wird, ist der 02-•lusgang des Flip-Flops 86 um einen halben O. CLK-Taktzyklus verzögert und stellt die Invertierung des ÜBFRESli GRANT-Signals (14) dar. Der Q2^-Ausgang des Flip-Flops 86 ist im Signalverlauf (15) dargestellt. Der Q-Ausgang des Flip-Flops 166 ist in Signalverlauf (9) dargestellt für den Fall, daß keine Auffrischoperation stattfindet, sondern daß die Haupteinheit Zugang zum Nebenspeicher hat. Auch wenn eine Anforderung durch die Hauptkarte besteht, alle Speicher aufzufrischen, wird der Q-Ausgang des Flip-Flops 166 in der gleichen Weise noch auf niedrigem Potential gehalten, und Signalverlauf (16), der das Q-Ausgangssignal des Flip-Flops 166 bei Vorliegen eines Befehls zur Auffrischung aller Speicher abbildet, nimmt in der gleichen Weise niedriges Potential an, sogar bevor die REFRESH REQ-Leitung niedriges Potential annimmt. Weil gemäß Signalverlauf (9) der Q-Ausgang des Flip-Flops hohes Potential annimmt zur Zeit t, (siehe Signalverlauf (4), ist zu dieser Zeit der Q2-Ausgang des Flip-Flops 86 auf niederem Potential und mit dem Löscheingang des Flip-Flops 166 über Leitung 229 verbunden. Folglich bleibt Flip-Flop 166 gelöscht, wobei sein Q-Ausgang auf niedrigem Potential liegt, bis der Q2-Ausgang des Flip-Flops 86 hohes Potential annimmt. Es ist daher offenbar, daß der Signalverlauf

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(16) solange auf niederem Potential bleibt, bis eines der Signale (9) oder (15) niedriges Potential annimmt.

Unter Bezug auf Signalverlauf (10) soll daran erinnert werden, daß die t-t,-Keile Zeiten repräsentieren, in denen der Taktimpulsgenerator den MEMORY HEADY-Eingang abtastet. Signalverlauf (17) zeigt das resultierende 02-Taktimpulssignal, das durch den Neben-Taktimpulsgenerator erzeugt wird, wenn eine Anforderung zur Auffrischung der Speicher in der Mitte während eines Zugriffs des Hauptprozessors zu dem Nebenspeicher auftritt. Beim Beginn des ersten Zyklus geht das 02-Ti?ktimpulssignal der Nebeneinheit wie gewöhnlich auf niedriges Potential. Zur Zeit t_ß tastet der Taktimpulsgenerator seinen MEMORY READY-Eingang ab und sieht, daß er auf niedrigem Potential liegt. D^her beginnt der Taktimpulsgenerator damit, die Taktsignale 01, 02, MEMORY CLOCK und Bus 02 zu strecken. Zu dieser Zeit ist das 02-Taktsignal wie in Signalverlauf (17) dargestellt, auf hohes Potential gegangen.

Es tritt keine Statusänderung des 02-Taktimpulses auf, da zu den Abtastzeiten t^ und t_Q der MEMORY READY-Eingang des Taktimpulsgenerators noch auf niedrigem Potential liegt. Auch zur Abtastzeit t^ (siehe Signalform (16) liegt der MEMORY READY-Eingang noch auf niedrigem Potential, so daß der Taktimpulsgeneratorbetrieb noch unterbrochen ist. Nur zur Abtastzeit t sieht der Taktimpulsgenerator, daß der MEMORY READY-Eingang auf niedrigem Potential liegt. Daher wird zur Zeit t~ die Wiederaufnahme des Betriebs gestattet. Lediglich am Ende des dritten Zyklus geht der 02-Taktimpuls detvNebeneinheit auf niedriges Potential. Zu diesem Zeitpunkt vervollständigt der Prozessor seinen Zugriff zu dem ihm zugeordneten Speicher. Dieser Zugriff hatte zu Beginn des ersten Zyklus begonnen, als, wie in Signalverlauf

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C17) dargestellt ist, das 02-Gignal auf niedriges Potential ging.

BUS TURN-AROTMD LOGIC 200 und Bus-Pufferspeicher

Bei der Betrachtung der Zeitablaufsteuerung für Prozessor und Speicher vmrde vorausgesetzt, daß immer der richtige A.dress-Bus und Daten-Bus mit dem Speicher verbunden ist. DiS bedeutet, daß auf der Hauptkarte Adress- und Daten-Bus des Hauptprozessors mit dem Hauptspeicher verbunden ist, wenn ein Haupt spei eher-Zugriff gefordert wird, und daß sie über die Rückwandplatine weiter verbunden sind, wenn Zugriff zu einem Nebenspeicher gefordert ist. Auf einer Nebenkarte ist der Adress-Bus und der Daten-Bus des Nebenprozessors mit dem zugeordneten Nebenspeicher verbunden, verlangt jedoch der Hauptprozessor Zugriff zu dem Speicher, so wird der Adress-Bus und der Daten-Bus in der Rückwandplatine mit dem Nebenspeicher verbunden. Die bus turn-around logic 200 und die Pufferspeicher, welche sie steuert, gewährleisten, daß die richtigen Verbindungen gemacht werden.

Das System gemäß der Figuren 1 bis 6 enthält mehrere Pufferspeicher für die Verbindung von Bus-Systemen untereinander. Es soll zum Beispiel der Bus Adress-Pufferspeicher 180 betrachtet werden. Dieser Pufferspeicher kann den Adress-Bus 32 in der Rückwandplatine mit dem Prozessor Adress-Bus 14-0 auf der Karte verbinden. Für den Fall, daß die Haupteinheit Zugriff zu einer ausgewählten Nebeneinheit wünscht, so muß die Adresse auf dem Prozessor-Adress-Bus (die vom Hauptprozessor erzeugt wird) über Pufferspeicher 180 zu dem Adress-Bus auf der Rückwandplatine übertragen werden. Andererseits muß in der ausgewählten Nebeneinheit der Bus-Adress-

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Pufferspeicher 180 eine Übertragung in der entgegengesetzten Richtung gestatten - von der Rückwandplatine zu dem Prozessor-Adress-Bus, von welchem eine Übertragung zum Multiplexer 186 erfolgt. Gemäß Figur 6 ist der Bus Adress-Pufferspeicher 180 als eine einzige Einheit dargestellt, die von einer Befehlsleitung 01 gesteuert wird. In der Praxis werden jedoch zwei voneinander getrennte Pufferspeicher 180a und 180b mit jeweils drei Zuständen vorgesehen, wovon je einer die Übertragung in eine Richtung steuert. Zwei Befehlsleitungen 01a und 01b dienen zur Freigabe der zugeordneten Pufferspeicher. Figur 8 zeigt den Bus turn-around logic block 200. Es sind Paare von Pufferspeichern mit Paaren von Freigabeleitungen dargestellt, immer dort, wo in Wirklichkeit zwei Pufferspeicher statt eines einzigen vorgesehen sind.

Bevor eine detaillierte Beschreibung der bus turn-around logic gegeben werden soll, sollen die verschiedenen Pufferspeicher beschrieben werden. Immer dann, wenn der Bus Adress-Pufferspeicher 180 die Richtung bestimmt, in welche die Adresse übertragen werden soll, bestimmt der Daten-Pufferspeicher die Richtung des Datentransfers. Tatsächlich gibt es zwei Bus-Datenpufferspeicher 196a und 196b und zwei Freigabeleitungen 02a und 02b. Arbeitet die Haupteinheit mit ihrem eigenen Speicher, so besteht kein Bedarf, einen ihrer Bus-Datenpufferspeicher freizugeben. Wird andererseits eine Leseoder Schreib-Operation mit einem Nebenspeicher durchgeführt, muß einer der beiden Pufferspeicher freigegeben werden, um die übertragung von Daten zur Rückwandplatine oder den Empfang von Daten von dieser zu gestatten. Ähnliches trifft zu für jede Nebenkarte. Eine ausgewählte Nebeneinheit muß einen Datentransfer in eine der beiden Richtungen gestatten, während eine nicht ausgewählte Nebeneinheit dieses nicht muß. Längs der gleichen Leitung gibt es in Wirklichkeit zwei

Prozessor-Datenpufferspeicher 130 auf jeder Karte. Im i'all beispielsweise einer Nebeneinheit, zu deren Speicher durch die Haupteinheit zugegriffen wird, müssen beide Prozessor-Datenpufferspeicher gesperrt werden, da keine Daten zu dem örtlichen Prozessor übertragen werden, wenn die Haupteinheit eine Leseoperation durchführt und umgekehrt liefert der örtliche Prozessor keine Daten-Bits zu dem Prozessor-Daten-Bus 142. Alle notwendigen Prozessor-Datenpufferspeicherbetriebsabläufe werden nachstehend beschrieben.

Der Prozessor-Adress-Pufferspeicher 134 enthält lediglich ein einziges Speicherelement, ungleich den drei anderen, die vorstehend betrachtet wurden. Adressen werden niemals zu einem Mikroprozessor übertragen und folglich steuert der Prozessor-Adress-Pufferspeicher 134· einfach die Übertragung einer von dem Prozessor erzeugten Adresse auf den Bus 132 zu dem Prozessor-Adress-Bus 140. In der Haupteinheit kann der Pufferspeicher immer freigegeben werden, da die Hauptadresse immer zu dem Prozessor-Adress-Bus 140 geliefert wird, ob nun eine Speicher-Operation mit dem Hauptspeicher oder mit einem der Nebenspeicher durchgeführt wird.

Der VMA/LOCAL R/W-Pufferspeicher 138 ist schließlich eine aus einer einzigen Einheit bestehende Vorrichtung, die zwei Signale von dem Prozessor überträgt. In der Haupteinheit muß der Pufferspeicher immer freigegeben werden, vreil das R/W-Signal und das VMA-Signal von der Haupteinheit erforderlich sind, unabhängig davon, ob die Haupteinheit Zugriff zu ihrem eigenen Speicher oder zu einem der Nebenspeicher fordert. In einer Nebeneinheit jedoch dürfen die Signale des Nebenprozessors nicht den Leitungen

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52 und 144 zugeführt werden, während der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat. Es soll beachtet werden, daß der Dekoder 210 auf jeder Karte mit seinen 16 Adress-Bit-Eingängen arbeitet, wenn der VMA-Ausgang seines zugeordneten Prozessors hohes Potential annimmt, jedoch nur, wenn Pufferspeicher 138 freigegeben ist.

Die Bus turn-around logic 200 enthält fünf Eingänge II-15. Es handelt sich um die folgenden Eingänge:

11-M/S SLOT BIT: Dies ist das auf jeder Karte nur einmal vorhandene Bit, das die Karte als Haupt- oder Nebenkarte kennzeichnet.

I2-L0CAL R/W: Der Zustand dieser Leitung ist eine Anzeige für die Art des Speicherbetriebs, der von dem örtlichen Prozessor gefordert wird. Das Signal kann durch das BUS R/tf-Signal von der Haupteinheit verdrängt werden, wenn die Haupteinheit Zugriff zu dem Speicher dieser speziellen Nebenkarte wünscht.

I3-BUS R/y.PAGE SEL: Diese Leitung liegt normalerweise hoch. Sie nimmt nur in einer von der Haupteinheit (deren Vergleichsschaltung 172 arbeitet) ausgewählten Nebeneinheit niedriges Potential an und nur dann, wenn die Haupteinheit wünscht, ein Byte in diesen Nebenspeicher einzuschreiben.

I4--MEM REQ: Diese Leitung nimmt nur auf der Hauptkarte niedriges Potential an, wenn die Haupteinheit Zugriff zu einem Nebenspeicher wünscht, d.h., wenn sie eine Adresse in dem Bereich 4000 bis 7Fi¹F erzeugt.

15-PAGE REG.MREQ: Diese Leitung liegt auf der Hauptkarte immer hoch. Sie nimmt auf einer Nebenkarte nur dann niedriges Poten-

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tial an, wenn die Haupteinheit Zugriff zu dem Nebenspeicher wünscht. Die "bus turn-around logic 200 hat gemäß Figur 6 fünf Ausgangsleitungen 01 bis 05, von denen jede zu einem entsprechenden von fünf Pufferspeichern führt, die vorstehend beschrieben sind. Drei von diesen Ausgangsleitungen (01, und 04) sind in Wirklichkeit je zwei Leitungen, da jeder der Pufferspeicher 180, 196 und 130 in Wirklichkeit aus zwei Pufferspeichern mit drei Zuständen besteht, die parallel gefschaltet sind, um die Übertragung in entgegengesetzte Richtungen zu steuern.

Der bus turn-around logic block 200 ist in Figur 8 im einzelnen dargestellt. Jeder der fünf Pufferspeicher soll individuell betrachtet werden. Bezogen auf die drei Pufferspeicherpaare 180, 196 und 130 bezeichnet in Figur 8 ein nach rechts zeigender Pfeil die Richtung zur Rückwandplatine, während ein nach links zeigender Pfeil eine Übertragungsrichtung von der Rückwandplatine zur Karte hin andeutet.

Bus-Adress-Pufferspeicher 180

Das M/S Slot Bit auf der Hauptkarte hat den Wert 0. Liegt der Eingang 11 auf niedrigem Potential, so liegt Leitung 01a ebenfalls auf niedrigem Potential und Pufferspeicher 180a ist immer freigegeben. Die Haupteinheit überträgt ihre Adressen immer zur Rückwandplatine, auch wenn sie Zugriff zu ihrem eigenen Speicher hat. Es besteht keine Notwendigkeit, den Pufferspeicher 180a zu sperren, weil immer dann, wenn von dem Hauptprozessor kein Zugriff zu einem Nebenprozessor gefordert wird, dessen Bus-Adress-Pufferspeicher 180b gesperrt ist, so daß die Adress-Bits von der Hiupteinheit daran gehindert werden, auf dem Adress-Bus des Nebenprozessors zu erscheinen.

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Bei einer Nebeneinheit hat das M/S Slot Bit den Wert 1 und der 11-Eingang liegt hoch. Somit ist der Adress-Pufferspeicher 180a auf jeder Nebenkarte gesperrt, so daß eine von der Nebeneinheit erzeugte Adresse nicht zur Rückwandplatine geführt wird.

Da Nebenprozessoren keinen Zugriff zum Speicher der Haupteinheit haben, besteht niemals die Notwendigkeit, den Bus Adress-Pufferspeicher 180b auf der Haupteinheit freizugeben. Da ein Eingang des Gatters 262 mit dem M/S Slot Bit verbunden ist, dessen Wert auf der Haupteinheit eine 0 ist, ist der Ausgang des Gatters 262 auf niedrigem Potential. Da auf der Leitung 01b auf der Hauptkarte immer ein Signal mit niedrigem Potential erscheint, ist dessen Bus Adress-Pufferspeicher 180b dauernd gesperrt.

Auf jeder Nebenkarte hat der 11-Eingang den Wert 1, so daß ein Eingang des Gatters 262 hoch liegt. Ausgangsleitung 01b muß jedoch auf einer Nebenkarte hohes Potential annehmen, um die Eingabe einer Adresse von der Rückwandplatine zu gestatten und zwar nur dann, wenn die Haupteinheit Zugriff zu einem speziellen Nebenspeicher wünscht. Eingang 15 nimmt niedriges Potential an nur dann, wenn die Haupteinheit Zugriff zu Nebenspeichern wünscht und nur dann, wenn es sich um die spezielle Nebeneinheit handelt, zu deren Speicher zugegriffen werden soll. In einem derartigen Fall führt Eingang 15 niedriges Potential, liegt der Ausgang des Inverters 260 hoch und ist der andere Eingang des Gatters 262 freigegeben, um in dieser Art einen Betrieb des Bus Adress-Pufferspeichers 180b zu gestatten.

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VMA/LOCAL R/W Pufferspeicher 158

Auf der Hauptkarte hat das M/S Slot Bit den Wert O. Da der 11-Eingang direkt mit einem Eingang des Gatters verbunden ist, ist sein Ausgang 05 auf niedrigem Potential und der Pufferspeicher 138 freigegeben. Dies muß so sein. Auf der Hauptkarte sind die R/W- und VMA-Signale vom Hauptprozessor immer erforderlich, ob für eine örtliche Operation oder für einen Nebenspeicherbetrieb.

Auf einer Nebenkarte liegt das 11 Bit hoch und hat somit keinen Einfluß auf das Gatter 261. Wird zum Nebenspeicher nicht von der Haupteinheit zugegriffen, so liegt der Eingang 15 hoch. Da dieser Eingang vom Inverter 260 vor der Zuführung zu dem anderen Eingang des Gatters 261 invertiert wird, liegt der Ausgang des Gatters 261 (Ausgangsleitung 05) auf niedrigemPotential und der Pufferspeicher 138 ist freigegeben. Die Nebenkarte fordert ihre VMA-R/W-Signale an, damit der Nebenprozessor Zugang zu seinem eigenen Speicher hat. In jeder Nebeneinheit jedoch, deren Speicher Zugriff durch die Haupteinheit erfährt, liegt Eingang 15 auf niedrigem Potential. Liegen beide Eingänge zum Gatter 261 hoch, so liegt auch der Ausgang 05 hoch und Pufferspeicher 138 ist gesperrt. Da vorausgesetzt wird, daß der Nebenspeicher von der Haupteinheit gesteuert wird, braucht der Pufferspeicher 138 auf der Nebeneinheit nicht zu arbeiten.

Bus-Daten-Pufferspeicher 196

Die Steuerung des Bus-Daten-Pufferspeichers 196 a und 196 b ist komplizierter, da viele Fälle bedacht werden müssen. Die Betriebsabläufe des Bus-Daten-Pufferspeichers sind nicht nur von der Art der betroffenen Karte abhängig und

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ob die Haupteinheit Zugriff zu einer Nebeneinheit sucht, sondern auch davon, ob eine Lese- oder Schreiboperation durchgeführt wird. Es erscheint sinnvoll, zunächst den Betrieb der Pufferspeicher auf der E&uptkarte und dann den auf den Nebenkarten zu betrachten.

Hauptkarte

Eingang 15 liegt auf der Hauptkarte immer hoch, weil die Vergleichsschaltung 172 permanent gesperrt ist. Daher liegt ein Eingang des Gatters 248 immer hoch. Weil der Slot Bit-Eingang 11 immer niedriges Potential führt, liegt der Ausgang des Gatters 24-6 immer hoch.

Es sei zunächst der Fall betrachtet, in dem die Haupteinheit Zugriff zu ihrem eigenen Speicher hat. In diesem Fall liegt die MEM REQ-Leitung (Eingang 14) der Haupteinheit immer hoch. Liegen beide Eingänge des Gatters 248 hoch, so ist sein Ausgang auf niedrigem Potential. Dies zwingt die Ausgänge des Gatters 250 (Ausgangsleitung 02a), niedriges Potential anzunehmen, so daß von der Hauptkarte zum Rückwandplatinenbus keine Daten übertragen werden. Das niedrige Potential am Ausgang des Gatters 248 veranlaßt außerdem den Ausgang des Gatters 254, auf hohes Potential zu gehen, um den Pufferspeicher 196 b übei* die Ausgangsleitung 02b zu sperren. Folglich werden keine Daten von der Rückwandplatine zu dem Datenbus des Hauptprozessors geführt.

Es sei nun der Fall betrachtet, bei dem die H°upteinheit Zugriff zu einem Nebenspeicher sucht, wobei ihr Eingang 14 niedriges Potential führt. Dies veranlaßt den Ausgang des Gatters 248, hohes Potential anzunehmen. Einer der Pufferspeicher 196a und 196b muß freigegeben werden, abhängig davon, ob eine Lese- oder eine Schreiboperation bezogen auf

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den Nebenspeicher durchgeführt werden soll. Auf der Hauptkarte liegt der Eingang 13 immer hoch. Folglich hängt der Ausgang des Gatters 234 von dem örtlichen R/V-Signal der Haupteinheit ab. Muß für einen Nebenspeicher eine Schreiboperation durchgeführt werden, so liegt der I2-Eingang der Hauptkarte auf niedrigem Potential und der Ausgang des Gatters 234 ist niedrig. Der Ausgang des Gatters 240 nimmt hohes Potential an, um einen Eingang des Gatters 242 freizugeben. .Der andere Eingang ist über Inverter 232 mit dem M/S Slot-Bit auf der Hauptkarte, das den Wert O hat, verbunden. 'Folglich liegen beide Eingänge des Gatters 242 hoch und sein Ausgang nimmt niedriges Potential an. Führt der Eingang des Gatters 244 niedriges Potential, so geht der Ausgang hoch. Ein Eingang des Gatters 250 liegt hoch, wie vorstehend beschrieben, wenn Zugriff zu einem Nebenspeicher gefordert wird. Folglich nimmt der Ausgang des Gatters 250 hohes Potential an, um den Bus Daten-Pufferspeicher 196a freizugeben. Dies ist erforderlich, weil bei einer Schreiboperation die Haupteinheit Daten zur Rückwandplatine übertragen muß. Obgleich ein Eingang des Gatters 254 ebenfalls hoch liegt, da er mit dem Ausgang des Gatters 248 verbunden ist, wird der hochliegende Ausgang des Gatters 244 durch Inverter 252 invertiert, um an den zweiten Eingang des Gatters 254 niedriges Potential anzulegen. Demzufolge geht der Ausgang des Gatters 254 auf hohes Potential, um den Pufferspeicher 196b zu sperren. D^?ten sollen zur Rückwandplatine hingeliefert werden und nicht von ihr bezogen werden.

Andererseits liegt im Fall einer Leseoperation vom Hauptproxessor aus einem Nebenspeicher das örtliche R/tT-ßignal (Eingang I?) der Haupteinheit hoch. Da beide Eingänge des Gatters 234 hoch liegen, führt der Auegang ebenfalli? hohes Potential. Inverter 240 führt ein niedriges Signal zu einem

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der Eingänge des Gatters 242. Der Ausgang des Gatters 24?, ein Eingang des Gatters 244, liegt daher hoch. Auf der Hauptkarte liegt der Ausgang des Gatters 246 immer hoch, somit führen beide Eingänge zu Gatter 244 hohes Potential. Der Ausgang des Gatters hat nun niedriges Potential, also den entgegengesetzten Zustand zum Fall einer Schreiboperation. Der Ausgang des Gatters 250 ist niedrig, um Pufferspeicher 196a zu sperren. Wegen des Inverters 252 liegen nun beide Eingänge des Gatters 254 hoch, so daß die Ausgangsleitung O2b niedriges Potential annimmt, um Pufferspeicher 196b freizugeben. Demzufolge werden Daten, die auf der Rückwandplatine von dem gewählten Nebenspeicher erscheinen, über Pufferspeicher 196b dem Hauptprozessor-Daten-Bus zugeführt.

Hebenkarte

Hat die Haupteinheit zu keiner Nebeneinheit Zugriff, so liegen auf jeder Nebenkarte die Eingänge 14 und 15 auf hohem Potential. In einem derartigen Fall ist der Ausgang des Gatters 248 auf niedrigem Potential. Dies veranlaßt den Ausgang des Gatters 250, niedriges Potential anzunehmen und den Ausgang des Gatters 254, hohes Potential anzunehmen, um so beide Pufferspeicher 196a und 196b zu sperren. Dies ist erforderlich, weil jede Nebeneinheit mit ihrem eigenen Speicher zusammen arbeitet.

Es sei zunächst der Fall betrachtet, bei dem die Haupteinheit Zugriff zu einer Nebeneinheit, jedoch nicht zu dieser speziellen Nebeneinheit hat. In einem derartigen Fall liegt auf der'Nebenkarte der Eingang 15 hoch genau so, als wenn die Haupteinheit zu ihrem eigenen Speicher Zugriff hat. Hat die Haupteinheit Zugriff zu ihrem eigenen Speicher, erscheint die Hauptadresse nicht auf dem Adress-Bus des Nebenprozessors.

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Stattdessen erscheint auf diesem Bus die von dem Nebenprozessor erzeugte Adresse. Da der Nebenprozessor immer eine Adresse in dem Bereich OOOO bis 3FFF erzeugt, führt sein MEM REQ-Ausgang des Adress Dekoder 210 hohes Potential. Folglich führt Eingang 14 hohes Potential genau so, als wenn die Haupteinheit zu ihrem eigenen Speicher Zugriff hat. Liegen beide Eingänge 14 und 15 hoch, so sind die Bus Daten-Pufferspeicher 196 a und 196 b gesperrt, genau so, wie es ist, wenn die Haupteinheit Zugriff zu ihrem eigenen Speicher hat.

Es soll jedoch nun angenommen werden, daß die Haupteinheit Zugriff zu dem Nebenspeicher wünscht. In diesem Fall ist der VMA/LOCAL R/üT-Pufferspeicher 138 der Nebeneinheit gesperrt, wie vorstehend beschrieben, und die beiden Ausgänge des Pufferspeichers 138 mit drei Zuständen werden durch mit V+ verbundene Widerstände auf hohes Potential gelegt. Da der Dekoder 210 der Nebeneinheit nicht freigegeben ist, führt sein niüM KÜQ-Dekoderausgang (Eingang 14 zu der bus turnaround logic) hohes Potential. Da der örtliche R/CT-Ausgang vom Pufferspeicher 138 auf der Nebeneinheit ebenfalls hoch liegt, hat der Eingang 12 keinen Einfluß auf das Gatter 234. Soll eine Schreiboperation durchgeführt werden, so führt der I3-Eingang niedriges Potential und der Ausgang des Gatters 234 ist gleicherweise niedrig. Der Ausgang des Gatters 244 wird über Gatter 242 nicht beeinflußt, weil auf der Nebenkarte ein Eingang zum Gatter 242 immer niedriges Potential führt (wegen des hochliegenden Eingangs 11) und der Ausgang des Gatters 242 hoch liegt. Das auf niedrigem Potential liegende Eingangssignal am Ausgang des Gatters 234 veranlaßt den Ausgang des Gatters 246, hohes Potential anzunehmen. Liegen beide Eingänge zum Gatter 244 hoch, ist dessen Ausgangssignal niedrig. Daher ist der Ausgang des Gatters 250 auf niedrigem Potential, um den Pufferspeicher 196a zu sperren,

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da in den Nebenspeicher Daten eingeschrieben werden müssen und nicht von diesem ausgelesen werden sollen. Der auf niedrigem Potential liegende Ausgang des Gatters 244 wird durch den Inverter 252 invertiert, um einen Eingang des Gatters 254 freizugeben. Da der Eingang 15 in der ausgewählten Nebeneinheit auf niedrigem Potential liegt, liegt der Ausgang des Gatters 248 hoch, um den zweiten Eingang des Gatters 254 freizugeben. Der Ausgang des G-itters nimmt daher niedriges Föten-, tial an, um den Pufferspeicher 196b freizugeben, so daß die einzuschreibenden Daten aus der Rückwandplatine entnommen werden können.

Soll jedoch eine Lese-Operation durchgeführt werden, so liegt der Eingang 13 hoch und der Ausgang des Gatters 234 ebenfalls. Der Ausgang des Gatters 246 führt nun niedriges Potential, so daß der Ausgang des Gatters 246 hoch liegt. In diesem Fall ist der Pufferspeicher 196a anstelle des Pufferspeichers 196b freigegeben.

Prozessor-Adress-Pufferspeicher 134

Auf der Hauptkarte liegt der Eingang 15 immer hoch. Da dieser Eingang direkt über Leitung 03 mit dem Freigabeeingang des Pufferspeichers 134 verbunden ist, überträgt der Hauptprozessor immer die von ihm erzeugte Adresse zum Bus 140. Dies ist erforderlich, weil die Adresse auf dem Bus erscheinen muß, ob nun für den Gebrauch in dem örtlichen Speicher oder in einem der Nebenspeicher.

Auf einer Nebenkarte muß der Prozessor-Adress-Pufferspeicher 134- normalerweise freigegeben sein und ist dies auch, da der Eingang 15 normalerweise hoch liegt. Der Pufferspeicher muß nur dann gesperrt sein, wenn die Haupteinheit Zugriff zu einem Nebenspeicher wünscht und nur dann, wenn es diese

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spezielle Nebeneinheit ist, zu deren Speicher zugegriffen Werden soll. Dies ist genau dann der Fall, wenn der Eingang 15 auf jeder Nebenkarte niedriges Potential annimmt. So sperrt die direkte Verbindung des Eingangs 15 mit dem Freigabeeingang des Pufferspeichers 134- den Prozessor Adress-Pufferspeicher nur auf einer speziellen Nebenkarte, zu deren Speicher durch die Haupteinheit zugegriffen werden soll.

Prozessor-Daten-Pufferspeicher 130

/uif der Hauptkarte liegt der Eingang 15 immer hoch, um so einen Eingang der beiden Gatter 236 und 238 freizugeben. Eingang 13 liegt ebenfalls immer hoch und somit hängt der Ausgang des Gatters 234- von dem örtlichen R/W-Eingang 12 ab. Im FnIl einer Leseoperation liegt dieser Eingang hoch und der Ausgang am Gatter 234- ebenfalls. Liegen beide Eingänge zum Gatter 236 hoch, so führt sein Ausgang niedriges Potential, um den Pufferspeicher 13Oa freizugeben. Es können somit Daten, die aus dem Hauptspeicher oder einem Nebenspeicher ausgelesen sind, über Pufferspeicher 130a zu dem Diten-Bus-Eingang des Prozessors übertragen werden. Hat der Ausgang des Gatters 236 niedriges Potential, so ist der Ausgang des Gatters 238 ebenfalls auf niedrigem Potential und sperrt somit den Pufferspeicher 130b.

Auf der anderen Seite liegt im FjII einer Schreiboperation der Eingang 12 auf der Hauptkarte auf niedrigem Potential und der Ausgang des Gatters 234- führt ebenfalls niedriges Potential. Der Ausgang des Gatters 236 liegt hoch, um den Pufferspeicher 130a zu sperren. Liegen beide Eingänge zum Gatter 238 hoch, so führt dessen Ausgang ebenfalls hohes Potential, um den Pufferspeicher 130 b freizugeben. Dies gestattet eine Daten-Übertragung vom Mikroprozessor zu dem

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Prozessor-Daten-Bus 14-2, von dem er entweder dem Hauptspeicher oder einem Nebenspeicher zugeführt wird.

Eine nicht ausgewählte Nebenkarte arbeitet in der gleichen Weise wie die Hauptkarte, sogar wenn die Hauptkarte Zugriff zu einer anderen Nebeneinheit hat. Ihr I5-Eingang bleibt auf hohem Potential ebenso wie der Eingang 13. Daraus folgt, daß es das örtliche R/W (I2-Eingang) - Signal ist, das bestimmt, welcher der Pufferspeicher 15Oa oder 130b arbeitet, das heißt die Richtung des Datentransfers zwischen dem Nebenprozessor und dem Nebenspeicher.

Hat jedoch die Haupteinheit Zugriff zu dem Nebenspeicher, führt der Eingang 15 niedriges Potential. Hat ein Eingang Jedes der beiden Gatter 236 und 238 niedriges Potential, so liegt der Ausgang des Gatters 236 hoch und der Ausgang des Gatters 238 führt niedriges Potential. Beide Pufferspeicher 130a und 130b sind dann gesperrt, weil kein Datentransfer zwischen dem Nebenspeicher und dem Nebenprozessor stattfinden soll.

Obwohl die Erfindung unter Bezug auf eine besondere Ausführungsform beschrieben ist, versteht es sich, daß diese Ausführungsform lediglich eine Erläuterung der Anwendung der Prinzipien der Erfindung ist. Es sind zahlreiche Modifikationen und andere Anordnungen denkbar, ohne vom Grundgedanken und Umfang der Erfindung abzuweichen.

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Leerseite

Claims (31)

1. -γ-

   Pa tentansprüche :

   Ii Λ J Datenverarbeitungssystem, gekennzeichnet durch einen Hauptprozessor und mindestens zwei Nebenprozessoren sowie einen Hauptspeicher und eine Mehrzahl von Nebenapeichern, wobei jeder Nebenprozessor nur zu dem ihm zugeordneten Nebenspeicher und der Hauptprozessor sowohl zu dem Hauptspeicher als auch zu allen Nebenspeichern Zugriff hat, weiter durch einen für alle Prozessoren gemeinsamen Bus, Γ"* wobei jeder Prozessor seinen eigenen Adress/Daten-Bus hat, der ihm mit seinem zugeordneten Speicher verbindet, und wobei der Hauptprozessor und die Nebenprozessoren Mittel aufweisen, die mit dem genannten gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, Adress- und Datensignale auf die Nebenspeicher zu übertragen und den Nebenspeichern zu gestatten, Datensignale auf den Hauptprozessor zu übertragen, und wobei jeder der Prozessoren Mittel für die Erzeugung von Phasen-TaktimpulsSignalen enthält, um einen Zugriff zu dem ihm zugeordneten Speicher während eines entsprechenden Prozessorzyklus zu ermöglichen, weiter gekennzeichnet durch Mittel in dem Hauptprozessor und in jedem der Nebenprozessoren, die über den gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, die Phasen-*Taktimpulssignale in jedem der Nebenprozessoren zu synchronisieren und den Zugriff eines ausgewählten Nebenprozessors zu dem ihm zugeordneten Speicher für nicht langer 'als einen einzigen Prozessorzyklus, während dessen der Hauptprozessor Zugriff zu diesem Nebenspeicher hat, zu sperren.

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2. 2. Datenverarbeitungssystem gemäß Anspruch 1, dadurch gekennzeichnet, daß der Hauptprozessor die Phasen-Taktimpulssignale in den genannten Nebenprozessoren synchronisiert, indem er weniger als alle seiner Phasen-Taktimpulssignale zusammen mit einem Steuer-Takt impuIssignal, dessen Frequenz höher ist als die aller genannten Phasen-Taktimpulssignale, dem gemeinsamen Bus zuführt.
3. 3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der Hauptprozessor unterbrechbare Phasen-Taktimpulssignale erzeugt, diese Jedoch nicht dem gemeinsamen Bus zuführt und zusätzlich zu der genannten höheren Taktimpulsfrequenz dem gemeinsamen Bus ein kontinuierliches Taktimpuls-Signal zuführt, welches eine Frequenz hat, die gleich der eines seiner unterbrechbaren Phasen-Taktimpulssignale ist.
4. 4. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß alle genannten Prozessoren im Aufbau gleich sind und jeder Prozessor entweder als Hauptprozessor oder als Nebenprozessor arbeiten kann, und daß ,jeder dieser Prozessoren Verbindungsmittel aufweist, welche bestimmen, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet.
5. 5. Datenverarbeitungssystem gemäß Anspruch 1, dadurch gekennzeichnet, daß die Steuermittel in einem ausgewählten Nebenprozessor die Erzeugung von Phasen-Taktimpulssignalen unterbrechen, während der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat, und die dann am Ende des Zyklus, währenddessen der Haupt-

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   prozessor Zugriff zu dem entsprechenden Nebenspeicher hat, die Erzeugung dieser Signale wiederaufnehmen, wobei alle anderen Nebenprozessoren fortfahren, ihre eigenen Phasen-ftaktimpulssignale zu erzeugen, um einen Zugriff zu dem ihnen zugeordneten Speicher zu ermöglichen, während der genannte Hauptprozessor Zugriff zu dem genannten entsprechenden Nebenspeicher hat.
6. 6. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß alle Prozessoren im Aufbau gleich

   Γ" sind und jeder Prozessor entweder als Haupt- oder als

   Nebenprozessor arbeiten kann, und daß jeder der Prozessoren Verbindungsmittel enthält, die bestimmen, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet.
7. 7. Datenverarbeitungssystem, gekennzeichnet durch einen Hauptprozessor und mindestens zwei Nebenprozessoren, durch einen Hauptspeicher und eine Mehrzahl von Nebenspeichern, wobei der Hauptprozessor Zugriff sowohl zu dem Hauptspeicher als auch zu mindestens zwei der Nebenspeicher hat, durch einen gemeinsamen

   — Bus, wobei jeder Prozessor seinen eigenen Adress/ Daten-Bus hat, der ihn mit dem ihm zugeordneten Speicher verbindet, und wobei der Hauptprozessor und die zumindest zwei Nebenprozessoren, denen die mindestens zwei Nebenspeicher zugeordnet sind, Mittel aufweisen, die mit dem gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, Adress- und Datensignale zu den mindestens zwei Nebenspeichern zu übertragen und um den mindestens zwei Nebenspeichern zu gestatten, Datensignale zu dem Hauptprozessor zu über-

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   tragen, weiter dadurch gekennzeichnet, daß jeder der genannten Prozessoren Mittel für die Erzeugung von Phasen-Taktimpulssignalen aufweist, um so einen Zugriff zu den ihnen zugeordneten Speichern während eines entsprechenden Prozessor-Zyklus zu ermöglichen, und durch Steuerungsmittel in dem Hauptprozessor und in jedem der mindestens zwei Nebenprozessoren, die über den gemeinsamen Bus verbunden sind, um den Zugriff eines ausgewählten der mindestens zwei Nebenprozessoren zu dem ihm zugeordneten Speicher zu sperren, während der genannte Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat, und zwar für nicht länger als einen einzigen Prozessorzyklus, währenddessen der Zugriff des Hauptprozessors stattfindet,
8. 8. Datenverarbeitungssystem nach Anspruch 7, weiter gekennzeichnet durch Mittel für die Synchronisierung der mindestens zwei Nebenprozessoren mit dem Hauptprozessor, wobei die Synchronisiermittel in dem Hauptprozessor Mittel enthalten, um weniger als alle seine Phasen-Taktimpulssignale dem gemeinsamen Bus zusammen mit einem Steuer-Taktimpulssignal, dessen Frequenz höher ist als die aller genannten Phasen-Taktimpulssignale, zuzuführen, und durch Mittel in jedem der genannten mindestens zwei Nebenprozessoren, die die zugeführten Signale zur Steuerung der Erzeugung aller genannten Phasen-Taktimpulssignale verarbeiten.
9. 9· Datenverarbeitungssystem gemäß Anspruch 8, dadurch gekennzeichnet, daß der Hauptprozesaor unterbrechbare Phasen-TaktimpulHsignale erzeugt, jedoch keines

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   davon dem gemeinsamen Bus zuführt und zusätzlich zu den genannten Steuer-Taktimpulssignalen dem gemeinsamen Bus ein durchlaufendes Taktimpulssignal zuführt, dessen Frequenz gleich der eines der unterbrechbaren Phasen-Taktimpulssignale ist.
10. 10. Datenverarbeitungssystem gemäß Anspruch 7» dadurch gekennzeichnet, daß die Steuerungsmittel in einem ausgewählten Nebenprozessor die Erzeugung von Phasen-Taktimpulssignalen unterbrechen, während der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat, und dann deren erneute Erzeugung am Ende des Zyklus gestatten, währenddessen der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat, wobei alle anderen Nebenprozessoren fortfahren, ihre eigenen Phasen-Taktimpulssignale zu erzeugen, um Zugriff zu ihren zugeordneten Speichern zu haben, während der Hauptprozessor Zugriff zu dem genannten entsprechenden Nebenspeicher hat.
11. 11. Datenverarbeitungssystem gemäß Anspruch 7, dadurch gekennzeichnet, daß alle genannten Prozessoren im Aufbau identisch sind und Jeder entweder als Hauptoder als Nebenprozessor arbeiten kann, und daß jeder Prozessor Verbindungsmittel enthält, die festlegen, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet.
12. 12. Datenverarbeitungssystem, gekennzeichnet durch einen Hauptprozessor und mindestens zwei Nebenprozessoren, einen Hauptspeicher und eine Mehrzahl von Nebenspeichern, wobei der Hauptprozessor

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    Zugriff zu dem Hauptspeicher und vorrangig Zugriff zu allen Nebenspeichern hat, durch einen gemeinsamen Bus, der von allen Prozessoren benutzt wird, wobei jeder Prozessor seinen eigenen Adress/Daten-Bus aufweist, der ihn mit dem ihm zugeordneten Speicher verbindet, und wobei der Hauptprozessor und die genannten Nebenprozessoren Mittel aufweisen, die mit dem gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, Adress- und Datensignale zu den genannten Nebenspeichern zu übertragen und um den Nebenspeichern zu gestatten, Datensignale auf den Hauptprozessor zu übertragen, weiter dadurch gekennzeichnet, daß die genannten Prozessoren Mittel für die Erzeugung von Phasen-Takt impuls Signalen enthalten, um einen Zugriff zu ihren zugeordneten Speichern während eines entsprechenden Prozessorzyklus zu ermöglichen und daß Steuerungsmittel in dem genannten Hauptprozessor und in jedem der genannten Nebenprozessoren vorgesehen sind, die über den gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, die Phasen-Taktimpulssignale in jedem der genannten Nebenprozessoren zu synchronisieren und den Zugriff eines ausgewählten Nebenprozessors zu dem ihm zugeordneten Speicher für nicht länger als einen einzigen Prozessorzyklus zu sperren, währenddessen der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat.
13. 13. Datenverarbeitungssystem nach Anspruch 12, dadurch gekennzeichnet, daß der Hauptprozessor die Phasen-Taktimpulssignale in den genannten Nebenprozessoren

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    synchronisiert, indem er weniger als alle seiner Phasen-TaktimpulsSignaIe zusammen mit einem Steuer-Takt impuls signal, dessen Frequenz höher ist als die aller genannten Phasen-Taktimpulssignale.dem gemeinsamen Bus zuführt.
14. 14. Datenverarbeitungssystem gemäß Anspruch 13» dadurch gekennzeichnet, daß der genannte Hauptprozessor unterbrechbare Phasen-Taktimpulse erzeugt, jedoch keines davon dem gemeinsamen Bus zuführt, und zusätzlich zu der genannten höhren Taktfrequenz dem gemeinsamen Bus ein kontinuierliches Taktimpulssignal zuführt, dessen Frequenz gleich der eines seiner unterbrechbaren Phasen-Taktimpulssignale ist.
15. 15. Datenverarbeitungssystem nach Anspruch 14, dadurch gekennzeichnet, daß alle Prozessoren identisch im Aufbau sind und jeder entweder als Haupt- oder Nebenprozessor arbeiten kann, und daß jeder Prozessor Verbindungsmittel enthält, die festlegen, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet.
16. 16. Datenverarbeitungssystem nach Anspruch 12, dadurch gekennzeichnet, daß die Steuerungsmittel in einem ausgewählten Nebenprozessor die Erzeugung von Phasen-Takt impuls Signalen unterbrechen, während der Hauptprozessor zu einem entsprechenden Nebenspeicher Zugriff hat und dann am Ende des Hauptprozessorzyklus, währenddessen der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher gehabt hat, die erneute Erzeugung dieser Signale gestatten, wobei alle anderen

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    Nebenprozessoren fortfahren, ihre eigenen Phasen-Taktimpulssignale unter Steuerung durch den Hauptprozessor zu erzeugen, um Zugriff zu den ihnen zugeordneten Speichern zu ermöglichen, während der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat.
17. 17. Datenverarbeitungssystem nach Anspruch 12, dadurch gekennzeichnet, daß alle Prozessoren im Aufbau identisch sind und jeder entweder als Hauptprozessor oder als Nebenprozessor arbeiten kann, und daß Jeder der genannten Prozessoren Mittel enthält, die bestimmen, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet.
18. 18. Datenverarbeitungssystem nach Anspruch 17, dadurch gekennzeichnet, daß die bestimmenden Mittel in Jedem der genannten Prozessoren eine Signalleitung enthalten, deren Potential bestimmt, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet, sowie dadurch, daß jeder Prozessor auf einer entsprechenden Schaltkreiskarte angeordnet ist, wobei alle Schaltkreiskarten in eine Rückwandplatine gesteckt werden, die den gemeinsamen Bus trägt, und wobei die genannte Rückwandplatine Mittel enthält, um allen Signalleitungen, die als bestimmende Mittel dafür, ob der Prozessor als Haupt- oder als Nebenprozessor arbeitet, ausgewählte Potentiale zuzuführen.
19. 19. Datenverarbeitungssystem, gekennzeichnet durch einen Hauptpiozessor und mindestens zwei Nebenprozessoren, einen Hauptspeicher und eine Mehrzahl

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    von Nebenspeichern, wobei jeder Nebenprozessor Zugriff zu einem zugeordneten Nebenspeicher und der Hauptprozessor Zugriff sowohl zu dem Hauptspeicher als auch zu allen Nebenspeichern hat, durch einen gemeinsamen Bus, der von allen Prozessoren benutzt wird, wobei jeder Prozessor seinen eigenen Adress/Daten-Bus hat, der ihn mit seinem entsprechenden Speicher verbindet, weiter dadurch gekennzeichnet, daß der Hauptprozessor und die Nebenprozessoren Mittel aufweisen, die mit dem gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, Adress- und Datensignale zu den Nebenspeichern zu übertragen und um den Nebenspeichern zu gestatten, Datensignale zum Hauptprozessor zu übertragen, daß jeder der Prozessoren taktimpulserzeugende Mittel für die Erzeugung von Zwei-Phasen-Taktimpulssignalen aufweist, um einen Zugriff zu seinem zugeordneten Speicher während eines entsprechenden Prozessorzyklus zu ermöglichen, daß weiter der Prozessor während des ersten der genannten Phasen-Tattimpulssignale Adress-Signale ausgibt und dann während des zweiten der genannten Phasen-Taktimpulssignale eine Speicheroperation stattfindet, und daß Steuerungsmittel im H^uptprozessor und in jedem der genannten Nebenprozessoren vorgesehen sind, die über den gemeinsamen Bus verbunden sind, um dem Hauptprozessor zu gestatten, die Phasen-Taktimpulssignale in jedem der Nebenprozessoren zu synchronisieren und den Zugriff eines ausgewählten Nebenprozessors zu dem ihm zugeordneten Speicher für nicht langer als einen einzigen Prozessorzyklus, währenddessen der Hauptprozessor Zugriff zu dem entsprechenden Nebenspeicher hat, zu sperren.

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20. 20. Datenverarbeitungssystem nach Anspruch 19, dadurch gekennzeichnet, daß die Steuerungsmittel in jedem Nebenproζesaor gestatten, daß Adress-Signale von dem Nebenprozessor seinem zugeordneten Speicher zugeführt werden während des ersten der genannten Phasen-Taktimpulssignale_/auch wenn während eines speziellen Prozessorzyklus ein Zugriff zu dem entsprechenden ITebenspeicher durch den Hguptprozessor erfolgt, daß die Steuerungsmittel, für den Fall eines derartigen Zugriffs, dann die Erzeugung des zweiten Phasen-Taktimpulssignals des speziellen Prozessorzyklus und des ersten Phasen-Taktimpulssignals des nächsten Prozessorzyklus sperren, so daß der Betrieb des Nebenspeichers in Übereinstimmung mit den ausgesandten Adress-Signalen während des zweiten Phasen-Takt impuls Signa Is des genannten nächsten Prozessorzyklus stattfinden kann.
21. 21. Datenverarbeitungssystem nach Anspruch 20, dadurch gekennzeichnet, daß die Speicher dynamische Halbleiter-Speicher sind und daß der Hauptprozessor weiter Mittel enthält, um eine simultane Auffrischoperation in allen Speichern zu steuern, indem die Erzeugung beider Phasen-Taktimpulssignale durch jeden Prozessor für einen einzigen Prozessorzyklus unterbrochen wird und daß die Steuerungsmittel in jedem Nebenprozessor, abhängig von einem Zugriff des Hauptprozessors zu einem entsprechenden Nebenspeicher, gefolgt von einer Auffrischoperation, die Erzeugung des zweiten Phasen-Taktimpulssignals des nächsten Prozessorzyklus und die Erzeugung des ersten Phasen-Taktimpulssignals des darauf folgenden Prozessorzyklus unterbricht, so daß der Betrieb des Neben-

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    Speichers entsprechend den herausgegebenen Adress-Signalen während des zweiten Phasen-Taktimpulssignals des genannten folgenden Prozeasorzyklus stattfinden kann.
22. 22. Datenverarbeitungssystem nach Anspruch 21, dadurch gekennzeichnet, daß jeder Prozessor ein Mikroprozessor aus der Bausteinserie 6800 ist.
23. 23. Datenverarbeitungssystem nach Anspruch 22, dadurch gekennzeichnet, daß die taktimpulserzeugenden Mittel aus einem 6875-Taktimpulsgenerator bestehen.
24. 24. Datenverarbeitungssystem, gekennzeichnet durch einen Hauptprozessor, einen ersten Speicher und mindestens zwei zweiten Speichern, wobei der erste Speicher dem Zugriff des Hauptprozessors unterliegt, der eine Adresse in einem ersten Adress-Eaum spezifiziert und wobei die mindestens zwei zweiten Speicher dem Zugriff des Hauptprozessors unterliegen durch Spezifizierung einer Adresse in einem zweiten^, anderen Adress-Raum, und dass Adress-Bus und Daten-Bus zwischen Hauptprozessor und alle Speicher geschaltet sind, weiter gekennzeichnet durch Register, die durch den Hauptprozessor gesetzt werden können, um selektiv einen speziellen der zweiten Speicher identifizieren zu können, und durch Mittel, die auf den Hauptprozessor ansprechen und eine Adresse in dem zweiten Adress-Raum spezifizieren, um zu dem einen der genannten zweiten Speicher, der durch die Registermittel identifiziert wird, Zugriff zu haben,

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    2>Ί/

    -AZ.

    wobei nach dem Setzen des Registers durch den Hauptprozessor dieser zu dem ersten Speicher oder zu dem identifizierten speziellen zweiten Speicher zugreifen kann, indem eine entsprechende Adresse in dem ersten oder zweiten Adress-Raum spezifiziert wird, ohne ein nachfolgendes Setzen des genannten Registers zu erfordern, bis zu einer Zeit, in der ein Zugriff des Hauptspeichers zu einem anderen der genannten zweiten Speicher erforderlich ist.
25. 25. Datenverarbeitungssystem gemäß Anspruch 24-, dadurch gekennzeichnet, daß das Register durch den Hauptprozessor gesetzt werden kann, in dem eine Adresse spezifiziert wird, die in keinem der genannten ersten oder zweiten Adress-Räume vorhanden ist, wobei das Register gesetzt wird, um einen besonderen der genannten zweiten Speicher in Übereinstimmung mit den Daten, die auf dem genannten Daten-Bus erscheinen, identifizieren zu können.
26. 26. Datenverarbeitungssystem gemäß Anspruch 25, weiter gekennzeichnet durch eine Mehrzahl von zusätzlichen Prozessoren, von denen Jeder zu einem entsprechenden der genannten zweiten Speicher zugreifen kann durch Spezifizierung einer Adresse in dem genannten zweiten Adress-Raum.
27. 27. Datenverarbeitungssystem nach Anspruch 26, weiter gekennzeichnet durch Mittel, die auf simultane Zugriffversuche zu einem der genannten zweiten Speicher durch den Hauptprozessor und den zugeordneten der zusätzlichen Prozessoren ansprechen, um dem Hauptprozessor Vorrang zu geben und den Betrieb des

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    genannten zugeordneten zusätzlichen Prozessors zu unterbrechen, bis der Hauptprozessor den Zugriff zu dem zweiten Speicher beendet hat.
28. 28. Datenverarbeitungssystem nach Anspruch 27, weiter gekennzeichnet durch Mittel zur Synchronisierung der Betriebsabläufe des Hauptprozessors und der genannten zusätzlichen Prozessoren, derart, daß der Betriebsablauf eines der genannten zusätzlichen Prozessoren für nur einen einzigen Prozessorzyklus, währenddessen zu dem entsprechenden genannten zweiten Speicher durch den Hauptprozessor zugegriffen wird, unterbrochen wird.
29. 29. Datenverarbeitungssystem nach Anspruch 24, weiter gekennzeichnet durch eine Mehrzahl von zusätzlichen Prozessoren, von denen Jeder zu einem zugeordneten der genannten zweiten Speicher durch Spezifizierung einer Adresse in dem genannten zweiten Adress-Raum zugreifen kann.
30. 30. Datenverarbeitungssystem nach Anspruch 29, weiter gekennzeichnet durch Mittel, die auf gleichzeitige Zugriff-Versuche zu einem der genannten zweiten Speicher durch den Hauptprozessor und dem entsprechenden einen der genannten zusätzlichen Prozessoren ansprechen, um dem Hauptprozessor Vorrang zu geben und den Betrieb des genannten entsprechenden zusätzlichen Prozessors/unterbrechen bis nach-dem der Hauptprozessor zu dem genannten zweiten Speicher Zugriff genommen hat.

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31. 31. Datenverarbeitungssystem gemäß Anspruch. 30, weiter gekennzeichnet durch. Mittel zur Synchronisierung der Betriebsabläufe des Hauptprozessors und der genannten zusätzlichen Prozessoren derart, daß der Betriebsablauf eines der genannten zusätzlichen Prozessoren für nur einen einzigen Prozessorzyklus, währenddessen der Hauptprozessor zu dem entsprechenden einen der genannten zweiten Speicher Zugriff hat, unterbrochen wird.

    130052/0813