DE2852193A1

DE2852193A1 - Verfahren und schaltungsanordnungen zur anpassung der datenfolgegeschwindigkeit bei verwendung eines dynamischen speichers

Info

Publication number: DE2852193A1
Application number: DE19782852193
Authority: DE
Inventors: James Dwight Lewis; John Alfred Lowy
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-12-19
Filing date: 1978-12-02
Publication date: 1979-06-21
Also published as: JPS54120539A; GB2010554A; FR2412137A1; US4158240A; JPS5818000B2; GB2010554B

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

j ker/ms

verfahren und Schaltungsanordnungen zur Anpassung der Daten-[folgegeschwindigkeit bei Verwendung eines dynamischen Speichers

Die Erfindung betrifft Verfahren und Schaltungsanordnungen zur Anpassung der Datenfolgegeschwindigkeit entsprechend dem Oberbegriff des Patentanspruchs 1, wie dies z. B. bei der Verwendung eines ladungsgekoppelten Speichers innerhalb einer Gesamtanordnung erforderlich ist, die gegenüber der Betriebsfolgegeschwindigkeit dieses Speichers mit geringerer Datenfolgegeschwindigkeit arbeitet.

Bei dynamischen Speichern, wie z. B. bei ladungsgekoppelten Schieberegistern, ist die Betriebsfolgegeschwindigkeit, mit der zu den einzelnen Speicherzellen beim Durchschieben zugegriffen wird, fest vorgegeben. Wenn ein solcher Speicher in eine ihn verwendende Anordnung eingefügt werden soll, nuß die Datenfolgegeschwindigkeit beim Lesen und Schreiben andererseits an die Bedingungen der Umgebung angepaßt werden.

(Je höher die Betriebsfolgegeschwindigkeit bei einem dynamischen ipeicher ist, um so kleiner lassen sich die einzelnen Speicherzellen gestalten. Eine dichtere Packung der Speicherzellen läßt sich somit bei einer Erhöhung der Betriebsfolgegeschwindigkeit 2rzielen. Die Erhöhung der Packungsdichte der Speicherzellen reduziert andererseits die Kosten eines Speichers, weil bei kleineren Zellen weniger Raum auf dem Zellenträger bzw. den ellenträgern erforderlich ist.

Jm eine vernünftige Speichergröße bei der Verwendung eines lynamischen Speichers, wie z. B. eines Schieberegisters mit Ladungsgekoppelten Zellen, zu erzielen, verlangt die Betriebs-

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folgegeschwindigkeit des dynamischen Speichermediums eine !Anordnung, die mit relativ hoher Folgegeschwindigkeit arbeitet. !Andererseits läßt sich dieser Forderung nach hoher Folgegeschwindigkeit bei der Verwendung mit einem Kleinrechner nicht entsprechen, da Anordnungen mit Kleinrechnern gewöhnlich mit relativ niedrigen Folgegeschwindigkeiten arbeiten.

|Somit ist eigentlich die vernünftige Verwendung eines dyna-Imischen Speichers mit relativ hoher Betriebsfolgegeschwindigkeit nicht vereinbar mit den Eigenschaften eines Kleinrechnersystems .

Infolgedessen verlangt die Verwendung in einer Kleinrechneranordnung eine geringere Dichte der dynamischen Speicherelemente, womit andererseits eine größere Fläche auf dem Träger erforderlich wird. Somit steigen die Kosten und machen den Nutzen der Verwendung eines dynamischen Schieberegisters zumindest zum Teil wieder zunichte.

Die Aufgabe der vorliegenden Erfindung ist die Lösung des vorgenannten Problems unter Verwendung eines dynamischen Speichers mit verhältnismäßig hoher Folgegeschwindigkeit, damit eine wirtschaftliche Speichergröße erzielbar ist, wohingegen der Datentransfer beim Betrieb eines solchen Speichers mit geringerer Folgegeschwindigkeit durchführbar wird als eigentlich der Speicherbetriebsfolgegeschwindigkeit entspricht.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sowie Schaltungsanordnungen zur Durchführung des angegebenen Verfahrens sind in den Unteransprüchen beschrieben.

Entsprechend der vorliegenden Erfindung wird während jeder kompletten Abtastung des betrachteten dynamischen Speichers in unterteilten Blockgruppen von Speicherzelleneinheiten

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! O fi C O 1 O *

nur zu je einem Block der Speicherzelleneinheiten Zugriff genommen. Dabei lassen sich Daten mit einer Folgegeschwindigkeit aus dem dynamischen Speicher auslesen oder in diesen einschreiben, mit der die verwendende Anordnung arbeitet, wobei!

es andererseits möglich ist, eine wirtschaftlich große Speicherzellendichte zu erzielen.

pie Folgegeschwindigkeit des Lesens oder Schreibens ist ein Teilvielfaches der Speicherbetriebsfolgegeschwindigkeit und längt von der Zahl von verschachtelten Speicherzellenblöcken η den einzelnen Blockgruppen ab. Wenn z. B. 16 verschachtelte IpeicherZellenblöcke in jeder Gruppe vorgesehen sind, wobei .64 Gruppen eine Tausendereinheit bilden, werden 64 Speicherzellenblöcke, die jeweils einen Abstand von 16 Blöcken· zuein- ;ander haben, während eines vollständigen Abtastganges angesteuert.

Nach jedem vollständigen Abtastgang wird ein anderer Speicherzellenblock innerhalb der einzelnen Gruppen von je 16 Speicherzellenblöcken angesteuert, wobei jeweils während des nächsten Abtastschritts zu einem weiteren der 64 Speicherzellenblöcke Zugriff genommen wird. Das erreichbare Teilvielfache der Speicherbetriebsgeschwindigkeit ergibt sich dabei zu einem 'Sechzehntel der Betriebsfolgegeschwindigkeit des dynamischen ι
!Speichers.

Damit wird es möglich, Daten aus einem solchen Speicher mit einer gegenüber der Betriebseigengeschwindigkeit geringeren Folgegeschwindigkeit auszulesen. Entsprechendes gilt auch ifür das Dateneinschreiben. Dabei erfolgt das Auslesen und Einschreiben mit einem Teilvielfachen der dem Speichermedium !eigenen Betriebsfolgegeschwindigkeit. Somit wird es möglich, !eine Anordnung mit verhältnismäßig geringer Datenfolgejgeschwindigkeit mit einem dynamischen Speicher mit höherer !Betriebs folgegeschwindigkeit zusammenzuspannen.

^{B0 977} °³⁸ §09826/0693

!Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben.

jFig. 1 zeigt das Blockschaltbild eines Teils einer !

Schaltungsanordnung zur Durchführung der vor- ; I liegenden Erfindung.

ι i

Fig. 2 zeigt einen weiteren Teil davon. ^f

ί Fig. 3 stellt schematisch einen Teil solcher ladungs- I

gekoppelter Einrichtungen dar, mit denen ein ί

dynamischer Speicher nach der vorliegenden j Erfindung betrieben werden kann. j

Fig. 4 zeigt an Hand eines Zeitschaubildes die Zeitverhältnisse zwischen einzelnen Signalen, die sich in einer Anordnung gemäß Fig. 2 ergeben.

In Fig. 1 ist ein als Gesamtspeicher bezeichneter Speicher 10 dargestellt. Dieser Gesamtspeicher 10 umfaßt 256 ladungsgekoppelte Serienspeicher, welche ihrerseits dynamische Schieberegister bilden. Der ladungsgekoppelte Serienspeicher 11 ist der erste der insgesamt 256 ladungsgekoppelten Serienspeicher; der Speicher 12 ist der letzte dieser 256 ladungsgekoppelten Serienspeicher. Die dazwischenliegenden ι 254 Speicher gleicher Art sind nicht dargestellt.

Jeder der ladungsgekoppelten Serienspeicher (wie 11 und 12) des Gesamtspeichers 10 faßt 1024 Bytes mit je 8 Bits. Jedem Byte entspricht eine Speicherzelleneinheit. Während jedes Byte, wie beschrieben, 8 Bits enthält, belegt jedes Bit eine einzelne Speicherzelle. Jedes Byte könnte natürlich auch nur ein Bit oder jede andere beliebige Zahl von Bits umfassen.

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90982S/0693

Wie in Fig. 3 dargestellt ist, werden bei jedem der ladungs-Igekoppelten Speicher wie 11 und 12 gemäß Fig. 1 die Bytes in gruppen von 16 verschachtelten Blöcken von Speicherzelleneinjheiten untergebracht. Jeder der 16 Blöcke aller 64 Gruppen iist von O bis 15 durchnumeriert, wobei der Block O am Anfang den Platz 0 belegt. Wie in Fig. 3 dargestellt, belegt der Block 0 der ersten Gruppe den Platz 0 und der Block 0 der !zweiten Gruppe im Beispiel den Platz 16. Der Block 0 erscheint somit insgesamt 64mal innerhalb des ladungsgekoppelten Serienspeichers mit 64 Gruppen.

Durch Unterteilung der ladungsgekoppelten Serienspeicher, deren zwei als 11 und 12 in Fig. 1 dargestellt sind, in Gruppen von 16 Blöcken ergibt sich eine Datenfolgegeschwindigkeit für jeden der Speicher wie 11 und 12 im Gesamtspeicher als der sechzehnte Teil der zu wählenden Taktfolgegeschwindigkeit. Dabei wird der Block 0 jeder der 64 Gruppen beim Lesen |oder Schreiben innerhalb eines Abtastganges des ladungsgekoppelten Speichers 11 z. B. einmal angesteuert. Während des nächsten Abtastganges des ladungsgekoppelten Speichers 11 werden alle Blöcke 1 der 64 Gruppen zum Lesen oder Schreiben jangesteuert. Somit werden 16 komplette Abtastgänge des Speichers 11 benötigt, um alle darin gespeicherten Daten auszulesen oder vollständig neue Daten einzuschreiben.

j "

Bei einem solchen ladungsgekoppelten Speicher 11 müssen die Daten mit derselben Folgegeschwindigkeit eingeschrieben und ausgelesen werden. Dabei ist sicherzustellen, daß die Daten nacheinander jeweils im richtigen Block der einzelnen Gruppen erfaßt werden.

Die Schaltungsanordnung gemäß Fig. 2 steuert jeweils einen 3er Blöcke innerhalb der ladungsgekoppelten Speicher wie 11 und 12 gemäß Fig. 1 innerhalb des Gesamtspeichers 10 an,

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-s- 2852133

aus dem Daten ausgelesen oder in welchen Daten eingeschrieben !werden sollen. Die Schaltungsanordnung gemäß Fig. 2 steuert die Aufeinanderfolge des Ansteuerns der Blöcke 0 bis 15, wobei pur acht der sechzehn Blöcke pro Adressierung angesteuert werden und wobei entweder beim Block 0 oder beim Block 8 in Abhängigkeit vom Adreßsignal begonnen wird, das einem Eingang D eines Zählers 14 eingegeben wird. Ein passender Zähler ist ι ζ. B. SN74193 von Texas Instruments. '

ί Wenn das Adreßsignal am Eingang D des Zählers 14 sich auf ι

i niedrigem Pegel befindet, wird mit den Blöcken 0 begonnen i und somit zu den Blöcken 0 bis 7 zugegriffen. Wenn das Adreßsignal am Eingang D sich dagegen auf hohem Pegel befindet, dann wird mit den Blöcken 8 begonnen und die Blöcke 9 bis 15 kommen als nächste zum Zuge.

Die Eingänge A, B und C des dargestellten Zählers 14 sind geerdet; der Abzähleingang ist mit +5 V verbunden. Die Ausgänge QA, QB, QC und QD des Zählers 14 sind mit den Eingängen AO, A1, A2 und A3 eines Vergleichers 15 verbunden. Ein passendes Beispiel für den Vergleicher 15 wäre SN7485 von Texas Instruments.

Die entgegengesetzten Eingänge BO, B1, B2 und B3 des Vergleichers 15 sind mit den Ausgängen QA, QB, QC und QD eines weiteren 4-Bit-Zählers 16 verbunden. Passend dafür wäre SN74161 von Texas Instruments. Die Eingänge A, B, C und D des Zählers 16 sind geerdet; seine Eingänge P, T und LD sind mit +5 V verbunden.

Dem CK-Eingang des Zählers 16 wird ein Taktsignal von einem nicht dargestellten Oszillator zwecks Taktung mit einer vorgegebenen Frequenz zugeführt. Dies ist die Arbeitsfrequenz, mit der die ladungsgekoppelten Serienspeicher wie auch 11 und 12 gemäß Fig. 1 des Gesamtspeichers 10 getaktet werden. Mit

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dieser Folgefrequenz werden die ladungsgekoppelten Speicher ' 'sowohl wieder aufgefrischt als auch abgetastet. |

Der Zähler 16 gemäß Fig. 2 zählt im Takte des Oszillators von ■:0 bis 15 und beginnt dann wiederum bei 0. Mit jeder positiven ι Flanke des Taktsignals an CK zählt der Zähler 16 um eins ' ,weiter. Somit zählt der Zähler 16 mit derselben Folgegeschwindigkeit, mit der die Blöcke gemäß Fig. 3 der einzelnen | ladungsgekoppelten Speicher angesteuert werden. '

Wie bereits angeführt, wird der Zähler 14 gemäß Fig. 2 zu Beginn mittels des Adreßsignals am Eingang D für einen Beginn bei 0 oder bei 8 voreingestellt. Dieses Adreßsignal am Eingang D des Zählers 14 wird diesem zugeführt, wenn ein Signal "Laden", das dem Eingang LD des Zählers 14 zugeführt wird, abfällt. Dies erfolgt jeweils, bevor Zugriff zum Gesamtspeicher 10 gemäß Fig. 1 genommen wird.

Der Zähler 16 gemäß Fig. 2 ist über seine Ausgänge QA, QB, 'QC und QD des weiteren mit einem Decoder 18 verbunden. Die Ausgangsleitung 19 dieses Decoders 18 ist mit einem Eingang eines UND-Glieds 20 verbunden.

!Der Decoder 18 enthält einen mit dem Ausgang QA des Zählers 16 !verbundenen Inverter 21, einen mit QB verbundenen Inverter 22, einen mit QC verbundenen Inverter 23 und einen mit dem Ausgang QD des Zählers 16 verbundenen Inverter 24. Die Ausgänge

,aller dieser Inverter 21 bis 24 sind mit den Eingängen eines

'UND-Glieds 25 im Decoder 18 verbunden. Somit wird ein Ausgangssignal seitens des UND-Glieds 25 nur dann abgegeben, wenn der ,Zähler 16 auf dem Zählstand 0 steht. Nur dann sind die Ausgänge aller vier Inverter eingeschaltet, so daß auch das UND-Glied 25 einen hohen Ausgangspegel abgeben kann.

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009828/0633

Oer Ausgang des Inverters 24 ist über eine Leitung 25" mit

CK-Eingang zweier Zähler 26 und 27 verbunden. Diese en Zähler m<
!Zähler 16 sein.

;beiden Zähler mögen der gleichen Ausführungsart wie der

Die Eingänge A, B, C und D der beiden Zähler 26 und 27 sind geerdet. Beider Eingänge P und LD sind mit +5 V verbunden. 'Des weiteren ist der Eingang T des Zählers 26 ebenfalls mit ■1-5 V verbunden, wohingegen der T-Eingang des Zählers 27 mit dem Übertrags-Ausgang des Zählers 26 verbunden ist. Der Zähler 27 zählt jedesmal um eins weiter, wenn der Zähler 26 bis 16 gezählt hat.

Eine ansteigende Signalflanke erreicht den CK-Eingang beider Zähler 26 und 27 jeweils dann, wenn der Zählstand des Zählers 16 von 15 auf O geht, d.h. wenn der Signalpegel am QD-Ausgang des Zählers 16 abfällt und der Ausgangspegel des 'Inverters 24 ansteigt. Bei der positiven Flanke des Ausgangssi'gnals des Inverters 24 zählt der Zähler 26 somit um eins weiter, wenn 16 der bereits beschriebenen Blöcke mit der Folgegeschwindigkeit der Taktsignale vom Oszillator abgetastet worden sind. Dies ist dann der Fall, wenn gerade aus einem der Blöcke ausgelesen oder in einen solchen eingeschrieben worden ist.
I

Der Zähler 27 zählt jeweils um eins weiter, wenn der Zähler 16 abgezählt hat. Dieser Schritt erfolgt, wenn der Zähler einen Zählstand von 15 aufweist und dann vom Inverter 24 eine ins Positive gehende Signalflanke einläuft. Somit zählt jder Zähler 26 immer dann um eins weiter, wenn 16 Blöcke !angesteuert worden sind; der Zähler 27 zählt um eins weiter, enn jeweils 16mal 16 Blöcke angesteuert worden sind.

^{B0 977 O38} §09825/0693

!Die Ausgänge QA, QB, QC und QD des Zählers 26 und die Ausgänge QA und QB des Zählers 27 gelangen alle nach einer iZählung von 64 Taktschritten wieder auf 0, wenn Daten aus | einem der ladungsgekoppelten Serienspeicher, deren zwei j i . .

als 11 und 12 in Fig. 1 dargestellt sind, im Gesamtspeicher ausgelesen oder in einen dieser Serienspeicher eingeschrieben worden sind. Dies ist dann der Fall, wenn Auslesen oder Einjschreiben von Daten bei allen Blöcken Oz. B. stattgefunden jhat. ......

iDie Ausgänge der Zähler 26 und 27 gemäß Fig. 2 sind mit einem zweiten Decoder 28 verbunden, dessen Ausgangsleitung 29 zum zweiten Eingang des bereits genannten UND-Glieds 20 führt. Der Ausgang des Decoders 28 befindet sich nur dann auf seinem hohen Einpegel, wenn beide Zähler 26 und 27 auf dem Zählstand 0 stehen. Das UND-Glied 20 gibt somit ein eingeschaltetes kusgangssignal nur dann ab, wenn beide Decoder 18 und 28 hohe Signalpegel abgeben, wobei gekennzeichnet wird, daß sämtliche Zähler 16, 26 und 27 auf dem Zählstand 0 stehen. Dies ist nur äer Fall aller 1024 Taktimpulse des Oszillators, wenn die Abtastung eines ganzen Serienspeichers, deren zwei bei 11 und |12 dargestellt sind, vollständig durchgeführt worden ist.

Die Ausgänge QA, QB, QC und QD des Zählers 26 sind mit je äinem der Inverter 30, 31, 32 bzw. 33 des Decoders 28 veraunden. Die Ausgänge QA und QB des Zählers 27 sind mit je =inem der inverter 34 und 35 des Decoders 28 verbunden.

ι - -■■-..■ -

Die Ausgänge der Inverter 30 bis 35 führen zum UND-Glied 36 ies Decoders 28. Allen Eingängen des UND-Glieds 36 wird somit sin hoher Signalpegel nur dann zugeführt, wenn die beiden Zähler 26 und 27 auf dem Zählstand 0 stehen. Das UND-Glied 36 jibt damit einen hohen Ausgangspegel über die Leitung 29 nur lann ab, wenn beide Zähler 26 und 27 auf 0 stehen.

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ι '

IDas UND-Glied 20 gibt über seinen Ausgang ein Einstellensignal ! lab, welches gemäß Fig. 4 nur dann eingeschaltet wird, wenn die Signale auf beiden Leitungen 19 und 29 eingeschaltet sind, ' lund bleibt auch nur solange eingeschaltet, wie die beiden 'signale auf 19 und 29 eingeschaltet bleiben. Das Einstellen- ; |Signal ist somit nur während der Zeit eingeschaltet, zu der die !Ausgangs leitung 19 des Decoders 18 und die Aus gangs leitung 29 '' des Decoders 28 beide eingeschaltet sind. .

Dieses Einstellensignal wird dem Eingang S eines Flip-Flops 37 zugeführt. Der CK-Eingang dieses Flip-Flops ist mit dem Ausgang eines Inverters 38 verbunden, dessen Eingang wiederum raktimpulse vom bereits beschriebenen Oszillator zugeführt werden. Somit überträgt jeweils eine ins Negative gehende Flanke des Taktsignals das Signal am Einstelleingang S des Flip-Flops 37 zu dessen Q-Ausgang weiter. Wie im Zeitschaubild gemäß Fig. 4 dargestellt ist, erscheint ein als Startsignal bezeichnetes Ausgangssignal am Ausgang Q des Flip-Flips 37 einen halben Oszillatorzyklus nach dem Einstellensignal.

Das Startsignal wird zum Einstelleingang S eines zweiten Flip-Flops 39 weitergeführt. Mit dem Eingang CK dieses Flip-Flops 39 ist wiederum ein Inverter 40 verbunden, dem das Taktsignal vom Oszillator eingegeben wird. Am Ausgang Q des Flip-Flops 39 erscheint somit ein als Zählensignal bezeichnetes Signal einen Oszillatorzyklus nach dem Startsignal am Q-Ausgang des Flip-Flops 37.

Das Zählensignal vom Q-Ausgang des Flip-Flops 39 wird einem Eingang eines UND-Glieds 41 zugeführt. Einem anderen Eingang dieses UND-Glieds 41 wird das Taktsignal vom Oszillator und einem dritten Eingang das Einstellensignal vom Ausgang des UND-Glieds 20 zugeführt.

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Wenn das Zählensignal vom Q-Ausgang des Flip-Flops 39 auf hohen Pegel geht, ist das Einstellensignal am Ausgang des UND-Glieds 2O bereits auf niedrigem Pegel. Dies ist der Fall, jweil das Q-Ausgahgssignal des Flip-Flops 39 mit der negativen Flanke des Taktsignales eingeschaltet wird, welches auch den Zähler 16 von 0 auf 1 fortschaltet. Wenn der Zähler 16 den Stand 1 erreicht, geht das Ausgangssignal des Decoders 18 !aus, so daß das UND-Glied 20 nicht zwei eingeschaltete Eingänge aufweist und sein Einstellensignal am Ausgang ausgeschaltet wird. Damit sind auch beim UND-Glied 41 zu dieser

Zeit nicht sämtliche drei Eingänge eingeschaltet.

Das Ausgangssignal des UND-Glieds 20 wird erst dann wieder eingeschaltet, wenn alle Zähler 16, 26 und 27 auf dem Zählstand 0 stehen. Dies ist erst der Fall nach wiederum 1024 Taktimpulsen des Oszillators. Der ladungsgekoppelte Serienspeicher Wie 11 und 12 gemäß Fig. 1 hat dann eine komplette Abtastung

ausgeführt, bevor das Einstellensignal vom Ausgang des UND-Glieds 20 wieder eingeschaltet wird.

;Somit bleibt das Ausgangssignal des UND-Glieds 41 immer ausgeschaltet, bis eine komplette Abtastung des ladungsgekop-

jpelten Serienspeichers wie 11 oder 12 ausgeführt ist. Dann geht das Ausgangssignal des UND-Glieds 41 auf seinen Einpegel.

Der Ausgang des UND-Glieds 41 ist mit dem Eingang eines Inverters 42 verbunden, dessen Ausgang wiederum zum Aufzähleingang des Zählers 14 führt. Wenn das Ausgangssignal des UND-Glieds eingeschaltet wird, geht das Ausgangssignal des Inverters aus, was seinerseits die Ausgänge des Zählers 14 nicht beeinflußt. Wenn jedoch das Ausgangssignal des UND-Glieds 41 aus-,geht, geht das Ausgangssignal des Inverters 42 ein, wobei dieses ins Positive gehende Signal zum Aufzähleingang des Zählers 14 dessen Zählstand um 1 erhöht.

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§09825/0693

Wenn der Zähler 14 eingangs mittels des Adreßsignals an seinem ! D-Eingang mit niedrigem Pegel auf den Zählstand O eingestellt j |Wurde, dann geht jetzt der Zähler 14 auf den Zählstand 1.
'Wenn jedoch der Zähler eingangs mittels eines hohen Signalpegels am D-Eingang auf 8 eingestellt worden ist, dann gelangt '■ jetzt der Zähler 14 auf den Zählstand 9, wenn das Ausgangssignal des UND-Glieds 41 nach seiner Einschaltung wieder auf : niedrigen Pegel ausgeschaltet wird. ^!

Das Ausgangssignal des UND-Glieds 41 geht aller 1024 Oszilla- | torzyklen auf hohen Pegel. Somit erhöht sich der Zählstand ' des Zählers 14 mit jeder kompletten Abtastung eines ladungsgekoppelten Serienspeichers wie 11 und 12 um 1 . j

Diese Veränderung des Zählstands des Zählers 14 erfolgt immer J dann, wenn alle Zähler 16, 26 und 27 auf 0 gehen. Somit j zählt der Zähler 14 nach jeweils 1024 Oszillatorzyklen um 1
weiter.

Der Vergleicher 15 gibt ein Gleichsignal immer dann ab, wenn
die Zähler 14 und 16 den gleichen Zählstand aufweisen. Während
äer Zähler 14 aller 1024 Taktimpulse um 1 weiterzählt, gibt
der Vergleicher 15 aller 1024 Taktimpulse 64 Gleichsignale ab. j

Wenn der Zähler 14 z. B. zu Beginn auf 0 gestellt wird, dann
gibt der Vergleicher 15 ein Gleichsignal immer dann ab, wenn \ der Zähler 16 auf 0 steht. Dieses Gleichsignal bei der Zähl- ι stellung 0 dient zum Zugriff zu einem der 64 Blöcke 0 in einem
der 1adungsgekoppelten Serienspeicher. Somit ergeben sich
64 Gleichsignale bei allen 64 Blöcken 0, die während eines
kompletten Abtastzyklusses dieses ladungsgekoppelten Serienspeichers, deren zwei bei 11 und 12 in Fig. 1 dargestellt
sind, angesteuert werden.

BO 977 033

Wenn der Zähler 14 von O auf 1 weitergeschaltet ist, geht das iGleichsignal des Vergleichers 15 auf seinen hohen Pegel immer !dann, wenn der Zähler 16 den Zählstand 1 erreicht. Dies ergibt, daß alle 64 Blöcke T während eines kompletten Abtast-Izyklusses angesteuert werden. Dies wird für alle einzelnen Blöcke 0 bis 7 durchgeführt, wenn der Zähler 14 anfangs lauf 0 gestellt wurde, und für alle Blöcke 8 bis 15, wenn der iZähler 14 anfangs auf 8 gestellt wurde. Der ladungsgekoppelte Serienspeicher im Gesamtspeicher, aus dem Daten gelesen ,werden oder in welchen Daten einzuschreiben sind, wird entsprechend dem Ausgangssignal eines nicht dargestellten Adreßdecoders ausgewählt. Der Adreßdecoder decodiert eine 8-Bit-Eingabeadresse als 256 Ausgangssignale, Wahl 0 bis Wahl

Wenn das Wahl-O-Signal eingeschaltet ist, werden Daten aus dem ladungsgekoppelten Serienspeicher 11 ausgelesen oder in diesen Daten eingeschrieben. Wenn das Wahl-255-Signal des Adreßdecoders eingeschaltet ist, werden aus dem ladungsgekoppelten Speicher 12 Daten ausgelesen oder in diesen eingeschrieben. Die anderen 254 Signale vom Adreßdecoder werden zur Anwahl der restlichen 254 ladungsgekoppelten Speicher des Gesamtspeichers 10 benutzt.

iDas Wahl-O-Signal wird als ein Eingangssignal für ein UND-Glied 50 verwendet. Des weiteren wird dieses Wahl-O-Signal einem Eingang eines UND-Glieds 51 zugeführt.

en Eingängen des UND-Glieds 50 werden des weiteren ein jSpeicheranforderungssignal, das bereits bekannte Startsignal, (das Gleichsignal und ein Schreibsignal als weitere Eingangssignale zugeführt. Alle EingangsSignaIe des UND-Glieds 50 müssen eingeschaltet sein, wenn das UND-Glied 50 ein Ausgangssignal ausgeben soll.

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,Das Speicheranforderungssignal wird immer dann eingeschaltet, ■wenn ein Zugriff zum Gesamtspeicher 10 benötigt wird. Das Speicheranforderungssignal darf nicht eingeschaltet werden, bevor der Zähler 14 geladen ist. Der Zähler 14 ist vor jedem Zugriff erst auf 0 oder 8 voreinzustellen.

jwie bereits erwähnt wurde, wird das Startsignal am Q-Ausgang des Flip-Flops 37 einen halben Oszillatorzyklus nach dem Erscheinen des Einstellensignals am Ausgang des UND-Glieds 20 eingeschaltet. Das Startsignal bleibt genausolange eingeschaltet, wie das Speicheranforderungssignal ansteht.

|Das Gleichsignal wird durch den Vergleicher 15 erzeugt und geht 16mal dann auf seinen hohen Einpegel, wenn das Taktsignal auf ein geht. Das Gleichsignal bestimmt dabei, wie erwähnt, welcher der Blöcke 0 bis 15 im ladungsgekoppelten Serienspeicher 11 angesteuert werden soll, wenn das Wahl-O-Signal eingeschaltet ist.

Das Schreibsignal wird immer dann eingeschaltet, wenn Daten in einen der ladungsgekoppelten Serienspeicher des Gesamtspeichers 10 einzuschreiben sind. Wenn das Schreibsignal eingeschaltet ist und das Wahl-O-Signal bei bereits eingeschaltetem Start- und Speicheranforderungssignal eingeschaltet wird, läßt das Gleichsignal den Ausgang des UND-Glieds 50 seinen hohen Pegel einschalten.

Das Ausgangssignal des UND-Glieds 50 wird als ein Eingabesignal einem UND-Glied 52 zugeführt. Als weiteres Eingabesignal wird dem UND-Glied 52 ein Dateneingabesignal 1 oder vom zusammenarbeitenden Computer zugeführt.

Das Ausgangssignal des UND-Glieds 52 ist ein Eingabesignal eines ODER-Glieds 53, dessen Ausgang mit dem ladungsgekoppelten Serienspeicher 11 verbunden ist. Wenn also der Ausgang

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_ ₁₇ _ 2 B 5 219 3

■des UND-Glieds 52 eingeschaltet wird, wird ein Dateneingabe- | .signal 1 über das UND-Glied 52 und das ODER-Glied 53 dem '

ladungsgekoppelten Serienspeicher 11 zugeführt. :

Der ladungsgekoppelte Serienspeicher 11 ist ausgangsseitig

mittels seiner Ausgangsleitung 54 mit einem Eingang eines ;

UND-Glieds 51 und über eine rückwärts geführte Leitung 55 ■

mit einem Eingang eines UND-Glieds 56 verbunden. Der andere ,

Eingang des UND-Glieds 56 ist mit dem Ausgang eines Inver- j

ters 57 verbunden. '

Der Inverter 57 ist seinerseits eingangsseitig mit dem Ausgang · des UND-Glieds 50 verbunden, wobei das Ausgangssignal des ■ Inverters 57 jeweils im Gegensatz steht zum Ausgangssignal j des UND-Glieds 50. Wenn also das UND-Glied 50 ausgangsseitig j eingeschaltet ist, wird das Ausgangssignal des Inverters 57 ; ausgeschaltet, wobei das UND-Glied 56 für die Rückwärtsdurchgabe des Ausgangssignals des Speichers 11 zu seinem Eingang
über das ODER-Glied 53 gesperrt ist.

Das Einschreiben von Daten in den richtigen Block des ladungsgekoppelten Serienspeichers 11 wird mittels des Gleich- und I des Taktsignals gesteuert. Wenn z. B. das Gleichsignal auf ^ .ein geht und der Zähler 16 auf 0 steht, gibt einer der Blöcke Oj gemäß Fig. 3 eine Ausgabe über die Ausgangsleitung 54 und '

ι gleichzeitig über die Rückführungsieitung 55 ab. Während das

'Gleichsignal eingeschaltet ist, wird das Dateneingabesignal
über das UND-Glied 52 und das ODER-Glied 53 in den ladungs-Igekoppelten Serienspeicher 11 eingegeben und darin eingespeichert. Bei der positiven Flanke des nächsten Taktimpulses
'wird der Block 0 verschoben und somit für das Einschreiben
des nächsten Dateneingabesignals in den Block 0 freigemacht.
;Beim Dateneinschreiben wird die Rückführungsleitung 55 mittels
'des UND-Glieds 56 und des Inverters 57 immer gesperrt.

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2352193

— ι ο —

Auf diese Weise werden einzuschreibende Daten in den ladungs-₍gekoppelten Serienspeicher 11 eingegeben und in den Block 0 eingeschrieben, sobald das Gleichsignal eingeschaltet wird. Es wird jedoch nicht vor der ansteigenden Flanke des nächsten |Taktsignals in den Block 0 eingeschrieben, weil mit dieser Flanke der Block 0 erst in die Lage versetzt wird, in der er Daten aufnehmen kann.

Mit dem Gleichsignal, das einmal aller 16 Blöcke erscheint, wenn der Zähler 16 auf 0 steht, werden Daten in alle Blöcke ,während einer ersten vollständigen Abtastung des ladungsge- ^!koppelten Serienspeichers 11 eingegeben. Während der nach-'folgenden Abtastungen werden Daten in die nächsten Blöcke 1 Idis 7 aller einzelnen Gruppen eingeschrieben. Dabei werden [Daten in die Blöcke 1 während der zweiten vollständigen Abtastung des ladungsgekoppelten Serienspeichers 11 eingeschrieben und so fort bis zu den Blöcken 7.

Nach der Beendigung des Schreibens von Daten in die Blöcke bis 7z. B. des ladungsgekoppelten Serienspeichers 11 läßt der zusammenarbeitende Computer das Speicheranforderungssignal ausgehen und ein Signal SP.ANFO wird eingeschaltet. Damit wird ein Weiterzählen des Zählers 14 unterbunden.

Das Signal SP.ANFO, das zum bereits genannten Speicheranforderungssignal invers ist, wird einem zweier Eingänge eines UND-Glieds 58 zugeführt, dessen Ausgang mit dem Rückstelleingang des Flip-Flops 37 verbunden ist. Der andere Eingang des UND-Glieds 58 ist mit dem Ausgang eines Inverters 59 verbunden, dessen Eingang das Einstellensignal vom Ausgang des UND-Glieds 20 zugeführt wird. Während das Einstellensignal einmal während der 1024 Taktimpulse eingeschaltet wird, wenn alle Zähler 16, 26 und 27 auf 0 stehen, hat das UND-Glied

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einen hohen Pegel an seinem Ausgang immer dann, wenn das inverse Speicheranforderungssignal eingeschaltet ist und mindestens einer der Zähler 16, 26 und 27 nicht auf 0 steht.

Wenn der Zugriff zu den Blöcken 0 bis 7 z. B. des ladungsgekoppelten Serienspeichers 11 vollständig durchgeführt worden ist, gibt der Computer das inverse Speicheranforderungssignal "ab, wobei ein eingeschaltetes Signal am R-Eingang des Flip-Flops 37 erscheint, und zwar dann, wenn zumindest einer der ^:Zähler 16, 26 und 27 nicht auf 0 steht. Dabei ist es nur Bedingung, daß einer der Zähler 16, 26 und 27 nicht auf 0 steht. Der Einpegel am R-Eingang des Flip-Flops 37 wird zum Ausgang Q weiterübertragen, wenn das Taktsignal das jnächste Mal auf niedrigen Pegel absinkt; der Inverter 38 pcehrt diesen Takt zustand in ein ins Positive gehendes |Signal am GK-Eingang des Flip-Flops 37 um.

per Q-Ausgang des Flip-Flops 37 ist mit dem R-Eingang des jFlip-Flops 39 verbunden. Somit geht einen Taktzyklus nach |dem Ende des Startsignals auch der Q-Ausgang des Flip-Flops jaus. Damit wird verhindert, daß weitere Taktsignale über 41 'und 42 zum Aufzähleingang des Zählers 14 gelangen können.

I . ■ "

jwenn verlangt wird, daß zuerst in die Blöcke 8 bis 15 des 'ladungsgekoppelten Speichers 11 eingeschrieben werden soll, jdann wird ein Ein-Signal zum D-Eingang des Zählers 14 eingeigeben, womit der Zähler 14 auf einen Zählstand 8 voreingestellt wird. Dann muß der Computer wiederum das Speicheranforderungssignal einschalten, um zum Gesamtspeicher 10 Zugriff zu erlangen.

Das Einstellensignal, das Startsignal und das Zählensignal !werden in der gleichen Weise eingeschaltet, wie bereits beischrieben wurde. Der Zähler 14 wird erst auf den Zählstand

! ...■■■■ -

i ■"""■-.-

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S098 2S/0&9

gebracht, wenn der Zähler 16 1024 Taktimpulse über seinen |CK-Eingang aufgenommen hat und alle drei Zähler 16, 26 und 27 iauf O gestellt wurden.

jWenn das Einschreiben in die Blöcke 8 bis 15 des ladungsge-Ikoppelten Speichers 11 vollendet ist, gibt der Computer wiejderum das inverse Speicheranforderungssignal und schaltet das jSpeicheranforderungssignal aus. Damit beendet der Zähler 14, Iwie vorbeschrieben, das Aufzählen.

Das Einschreiben in einen anderen ladungsgekoppelten Speicher Ides Gesamtspeichers 10 kann ähnlich erfolgen. Dabei kann je nach Wunsch der Zugriff zu irgend einem der ladungsgekoppelten Speicher erfolgen. Es kann sowohl in die Blöcke 0 bis 7 als auch 8 bis 15 eingeschrieben werden, indem der Zähler 14 auf den entsprechenden Anfangszählstand versetzt wird.

Zum ladungsgekoppelten Serienspeicher 12 wird zugegriffen, wenn das vom Adreßdecoder kommende Signal Wahl 255 eingeschaltet ist. Dieses Signal ist eines der 5 Eingangssignale zu einem UND-Glied 61. Das UND-Glied 61 hat im übrigen dieselben Eingangssignale wie das UND-Glied 50; ausgenommen nur, daß dem UND-Glied 61 das Wahl-255-Signal anstelle des Signals Wahl 0 am fünften Eingang zugeführt wird. Somit wird der Ausgang des UND-Glieds 61 ebenfalls mit dem Gleichsignal eingeschaltet, wie der Ausgang des UND-Glieds 50.

Das UND-Glied 61 ist mit einem UND-Glied 62 in der gleichen Weise verbunden, wie das UND-Glied 50 mit dem UND-Glied 52. Dem anderen Eingang des UND-Glieds 62 wird das Dateneingabesignal zugeführt. Das Dateneingabesignal wird somit weitergeführt über ein ODER-Glied 63 zum Eingang des ladungsgekoppelten Serienspeichers 12, wie dies für die Zuführung des Datensingabesignals zum ladungsgekoppelten Speicher 11 beschrieben wurde.

bo 977 038 ÖQ9825/0S93

Die Ausgangsleitung 64 des ladungsgekoppelten Speichers 12 j

ist mit einem Eingang eines UND-Glieds 65 und über eine '

Rückführungsleitung 66 mit einem Eingang eines UND-Glieds 67 j

verbunden. Das UND-Glied 67 wird mittels des Ausgangssignals _:

von einem Inverter 68 gesperrt, wenn das Ausgangssignal des i

UND-Glieds 61 für das Einschreiben von Daten in den ladungs- |

gekoppelten Serienspeicher 12 eingeschaltet ist.

Dem UND-Glied 51 wird ein Signal SCHRB an einem seiner Ein- ; gänge zugeführt. Dieses SCHRB-Signal ist ein inverses Schreib- j signal. Nur eines der beiden Signale kann jeweils eingeschal- ^: tet sein; entweder das Schreibsignal oder das inverse Schreib- , signal. j

Das inverse Schreibsignal wird immer dann eingeschaltet, wenn
Informationen aus einem der ladungsgekoppelten Speicher des
Gesamtspeichers 10 ausgelesen werden sollen. Wenn das Wahl-O-Signal und das inverse Schreibsignal eingeschaltet sind, dann
werden Daten aus dem ladungsgekoppelten Speicher 11 ausgelesen.

Alle Daten werden aus dem ladungsgekoppelten Serienspeicher 11
aufeinanderfolgend auf die Ausgangsleitung 54 mittels der ansteigenden Flanken der zugeführten Taktimpulse ausgetaktet.
Die einzelnen Ausgabesignale werden über die Leitung 54 und
andererseits auch zum UND-Glied 56 über die Leitung 55 ausgegeben. Weil dann der Ausgang des UND-Glieds 50 wegen des
!nichtanstehenden Schreibsignals ausgeschaltet ist, ist der
|Ausgang des Inverters 57 eingeschaltet. Damit werden alle
aus dem Serienspeicher 11 austretenden Daten über die Lei-"tung 55, das UND-Glied 56 und das ODER-Glied 53 in den gleichen ^!Block wieder rückeingegeben, aus dem sie herausgeschoben

wurden.

^{B0 977 O38} Ö O 9.825/O 69 3

I ^:

I -

iWenn die jeweilige Ausgabe aus dem Serienspeicher 11 über die
!Leitung 54 eine logische Eins ist, dann wird auch eine Eins
wieder in den Serienspeicher 11 zurückgegeben. Wenn die
Ausgabe über die Leitung 54 eine Null ist, dann wird auch
eine Null wieder in den Speicher 11 eingegeben, weil das
AusgangsSignal vom UND-Glied 56 ein Signal niedrigen Pegels
sein wird. Somit hängt die Ausgabe des UND-Glieds 56 immer
von der Eingabe über die Rückführungsleitung 55 ab, solange
!die Ausgabe des UND-Glieds 50 ein pegelniedriges Signal ist.

'Das Ausgangssignal vom UND-Glied 51 wird dem ODER-Glied 69
ials Eingabe zugeführt. Das ODER-Glied 69 empfängt die Ausgabe von den UND-Gliedern 51 bzw. 65 bzw. auch allen anderen
nicht dargestellten UND-Gliedern der 254 ladungsgekoppelten Serienspeicher des Gesamtspeichers 10, die nicht dargestellt sind. ί

Dem UND-Glied 65 werden das inverse Schreibsignal, das Wahl- j 255-Signal und die Ausgabe des Serienspeichers 12 als Eingangs-!

ι Signale zugeführt. Auch alle übrigen mit dem ODER-Glied 69 ' verbundenen UND-Glieder benutzen das inverse Schreibsignal
als eine Eingabe. Die zweite Eingabe ist das jeweilige Wahl-Signal vom Adreßdecoder für den betroffenen Serienspeicher. ' Die dritte Eingabe für die einzelnen mit dem ODER-Glied 69

verbundenen UND-Glieder ist das Ausgangssignal· vom zugehöri- ; gen Serienspeicher. !

Entsprechend wird immer nur jeweiis eines der 256 UND-Giieder, j wie die gezeigten 51 und 65, die mit dem ODER-Giied 69 ver- i bunden sind, ein Ausgangssignal· beim Dateniesen ausgeben , können. Der Grund dafür ist, daß jeweiis nur eines der Wahl·- | Isignaie Wahl· 0 bis Wahl· 255 vom Adreßdecoder jeweiis einge-

I I

schaitet sein kann. ,

038 909825/0693

-■■■■-■ ι

ι Wenn ζ. B. das Wahl-O-Signal eingeschaltet ist, überträgt das , UND-Glied 51 die Ausgabe des ladungsgekoppelten Serienspei- [ chers 11 als Eingabe für das ODER-Glied 69, und zwar während ^j ;der 1024 Blöcke im Speicher 11. Der Ausgang des ODER-Glieds 69 bildet einen der vier Eingänge eines UND-Glieds 70. Die wei- ; ;teren Eingaben in das UND-Glied 70 sind durch die Signale ' iStart, Gleich und Speicheranförderung gegeben. Das Gleich^jsignal steuert den jeweiligen Block der einzelnen Gruppen mit > ;16 Datenblöcken aus dem Serienspeicher 11 durch, der jeweils I ials Datenausgabe über die Ausgangsleitung des UND-Glieds 70 •abgegeben wird. . "

!Entsprechend wird nur einer der Blöcke 0 bis 15 während 16 JTaktimpulsen durchgelassen, die dem Serienspeicher 11 zugeführt werden. Die Daten der anderen 15 Blöcke von den Blöcken 0 bis 15 werden nicht über das UND-Glied 70 hindurchgelassen, wenn das Gleichsignal auf niedrigem Pegel ist. Das Gleichsignal vom Vergleicher 15 geht nur dann auf ein, wenn die Ausgabe des Zählers 16, der immer von 0 bis 15 in Übereinstimmung mit der Blockfolge 0 bis 15 zählt, mit dem Zählstand !im Zähler 14 übereinstimmt, der seine Ausgabe nur um 1 nach jeweils 1024 Taktimpulsen vom Oszillator verändert.

Die Blöcke 0 bis 7 oder 8 bis 15 nur des ladungsgekoppelten Serienspeichers 11 können ihre Daten über das UND-Glied 70 als Ausgabedaten ausgeben, wenn das Wahl-O-Signal gegeben 'ist. Wenn die Blöcke 0 bis 7 des Speichers 11 die Datenausgabesignale abgegeben haben, schaltet der Computer das inverse Speicheranforderungssignal ein und das Start- und das Zählensignal gehen, wie schon erläutert, aus.

Der Zähler 14 wird auf den Zählstand 8 eingestellt, wenn die Blöcke 8 bis 15 des Serienspeichers 11 oder irgendeines anderen der Serienspeicher des Gesamtspeichers 10 die nach-

^60977038 §09825/0693

_₂₄- 2B52193

sten Datenausgabesignale abgeben sollen. Wenn die Blöcke 8 bis 15 des Serienspeichers 11 die Datenausgabesignale bilden sollen, dann erfolgt kein Wechsel des AusgangsSignaIs des Adreßdecoders, so daß das Wahl-O-Signal eingeschaltet bleibt. Wenn jedoch ein anderer Serienspeicher seine Blöcke 8 bis als nächste Datenausgabesignale abgeben soll, dann muß die 8-Bit-Eingabe in den Adreßdecoder so abgeändert werden, daß das beabsichtigte Wahlsignal erscheint. Wenn z. B. die Blöcke 8 bis 15 des ladungsgekoppelten Speichers 12 als ^!nächste auszulesen wären, dann muß das Wahl-255-Signal vom Adreßdecoder eingeschaltet werden.

Wenn die Blöcke 8 bis 15 des Serienspeichers 11 die Datenausgabesignale geliefert haben, schaltet der Computer das inverse Speicheranforderungssignal ein. Wenn das inverse Speicheranforderungssignal eingeschaltet ist, werden das Start- und das Zählensignal ausgeschaltet, wie bereits beschrieben wurde.

Der Zähler 14 rückt jedoch einen halben Taktzyklus nach dem Erreichen des Zählstands 0 in den Zählern 16, 26 und 27 vom ählstand 15 auf 0. Wenn der Zähler 14 dann auf 0 gestellt

nachdem die Zähler 16, 26 und 27 auf 0 gestellt wurden, ein Gleichsignal vom Vergleicher 15 abgegeben. Das

:peicheranforderungssignal wurde jedoch ausgeschaltet, als ier Taktimpuls eingeschaltet wurde, der den Zähler 14 erst bei seinem Abfall um 1 weiterschaltete. Dabei wird das Speicheranforderungssignal einen halben Taktzyklus vor dem Einschalten les Gleichsignals ausgeschaltet.

Venn das Speicheranforderungssignal am UND-Glied 70 vor dem Einschalten des Gleichsignals auf aus geht, kann das UND-lied 70 kein Datenausgäbesignal abgeben. Somit kann keine inbeabsichtigte Auslesung stattfinden.

809825/0693

Ein unbeabsichtigtes Schreiben wird auf ähnliche Weise verhindert. Das Speicheranforderungssignal an den UND-Gliedern 50 und 61 z. B. verschwindet, bevor das Gleichsignal eingeschaltet wird.

Wenn die Blöcke 0 bis 7 eines anderen ladungsgekoppelten Serienspeichers als 11 die nächsten Datenausgabesignale liefern sollen, wird der Zähler 14 erneut auf seinen Zählstand 0 geladen. Zur gleichen Zeit liefert der Adreßdecoder das neue Wahl-Signal für den anzusprechenden ladungsgekoppelten Serienspeicher.

Nach der vorliegenden Erfindung wird der Zähler 14 mit einem eingeschalteten oder ausgeschalteten Adreßsignal an seinem Eingang D beaufschlagt. Wenn das Laden-Signal am Eingang LD jeweils ausgeschaltet wird, bestimmt das Adreßsignal, ob der Zähler 14 auf einen Anfangszählstand 0 oder 8 gestellt wird. !

Dann läßt der Computer das Speicheranforderungssignal zwecks ^j Zugriff zum Gesamtspeicher 10 auf ein gehen. Wenn das Speicher-j anforderungssignal eingeschaltet wird, geht das inverse Spei- j cheranforderungssignal aus, so daß zumindest der eine Eingang des UND-Glieds 58 ausgeschaltet ist, wenn der Gesamtspeicher 10 angesteuert wird.

Es möge angenommen werden, daß die Blöcke 0 bis 7 des Serienispeichers 11 zuerst ausgelesen werden sollen; dann wird der Zähler 14 auf 0 gestellt. Die 8-Bit-Eingabe zum Adreßdecoder läßt das Wahl-O-Signal erscheinen. Das inverse Schreibsignal wird ebenfalls eingeschaltet, weil Daten aus dem ladungsge-Jioppelten Serienspeicher 11 ausgelesen werden sollen.

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Wenn der Zähler 16 einen von O abweichenden Zählstand aufweist,, erscheint kein Gleichsignal am Vergleicher 15, bevor der Zähler 16 den Zählstand 0 erreicht. Auch dann, wenn das Gleichsignal vom Vergleicher 15 eingeschaltet wird, weil der Zähler 16 den Stand O erreicht, wird kein Datenausgabesignal über das UND-Glied 70 abgegeben, wenn nicht auch das Startsignal eingeschaltet ist. Da das Startsignal nur eingeschaltet werden kann, wenn die Zähler 26 und 27 beide auf O stehen, findet keine Ausgabe von Daten über das UND-Glied 70 statt, bevor der Block O auf dem Platz O des ladungsgekoppelten Serienspeichers 11 angesteuert wird. Dies deshalb, weil die beiden Zähler 26 und 27 nur auf O gehen, wenn der Block 0 auf dem Platz 0 angesteuert wird.

Wenn alle Zähler 16, 26 und 27 auf 0 stehen, wird das ' 'Einstellensignal am Ausgang des UND-Glieds 20, wie im Zeitschaubild in Fig. 4 dargestellt, eingeschaltet. Einen halben Oszillatorzyklus später wird das eingeschaltete Einstellenisignal am S-Eingang des Flip-Flops 37 zum Q-Ausgang des 'Flip-Flops 37 durchgeschaltet, womit das Startsignal einge- \ schaltet wird. Das Startsignal geht, wie in Fig. 4 dargestellt,! mit dem Ausschalten des Taktsignals auf ein.

Wenn dann das Gleichsignal eingeschaltet wird, nachdem der Zähler 16 auf 0 gegangen ist, befindet sich das Gleichsignal,

in Fig. 4 dargestellt, noch im Ein-Zustand, wenn das Startsignal eingeschaltet wird. Wenn nun der Block 0 auf dem Platz 0 des Serienspeichers 11 über die Ausgangsleitung 54 Datensignale liefert, werden diese als Datenausgabesignale abgegeben.

|Das Zählensignal vom Q-Ausgang des Flip-Flops 39 geht auf ein, wenn der nächste Taktimpuls vom Oszillator verschwindet. Als dieser Taktimpuls begann, erfolgte das Weiter-(rücken des Zählers 16 auf den Zählstand 1.

^{B0 977 O38} 909825/0693

_'_Ί_ .20.5^193

Wenn das Zählensignal vom Q-Ausgang des Flip-Flops 39 auf ein ^; geht, ist das Einstellensignal am Ausgang des UND-Glieds 20 bereits ausgeschaltet, weil der Ausgang des Decoders 18 nicht mehr eingeschaltet ist. Dies, weil der Zähler 16 auf den Zählstand 1 gerückt wurde.

Das UND-Glied 41 kann nun während der gesamten ersten Abtastung des ladungsgekoppelten Serienspeichers. 11 kein Ausgangssignal abgeben. Die Daten in allen 64 Blöcken 0 ergeben , während der ersten Abtastung Datenausgabesignale, weil der i Zähler 14 nicht vom Zählstand 0 aus weitergeschaltet werden ' kann, der seinerseits durch das Adreßsignal am D-Eingang des j Zählers 14 für diese erste Abtastung erzwungen wurde. I

Nachdem 64 Blöcke 0 das Datenausgabesignal über das UND-Glied 70 gebildet haben, erreichen alle Zähler 16, 26 und 27 den ι Zählstand 0. Dies ist der Fall, nachdem 1024 Taktimpulse 'gegeben worden sind. Dann geht das Einstellensignal am .Ausgang des UND-Glieds 20 wieder auf ein.

Bei eingeschaltetem Zählensignal vom Ausgang Q des Flip-

,Flops 39 werden alle drei Eingänge des UND-Glieds 41 nunmehr ■eingeschaltet, wenn alle Zähler 16, 26 und 27 den Stand 0 !erreicht haben und das Taktsignal eingeschaltet wird. Infolgedessen wird der Zähler 14 vom Zählstand 0 auf 1 gehen, wenn 'das Taktsignal darauf wieder ausgeschaltet wird.

Ϊ -

'während des nächstfolgenden Abtastzyklusses des ladungsge- |koppelten Serienspeichers 11 geben alle Blöcke 1 das Datenausgabesignal über das UND-Glied 70 ab. Dies, wenn das Gleichsignal vom Vergleicher 15 iramer dann eingeschaltet |wird, wenn der Zähler 16 auf 1 gelangt.

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Wenn der ladungsgekoppelte Serienspeicher 11 wiederum voll-'ständig abgetastet worden ist, stehen die Zähler 16, 26 ,und 27 wiederum auf 0, so daß das Einstellensignal vom Ausgang des UND-Glieds 20 auf ein gehen kann. Damit rückt |der Zähler 14, wenn das Taktsignal ausgeschaltet wird, auf jden Zählstand 2. Deshalb wird während des nächsten Abtast-'zyklusses das Gleichsignal vom Vergleicher 15 nur eingeschaltet, wenn der Zähler 16 auf 2 steht, wobei die Blöcke die Datenausgabesignale über das UND-Glied 70 abgeben lassen. I

Wenn sämtliche Zähler 16, 26 und 27 den Zählstand 0 erreichen, (nachdem der Zähler 14 auf 7 gegangen ist, schaltet der Computer Idas Speicheranforderungssignal· aus und das inverse j

'Speicheranforderungssignal· ein. Wenn das Speicheranforderungssignai auf aus geht, kann das UND-Glied 70 kein Ausgabesignal mehr abgeben. Wenn die Biöcke 7 des l·adungsgekoppel·ten Serienspeichers 11 über das UND-Giied 70 die Datenausgabesignaie abgegeben haben, wird daher kein weiteres Datensignal· abgegeben, wenn nicht das Adreßsignal· nun auf den D-Eingang des Zähiers 14 gegeben wird und dann der Computer erneut das Speicheranforderungssignal· einschaitet.

Wenn das Speicheranforderungssignal· ausgeschaitet und das inverse Speicheranforderungssignal· eingeschaitet wird, gehen das Start- und das Zähiensignal· im Abstande eines TaktsignaiZyk^sses aus. Das Startsignal· kann nicht ausgescha^et werden, bevor das Einste^ensignai vom Ausgang des

D-C^eds 20 ausgeschaitet wurde und das inverse Speicheranforderungssignal· eingeschaitet worden ist.

Wenn die Datenausgabesignaie über das UND-Glied 70 das nächste Mal von den Backen 8 bis 15 des iadungsgekoppe^en Serienspeichers 11 abgegeben werden so^en, wird das Adreßsignal

bo 977 038 §09826/0693

zum D-Eingang des Zählers 14 eingeschaltet. Die Ausgabe des Adreßdecoders wird nicht verändert, so daß das Wahl-O-Signal eingeschaltet bleibt.

Wenn die Blöcke 0 bis 7 eines anderen Serienspeichers als des Serienspeichers 11 die nächsten Datenausgabesignale über das UND-Glied 70 liefern sollen, dann muß die Ausgabe des Adreßdecoders verändert werden. Das Adreßsignal am D-Eingang des Zählers 14 bleibt ausgeschaltet.

Wenn der Zähler 14 erneut voreingestellt ist und der Adreßdecoder die Wahl für den erwünschten ladungsgekoppelten Serienspeicher liefert, läßt der Computer das Speicheranforderungssignal erneut auf ein gehen. Damit gehen auch das Start- und das Zählensignal wieder auf ein, wie dies bereits vorangehend beschrieben wurde.

Wenn Daten.in einen der ladungsgekoppelten Serienspeicher eingeschrieben werden sollen, muß das Schreib—-.signal ein- und das inverse Schreib—»signal ausgeschaltet werden. Die iSignalgabe erfolgt wiederum seitens des Computers.

Auch ist wieder vom Adreßdecoder das erwünschte Wahl-Signal .zu beziehen, damit der Serienspeicher angesprochen werden kann, in den Daten eingeschrieben werden sollen. Wenn z. B. 'der-Serienspeicher 11 einschreiben soll, dann ist das Wahljo-Signal vom Adreßdecoder einzuschalten. Wenn in den Serienispeicher 12 eingeschrieben werden soll, dann ist das Wahl-'255-Signal vom Adreßdecoder einzuschalten.

j ■-.._.-■

Wie für das Datenlesen beschrieben wurde, können jeweils

'entweder nur die Blöcke 0 bis 7 oder die Blöcke 8 bis 15 Daten einschreiben. Der Zähler 14 muß zu diesem Zweck ebenso jwie beim Lesen auf 0 oder 8 voreingestellt werden.

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Wenn Daten in die Blöcke 0 bis 7 des ladungsgekoppelten Serienspeichers 11 eingeschrieben werden sollen, dann ist das Wahl-O-Signal einzuschalten. Nun schaltet das Gleichsignal vom Vergleicher 15 immer dann ein, wenn der Zähler 16 während der ersten Abtastung des Serienspeichers 11 den Stand O erreicht.

Das Schreiben kann erst dann erfolgen, wenn das Startsignal eingeschaltet ist; dieses geht einen halben Taktsignalzyklus nach Erreichen des Zählstands O seitens der Zähler 16, 26 und 27 auf ein. Damit wird sichergestellt, daß der Block 0 auf dem Platz 0 der erste Block ist, in den Daten geschrie-

ben werden. Wenn die Daten mit Block 8 beginnend eingeschrieben werden sollen, wird sichergestellt, daß der Block 8 auf dem Platz 8 der erste der Blöcke 8 ist, in die Daten eingeschrieben werden.

Die Durchgabe des Gleichsignals vom Vergleicher 15 zum UND-Glied 50 läßt das Dateneingabesignal über das UND-Glied 52 j und das ODER-Glied 53 zum Eingang des ladungsgekoppelten Serienspeichers 11 zur Einspeicherung gelangen. Der Weiterer lauf der Schreiboperation entspricht dem, wie er für das (Lesen beschrieben wurde.

Während des Schreibens bleibt nun der Ausgang des UND-Glieds 56 ausgeschaltet, weil der Ausgang des UND-Glieds 50 einge- ; schaltet ist. Damit wird sichergestellt, daß kein Signal ; über die Rückführungsleitung 55 in den Serienspeicher zurückgelangen kann, wenn in die Blöcke 0 neue Dateneingabe- , (signale einzuschreiben sind. Bei allen anderen Blöcken werden ₍ jedoch die Daten über die Rückführungsleitung 55 wieder i

zurückgeführt, weil das Gleichsignal aus bleibt und am

' i

Ausgang des UND-Glieds 50 dann kein Ausgangssignal abgegeben ! wird.

I I

^{B0 977 O38} 909825/0693

2Θ52193

Während bis hierher nur das Datenlesen aus den Blöcken O bis .7 oder 8 bis 15 oder das Schreiben in diese Blöcke beschrieben wurde, ist es aber auch leicht einzusehen, daß alle Blöcke sO bis 15 während eines Schreib- bzw. Lesezyklus Daten einschrei- j ben oder auslesen können. Dazu muß der Zähler 14 von 0 bis 15 · ununterbrochen durchzählen und der Computer das inverse Speicheranforderungssignal nicht einschalten, bevor der ' Zähler 14 den Zählstand 15 erreicht hat; dem Eingang D des Zählers 14 ist dabei immer ein Signal niedrigen Pegels ι zuzuführen. j

Des weiteren könnte auch in eine andere .Blockfolge eingeschrie-! iben oder aus einer solchen während des Zyklusses aus- ■ gelesen werden. Z. B. kann nur in vier der Blöcke 0 bis 15 während eines betrachteten Ganges eingeschrieben werden. Dazu büßte der Zähler 14 auf die Zählstände 0, 4, 8 oder 12 voreinstellbar sein und der Computer müßte das inverse Speicheranforiderungssignal liefern, nachdem der Zähler 14 die Zählstände 3, Ϊ7, 11 oder 15 erreicht hat.

Die vorliegende Erfindung wurde an Hand eines Gesamtspeichchers 10 gemäß Fig. 1 beschrieben, der aus einzelnen ladungsjgekoppelten Serienspeichern aufgebaut ist; selbstverständlich kann für die vorliegende Erfindung auch jede andere Ausführungsart dynamischer Speicher zugrunde gelegt werden. Z. B. könnte ein Speicher mit frei wählbarem Zugriff als dynamischer !Speicher verwendet werden. Bei einem solchen Speicher mit 'frei wählbarem Zugriff ist die Takt- und Datenfolgegeschwindig-

jkeit nicht gleich, wobei die Taktfolge zur Wiederauffrischung [der einzelnen Speicherzellen benutzt wird, während die Daten-Ifolgegeschwindigkeit für das Auslesen von Daten aus dem jSpeicher bzw. das Einschreiben von Daten in den Speicher [verwendet wird. Dabei ist die Folgegeschwindigkeit, mit !der Daten aus einem solchen Speicher mit freiem Zugriff ausjgelesen werden, als Untervielfach.es der Datenfolgegeschwindig-Ikeit aber nicht der Taktfolgegeschwindigkeit zu betrachten. BÖ ¥77 038

9 0 9 8 2 5/0693

Claims

2652193 ι

PATENTANSPRÜCHE

Verfahren zur Anpassung der Datenfolgegeschwindigkeit bei Verwendung eines eine Vielzahl von Speicherzelleneinheiten aufweisenden dynamischen Speichers in Zusammenarbeit mit Datenquellen und/oder Datensenken relativ geringerer

ι Datenfolgegeschwindigkeit, dadurch gekennzeichnet, | daß das Durchtasten der Daten in den einzelnen Speicher- I zelleneinheiten (Plätze 0 bis 1023 gemäß Fig. 3) mit einer ersten Folgegeschwindigkeit

und das Auslesen von Daten aus diesen Speicherzelleneinheiten zu den vorgesehenen Datensenken mit einer zweiten, gegenüber der ersten geringeren Folgegeschwindigkeit durchgeführt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,

daß das Einschreiben von Daten aus den vorgesehenen Datenquellen in die einzelnen Speicherzelleneinheiten mit der zweiten Folgegeschwindigkeit durchgeführt wird.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

daß die zweite und die erste Folgegeschwindigkeit zueinander in einem ganzzahligen Verhältnis stehen.

'4. Verfahren nach einem der vorangehenden Ansprüche, : dadurch gekennzeichnet,

daß beim Lesen oder Schreiben von Daten aus den bzw. in die vorgesehenen Speicherzelleneinheiten, die in mehrere Speichergruppen mit je einer gleich großen Zahl (Blöcke 0 bis 15) von Speicherzelleneinheiten aufgeteilt sind,
der Zugriff zu den einzelnen Speicherzelleneinheiten zu

: verschiedenen Zeiten erfolgt.

^80977038 §098i5/0S9S

Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Auslesen von Daten während eines vorgegebenen vollständigen Abtastganges nur aus je einer Speicherzelleneinheit der einzelnen Gruppen erfolgt.

Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Einschreiben von Daten während eines vorgegebenen vollständigen Abtastganges nur in je eine Speicherzellen-' einheit der einzelnen Gruppen erfolgt.

[7. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die einzelnen Speicherzelleneinheiten in Form mindestens eines dynamischen Schieberegisters (Speicher 11, 12) angeordnet sind.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet,

daß das/die Schieberegister als Kette(n) ladungsgekoppelter Speicherelemente ausgebildet ist/sind.

9. Schaltungsanordnung nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet,

daß die zum Einschreiben von Daten in die einzelnen j dynamischen Speicherzelleneinheiten vorgesehenen Eingabe- J kreise (50, 52, 53, 56, 57; 61, 62, 63, 67, 68) die j Auswahl jeweils nur einer Speicherzelleneinheit in den einzelnen Gruppen (Blöcke 0 bis 15) erlauben.

10. Schaltungsanordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet,

daß die zum Auslesen von Daten aus den einzelnen dynamischen Speicherzelleneinheiten vorgesehenen Ausgabekreise (51/65, 69, 70) die Auswahl jeweils nur einer Speicherzelleneinheit in den einzelnen Gruppen erlauben.

^{B0 977} °³⁰