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DE2708126A1 - Speicherschaltung mit dynamischen speicherzellen - Google Patents

Speicherschaltung mit dynamischen speicherzellen

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Publication number
DE2708126A1
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DE
Germany
Prior art keywords
memory
memory according
bipolar transistor
base
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19772708126
Other languages
English (en)
Inventor
Irving Tze Ho
Jacob Riseman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2708126A1 publication Critical patent/DE2708126A1/de
Ceased legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/10—DRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Static Random-Access Memory (AREA)
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Description

Speicherschaltung mit dynamischen Speicherzellen.
Zur Informationsspeicherung, Insbesondere Im Zusammenhang mit elektronischen Datenverarbeitungsanlagen, finden Speicher mit Halbleiterspeicherzellen weite Anwendung. Je nach Ihrem strukturellen Aufbau oder Ihrer Betriebswelse kann man derartige Speicherzellen In verschiedene Kategorien einteilen. So wurden z.B. Speicherzellen mit einem Element, zwei, drei, vier, sechs und mehr Elementen entwickelt. Mit "Element" ist dabei regelmäßig die Anzahl der Transistoren (Bipolar- oder Feldeffekttransistoren) für eine gegebene Speicherzelle gemeint. Als Beispiel für eine Ein-Element-Speicherzelle sei die US-PS 3 387 286 und als Beispiel für eine Vier-Element-Speicherzelle die US-PS 3 836 89 2 mit weiteren Hinweisen genannt. Speicher lassen sich andererseits in statische (gleichstromstabile) oder dynamische (wechselstromstabile) Speicher einteilen, wobei die letzteren eine Informationsauffrischung benötigen.
Wünschenswerte Eigenschaften von Halbleiterspeichern sind unter anderem eine hohe Arbeitsgeschwindigkeit, eine dichte Packungsmöglichkeit einer großen Anzahl von Speicherzellen auf einem einzelnen Halbleitersubstrat sowie eine geringe Leistungsaufnahme. Da ferner jede Speicheranordnung eine Anzahl von weiteren Hilfsschaltkreisen benötigt, ist deren Reduzierung und Vereinfachung ebenfalls regelmäßig erwünscht. Bei dynamischen Speichern ist ferner die Datenhaitezeit von Bedeutung, wodurch die Frequenz der Auffrischzyklen maßgeblich bestimmt wird. Typisch für die schnellsten Speicher sind die mit mehreren Bipolartransistoren aufgebauten Speicher, die allerdings den größten Aufwand an Halbleiterfläche erfordern und auch die höchste elektrische Verlustleistung verbrauchen. Speicher mit z.B. einem einzigen Feldeffekttransistor (FET) pro Speicherzelle können zwar mit erheblich größerer Packungsdichte aufgebaut werden und verbrauchen weniger Leistung, sind aber erheblich langsamer. Weiterhin von Nachteil bei derartigen Ein-FET-Speicherzellen ist deren relativ geringes Ausgangssignal.
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Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspeicher anzugeben, der demgegenüber hinsichtlich der Faktoren Packungsdichte, Leistungsverbrauch und insbesondere schnelle Zugriff szeit weiter verbessert ist. Diese Verbesserungen sollen dabei nicht auf Kosten eines relativ hohen Signalausgangs, einer Datenhaltezeit brauchbarer Dauer, oder eines ausreichenden potentialmäßigen Sicherheitsabstandes zwischen den Binärzustandspegeln gehen. Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichnenden Maßnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen charakterisiert.
Zusammengefaßt sieht die Erfindung eine Speicherschaltung vor, deren Speicherzelle von einer schaltkreismäßigen Betrachtung her aus einem Bipolartransistor mit einem Feldeffekttransistor besteht. Der FET ist zwischen die eine Auswahl leitung, z.B. die Bitleitung, und die Basis des Bipolartransistors eingeschaltet, wobei ein vergrabener Subkollektorbereich für den Bipolartransistor eine Abfühlleitung bildet. Für die Speicherung selbst werden vorzugsweise die Kapazitäten der Transistorzonenübergänge des Bipolartransistors ausgenutzt. Eine solche Speicherzelle kann mittels bekannter und üblicher Herstellungsverfahren auf kleinerem Raum
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gebildet werden, als normalerweise für einen einzelnen Bipolartransistor erforderlich ist. Diese Packungsdichteerhöhung wird durch eine erhebliche Verminderung der bei Bipolarkonzepten üblicherweise erforderlichen Isolationsgebiete sowie der ansonsten
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erforderlichen Kontakte und Zwischenverdrahtungen erzielt. Es ist bekannt, das gerade für Isolation, Kontakte und Leiterzugverbindungen bei intergrierten Schaltungen ein Großteil der zur Verfügung stehenden Substratflächen verbraucht wird. Von den beiden zu beschreibenden Ausführungsbeispielen kommt eines mit zwei Verbindungskontakten pro Speicherzelle und das andere sogar mit einem einzigen Kontakt aus. Demgegenüber benötigt ein Bipolartransistor normalerweise drei Kontakte. Die für eine Speicherzelle erforderliche Fläche kann mit der Erfindung deshalb auf etwa die Hälfte oder weniger eines üblichen Bipolartransitors gesenkt werden.
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Neben den Vorteilen der sehr hohen möglichen Packungsdichte ist kennzeichnend für den nach der Erfindung vorgeschlagenen Speicher dessen Eigenschaft der bereits vorhandenen Eigenverstärkung. Je nachdem ob eine logische "Eins" oder "Null" in den Speicher eingeschrieben werden soll, wird über die Bitleitung eine bestimmte Ladungsmenge über den FET auf die (internen) Kapazitäten injiziert oder nicht. Vereinbart man beispielsweise für eine logische "Eins", daß (intern) eine Ladung gespeichert ist, geht beim Lesen einer "Eins" die injizierte Ladung über den Basis-Emitterübergang, so daß am Kollektor ein Signal abfühlbar ist, das der Ladung multipliziert mit dem Verstärkungsfaktor Beta des Transistors entspricht. Beim Lesen einer "Null" ist keine derartige Ladungsspeicherung vorhanden und somit über den Basis-Emitterübergang auch nicht auslesbar.
Weiterhin bietet der Speicher nach der vorliegenden Erfindung den Vorteil eines sehr geringen Leistungsverbrauchs. Dadurch wird das für derartige Schaltungen kennzeichnende Produkt aus Verlustleistung und Geschwindigkeit, das wegen der hohen Arbeitsgeschwindigkeit von Bipolartransistoren ohnehin sehr günstig ist, noch weiter verbessert.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fign. 1 bis 4 für ein erstes AusfUhrungsbeispiel der Erfindung ein schematisches Ersatzschaltild, eine Querschnittsansicht bzw. Draufsicht auf die integrierte Halbleiterausführung dieser Schaltung sowie verschiedene Spannungsverläufe zur Erklärung der Arbeitsweise,
Fign. 5 bis 8 entsprechende Darstellungen für ein weiteres
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Ausführungsbeispiel der Erfindung und Pign. 9 und 10 jeweils beispielhafte Speicheranordnungen mit
Speicherzellen nach den beiden vorgenannten Ausführungsbeispielen.
Im Rahmen der vorliegenden Erfindung wird die eigentliche Speicherzelle einschließlich der Schaltungsmittel zur Verstärkung ihres Ausgangssignals jeweils durch einen Transistor dar-* gestellt, der im Ausführungsbeispiel nach Fig. 1 mit T1O bezeichnet ist und einen Kollektor 1OC, eine Basis 1OB und einen Emitter 10E aufweist. Im Rahmen des vorliegenden Ausführungsbeispiels wurde für die Erläuterung ein NPN-Transistor gewählt; es ist jedoch klar, daß stattdessen auch in der Leitfähigkeit vertauschte Transistoren einsetzbar sind. Eine erste Kapazität C1 ist mit dem Basis-Kollektorübergang des Transistors T10 verbunden und dort wirksam. Vorzugsweise wird C1 direkt durch die Basis-Kollektor-Sperrschichtkapazität gebildet und ist in der Zeichnung lediglich der Anschaulichkeit halber als separater Kondensator gezeigt. In gleicher Weise ist eine zweite Kapazität C2 mit dem Basis-Emitterübergang des Transistors T10 verbunden und wird vorzugsweise direkt durch die entsprechende Sperrschichtkapazität gebildet.
Um den Ladungszustand der ersten und zweiten Kapazität zu ändern, ist der Feldeffekttransistor (FET) T20 vorgesehen. T20 ist in diesem Fall ein P-Kanal Transistor; wäre jedoch T10 ein PNP Bipolartransistor, sollte T20 vorzugsweise ein N-Kanal FET sein. T20 weist zwei gesteuerte Bereiche auf, die als Source 20S und Drain 20D bezeichnet seien. Weiterhin weist T20 eine Steuer- bzw. Gate-Elektrode 2OG auf, unter deren Einfluß die Drain-Source-Strecke von T20 leitend gemacht oder gesperrt werden kann. Um die Steuerelektrode 20G auf ein bestimmtes Potential bringen zu können, ist ein damit verbundener Schreib-Treiber vorgesehen. Um den Ladungszustand der genannten Kapazitäten C1 und C2 ändern zu können, ist es notwendig, T20 durch ein vom Schreib-Treiber geliefertes
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Steuersignal einzuschalten und die mit BL1 bezeichnete Bitleitung über den als Bit-Treiber bezeichneten Schaltkreis in einen der beiden möglichen Binärzustände zu bringen, der den Ladungszustand der genannten Kapazitäten bestimmt. Über ein vom Schreib-Treiber an die Gate-Elektrode 2OG angelegtes Potential wird dann T20 gesperrt, so daß die Ladungsverhältnisse fixiert sind.
Zum Auslesen der Speicherinformation aus der Speicherzelle wird über den mit dem Emitter 1OE des Transistors T10 verbundenen Lese-Treiber der entsprechend der logischen Zuordnung untere Pegelwert eingeprägt. Mit dem Kollektor 1OC des Transistors T10 ist ferner ein Lese- (Kipp) Verstärker verbunden. War in T10 eine positive Ladung injiziert, wird durch das Absinken der Spannung auf der mit SL1 bezeichneten Leseleitung der Basis-Emitterübergang von T10 in Durchlaßrichtung vorgespannt. T10 wird deshalb eingeschaltet und liefert am Ausgang ein Signal, in Form einer Stromänderung entsprechend der gespeicherten Ladung multipliziert mit dem Verstärkungsfaktor Beta von T10. Bei dem mit R bezeichneten Widerstand handelt es sich um einen üblichen Lastwiderstand und VC bezeichnet eine positive Versorgungsspannung für den Fall, daß T10 ein NPN Transistor ist.
Unter Bezugnahme auf Fig. 2 soll nun ein zugehöriger struktureller Aufbau in integrierbarer Bauweise erläutert werden. Soweit möglich sind dieselben Bezugszeichen gewählt. Die jeweiligen Speicherzellen sind auf einem Substrat 30 ausgebildet, bei dem es sich beispielsweise um ein leicht P-dotiertes Ausgangsmaterial \ handeln kann, in das selektiv eine Reihe von N+ Bereichen eingebracht sind. Zum Einbringen der jeweiligen Dotierungsstoffe können Diffusions- und/oder Ionenimplantationsverfahren üblicher Art verwendet werden. Die genannten N+ Bereiche bilden die Subkollektoren für die Bipolartransistoren. Sie sind langgestreckt und bilden eine gemeinsame Leseleitung, z.B. SL1, was deutlicher aus der Draufsicht entsprechend Fig. 3 hervorgeht.
Während des Niederschlags einer Epitaxieschicht 32 tritt eine sog. FI 975 O42 709837/0672
Ausdiffusion der Subkollektorbereiche in das leicht N-dotierte Epitaxiematerial in der gezeigten Weise auf. Anschließend werden die verschiedenen zusätzlichen Dotierungsstoffe selektiv mittels bekannter Verfahren eingebracht. Die P+ Bereiche 33 und 34 sind parallel zueinander angeordnet, um die jeweils in einer Spalte befindlichen Speicherzellen von den spaltenmäßig benachbarten Zellen zu isolieren. Obwohl im gezeigten Ausführungsbeispiel eine elektrische (Sperrschicht-) Isolation dargestellt ist, kann gleichermaßen und sogar bevorzugt auch eine dielektrische Isolation gewählt werden. Das P+ oder P-Gebiet 1OB bildet die Basis des Transistors T1O sowie gleichermaßen das gesteuerte Gebiet 2OD des Feldeffekttransistors T20. Gewöhnlich wird das Gebiet 2OS des Transistors T20 gleichzeitig damit ausgebildet. In dem hier beschriebenen Ausfuhrungsbeispiel ist das Dotierungsgebiet 2OS langgestreckt ausgebildet und stellt gleichzeitig die Bitleitung (z.B. BL1) für die Speicherzelle dar. Es ist in diesem Zusammenhang anzumerken, daß natürlich auch aine mit dem genannten Dotierungsgebiet in Verbindung stehende hochdotierte Leitung, z.B. aus polykristallinem Silicium, oder sogar eine metallische Bitleitung in gleicher Weise gewählt werden könnte, was jedoch einen erhöhten prozesstechnischen Aufwand bedeuten würde. Weiterhin ist festzustellen, daß sich der Subkollektor nicht notwendig unter der FET-Struktur für T20 erstrecken muß.
Die Oberfläche der beschriebenen Anordnung wird von einer Isolierschicht 35, z.B. aus Siliciumdioxid, bedeckt. Sie ist bewußt im Bereich zwischen den Gebieten 20S und 2OD dünner ausgebildet um dort den Kanalbereich für den FET T20 vorzusehen. Mittels einer anschließend aufgebrachten metallischen Belegung 36, die orthogonal über Bit- und Leseleitungen verläuft, wird die Schreibleitung bzw. in den Bereichen mit dünner Isolierschicht die Gate-Elektrode 2OG des Transistors T20 hergestellt.
Wie aus Fig. 3 hervorgeht, bildet ein zweiter metallischer Leiter-
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streifen 38 die Lese-(Treiber)Leitung 38, welche über entsprechende Kontaktlöcher in der Isolierschicht 35 mit dem Emitter 1OE in Verbindung steht. Weitere entsprechende Leiterzugpaare sind in Fig. 3 mit 36' und 38· angedeutet.
Anhand der Fign. 5 bis 7 soll nun ein weiteres Ausführungsbeispiel der vorliegenden Erfindung erläutert werden. Unterschiedlich ist bei diesem Ausführungsbeispiel in erster Linie, daß der Emitterkontakt des Bipolartransistors sowie die Gate-Elektrode des FET miteinander verbunden sind, so daß dadurch eine Speicherzelle mit nur einem einzigen Metallkontakt ermöglicht wird. Dadurch kann die Packungsdichte der ohnehin bereits hochintegrierten Speicherzellen nach dem vorbeschriebenen Ausführungsbeipiel weiter erhöht und nahezu verdoppelt werden. Bei Beschränkung der Speicherzelle auf einen einzigen metallischen Kontakt werden auch die oben beschriebenen Schreib- und Lese-Treiber in einem einzigen Wort-Treiber zusammengefaßt, der auf die mit WL51 bezeichnete Wortleitung einwirkt.
Wie in Fig. 5 dargestellt ist, wird das Speicherelement samt Verstärkung durch einen Bipolartransistor T50 mit Kollektor 5OC, Basis 5OB und Emitter 50E repräsentiert. Auch hier ist wiederum als Beispiel ein NPN Transistor gewählt. Die mit C51 bezeichnete Kapazität ist vorzugsweise (wieder) kein diskreter Kondensator, sondern die Kapazität des Basis-Emitterübergangs. In gleicher Weise wird die Kapazität C52 durch die Sperrschichtkapazität zwischen dem Basisgebiet 50B und dem Kollektorgebiet 5OC gebildet. C53 bezeichnet die inhärente Kapazität zwischen dem Basisgebiet 50B und der Gate-Elektrode 60G entsprechend dem aus Fig. 6 ersichtlichen Strukturaufbau. Bei dem FET T60 handelt es sich wiederum entsprechend dem für das Ausführungsbeispiel gewählten NPN Transistor um einen P-Kanal Feldeffekttransistor. Der FET T60 besteht aus Source 60S, Drain 60D und Gate 60G. Die Source 60S ist mit der mit BL 51 bezeichneten Bitleitung und dem zugehörigen Bit-Treiber verbunden. Die Gate-Elektrode ist entsprechend mit der mit WL51 bezeichneten Wortleitung sowie dem
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zugehörigen Wort-Treiber verbunden. Die mit SL51 bezeichnete Leseleitung steht mit dem Kollektor 5OC des Bipolartransistors in Verbindung und wird durch den Subkollektor dargestellt. Das Ausgangssignal der Speicherzelle gelangt auf den zugehörigen Lese-(Kipp) Verstärker. RL bildet einen üblichen Lastwiderstand und ist an eine positive Spannungsquelle V angeschlossen.
Fig. 6 zeigt den strukturellen Aufbau für das in Fig. 5 im elektrischen Ersatzschaltbild dargestellte Ausführungsbeispiel, wobei soweit wie möglich dieselben Bezugszeichen benutzt sind. Für die Ausbildung der Speicherzellen ist wieder von einem schwach P-dotierten Substrat 60 ausgegangen, in das selektiv N+ Bereiche, z.B. SL51, mittels konventioneller Diffusions- oder Implantationsverfahren eingebracht sind. Diese N+ Bereiche bilden die Subkollektorzonen der Bipolartransistoren. Sie sind langgestreckt ausgebildet und stellen eine gemeinsame, z.B. mit SL51 bezeichnete Leseleitung dar, was besonders aus der Draufsicht entsprechend Fig. 7 hervorgeht.
Während der Bildung einer Epitaxieschicht 62 tritt eine Ausdiffusion der Subkollektorbereiche in das schwach dotierte N Epitaxiematerial in der gezeigten Weise auf. Mittels üblicher Verfahren werden anschließend die verschiedenen zusätzlichen Dotierungsstoffe selektiv eingebracht. Die P+ Gebiete 63 und 64 verlaufen parallel zueinander und isolieren die jeweils in einer Spalte angeordneten Speicherzellen von den benachbarten Spalten. Über dem Subkollektorbereich werden dann üblicherweise gemeinsam je zwei beabstandete P+ Gebiete gebildet. Eines dieser P+ oder P Gebiete stellt gleichzeitig die Drain 6OD des FET T60 und die Basis 50B des Transistors T50 dar. In das Basisgebiet 50B wird anschließend ein N+ Emittergebiet 5OE eingebracht. Wie bereits früher erläutert wurde, findet die Informationsspeicherung in Form einer Ladungsspeicherung in den Basis-Emitter- und Basis-Kollektor-Sperrschichtkapazitäten statt. Das zweite der P+ Gebiete 60S bildet die Source des FET T60. Auch dieses Gebiet kann parallel
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zum N+ Subkollektorbereich in langgestreckter Form ausgebildet sein und die mit BL51 bezeichnete Bitleitung darstellen. Auch bei diesem Ausführungsbeispiel kann wieder eine stärker leitfähige Verbindung über den P+ Gebieten 60S vorgesehen sein, z.B. in der Form eines hochdotierten Polysiliciumstreifens oder sogar einer zusätzlichen Metall-Leitung, wenn eine solche Mehrschichtmetallisierung zugelassen werden soll. Im vorliegenden Fall wird jedoch der langgestreckte Bereich 60S als Bitleitung benutzt, um den Zugang zur Speicherzelle mit nur einer einzigen Metall-Leitung zu ermöglichen.
Die sich soweit ergebende Halbleiterstruktur wird anschließend mit einer Isolierschicht 65, z.B. aus Siliciumdioxid, bedeckt, die selektiv zur Bildung der Gate-Bereiche für den Fet T6O dünner gewählt ist. In der Isolierschicht 65 ist weiterhin ein Kontaktloch vorgesehen, über das die Metallisierung mit dem Emitter 5OE verbunden ist. Die anschließend aufgebrachte Metallisierung in Form des Leiterstreifens 51 kontaktiert somit den Emitter 5OE, bildet das Gate 6OG für den FET T60 und stellt schließlich eine Elektrode der mit C53 bezeichneten schaltungsimmanenten Kapazität dar, wenn sich die dünne Isolierschicht über die Gebiete 5OB-6OD in der gezeigten Weise erstreckt.
Fig. 7 zeigt eine zugehörige Draufsicht des in Fig. 6 im Querschnitt und in Fig. 5 im elektrischen Ersatzschaltbild gezeigten Ausführungsbeispiels. Ein einziger metallischer Leiterstreifen 51 bildet die Wortleitung, über die in einer jeweils gewünschten Zeile von Speicherzellen die Gate-Elektrode 6OG und der Emitterkontakt 50E gebildet werden. Bit 51', 51 · ' und 51'" sind in Fig. 7 weitere derartige Wortleitungen mit den damit in Verbindung stehenden weiteren Speicherzellen angedeutet. Die Speicherzellen in einer Spalte haben dabei eine Bitleitung BL 51 gemeinsam, die vorzugsweise gleichzeitig die Source-Gebiete der einzelnen Feldeffekttransistoren T60 bildet. Weiterhin sind die Speicherzellen einer Spalte mit einer einzelnen Leseleitung, z.B. SL51, ausgestattet, die vorzugsweise gleichzeitig den Sub-
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kollektorbereich bildet. Mit 63 und 64 sind wieder die Isolationsgebiete für die jeweiligen Spalten bezeichnet.
Fig. 9 zeigt eine Matrixanordnung aus Speicherzellen der anhand der Fign. 1 bis 3 erläuterten Ausführung. In jeder Spalte 1...M ist jeweils eine Bitleitung mit jeder Speicherzelle innerhalb der Spalte sowie mit einem zugehörigen Bitleitungstreiber verbunden. Die Auswahl einer bestimmten Bitleitung wird durch (nicht dargestellte) übliche Decodierschaltkreise vorgenommen In jeder Spalte ist jede Speicherzelle darüber hinaus mit einer einzigen Leseleitung sowie dem damit zugeordneten Leseverstärker verbunden. Jeder Leseverstärker weist einen Lastwiderstand R1, R2...RM auf, der jeweils an die Spannungsquelle VC angeschlossen ist.
An die Speicherzellen jeder Zeile führt jeweils ein orthogonal zu den Lese- und Bitleitungen verlaufendes Leitungspaar. Eine erste Leitung stellt die Schreibleitung und eine zweite die Leseleitung dar, die jeweils mit einem zugehörigen Schreib- bzw. Lesetreiber verbunden sind. Auf diese Weise sind die einzelnen Zeilen 1, 2...N unabhängig voneinander auswählbar. Die interne Verbindung der Schreib- und Leseleitungen innerhalb einer Speicherzelle sind im Detail bereits in den Fign. 1 bis 3 dargestellt. Um die Speicherinformation aus einer Zeile von Speicherzellen auszulesen, muß lediglich eine der Leseleitungen 1R, 2R...NR aktiviert werden, um den Inhalt der ganzen Zeile über die jeweiligen Spalten-Leseleitungen auszulesen. Zum Einschreiben einer Speicherinformation muß eine der Schreibleitungen 1W, 2W...NW selektiert werden, wobei zusätzlich die Bitleitungstreiber 1, 2 .. .M das jeweilige in der Zeile zu speichernde Binärsignalmuster von Einsen und Nullen bereitstellen.
Fig. 10 zeigt eine Matrixanordnung von Speicherzellen der im Zusammenhang mit den Fign. 5 bis 7 gezeigten Ausführung. Wie bereits erwähnt wurde, besteht der hauptsächliche Unterschied zu dem vorher beschriebenen Ausführungsbeispiel darin, daß für die
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Speicherzellen in einer Zeile nur ein Wortleitungstreiber mit zugehöriger Wortleitung für den Anschluß der Speicherzellen erforderlich ist. Hinsichtlich der spaltenmäßigen Schaltkreise und Leitungen ist die Anordnung von Fig. 10 entsprechend der Ausführung nach Fig. 9.
Hinsichtlich ihrer Betriebseigenschaften sind die hier behandelten Zellen gekennzeichnet durch ihre bereits vorhandene Eigenverstärkung sowie hohe Leistungsfähigkeit bei nur geringem Leistungsverbrauch. Zur Erläuterung der Arbeitsweise des anhand der Fign. 1 bis 3 erläuterten Ausführungsbeispiels soll auf die Spannungsverlaufe in Fig. 4 Bezug genommen werden. Dazu wird angenommen/ daß der P-Kanal Feldeffekttransistor T2O eine Schwellenspannung von -2 Volt und einen Durchlaßwiderstandswert von etwa 20 K Ohm aufweist. Weiterhin sei vereinbart, daß eine binäre "Eins" durch Injektion einer positiven Ladung in die Basis von T20 repräsentiert sei, während das Nichtvorliegen dieser Bedingung, d.h. die Abwesenheit einer injizierten Ladung, auf eine binäre "Null" hinweisen soll.
Zum Schreiben einer "Eins" bringt der Schreibtreiber die Schreibleitung 36 während eines Impulses mit etwa der Dauer von 10 bis 20 ns auf etwa -5 Volt. Annähernd gleichzeitig wird durch den Bittreiber die Bitleitung BL1 von -1 Volt auf ungefähr 2,5 bis 3 Volt angehoben. Für höchste Arbeitsgeschwindigkeiten sollten diese Impulse zwar möglichst kurz gewählt sein, andererseits jedoch eine ausreichende Zeit zum vollen Aufladen der Speicherkapazität lassen. Um zu gewährleisten, daß möglichst keine auf diese Weise gespeicherte Ladung wieder abfließt, wird das Potential der Schreibleitung etwas eher auf 0 Volt zurückgenommen, bevor das Bitleitungspotential auf -1 Volt abgesenkt wird. Mit anderen Worten wird der FET T20 kurz vor dem Absinken des Bitleitungspotentials wieder gesperrt. Während des SchreibVorgangs werden sowohl die Leseleitung 38 als auch die Abfühlleitung SL1 auf ihrem oberen Spannungspegel gehalten, wodurch die Ladung in der oben ft 975 042 709837/067 2
beschriebenen Weise im Transistor T1O gespeichert wird.
Zum Auslesen der Speicherinformation aus der Zelle wird über den Lesetreiber an eine Leseleitung, z.B. die Leitung 38, statt des oberen Potentialwerts von +2 bis +3 Volt der untere Spannungspegel von O Volt angelegt. Im Fall einer gespeicherten "Eins" wird dadurch der Basis-Emitterübergang des Transistors T1O in Durchlaßrichtung gespannt, so daß T1O leitend wird und die Abfühlleitung SL1 potentialmäßig nach unten zieht.
Die Amplitude des auf der Abfühlleitung erscheinenden Signals ist gleich der gespeicherten Ladung multipliziert mit dem Verstärkungsfaktor Beta des Transistors, der typische Werte im Bereich von 20 bis 200 aufweisen kann. Auf diese Weise wird somit ein sehr großes Abfühlsignal an den ausgangsseitigen Lese-(Kipp) Verstärker geliefert. Große Ausgangssignale sind insbesondere bei Speicherzellen mit nur einer Abfühlleitung erwünscht, weil in diesen Fällen nicht wie sonst üblich Gleichtaktveschlebungen bzw. Störungen durch einen als Differenzverstärker ausgebildeten Leseverstärker eliminiert werden können. Da es sich im vorliegenden Fall nicht um einen zerstörungsfreien Lesevorgang handelt, muß die Speicherinformation im Anschluß an einen Lesevorgang wieder in die Zelle eingeschrieben werden. Das kann auf übliche Weise erfolgen. Wie bereits erwähnt wurde, handelt es sich bei dem vorliegenden Speicher ebenfalls um einen dynamischen Speicher, so daß nach einer gewissen Zeit, die im vorliegenden Fall relativ lang ist (z.B. ms), eine (periodische) Regenerierung bzw. Auffrischung erforderlich ist. Auch dieser Vorgang kann in für dynamische Speicher üblicher Weise durchgeführt werden; ein Beispiel dafür findet sich beispielsweise in der bereits erwähnten US-PS 3 387 286.
Um eine "Null" zu schreiben, wird lediglich die Schreibleitung 36 abgesenkt, so daß T20 leitend wird. Da die Bitleitung
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(BL1) auf dem unteren Signalpegel gehalten wird, wird keine Ladung In T1O Injiziert (bzw. etwa vorhandene Ladung wird aus T1O abgezogen); das Potential an der Basis 1OB von T10 wird dabei abgesenkt und erreicht etwa den Spannungspegel von -1 Volt der Bitleitung. Während des anschließenden Lesevorgangs wird die Leseleitung 38 abgesenkt. Da aber die der Basis-Emitterübergang von T10 nicht in Durchlaßrichtung vorgespannt ist, bleibt T1O gesperrt und die Abfühlleitung (z.B. SL1) bleibt auf ihrem oberen Spannungspegelwert. Daraus wird bereits deutlich, daß die Arbeitsgeschwindigkeit der Speicherzelle während eines Lesevorgangs im wesentlichen nur durch die Anstiegszeit des (Absenk-)Impulses auf der Leseleitung begrenzt ist. Die zum Schreiben erforderliche Zeit ist etwas länger infolge der für das Einschalten von T20 und die volle Aufladung der Speicherkapazität erforderlichen Zeit.
Unter Bezugnahme auf die in Fig. 8 gezeigten Spannungsverläufe soll im folgenden die Arbeitsweise des anhand der Fign. 5 bis 7 sowie 10 gezeigten Ausführungsbeispiels erläutert werden. Um eine "Eins" in die Speicherzelle einzuschreiben, wird die Wortleitung (z.B. WL51) von Null auf etwa -4 Volt abgesenkt, während die Bitleitung (z.B. BL1) von -4 Volt auf 0 Volt angehoben wird. Dadurch wird T6O leitend, während infolge des Potentialanstiegs auf der Bitleitung Ladung in die Basis von T50 injiziert wird. Anschließend wird das Leitungspotential wieder angehoben, wodurch T60 gesperrt wird, bevor dann schließlich das Potential der Bitleitung wieder abgesenkt wird. Dadurch wird die der Speicherinformation entsprechende Ladung fest gespeichert. Nachdem der FET T60 eingeschaltet und zur Ladungsinjektion in die Basis von T50 bereit ist, wird der Basis-Emitterübergang von T50 in Durchlaßrichtung vorgespannt. Der dadurch zugelassene Stromfluß senkt das Potential der Abfühlleitung SL51 von 2,5 Volt auf ungefähr 0,1 Volt ab. Mit dem Ende des Wortleitungsimpulses werden dann T5O und T60 gesperrt und die Abfühlleitung nimmt wieder ihr früheres Potential von 2,5 Volt an, wobei die La-
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dung in den Kapazitäten gespeichert bleibt. Wegen des kurzzeitigen Gleichstromflusses benötigt dieses Ausführungsbeispiel etwas mehr Verlustleistung, ermöglicht andererseits aber eine dichtere integrierte Anordnung. Nach einem Schreibvorgang für "Eins" kann das Potential der Basis 5OB etwa 1 Volt größer sein als nach dem Schreiben einer "Null" durch unterschiedliche Spannungsabfälle im Worttreiber.
Zum Auslesen der Speicherinformation aus T5O wird die Wortleitung abgesenkt. Beim Abfühlen einer "Eins" wird der Basis-Emitterübergang von T50 in Durchlaßrichtung vorgespannt sein und T50 deshalb leitend. Dadurch wird die Abffüllleitung auf den unteren Pegelwert abgesenkt, was auf das Vorhandensein einer gespeicherten "Eins" hinweist. Beim Lesen einer "Eins", wird durch das Absenken der Wortleitung nicht nur T50 sondern auch der FET T60 leitend. Der Durchlaßwiderstand von T6O ist jedoch etwa drei Größenordnungen größer als beim Transistor T50. Auch der Kapazitätwert des Widerstandspfades ist höher, wodurch die Zeitkonstante weiter zunimmt. Deshalb fließt der überwiegende Ladungsanteil durch den Bipolartransistor, so daß ein Lesesignal erzeugt wird, das in seiner Größe mit dem des früheren Ausführungsbeispiels vergleichbar ist. Die Tatsache des gleichzeitig leitenden FET T6O hat demnach keine nachteiligen Auswirkungen auf das abgefühlte Ausgangssignal.
Um in die Speicherzelle nach dem hier beschriebenen Ausführungsbeispiel eine "Null" einzuschreiben, wird die Wortleitung abgesenkt, während die Bitleitung ebenfalls auf dem unteren Pegel gehalten wird. Dadurch wird der FET T6O eingeschaltet und bewirkt, daß die Basis von T5O auf dem unteren Spannungspegel bleibt. Da T50 gesperrt bleibt, wird beim Schreiben einer "Null" das Potential auf der Leseleitung nicht beeinflußt. Um eine "Null" abzufühlen, wird schließlich wiederum die Wortleitung abgesenkt. Dabei wird der Basis- ι Emitterübergang von T50 jedoch nicht in Durchlaßrichtung vorgespannt, so daß T50 gesperrt bleibt. Durch das Leitendwerden ι
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von T6O beim Lesen einer "Null" tritt kein weiterer Effekt auf, da die Bitleitung und die Basis von T50 bereits im wesentlichen auf demselben Potential liegen.
Hinzuweisen ist noch auf die in dieser Anordnung möglichen parasitären Elemente, nämlich eine PNPN-Diode (SCR) sowie einen lateralen PNP-Bipolartransistor. Das Wirksamwerden der beiden Elemente kann verhindert werden, wenn man den Kollektor des NPN-Transistors auf einem relativ hohen Spannungswert hält. Im vorliegenden Fall wird im Ruhezustand der Kollektor des Bipolartransistors auf dem Potential der Versorgungsspannung gehalten, die innerhalb der Schaltung den höchsten Spannungswert aufweist. Während eines Lesevorgangs kann das Kollektorpotential etwas sinken, dies geht aber nicht soweit, daß die PNPN-Diode eingeschaltet wird. Im vorliegenden Zusammenhang ist es von besonderer Bedeutung, das Potential der Abfühlleitung (z.B. SL51) stets auf dem positivsten Wert zu halten. Hinsichtlich des parasitären lateralen PNP Bipolartransistors ist festzustellen, daß die beiden PN-Ubergänge (Source und Drain des FET bezogen auf den Kollektor des Bipolartransistors) üblicherweise in Sperrichtung vorgespannt sind und nie soweit in Durchlaßrichtung vorgespannt werden, daß dieses Element leitend werden kann. In soweit besteht deshalb kein Problem.
Wie bei allen dynamischen Speicherzellen wird die Datenhaltezeit bzw. Speicherzeit von verschiedenen Leckstromphänomenen bestimmt. Im vorliegenden Fall müssen der FET Leckstrom sowie die Lecksttöme der gesperrten Basis-Emitter- und Basis-Kollektordioden berücksichtigt werden. Ein Leckstrompfad über den FET kann nach dem Schreiben einer "Eins" auftreten, wobei die Speicherladungen möglicherweise zur Bitleitung verloren zu gehen drohen, was zu einer schwächer ausgeprägten Speicherform für die "Eins" führen könnte. Um diesen Leckstromweg auszuschalten, sollte das Gate-Potential des FET möglichst angehoben werden, um eine Oberflächeninversion
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zu verhindern. Die beiden übrigen Leckstromwege über die gesperrten Dioden könnte zu einer starken ausgeprägten "Null" führen. Mit anderen Worten: beim Schreiben einer "Null" wird keine positive Ladung gespeichert. Die positiven Ladungsträger werden als Sättigungsströme langsam in die potentialmäßig nicht festliegende Basis fließen. Nach langer Zeit könnte sich demnach die Zustände "Null" in Zustände "Eins" wandeln. Deshalb sollte ein Auffrischzyklus stattfinden, bevor eine solche Nullenverfälschung auftreten kann. Es wurde gefunden, daß eine Nullenverfälschung früher als eine Verfälschung des Zustands "Eins" aufzutreten scheint, so daß durch den erstgenannten Umstand die Datenhaltezeit im wesentlichen bestimmt ist.
Hinsichtlich der Abhängigkeit der Datenhaltezeit von den jeweiligen Halbleiterstrukturen ist festzustellen, daß die Leckströme im wesentlichen aus zwei Anteilen resultieren, der eine ist volumenabhängig und der oberflächenabhängig. Der volumenabhängige Leckstrom wird theoretisch durch den mit der Erzeugung bzw. Rekombination der Verarmungszone zusammenhängenden Strom dargestellt. Dieser Strom hängt von der jeweiligen Gebietsgröße und der Minoritätsträgerlebensdauer ab. Da in einem größeren Gebiet mehr Ladung toleriert werden kann, sollte die Haltezeit insoweit keine starke Abhängigkeit aufweisen. Erheblich größer ist jedoch die Abhängigkeit von der Minoritätsträger-Lebensdauer, die durch Getterverfahren zur Entfernung metallischer Verunreinigungen bzw. durch Temperprozesse zur Ausheilung von Kristalldefekten vergrößert werden kann. Hinsichtlich der Oberflächenleckströme spielen der FET Leckstrom unter schwachen Inversionsbedingungen sowie die Oberflächenleckströme von gesperrten Diodenübergängen eine maßgebliche Rolle. Wie bereits erwähnt wurde, läßt sich der FET Leckstrom durch eine entsprechende Gate-Spannung beeinflussen. Die Einflußnahmemöglichkeiten auf die Diodenleckströme sind ebenfalls bekannt.
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Zusammengefaßt wird demnach eine verbesserte Transistorspeicherzelle angegeben, die durch einen geringen Flächenbedarf, hohe Arbeitsgeschwindigkeit, niedrige Verlustleistungsaufnahme, eine relativ lange Haltezeit sowie durch einen großen Signalabstand zwischen den beiden Speicherzuständen gekennzeichnet ist. In einer zusammenhängenden Spalte teilen sich die Speicherzellen jeweils dasselbe Subkollektorgebiet (Abfühlleitung) sowie ein weiteres (P+) Dotierungsgebiet (Bitleitung); In einem Ausführungsbeispiel wird lediglich ein Metallkontakt pro Speicherzelle benötigt. In jedem der geschilderten Ausführungsbeispiele ist das für die Speicherung maßgebliche Basisgebiet nach außen geschützt. Man kann mit lediglich einer einzigen Metallisierungsebene auskommen. Wegen des Wegfalls von Basis- sowie Kollektorkontakten sowie von Isolationsgebieten zwischen den Speicherzellen in einer Spalte ergibt sich eine außerordentlich kleine Speicherzellenauslegung (Layout) verglichen mit bisher bekannten Speicherzellen vergleichbarer Art.
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Claims (20)

  1. 2708128
    PATENTANSPRÜCHE
    jy Speicher mit dynamischen Speicherzellen, dadurch gekennzeichnet, daß pro Speicherzelle je ein Bipolartransistor (T1O, T5O) und eine zwischen Basis und Kollektor sowie Basis und Emitter wirksame Kapazität vorgesehen ist, und daß die Basis des Bipolartransistors mit der gesteuerten Schaltstrecke (Source-Drain) eines Feldeffekttransistors (T2O, T6O) gekoppelt und über diese Schaltstrecke mit einer Auswahlleitung (BL1, BL51) verbindbar ist, über die in Abhängigkeit von dem an der Gate-Elektrode des Feldeffekttransistors anliegenden Potential einer weiteren Auswahlleitung (36, WL51) der die jeweilige - vorzugsweise binäre - Speicherinformation repräsentierende Ladungszustand der Kapazitäten beeinflußbar bzw. feststellbar ist.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß als zwischen Basis und Kollektor und/oder Basis und Emitter wirksame Kapazitäten lediglich die von den übergängen
    j zwischen den zugehörigen Transistorzonen des Bipolartran-
    sistors gebildeten Kapazitäten vorgesehen sind.
  3. 3. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit dem Kollektor des Bipolartransistors Schaltungsmittel zum Abfühlen der jeweiligen Speicherinformation gekoppelt sind.
  4. 4. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit dem Emitter des Bipolartransistors Schaltungsmittel zum Anlegen einer den Emitter-Basisübergang in Durchlaßrichtung polenden Vorspannung gekoppelt sind, wodurch am Kollektor des Bipolartransistor das Auftreten eines entsprechend verstärkten Abfühlsignals veranlaßbar ist.
  5. 5. Speicher nach einem der vorhergehenden Ansprüche, dadurch
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    ORIGINAL INSPECTED
    gekennzeichnet, daß die Basis des Bipolartransistors mit einer der gesteuerten Zonen (Source bzw. Drain) des Feldeffekttransistors als ein gemeinsames Halbleitergebiet ausgebildet ist.
  6. 6. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das zweite gesteuerte Gebiet des Feldeffekttransistors gleichzeitig die (Bit-) Auswahlleitung für die Speicherzelle darstellt.
  7. 7. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Kollektorgebiet, vorzugsweise das Subkollektorgebiet, des Bipolartransistors die Abfühl leitung (SL1) der Speicherzelle bildet.
  8. 8. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Bipolartransistor vom NPN-Typ und der Feldeffekttransistor von P-Kanal Typ ist.
  9. 9. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Elektrode des Feldeffekttransistors mit einer Schreibleitung (36) verbunden ist, an die lediglich zum Einschreiben einer Speicherinformation eine die Schaltstrecke des Feldeffekttransistors leitend steuernde Spannung angelegt wird.
  10. 10. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Elektrode des Feldeffekttransistors mit dem Emitter des Bipolartransistors verbunden ist (Fig. 5).
  11. 11. Speicher nach einem oder mehreren der vorhergehenden Ansprüche, gekennzeichnet durch eine Matrixanordnung derartiger Speicherzellen mit einer Vielzahl von parallel angeordneten Bitleitungen sowie Abfühlleitungen, die jeweils den Speicherzellen in einer Spalte zugeordnet sind,
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    durch eine Vielzahl von im wesentlichen zueinander parallel und zu den Bit- und Abfühlleitungen orthogonal verlaufenden Zugangsleitungen, die jeweils den Speicherzellen in einer Reihe zugeordnet sind.
  12. 12. Speicher nach Ansprch 11, dadurch gekennzeichnet, daß den in einer Zeile angeordneten Speicherzellen mindestens jeweils zwei Zugangsleitungen (z.B. 36, 38 in Fig. 3) zugeordnet sind.
  13. 13. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß die eine der beiden Zugangsleitungen die Schreibleitung (36) und die andere Zugangsleitung die Leseleitung (38) darstellt.
  14. 14. Speicher nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die einzelnen Speicherzellen als integrierte Halbleiterschaltung in einem Halbleiterkörper ausgebildet sind und die Halbleiterstruktur den folgenden Aufbau aufweist:
    —ein relativ schwach dotiertes Halbleitersubstrat des ersten Leitfähigkeitstyps, in dem pro Speicherzelle jeweils ein Subkollektorbereich vom entgegengesetzten Leitfähigkeitstyp angeordnet ist,
    -eine darüber befindliche Schicht, die aus relativ schwach dotiertem und vorzugsweise epitaktisch aufgebrachten Halbleitermaterial des. zu den Subkollektorbereichen gleichen Leitfähigkeitstyps besteht, in der beabstandet voneinander je zwei Dotierungsgebiete des ersten Leitfähigkeitstyps angeordnet sind, von denen das eine gleichzeitig die Basis des Bipolartransistors sowie den einen gesteuerten Bereich des Feldeffekttransistors und das andere Gebiet den anderen gesteuerten Bereich des Feldeffekttransistors darstellt,
    -innerhalb des einen der beiden Gebiete vom ersten Leitfähigkeitstyp ein darin angeordnetes als Emitter des
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    Bipolartransistor dienendes Dotierungsgebiet des zweiten Leitfähigkeitstyps,
    -eine sich mindestens im Bereich über den beiden Bereichen vom ersten Leitfähigkeitstyp erstreckende relativ dünne Isoierschicht, die mit einer leitfähigen (Gate-) Elektrodenschicht bedeckt ist.
  15. 15. Speicher nach Anspruch 14, dadurch gekennzeichnet, daß zwischen den in benachbarten Spalten angeordneten Speicherzellen Isolationsgebiete vorgesehen sind.
  16. 16. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Subkollektorbereich langgestreckt ausgebildet und den Speicherzellen einer Spalte gemeinsam zugeordnet ist.
  17. 17. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zweite der beiden Bereiche vom ersten Leitfähigkeitstyp langgestreckt parallel zum Subkollektorbereich angeordnet ist und die gemeinsame Bitleitung für die Speicherzellen in einer Spalte bildet.
  18. 18. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden Bereiche vom ersten Leitfähigkeitstyp die Drain- und Source-Bereiche der FeId-
    ! effekttransistoren darstellen.
  19. 19. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Metallisierung einen elektrischen Kontakt mit dem Emitterbereich des Bipolartransistors bildet.
  20. 20. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Metallisierung mindestens teilweise den Basisbereich des Bipolartransistors überdeckt .
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