DE2629263A1 - Ccd-schieberegister - Google Patents

Description

^{5202581 Ge} 28. Juni 1976

HONEYWELL INFORMATION SYSTEMS INC.

200 Smi±h Street
Waltham, Mass., USA

CCD-Schieberegister

Die Erfindung bezieht sich auf ein aus Ladungsverschiebeelementen (CCD) aufgebautes Schieberegister zur Speicherung von Informationsbits in Form von Ladungspaketen. Insbesondere betrifft die Erfindung ein durch einen Mehrphasentakt gesteuertes Serien-Parallel· Serien (SPS)-Schieberegister,

In der Datenverarbeitungstechnik kommt den Speichereinrichtungen eine sehr große Bedeutung zu. Eine neuere Entwicklung in dieser Hinsicht macht von Ladungsverschiebeelementen (CCD's) Gebrauch. Die grundlegende Wirkungsweise von Ladungsverschiebelementen ist im Stand der Technik ausreichend erörtert worden, so daß im Hinblick auf das Verständnis der vorliegenden Erfindung diese Wirkungsweise nur kurz erläutert werden muß» Sofern die Wirkungsweise eines Ladungsverschiebeelementes anhand eines bestimmten Halbleitermaterials erläutert wird, versteht es sich von selbst, daß dort, wo Halbleitermaterial vom N-Typ verwendet wird, dieses ohne weiteres durch Halbleitermaterial vom P-Typ ersetzt werden kann.

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Ein typisches Ladungsverschiebeelement kann aus einem Silikonsubstrat vom N~Typ mit einer Isolationsschicht aus Silikondioxyd bestehen, die der Oberfläche des Substrates überlagert ist. Leitungselektroden werden hierbei auf der Oberfläche der Isolationsschicht angebracht. Beim Anlegen von Taktspannungen an vorbestimmte Elektrodengruppen bewegen sich die Löcher in der Nähe einer jeden Elektrode, vorausgesetzt, daß solche Löcher augenblicklich vorhanden sind in einer vorbestimmten Richtung bei jedem vollen Taktzyklus auf das Ladungsverschiebeelement. Die Ladungspakete bewegen sich in einer vorbestimmten Richtung entsprechend der fortlaufenden seitlichen Verschiebung der angelegten Potentialwelle. Die Ladungsverschiebung ergibt sich somit durch die gemeinsame Übertragung der beweglichen in einem Halbleiterspeicherelement gespeicherten elektrischen Ladung zu einem benachbarten gleichen Speicherelement durch externes Anlegen von Taktspannungen.

Die in den beweglichen Paketen speicherbare Ladungsmenge kann in weitem Rahmen variieren, was von den angelegten Spannungen, der Kapazität des Speicherelementes und anderen Faktoren abhängt. Der in jedem Paket gespeicherte Betrag elektrischer Ladung kann eine bestimmte Information darstellen. Von LadungsverSchiebeelementen wird in Fotosensoranordnungen, Verzögerungsleitungen, Schieberegistern, Pufferspeichern und anderen Informationsspeicherungs- und Übertragungsmechanismen Gebrauch gemacht.

Das Hauptanliegen der vorliegenden Erfindung betrifft nicht die physikalische Struktur, d. h. die interne Ladungsübertragung eines Ladungsverschiebelementes, noch betrifft sie den Herstellungsprozeß solcher Elemente. Im Stand der Technik sind verschiedene Arten von Ladungspeicherungs- und Ladungsübertragungsstrukturen bekannt. Die vorliegende Erfindung befasst sich dagegen mit der Anwendung von Ladungsverschiebeelementen als Speichereinrichtungen in Computersystemen. Im allgemeinen unterscheidet man zwei Arten von Speichern: Hauptspeicher,

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die sich durch ihre Schnelligkeit auszeichnen und sehr teuer sind und Hilfsspeicher, die relativ langsam arbeiten, aber entsprechend billig sind. Speicher mit Ladungsverschiebeelementen können als eine dritte Speicherart betrachtet werden, deren besonderer Anwendungsfall als Pufferspeicher gegeben ist, der eine Stellung zwischen Haupt- und Hilfsspeicher einnimmt. Für solche Anwendungsfälle können Ladungsverschiebeelemen· te beträchtliche Vorteile aufweisen, da sie eine Möglichkeit hoher Speicherdichte bieten. Für die Realisierung eines solchen Speichers ist es daher wichtig, Register mit hoher Speicherdichte aufzubauen.

Im Stand der Technik bekannte Anwendungen von Ladungsverschiebeelementen machen im allgemeinen von einer Serpentinenkonfiguration Gebrauch, die einen seriellen Hin- und Her-Ubertragungsweg bildet. Hierbei werden Ladungspakete seriell in einer ersten Richtung durch eine erste Reihe übertragen. Sie werden sodann abgetastet und verstärkt und sodann seriell durch die zweite Reihe in der entgegengesetzten Richtung übertragen. Diese Folge von Schritten wird für mehrere Zeilen wiederholt.

Eine hiervon abweichende Konfiguration wurde ebenfalls bereits im Stand der Technik vorgeschlagen und macht von Parallelbzw, von Serien-Parallel-Serien-Registern Gebrauch. Keine der bisher vorgeschlagenen Konfigurationen ist jedoch in der Lage, eine hohe Speicherdichte zu erzielen, was für eine Anwendung in der Computertechnik von Bedeutung ist. Die bisher bekannten Anordnungen mit Ladungsverschiebeelementen wurden in erster Linie für eine Anwendung auf dem Gebiet der optischen Abbildung entworfen.

Das Takten der Serpentinenkonfiguration erfolgte bisher mit einem 2- oder 3-Phasentakt. Auf diese Weise waren nur 2 oder

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Takt-Treiberschaltungen erforderlich, aber die Speicherdichte war entsprechend gering und nicht optimal. Das Takten mit einem Zweiphasentakt erfordert 2 Speicherstellen pro gespeichertem Informationsbit, wodurch nur 50% der Speicherkapazität genutzt wird. Das Takten mit einem Dreiphasentakt erfordert drei Speicherstellen pro Bit. Es liegt daher auf der Hand, daß eine Verbesserung hinsichtlich der Speicherdichte erforderlich ist. Es wurde auch bereits eine Mehrphasenoperation der Register im Stand der Technik vorgeschlagen. Diese sind jedoch im allgemeinen nicht leistungsfähig gewesen und einige haben einen Mehrfach-Pvhjmbusaufbau erfordert. Im Optimalfall wäre es wünschenswert nur eine Speicherstelle pro Informationsbit zu benötigen. Eine solche hohe Speicherdichte würde sodann zu bedeutenden Kosteneinsparungen hinsichtlich Computer-Speichersystemen in CCD-Technik führen.

Ein anderes Problem hinsichtlich der CCD-Speichereinrichtungen im allgemeinen und hinsichtlich der Serpentinenkonfiguration im besonderen besteht darin, daß die Ladung bei ihrer übertragung von Speicherzelle zu Speicherzelle Verluste erleidet. Dies führt dazu, daß nur eine begrenzte Anzahl von Übertragungen eines Ladungspaketes vor der Ausführung einer Auffrischoperation möglich ist, wobei die Auffrischoperatxon eine Verstärkung des Ladungspaketes beinhaltet. Die Verstärker tragen hierbei für die Speieherfunktion nichts bei, d. h. es ist ebenfalls erforderlich, die Anzahl der Verstärker pro gespeichertem Bit zu verringern, um eine hohe Speicherdichte des Registers zu. erzielen.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein CCD-Schieberegister anzugeben, das bei geringem Platzbedarf eine möglichst hohe Speicherdichte aufweist. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

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Das CCD-Speicherregister gemäß der vorliegenden Erfindung weist vier grundlegende Komponenten auf: Einen Eingangsteil, einen Zentralteil, einen Ausgangsteil und mehrere Takt-Treiberschaltungen. Die Daten v/erden hierbei in Form kleiner Ladungspakete gespeichert und übertragen.

Der Eingangsteil besteht aus einem seriellen Schieberegister, das durch einen zweiphasigen Schiebetakt gesteuert ist. Es bildet einen Puffer für die serielle Eingabe von Eingangsdaten in einer synchronen Weise, wobei der Datenfluß nicht unterbrochen wird. Die Länge des Eingangsabschnittes hinsichtlich der Speicherstellen entspricht der doppelten Breite des zentralen Abschnittes, wobei in bestimmten Ausführungsformen diese Länge um eine Speicherstelle vermindert werden kann. Der Eingangsabschnitt richtet die Ladungspakete für eine parallele übertragung in den zentralen Abschnitt in einem Schritt aus. Die Speicherzellen des Eingangsabschnittes sind seriell miteinander mittels Gatterzellen verbunden, die von einem Steuertakt beaufschlagt werden.

Der Ausgangsabschnitt besteht ebenfalls aus einem seriellen Schieberegister, das von einem zweiphasigen Schiebetakt angesteuert wird. Es stellt wiederum einen Puffer für die serielle und synchrone übertragung einer Ausgangs-Datenfolge dar. Die Länge des Ausgangsabschnittes entspricht der doppelten Breite des zentralen Abschnittes vermindert um eine Speicherzelle. In bestimmten Ausführungsformen kann jedoch eine zusätzliche Speicherzelle vorgesehen sein. Der Äusgangsabschnitt ist wiederum auf den zentralen Abschnitt ausgerichtet, um die parallele übertragung der Ladungspakete in einem einzigen Schritt zu gestatten.

Der zentrale Abschnitt bildet den Haupt-Speicherbereich des Registers. Er besteht aus mehreren parallel angeordneten

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seriellen Schieberegistern. Auf diese Weise werden in den zentralen Abschnitt eingegebene Ladungspakete durch die Länge des zentralen Abschnittes hindurchgeschoben und von diesem in paralleler Form ausgegeben. Der zentrale Abschnitt ist an den Eingangsabschnitt über Gattereinrichtungen angekoppelt, die zusammen mit bestimmten Takt-Treiberschaltungen den Fluß der Ladungspakete in den zentralen Abschnitt puffern. Der zentrale Abschnitt wird durch einen Mehrphasentakt gesteuert.

Die Takt-Treiberschaltungen erzeugen sowohl Zweiphasen- als auch Mehrphasen-Treibersignale für das Register. Die Summe der Mehrphasen-Taktsignale entspricht dem Zweiphasen-Taktsignal. Auf diese Weise werden alle Takt-Treibersignale von 3 Takt-Treiberschaltungen gewonnen, die entsprechend schaltungsmäßig modifiziert sind.

Die Erfindung wird im folgenden anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles beschrieben. Es zeigen:

Figur IA einen schematischen Querschnitt von Ladungsverschiebeelementen, die mittels einer versetzt angeordneten Oxydschicht leitfähig miteinander verbindbar sind, Figur IB einen schematischen Querschnitt durch ein alternatives Ausführungsbeispiel einer Anordnung aus Ladungsverscheibeelementen,

Figuren IC und ID eine Darstellung des Potentialverlaufes für die Anordnung gemäß den Figuren IA und IB, Figur 2 ein Blockdiagramm eines CCD-Speichersystems mit einer Elektrode pro Bit,

Figur 3 ein Diagramm eines SPS-Registers gemäß der vorliegenden Erfindung,

Figur 4 ein Taktdiagrairan, das die Beziehungen zwischen den Taktsignalen für die Ansteuerung des SPS-Registers gemäß der vorliegenden Erfindung darstellt,

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Figur 5 ein schematisches Diagramm, das die Reihenfolge darstellt, in der die Takt-Treiberschaltkreise hinsichtlich der Erzeugung des Mehrphasentaktes wirksam werden, Figur 6 eine grundlegende Schaltungsanordnung einer Mehrphasen-Treiberschaltung für den parallelen Abschnitt des SPS-Schieberegisters,

Figur 7 eine Schaltungsanordnung für die Erzeugung des Zweiphasen-Taktsignales zur Ansteuerung des Eingangs- und Ausgangsabschnittes des SPS-Registers,

Figur 8 eine Schaltungsanordnung für die Erzeugung des Taktsignales zur Ansteuerung der Gatterzellen des Eingangs- und Zentralabschnittes des SPS-Registers und Figur 9 eine Schaltungsanordnung des Auslöseschaltkreises für die Mehrfach-Takt-Treiberschaltungen.

Bevor in näheren Einzelheiten die Ausbildung des SPS-Schieberegisters mit Ladungsverschiebeelementen beschrieben wird, sei auf den Aufbau und die Wirkungsweise eines Ladungsverschiebeelementes eingegangen.

Gemäß Figur IA ist ein Querschnitt durch eine Anordnung mit Ladungsverschiebeelementen dargestellt_f die durch eine versetzt angeordnete Oxydschicht leitfähig miteinander verbindbar sind. Auf einem Substrat 23 aus Halbleitermaterial vom N-Typ sind versetzt angeordnete Oxydschichten 9 und verschiedene Elektrodenpaare 1-2, 3-4, 5-6 und 7-8 dargestellt, wobei jedes Elektrodenpaar auf einer entsprechenden, versetzt angeordneten Oxydschicht 9 angeordnet ist. Die beiden Elektroden eines jeden Elektrodenpaares sind jeweils elektrisch miteinander verbunden. Die abgesetzte Oxydschicht 9 wird durch ein Isolationsmaterial wie beispielsweise Silikondioxyd (SiO₉) gebildet. Die Elektroden können aus Metall wie beispielsweise Aluminium oder Gold bestehen oder sie können aus einem Polysilikon bestehen, d. h.· aus einem polykristallinen Silikon, in welches Verunreinigungsstellen eindiffundiert sind.

Wie aus Figur IA ersichtlich, sind übersetzt angeordnete Elektrodenpaare 1-2, 5-6 usw. an eine erste Leitung 20 angeschlossen, während die verbleibenden Elektrodenpaare 3-4, 7~8 usw. an eine zweite Leitung 21 angeschlossen sind. Diese Anordnung dient dem Anlegen eines Zweiphasen-Schiebetaktes

an die Ladungsverschiebeelemente, wobei jedoch die Einrichtung auch in einem anderen Taktbetrieb betrieben werden kann, wie beispielsweise in einem Mehrphasentakt. Durch das abwechselnde Anlegen verschiedener Spannungen an die Leitungen 20 und 21 werden die die Information darstellenden Ladungspakete zu einer Bewegung von links nach rechts veranlasst, wie dies im Stand der Technik bekannt ist.

In den Bereichen des Substrates, die die Lücke zwischen zwei benachbarten Elektrodenpaaren bilden, sind P++ Diffusionsbereiche 22 angeordnet. Diese Bereiche können durch Eindiffundieren von Boratomen gebildet werden, beispielsweise

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kann ein Silikonsubstrat vom N-Typ mit 10 bis 10 Atomen pro Kubikzentimeter dotiert werden. Die Diffusionsbereiche arbeiten im wesentlichen als Leiter in der Weise, daß, wenn eine Ladungseinheit von einer Seite in den Diffusionsbereich eintritt, eine andere Ladungseinheit den Diffusionsbereich auf der anderen Seite verläßt. Die physikalische Wirkungsweise dieser Diffusionsbereiche ist daher von der Art und Weise zu unterscheiden, in welcher die Ladung in dem Substrat verschoben wird, wobei im letzteren Fall die Ladung selbst durch das Substrat übertragen wird.

Die Verwendung dieser leiterähnlichen Verbindungsbereiche 22 erlaubt eine einfache Anzapfung der Einrichtung mit Ladungsver Schiebeelementen, beispielsweise zum Zweck des zerstörungsfreien Auslesens von Daten. Weiterhin bieten diese Bereiche den Vorteil, daß die Ladung zum gleichen Zeitpunkt, wo sie in den Bereich eintritt, diesen Bereich auch am anderen Ende wieder verläßt. Eine solche Betriebsweise unterscheidet sich von derjenigen Betriebsweise der Ladungsverschiebeelemente, bei der die Diffusionsbereiche mit Fehlstellen dotiert sind. Die vorliegende Einrichtung verkraftet eher eine Verunreinigung der Oxydoberfläche, die zu einer Sperrschicht-Instabilität führt,

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Gemäß Figur IB ist ein alternatives Ausführungsbeispiel einer Anordnung mit Ladungsverschiebeelementen dargestellt. Diese Ausführungsform ist funktionell der Ausführungsform gemäß Figur IA gleichwertig, wird jedoch durch unterschiedliche Verfahrensschritte gebildet. Insbesondere sieht diese Ausführungsform anstelle einer Einweg-Sperrschicht zwischen benachbarten Speicherzellen in Form von unterschiedlich dicken Oxydbereichen eine Oxydschicht 9 von gleichmäßiger Dicke vor, wobei jedoch ein N+ Bereich im vorderen Teil der Speicherzelle in dem Substrat vorgesehen ist. Der N+ Bereich kann durch einen Ionen-Implantationsprozeß erzeugt werden. Daher entspricht bei der nachfolgenden Beschreibung im Hinblick auf die Figuren IC und ID eine Bezugnahme auf die Elektrodenpaare 1-2, 3-4, 5-6 usw. gemäß Figur IA einer Bezugnahme auf die Elektroden 11, 13, 15 usw. gemäß Figur IB.

In den Figuren IC und ID sind die Potentialprofile 24 und 25 jeweils für die Zustände dargestellt, in denen die 02-Leitung 21 negativer als die 01-Leitung 20 (Figur IC) und in denen die 01-Leitung 20 negativer als die 02-Leitung 21 (Figur ID) ist. Die Potentialprofile 24 und 25 sind in ihrer Darstellung den Bereichen in dem Substrat 23 zugeordnet und stellen nicht die tatsächlichen physikalischen Werte eines solchen Profiles, bezogen auf die Abmessung der Einrichtung dar. Typische Abmessungen der Anordnung gemäß Figur IA ergeben sich wie folgt:

Substrat = 0,01 bis 0,025 cm
dünnes Oxyd = 1000 Angström Ä
Sperrschichtoxyd = 3000 Angström Ä Polysilikon = 3000 Ä
P++ Bereich = 7500 A

Die Potentialprofile 24 und 25 stellen die Tiefe der Potentialwelle dar, die unter den entsprechenden Elektroden und Diffusionsbereichen gebildet wird. Im Hinblick auf Figur IC verursacht beispielsweise die an das Elektrodenpaar 3-4 angelegte negativere

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Spannung ein verhältnismäßig tieferes Potential unter den Elektroden 3-4 als unter den Elektroden 1-2 und 5-6. Hinsichtlich Figur ID herrscht der umgekehrte Zustand. Die angelegte negative Spannung stößt Majoritätsträger-Elektronen im Falle eines Substrates vom N-Typ - von der Oberfläche des Substrates direkt unterhalb der Elektroden ab. Die Tiefe der Potentialabstufung, die auf der Oberfläche des Substrates gebildet wird, hängt in erster Linie von der relativen Größe der an die Elektrodenpaare angelegten Spannungen .ab und in zweiter Linie von der Dicke der Silikon-Dioxydschicht zwischen den Elektrodenpaaren und dem Substrat. Je dünner die Schicht des Silikondioxydes unterhalb einer Elektrode ist,' umso tiefer ist die Potentialabstufung bei einer vorgegebenen, an die Elektrode angelegten Spannung. Dementsprechend ist der Potentialabfall unterhalb der Elektrode 4 größer als unterhalb der Elektrode 3.

Die P++ Diffusionsbereiche 22 befinden sich auf einem Potentialpegel, der im wesentlichen dem niedrigeren Potential der beiden jeweils benachbarten Potentialpegel entspricht. Beispielsweise besitzt der P++ Diffusionsbereich 22 zwischen den Elektrodenpaaren 1-2 und 3-4 einen Potentialpegel, der im wesentlichen dem Potential unterhalb der Elektrode 3 in Figur IC entspricht. Andererseits befindet sich in Figur ID dieser P++ Diffusionsbereich 22 auf einem Potentialpegel, der im wesentlichen dem Potential unterhalb der Elektrode 2 entspricht. Die Art und Weise, in welcher durch aufeinanderfolgendes Anlegen verschiedener Spannungspotentiale an die Elektrodenpaare eine schrittweise Verschiebung der Ladung durch die Einrichtung erfolgt, soll weiter unten näher beschrieben werden.

Gemäß Figur 2 ist ein Blockdiagramm eines mit einem CCD-Schieberegister realisierten Speichersystems dargestellt, in dem ein Bit pro Elektrode speicherbar ist. Alle Komponenten des

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Speichersysteins sind auf einem einzigen Halbleiterchip integriert, der seinerseits eine Vielzahl solcher Register aufweisen kann. Es sei darauf verwiesen, daß ein einzelner Leitungszug, der die verschiedenen Blöcke gemäß Figur 2 miteinander verbindet, aus mehreren Einzelleitungen bestehen kann. Durch die Pfeile wird in Figur 2 die Richtung des Informationsflusses angezeigt. Das grundlegende Element in Figur 2 wird durch den Block 200 dargestellt, der ein Serien-Parallel-Serien-Register (SPS-Register) darstellt. Das SPS-Register 200 besteht aus drei Einheiten: Einem Eingangs-Serienregister 210, einem Ausgangs-Serienregister 220 und einem zentralen Speicherregister 230. Die Eingahgsklemme 2Ol des Registers 200 bildet daher die Eingangsklemme für das Eingangs-Serienregister 210. Die Informationsbits in Form von Ladungspaketen werden in das Register 210 injiziert und durch dieses seriell hindurchgeschoben. Die Zellen des CCD-Registers 210 sind ebenfalls an das zentrale Speicherregister 230 angeschlossen. Hierbei wird das Eingangsregister 210 mit dem zentralen Register 230 über eine Reihe von Gattern angeschlossen, die eine parallele Informationsübertragung in das zentrale Register 230 gestatten. Die Informationsbits werden sodann in Richtung der eingezeichneten Pfeile durch das zentrale Register 230 hindurchgeschoben. In einer bevorzugten Ausführungsform weist das zentrale Register 230 eine Breite von 8 Bit und eine Länge von 32 Bit auf,· so daß sich ein 256-Bit-Schieberegister ergibt. Die Pfeile innerhalb des Abschnittes 230 stellen die parallele Fortpflanzung der Information durch diesen Abschnitt dar. Am anderen ausgangsseitigen Ende des zentralen Registers 230 werden die Informationsbits in Form von Ladungspaketen in das Ausgangs- Serienregister übertragen. Nach Empfang dieser Informationsbits überträgt das Ausgangs-Serienregister 220 die Bits in serieller Weise zu der Ausgangsklemme 299 des SPS-Registers 200.

Das SPS-Register 200 empfängt _r überträgt und gibt Information in Form kleiner Ladungspakete in der Größenordnung von 50 bis 230 χ 10 C ab. Diese Ladungen weisen selbstverständlich keinen Pegel auf, der als logischer Pegel eines Systems geeignet wäre. Dementsprechend müssen die Register gepuffert v/erden, um entsprechend geeignete Eingangs- und Ausgangssignale zu erhalten.

Die von dem SPS-Register 200 ausgegebenen Ladungspakete müssen abgetastet und verstärkt werden, d. h. sie müssen regeneriert werden, bevor sie weitergegeben werden. Zusätzlich müssen diese Ladungspakete in geeignete Logikpegel umgesetzt v/erden, bevor sie auf die Datenschiene zu anderen Systemkomponentan gegeben werden. Dies geschieht durch den Abtastverstärker 300, der mit seiner Eingangsklemme 301 an die Ausgangsklemme 299 des SPS-Registers 200 angeschlossen ist. Der Verstärker 300 muß hochempfindlich sein, um die sehr kleinen Ladungspakete abtasten zu können, nachdem diese durch das Schieberegister 200 hindurchgeschoben worden sind, Auf Grund auftretender Ladungsverluste ist es zudem erforderlich, die in dem Register 200 gespeicherten Informationsbits periodisch zu regenerieren. Dies erfolgt durch einfaches serielles Hindurchschieben der Ladungspakete aus dem Register zu dem Verstärker und durch Wiedereingabe der Ladungspakete nach ihrer Verstärkung. Diese Operation entspricht einer Leseoperation mit der Ausnahme, daß bei der letzteren die Information auf einer Datenschiene ausgegeben wird, wobei dies mit einem an die Systemkomponenten angepassten Logikpegel erfolgt. Eine solche Ausgabe auf eine Datenschiene kann über die Ausgangsleitung "AUS" gemäß Figur 2 erfolgen.

Die Dateneingabe kann über die Eingangsleitung "EIN" an dem Verstärker 300 erfolgen. In diesem CCD-Speichersystem kann daher der Verstärker 300 als Schnittstelle angesehen werden, die auf Grund von Steuersignalen den Informationsfluß durch

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das System steuert und Regenerations-, Lese- und Schreiboperationen durchführt.

Eine Ausgangsklemme 399 des Verstärkers 300 ist mit der Eingangsklemme 101 des Injektorschaltkreises 100 verbunden, wodurch eine Eingangsleitung für das Register 200 gebildet wird. Der Injektor 100 besitzt die Aufgabe, Pegelsignale des Systems in geeignete Ladungspakete umzuwandeln. Diese Ladungspakete werden sodann von der Ausgangsklemme 199 des Injektorschaltkreises 100 zu der Eingangsklemme 201 des Registers übertragen.

Gemäß Figur 3 ist ein Mehrphasen-SPS-Register 200 in näheren Einzelheiten dargestellt. In Figur 3 werden durch Rechtecke Speicherzellen und durch Kreise Gatterzellen dargestellt. Beide Arten von Bereichen sind in dem Halbleiterchip integriert, der das CCD-Speichersystem enthält. Die Zellen weisen typischerweise die Größe eines Quadrates mit einer Kantanlänge von 1,25

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χ 10 cm bis 6,25 χ 10 cm auf. Die Speicherzellen sind im allgemeinen nur bis zu 75 % ihrer Kapazität ausgenutzt, wenn sie ein "1" Bit speichern und sie gestatten lediglich einen Fluß der Ladung in einer Richtung. Die Speicherzellen im Eingangsabschnitt 210 sind jedoch mit zwei verzweigten Ausgangsleitungen versehen, wodurch sowohl eine serielle Fortpflanzung durch den Eingangsabschnitt 210, als auch eine parallele Übertragung zu dem zentralen Abschnitt 230 gestattet wird. Andererseits sind die Speicherzellen des Ausgangsabschnittes 220 mit zwei verzweigten Eingangsleitungen versehen, wodurch sowohl eine parallele Dateneingabe aus dem zentralen Abschnitt 230, als auch eine serielle Fortpflanzung durch den Ausgangsabschnitt 220 ermöglicht wird. Die Ladungsverschiebung in einer Richtung kann durch eine Ionenimplantation oder durch versetzt angeordnete Oxydschichten erzielt werden. Die Gatterbereiche werden durch vollständige Implantierung der Bereiche unterhalb der Elektroden gebildet, wobei ein solcher Bereich zwar keine Ladung speichern kann, aber als Sperrschicht wirkt,, die in Abhängigkeit von der an die Elektrode angelegten Spannung

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den Ladungsfluß steuert. Mit anderen Worten bilden die vollständig implantierten Bereiche MOS-Transistoren mit Durchbruchsspannungen von ungefähr 6V im Gegensatz zu den nicht implantierten Transistoren, die Durchbruchsspannungen von ungefähr 2V aufweisen.

Im bevorzugten Ausführungsbeispiel weist das SPS-Register 200 eine Breite von 8 Bit auf, d. h. es werden 8 Bits parallel durch die Länge des zentralen Abschnittes 230 übertragen. Ausführungsformen mit einer abweichenden Breite des zentralen Abschnittes sind selbstverständlich möglich und liegen im Rahmen der vorliegenden Erfindung. In dem hier vorliegenden Ausführungsbeispiel der Erfindung v/eist jedoch der zentrale Abschnitt 230 eine Breite von 8 Bit auf, während der Eingangsund Ausgangsabschnitt 210 bzw. 220 eine serielle Länge von 16 bzw. 15 Bits aufweisen. Andere Ausführungsformen, wobei der Abschnitt 210 eine Breite von 15 Bits und/oder der Abschnitt 220 eine Breite von 16 Bit aufweisen, sind möglich. Zeitfaktoren im Hinblick auf den bevorzugt verwendeten Injektor und die Detektorschaltkreise machen jedoch die im Ausführungsbeispiel angegebene Breite zu einer bevorzugten Breite. Die räumliche Auslegung des Eingangsabschnittes 210 muß so beschaffen sein, daß die Anordnung von 15 Gatterzellen zwischen den beiden Reihen von Speicherzellen möglich ist.

Der serielle Eingangsabschnitt 210 arbeitet in einer solchen Weise, daß eine synchrone und fortlaufende Datenfolge sowohl im Eingangsabschnitt 210, als auch im Parallelabschnitt 230 möglich ist. Der serielle Eingangsabschnitt wird durch ein Zweiphasen-CCD-Schieberegister gebildet und enthält 16 identische Speicherzellen, die durch Quadrate angedeutet sind. Die 16 Speicherzellen sind in Reihe hintereinander geschaltet und miteinander auf dem Substrat über eine Reihe von Gatterzellen verbunden. Die in Figur 3 durch Richtungspfeile angegebene Kopplung zwischen den Zellen unterscheidet sich von der Kopplung der Elektroden. Die Elektroden befinden sich auf dem Halbleiterchip über jeder Zeile. Sie führen die Treiber- oder Taktsignale. Die Elektroden über der ersten Reihe von Speicherzellen im seriellen Eingangsregister 210 sind an das Treibersignal B angeschlossen. Die Elektroden

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über der zweiten Reihe der Speicherzellen sind mit dem Treibersignal A verbunden. Die Elektroden der 15 Gatterzellen sind an das Treibersignal Cl angeschlossen. Diese Phasen-Treibersignale werden weiter unten in näheren Einzelheiten erläutert. Der Eingangsabschnitt 210 weist als einen Teil ebenfalls einen Löschschaltkreis auf. Dieser Löschschaltkreis ist erforderlich, um einen unerwünschten Aufbau einer Restladung im Eingangsabschnitt 210 zu vermeiden. I bevorzugten Ausführungsbeispiel besteht der Löschschaltkreis aus einer zusätzlichen Gatterzelle, die an V,, angeschlossen ist.

Gemäß Figur 3 ist die Eingangsklemme 201 des SPS-Registers 200 an die erste, am weitesten links liegende Zelle der oberen Reihe des Eingangsabschnittes 210 angeschlossen. Eine alternative Ausführungsform des Eingangsabschnittes 210 mit einer Breite von 15 Bit würde einen Anschluß der Eingangsklemme an die erste Zelle der unteren Reihe des Eingangsabschnittes 210 vorsehen, wobei die erste Zelle der oberen Reihe unterdrückt würde. Es sei darauf verwiesen, daß eine solche Modifikation hinsichtlich der Speicherdichte günstig wäre, aber eine Modifikation hinsichtlich der Steuerung des Injektorschaltkreises 100 erfordern würde. Insbesondere müsste der Injektor 100 eine Ladungsinjektion in eine Zelle vornehmen, deren Elektrode an die Phase A anstelle der Phase B angeschlossen ist. Dies bedeutet jedoch eine direkte Vertauschung der Phasen A und B, was dem Fachmann ohne weiteres verständlich ist.

Der zentrale Abschnitt 230 des SPS-Registers 200 bildet ein Speicherregister von 8 χ 32 Bit. Es enthält jedoch eine zusätzliche Reihe von Speicherzellen, die zur Erzielung einer optimalen Arbeitsdichte erforderlich sind. Diese optimale Arbeitsdichte nähert sich einer Dichte von einem Informationsbit pro Speicherzelle an. Ferner bildet eine Steuer- oder

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Gatterzeile in der Reihe OO einen Teil des zentralen Abschnittes 230. Für den Fachmann liegt es auf der Hand, daß diese Steuerzeile als ein getrennter Abschnitt des SPS-Registers 200 oder als ein Teil des seriellen Eingangsregisters 210 betrachtet v/erden kann. Eine solche Unterscheidung ist für das Verständnis der vorliegenden Erfindung nicht von Bedeutung. Dementsprechend enthält die erste Reihe 00 des zentralen Abschnittes 230 acht vollständig implantierte Zellen, die keine Ladung speichern, sondern nur in Abhängigkeit von den an ihre Elektroden angelegten Steuersignalen als Gatter arbeiten. Die Elektroden aller Gatterzellen der Zeile sind gemeinsam an die Treiberleitung C2 angeschlossen. Die nächsten 33 Reihen, d. h. die Zeilen 1 bis 33 des zentralen Abschnittes 230 bilden 8 parallele Spalten von seriell miteinander verbunden Speicherzellen. Diese Spalten können als 8 serielle, parallel geschaltete Schieberegister betrachtet werden, wobei jedes Schieberegister 33 Speicherzellen aufweist. Dieses Schieberegister arbeitet jedoch vollständig unterschiedlich gegenüber einem herkömmlichen Zweiphasen-CCD-Schieberegister, was nachstehend erläutert wird. Jede Reihe und damit jede Elektrode der Speicherzellen innerhalb der Reihe ist an ein gemeinsames Treibersignal angeschlossen. Wie aus Figur 3 hervorgeht, ist das Treibersignal B8c an die Reihe 33 angeschlossen, die Treibersignale AIa, A2a, ... A8a steuern die Reihen 32, 30, ... 18 an; die Treibersignale BIa bis B8a steuern die Reihen 31, 29, ... an; die Treibersignale Alb bis A8b sind auf die Reihen 16, 14, ... 2 geschaltet und die Treibersignale BIb bis B8b steuern die Reihen 15, 13, ... 1 an. Die Ausgänge der Speicherzellen der Reihe 33 sind an entsprechende Speicherzellen innerhalb der ersten Reihe des Ausgangsabschnittes 220 angeschlossen. Der serielle Ausgangsabschnitt 220 weist 15 in Reihe verbundene Speicherzellen auf. Die erste Reihe des Ausgangsabschnittes enthält 8 Speicherzellen und die zweite Reihe enthält 7 Speicherzellen. Die Elektroden der Speicherzellen innerhalb der ersten Reihe sind an das Treibersignal A und die Elektroden der

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Speicherzellen innerhalb der zweiten Reihe sind an das Treibersignal B angeschlossen. Im Ausführungsbeispiel gemäß Figur 3 ist die letzte, am weitesten rechts liegende Speicherzelle der oberen Reihe des Ausgangsabschnittes an die Ausgangsklemme 299 des SPS-Registers 200 angeschlossen. Eine 16-Bit-7iusführung würde eine zusätzliche Speicherzelle in der unteren Reihe des Ausgangsabschnittes 220 erfordern. Diese zusätzliche Speicherzelle würde die letzte Speicherzelle der oberen Reihe mit der Ausgangsklemme verbinden und ihre Elektrode würde ebenfalls durch das Taktsignal der Phase B angesteuert. Durch diese Modifikation würde jedoch die Steuerung der Ladungsemission des SPS-Registers 200 geändert und der Abtastverstärker 300 müsste ebenfalls modifiziert werden, um dieser Änderung gerecht zu werden.

Gemäß Figur 4 sind die Phasenbeziehungen und relativen Amlituden der verschiedenen Takt- und Treibersignale für das SPS-Register 200 dargestellt. Die Taktsignale CLP, CLl und CL2 bilden Systemtakte, deren Signale über Schienen an Anordnungen ausgegeben werden, die aus mehreren Registern gemäß der Erfindung bestehen. CLP stellt einen 2 MHZ Takt dar, während CLl und CL2 komplementäre 1 MHZ Takte bilden. Die anderen Impulszüge gemäß Figur 4 werden durch weiter unten beschriebene Schaltkreise erzeugt und werden allgemein als Phasentreiber bezeichnet. Es sei darauf verwiesen, daß die Phase A und die Phase B miteinander in Beziehung stehen und ein Zweiphasen-Takttreibersignal für die seriellen Register 210 und 230 bilden, wobei die Phase A gegenüber der Phase B um 180° phasenverschoben ist. Die Phasen Al bis A8 sind mit Ausnahme eines kurzen Ausimpulses immer vorhanden und die Summe dieser Impulse entspricht der Phase A. Die Phasen Bl bis B8 besitzen in Bezug auf die Phase B die gleichen Eigenschaften. Die Phase C2 wird durch einen kurzen

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Freigabeimpuls gebildet. Es sei schließlich noch darauf verwiesen, daß im vorliegenden Ausführungsbeispiel die Ladungsverschiebeelernente als P-Kanalelemente ausgebildet sind und dementsprechend ein "Ein"-Irnpuls durch einen relativ negativen Spannungspegel und ein "Aus"-Impuls durch einen relativ positiven Spannungspegel gebildet wird.

In Figur 5 sind die Phasenbeziehungen der Mehrphasen-Treiberschaltungen für den zentralen Abschnitt 230 dargestellt. Jeder Kreis in Figur 5 stellt den Schaltkreis zur Erzeugung des eingezeichneten Treiberimpulses dar. Die die Kreise miteinander verbindenden Linien stellen die tatsächlichen Elektroden (Polysilikonleitungen) dar, die die Treiberschaltkreise miteinander verbinden und die Richtung des Pfeiles zeigt sowohl die Verantwortlichkeit der jeweiligen Treiberschaltung als auch die tatsächliche Richtung des Signalflusses zwischen den Treiberschaltkreisen an. Es sei darauf verwiesen, daß alle die Phasensignale A erzeugenden Treiberschaltungen in einer Spalte und alle die Phasensignale B erzeugenden Treiberschaltungen in einer Spalte auf der gegenüberliegenden Seite angeordnet sind. Diese Konfiguration stimmt mit der bevorzugten Ausrichtung dieser Treiberschaltungen auf einem Halbleiterchip überein, wobei die SPS-Register, bezogen auf die Treiberschaltkreise in einem bestimmten Muster auf dem gleichen Halbleiterchip angeordnet sind. Ein Satz von Treiberschaltungen ist für jedes Speicherfeld erforderlich, wobei ein Speicherfeld mehrere SPS-Register aufweisen kann. Figur 5 zeigt die Phasenbeziehungen zwischen den Mehrphasentreibern entsprechend dem Zustand "1", der sich in einem Schieberegister fortpflanzt. Dies entspricht einer leeren Reihe, die sich in umgekehrter Richtung, d. h. aufwärts durch den zentralen Abschnitt 230 fortpflanzt. Ein Auslöseschaltkreis 50 ist erforderlich, wenn die Spannung zum erstenmal in dem System eingeschaltet wird. Eine Rückführungsschleife wird durch die Verbindung der Treiberschaltung B8c mit der ersten Treiberschaltung AIa gebildet.

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Die verbleibenden Schaltkreise sind in LSI-Technik (LSI = large-scale integrated) ausgeführt. Die Schaltkreise weisen MOS-Transistoren auf, die auf dem gleichen Halbleiterchip wie das SPS-CCD-Register gebildet werden. Dementsprechend werden P-Kanaltransistoren verwendet, die mit dem CCD-Substrat vom N-Typ verträglich sind. Hinsichtlich einer näheren Beschreibung der MOS-Transistoren in den Schaltkreisen 6 bis 9 sei auf das US-Patent 3 755 689 verwiesen.

Gemäß Figur 6 ist ein Schaltkreis für einen der Phasentreiber gemäß Figur 5 dargestellt. Da 33 Mehrphasen-Treibersignale erforderlich sind, werden 33 Treiberschaltkreise gemäß Figur 6 für ein Register benötigt. Die Phase N stellt das Eingangssignal für den Schaltkreis dar, der die Phase N + 1 als Ausgangssignal erzeugt. Die Beziehung zwischen den verschiedenen Phasen wurde in Figur 5 angegeben. Die Kondensatoren sind als mit dem Substrat verbunden eingezeichnet. Tatsächlich werden diese Kondensatoren durch den Schaltkreis selbst gebildet. Unabhängig davon befindet sich das Substrat auf einem Spannungspegel, der manchmal mit V_ßR = 14 V bezeichnet wird. Die Schaltkreise der die Phase A erzeugenden Treiberschaltungen sind mit Ausnahme der verschiedenen Eingangsleitungen für jede verschiedene Phase identisch. Die Schaltkreise für die die Phase B erzeugenden Treiberschaltungen unterscheiden sich von den Schaltkreisen gemäß Figur 6 in folgendem: Das Taktsignal CL2 wird durch das Taktsignal CLl ersetzt und die Eingangsphase IP wird durch die Eingangsphase 2P ersetzt. Der einzige v/eitere Unterschied im Hinblick auf den allgemeinen Schaltkreis gemäß Figur 6 ergibt sich hinsichtlich des Treiberschaltkreises für die Phase AIa. Beim erstmaligen Einschalten der Spannung für das System muß der Treiberschaltkreis für die Phase AIa ein Signal von dem Auslöseschaltkreis 50 anstelle von dem Phasensignal B8c erhalten. Die Eingangsleitung für den Schaltkreis der Phase AIa ist daher sowohl an den Ausgang des Schaltkreises für

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die Phase B8c als auch an den Ausgang des Auslöseschaltkreises 50 angeschlossen.

In den restlichen Figuren sind die Schaltkreise ebenfalls jeweils für die die Phase A erzeugenden Treiberschaltungen dargestellt. Der einzige Unterschied hinsichtlich der Treiberschaltungen für die Phase B ergibt sich durch ein Vertauschen des Taktes CLl in CL2 und der Phase IP in 2P.

In Figur 7 ist ein Schaltkreis für einen der grundlegenden Zweiphasen-Treiber, wie sie für das SPS-Register 200 erforderlich sind, dargestellt. Der dargestellte Schaltkreis dient wiederum der Erzeugung des Treibersignales für die Phase A. Zur Erzeugung des Treibersignales für die Phase B sind wieder die vorstehend erwähnten Vertauschungen vorzunehmen. Der gestrichelt eingerahmte Teil des Schaltkreises bildet einen Grundschaltkreis für alle Treiberschaltungen bezogen auf die Phase A. Der Ausgang dieses Teiles des Schaltkreises wird als Phase IP bezeichnet, die am Punkt ansteht. Wie aus den verbleibenden Figuren ersichtlich, verbindet der Punkt 70 die Phase IP mit den anderen Schaltkreisen. Figur 8 zeigt die Schaltkreise zur Erzeugung der Phasen Cl und C2.

In Figur 9 ist der Auslöseschaltkreis 50 dargestellt. Der Ausgang dieses Schaltkreises ist als Eingang auf den Treiberschaltkreis für die Erzeugung der Phase AIa geschaltet. Die Mehrphasensteuerung des Auslöseschaltkreises ist so getroffen, daß der Eingangsimpuls am Eingang des Schaltkreises für die Phase AIa normalerweise von dem Schaltkreis für die Phase B8c erzeugt wird. Wenn jedoch die Phase B8c nicht auftritt, was beispielsweise vor der Auslösung des Systems der Fall ist, so erzeugt der Auslöseschaltkreis den anfänglichen Phasen-Treiberimpuls.

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Die nachfolgende Beschreibung der VJirkungsweise des EPS-Registers 200 wird am besten unter Heranziehung der Figuren 2, 3 und 4 verständlich. Hinsichtlich des seriellen Eingangsregisters 210 ergäbe sich ein einfacher Zweiphasen-Schiebetaktbetrieb, wenn die beiden Reihen von Speicherzellen direkt miteinander verbunden werden anstelle der indirekten Verbindung über die Reihe von 15 Gatterzellen. Mit anderen Worten es würden die Informationsbits, die am Eingang der ersten Speicherzelle der ersten Reihe erhalten werden, kontinuierlich und seriell durch das Register hindurchgeschoben. Es sei jedoch daran erinnert, daß der Zweck des seriellen Eingangsregisters 210 darin besteht, als ein Eingangspuffer für den zentralen Abschnitt 230 zu wirken, der die Inforxnationsbits aufnimmt und sie für eine parallele Übertragung in den zentralen Abschnitt 230 mit hoher Speicherdichte ausrichtet. Dementsprechend wurde eine Modifikation vorgenommen, um die gewünschte Ausrichtung in der unteren Reihe des Eingangsabschnittes 210 zu erzielen. Wenn die maximale Dichte eines Zweiphasen-Schieberegisters ein Bit pro zwei Speicherstellen beträgt, so kann ein Informationsbit in den Eingangsabschnitt 210 höchstens bei jedem Impuls übertragen werden. Nachdem ein Datenbit eingegeben worden ist, muß das Bit übertragen werden, bevor ein zusätzliches Datenbit eingegeben werden kann. Die in Figur 4 angegebenen Zeitbeziehungen sind dergestalt, daß, nachdem 8 Datenbits in der unteren Zeile des Eingangsregisters 210 ausgerichtet sind, diese Datenbits in den zentralen Abschnitt 230 übertragen werden können. Demgemäß steuert die Phase C2 die Reihe 00 des zentralen Abschnittes 230 an und bildet auf diese V7eise einen übertragungsweg für die Informationsbits nach der Reihe 0. Gleichzeitig sperrt die Phase Cl die serielle Übertragung von Ladung in der oberen Reihe des Eingangsabschnittes 210. Es wird somit der normale Serienübertragungsweg aufgetrennt und der spezielle parallele übertragungsweg durchgeschaltet.

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Das serielle Eingangsregister 210 arbeitet synchron. Dies bedeutet, daß die erste Speicherzelle der oberen Reihe fortwährend Datenbits aufnimmt, auch wenn die Informationsbits parallel in den Parallelabschnitt übertragen v/erden. Dementsprechend sind im nächsten Zyklus die Datenbits in der unteren Reihe erneut ausgerichtet. Auf Grund dieser Betriebsweise des seriellen Eingangsregisters 210 ergibt sich nicht nur eine synchrone Betriebsweise des SPS-Registers 200, sondern es sind auch keine speziellen Taktsignale zur Ansteuerung des Eingangsabschnittes 210 erforderlich. Dies führt in vorteilhafter Weise zu einer Vereinfachung des Systems und einer möglichst hohen Speicherdichte.

Es ist jedoch nicht nur ein Codierschema am Eingang des SPS-Registers erforderlich, sondern auch ein Decodierschema am Ausgang, da die Datenbits jede Speicherzelle im Ausgangsabschnitt 220 besetzen können. Das Phasensignal B8c gibt die Übertragung der Daten am Ausgang des zentralen Abschnittes 230 frei. Die Information wird in die erste Reihe des Ausgangsabschnittes 220 direkt aus dem zentralen Abschnitt übertragen. Die Treibersignale mit der Phase A und B steuern den Ausgangsabschnitt 220 in einem Zweiphasen-Schiebetaktbetrieb und sie übertragen die Daten seriell durch die beiden Reihen des Abschnittes 220 und sodann aus dem Ausgangsabschnitt 220 hinaus. Die Bits treten demnach der Reihe nach am Ausgang des Ausgangsabschnittes 220 auf. Auf diese Weise ergibt sich eine synchrone Betriebsweise am Ausgang. Die Ladungspakete werden von dem Injektor 100 an den Eingang des SPS-Registers 200 gelegt und am Ausgang desselben an den Verstärker 300 abgegeben. Dieser Vorgang spielt sich mit einer Frequenz von 1 MHZ ab.

Gemäß Figur 3 erfolgt die Parallelübertragung von Datenbits in Form von Ladungspaketen durch den zentralen Abschnitt wie folgt. Ein Ladungspaket kann von einer ersten Speicherzelle zu einer zweiten Speicherzelle nur dann übertragen

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v/erden, worm die zweite Speicherzelle zum Zeitpunkt der Übertretung nicht bereits ein Ladungspaket enthält, d. h. die zweite Speicherzelle muß leer sein und sich in einem Bereitschaftszustand befinden, um Ladung aufnehmen zu können. Das durch die Verwendung eines Mehrphasen-SPS-Speicherregisters angestrebte Ziel liegt in der Erreichung einer hohen Speicherdichte. Die höchstmögliche Speicherdichte ist dann gegeben, wenn jede Speicherzelle Daten enthält. Dies steht jedoch im Gegensatz zu der Forderung einer leeren Reihe zur Aufnahme von Daten. Um ein betriebsfähiges Speicherregister aufzubauen, bedarf es daher wenigstens einer leeren Reihe. Gibt es nur eine leere Reihe im zentralen Abschnitt 230, so besteht ein Erfordernis für wenigstens verschiedene phasenverschobene Treibersignale für das Register. Im Ausführungsbeispiel der Erfindung sind zwei leere Reihen vorgesehen. 33 Reihen sind im zentralen Abschnitt 230 vorgesehen und die untere Reihe des Eingangsabschnittes 210 wirkt als Speicherreihe für die Parallelübertragung. Die zweite leere Reihe wird benutzt, um eine relativ einfache Mehrphasen-Taktsteuerung zu erhalten. Wie ersichtlich, sind die Taktimpulse zur Ansteuerung der oberen Hälfte des Registers (Reihen 1 bis 16) mit denjenigen identisch, die zur Ansteuerung der unteren Hälfte des Registers (Reihen 17 bis 32) benutzt werden. Auf diese Weise ist nur die Hälfte der sonst erforderlichen phasenverschobenen Taktsignale erforderlich.

Diese Abwandlung könnte fortgesetzt werden, indem die Anzahl der leeren Reihen verdoppelt wird und die Anzahl der erforderlichen Treibersignale halbiert wird. Führt man diese Abwandlung immer weiter, so ergibt sich ein einfacher Zweiphasenbetrieb des zentralen Abschnittes, wobei nur noch zwei Taktsignale erforderlich sind aber auch jede zweite Reihe leer ist.

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Die Beziehungen der Treibersignale untereinander sind dergestalt, daß die Daten in jeder Reihe um eine Reihe für jede Periode abwärts bewegt werden, in der eine neue Reihe von Daten in die erste Speicherreihe (Reihe 1) des zentralen Abschnittes übertragen wird. Um diese Betriebsweise besser zu verstehen, sei angenommen, daß Daten gerade aus dem zentralen Abschnitt 230 herausgeschoben wurden. Daher ist nunmehr die Reihe 33 leer und bereit, Daten aufzunehmen. Demgemäß wird die Reihe 32 durch einen Taktimpuls angesteuert, wodurch die in ihr enthaltenen Daten in die Reihe 33 übertragen werden. Anschließend wird die Reihe 31 durch einen Takt angesteuert, wodurch die in ihr enthaltenen Daten in die Reihe 32 übertragen werden. Dies setzt sich solange fort, bis die Reihe 17 durch einen Takt angesteuert wird und die in ihr enthaltenen Daten in die Reihe 18 übertragen werden. Zu diesem Zeitpunkt ist die Reihe 17 geleert. Die Abwärtsübertragung von Daten entspricht der Aufwärtsverschiebung einer leeren Reihe in dem zentralen Abschnitt. Zum gleichen Zeitpunkt, zu dem sich die leere Reihe von der Reihe 17 zu der Reihe 16 verschiebt, v/erden Daten erneut aus der Reihe 33 herausgeschoben. Auf diese Weise wird eine neue leere Reihe von unten in den parallelen Abschnitt eingeführt. Durch einen weiteren Operationszyklus werden erneut die Daten von der Reihe 32 zu der Reihe 33, von der Reihe 31 zu der Reihe 32, usw. übertragen, wobei erkennbar ist, daß zur gleichen Zeit die Daten von der Reihe 15 zur Reihe 16, von der Reihe 14 zur Reihe 15 usw. und von der Reihe 1 zur Reihe 2 verschoben werden. Dies bedeutet, daß die parallele Übertragung gleichzeitig innerhalb des zentralen Abschnittes auftritt, wobei zwei leere Reihen, die durch 16 mit Daten gefüllten Reihen voneinander getrennt sind, aufwärts durch das Register geschoben werden. Nachdem die Daten in der Reihe 1 in die Reihe 2 übertragen worden sind, können neue Daten in die Reihe 1 übertragen werden. Das Taktsignal C2 wird aufgeschaltet und das Taktsignal Cl verschwindet, so daß 8 Datenbits von der zweiten Reihe des

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Eingangsregisters 210 in die Reihe 1 des zentralen Abschnittes 230 übertragen werden.

Es sei darauf verwiesen, daß eine leere Reihe sich von einer Reihe unterscheidet, die eine Ladung entsprechend dem Zustand "O" aufweist. Eine leere Reihe enthält keinerlei Ladung und kann somit entweder eine "0" (ungefähr 50 χ 10 C) oder eine

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"1" (ungefähr 230 χ 10 C) aufnehmen. Dementsprechend wird eine "O" manchmal auch als "ausreichende Null" bezeichnet.

Die Mehrphasenstruktur des SPS-Registers bietet die Möglichkeit einer hohen Speicherdichte und einer wirtschaftlichen Integration der Takt-Treiberschaltungen auf dem Speicherchip. Die hohe Speicherdichte mit nahezu einem Bit pro Elektrode zusammen mit dera niedrigen Energieverbrauch des Mehrphc'isensystems und der Eliminierung externer Treiberschaltungen bildet die Grundlage für ein leistungsfähiges Speichersystem. Da der Datenstrom synchron verläuft und die Taktsignale intern erzeugt werden, ist dieses System einem einfachen Gebrauch zugänglich.

Im bevorzugten Ausführungsbeispiel sind alle Transistoren als MOSFET-Transistoren ausgebildet. Signale mit niedrigem Pegel schalten daher die Transistoren durch und Signale mit hohem Pegel führen zu einer Sperrung der Transistoren. In den Schaltungen sind die Größen der Transistoren auf einem Halbleiterchip durch Angabe der Breite und Länge in Mikron angegeben.

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Claims (13)

Patentansprüche

1. Aus LadungsverSchiebeelementen aufgebautes Schieberegister zur Speicherung von Informationsbits in Form von Ladungspaketen, gekennzeichnet durch

mehrere Treiberschaltkreise, aufweisend: Erste und zweite Treiberschaltkreise zur Erzeugung eines ersten und zweiten Impulszuges, die gegeneinander um 180° phasenverschoben sind,

weitere Treiberschaltkreise zur Erzeugung weiterer Impulse, wobei die Summe eines ersten Teiles dieser weiteren Impulse dem ersten Impulszug und die Summe eines zweiten Teiles dieser weiteren Impulse dem zweiten Impulszug entspricht;

eine auf die ersten und zweiten Impulszüge ansprechende Eingangsvorrichtung zum seriellen übertragen der Ladungspakete,

eine auf die ersten und zweiten Impulszüge ansprechende Ausgangsvorrichtung zum seriellen übertragen der Ladungspakete und

eine auf die Impulse der weiteren Treiberschaltkreise ansprechende zentrale Speichervorrichtung zur parallelen Übertragung der Ladungspakete, wobei der zentralen Speichervorrichtung die Ladungspakete parallel von der Eingangsvorrichtung zugeführt werden und die Ladungspakete in der Speichervorrichtung parallel zur Ausgangsvorrichtung übertragen werden.

2. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die Eingangsvorrichtung aufweist:

Schaltkreise zur Erzeugung erster und zweiter Steuersignale, wobei die ersten und zweiten Steuersignale zueinander komplementär sind,

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eine erste Reihe und eine zweite Reihe von Speicherzellen, die zusammen ein serielles Register für die Ladungspakete bilden und wobei die erste Reihe von dem ersten Impulszug und die zweite Reihe von dem zweiten Impulszug beaufschlagt wird,

eine dritte Reihe von Gatterzellen, die die erste Reihe der Speicherzellen mit entsprechenden Speicherzellen der zweiten Reihe verbindet, wobei die dritte Reihe einen steuerbaren Übertragungsweg zwischen der ersten und zweiten Reihe bildet und durch das erste Steuersignal zwecks Sperrung dieses Übertragungsweges beaufschlagbar ist, und daß die zentrale Speichereinrichtung eine erste Reihe von Gatterzellen aufweist, die von dem zweiten Steuersignal beaufschlagt werden, um die Übertragung der Ladungspakete aus der zweiten Reihe von Speicherzellen der Eingangsvorrichtung in die erste Reihe von Speicherzellen der zentralen Speichervorrichtung freizugeben,

3. Schieberegister nach Anspruch 2, dadurch gekennzeichnet , daß die Eingangsvorrichtung eine Löschvorrichtung aufweist, die an die letzte Speicherstelle der Eingangsvorrichtung angeschlossen ist und den Aufbau von Restladungen in dem Eingangs-Serienregister verhindert.

4. Schieberegister nach Anspruch 3, dadurch gekennzeichnet , daß die Löschvorrichtung einen diodengekoppelten MOS-Transistor aufweist.

5. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die Ausgangsvorrichtung umfaßt:

Eine erste und eine zweite Reihe von Speicherzellen, wobei die erste Reihe die Ladungspakete aus der zentralen Speichervorrichtung parallel aufnimmt und daß abwechselnd Speicherzellen der ersten und zweiten Reihe miteinander verbunden

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sind, um ein serielles Schieberegister für die Ladungspakete zu bilden, wobei die erste und zweite Reihe von dem zweiten und ersten Impulszug angesteuert werden.

6. Schieberegister nach Anpruch 1, dadurch gekennzeichnet , daß die zentrale Speichervorrichtung Reihen von Speicherzellen aufweist, wobei jede Reihe an einen der erwähnten weiteren Treiberschaltkreise angeschlossen ist und wobei aufeinanderfolgende Reihen abwechselnd an Treiberschaltkreise angeschlossen sind, die die erwähnten ersten und zweiten Teile der weiteren Impulse erzeugen, so daß die Ladungspakete parallel von Reihe zu Reihe verschoben werden.

7. Schieberegister nach Anspruch 6, dadurch gekennzeichnet, daß die Eingangsvorrichtung, die Speichervorrichtung und die Ausgangsvorrichtung aus Einweg-Speicherstellen bestehen.

8. Schieberegister nach Anspruch 7, dadurch gekennzeichnet , daß jede Speicherstelle eine versetzt angeordnete Oxydschicht zwischen dem Substrat und der zugeordneten Elektrode aufweist, um den Einweg-Effekt zu erzielen.

9. Schieberegister nach Anspruch 7, dadurch gekennzeichnet , daß jede Speicherstelle einen ionenimplantierten Bereich in dem Substrat unter der Elektrode aufweist, um den Einweg-Effekt zu erzielen.

10. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die Speicherstellen mit benachbarten Speicherstellen über P++ Diffusionsbereiche leitend miteinander verbunden sind.

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11. Schieberegister nach Anspruch 1 oder einem der folgenden mit einer Breite von η Datenbits, dadurch gekennzeichne, t , daß die Eingangsvorrichtung zur Speicherung von η Ladungspaketen 2 η Speicherzellen und die Ausgangsvorrichtung zur Speicherung von η Ladungspaketen 2 η -1 Speicherzellen auf v/eist.

12. Schieberegister nach Anspruch 11, dadurch gekennzeichnet , daß die zentrale Speichervorrichtung aus η Spalten und m Zeilen besteht und daß zur Steuerung der am Eingang der zentralen Speichervorrichtung vorgesehenen ersten Zeile von Gatterzellen ein erstes Steuersignal dient.

13. Schieberegister nach Anspruch 11, dadurch gekennzeichnet , daß die Eingangsvorrichtung 2n -1 Gatterzellen aufweist, wobei jede dieser Gatterzellen aufeinanderfolgende Paare der 2n Speicherzellen miteinander verbindet und daß die Gatterzellen durch ein zweites zu dem ersten Steuersignal komplementäres Steuersignal ansteuerbar sind.

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