DE2519866A1

DE2519866A1 - Einrichtung fuer antiblockierregelsysteme

Info

Publication number: DE2519866A1
Application number: DE19752519866
Authority: DE
Inventors: Hans-Wilhelm Bleckmann
Original assignee: Alfred Teves GmbH
Current assignee: Continental Teves AG and Co OHG
Priority date: 1975-05-03
Filing date: 1975-05-03
Publication date: 1976-11-11
Also published as: GB1545956A; SE7604995L; US4040677A; FR2310245A1; IT1059022B; FR2310245B1; ES447531A1; SE411329B

Description

ALFRED TETJlS GIIBK 20. Harz 1975

Prankfurt am Main

ZL/Wei/c P 4579

H. -\I, Bleckmann - 6

Einrichtung für Antiblockierregelsy3teme

Die Erfindung betrifft eine Einrichtung zur Umwandlung der Frequenz einer Impulsfolge, die der Drehgeschwindigkeit eines Fahrzeugrades proportional ist, in eins binäre Zahl zur Verwendung in einer digitalen Recheneinrichtung für Antiblockierregelsysteme.

Bei genau arbeitenden Antibloekierregelsystemen ergibt sich stets das Problem, die als Impulsfolge gemessene Drehgeschwindigkeit des Hades, wobei die Frequenz dieser Impulsfolge der Drehgeschwindigkeit proportional ist, in ein Signal zur Bremsdruckbeeinflussung umzuwandeln. Da dazu in aller Regel ein vielstufiger Rechenproaeß erforderlich ist, entstehen bei derartigen Einrichtungen mit analogen Bauelementen meist relativ große Ungenauigkeiten, so daß diese analog arbeitenden Einrichtungen nicht voll befriedigen können,zumal derartige analoge Bausteine auch meist relativ teuer sind. 3s wurden daher schon Antiblockierregelsysteme mit digital arbeitenden Recheneinheiten geschaffen. Durch die DT-OS 2 230 540 ist zum Beispiel ein Antiblcclcierregelgerät bekannt, bei welchem die in zwei aufeinanderfolgenden gleichen Zeitintervallen gezählten, von einem Radsenso2· könnenden Impulse miteinander verglichen werden, so daß die Differenz der jeweiligen Z^hiergebnisEe, bezogen aiif das 2eitintervall, ein I-Iaß für die Beschleunigung des Rades ist. Es ist schon daraus ersichtlich, daß dieses Zeitintervall wesentlich langer sein nuß als eine Periode der langsamsten Frequenz dieser Impulsfolge. Hs dauert damit also relativ lange, bis ein die Dreh-

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beschleunigung des Rades repräsentierender Wert verfügbar ist, so daß schon aus diesem Grunde damit eine schnell reagierende und damit exakte Antiblockierregelung nicht möglich ist.

Durch die TJS-PS 3 805 089 ist die eingangs genannte Einrichtung bekannt geworden, bei der mit jedem vom Radsensor kommenden Impuls eine die Drehgeschwindigkeit repräsentierende binäre Zahl korrigiert wird. Dies wird dadurch erreicht, daß beim Eintreffen eines jeden Impulses der Inhalt eines ersten Speichers mit einem festen Wert verglichen wird. Die daraus resultierende Differenz wird einem zweiten Speicher zugeleitet, der diese Differenz zu seinem vorhandenen Inhalt vorzeichenrichtig hinzuaddiert. Mit konstanter hoher Frequenz wird nun der Inhalt des zweiten Speichers in den ersten Speicher eingelesen, d.h. zu dessen vorhandenem Inhalt dazuaddiert. Beim Tergleich des Inhalts des zweiten Speichers mit dem fesben Wert wird der Inhalt des zweiten Speichers gleichzeitig auf Hull gesetzt. Durch diese Rückkopplung des durch den Vergleicher festgestellten Differenzwertes über die beiden Speicher ergibt sich, daß dieser Differenzwert der Drehbeschleunigung de3 Rades entspricht. Durch das integrierende Verhalten des zweiten Speichers stellt dessen Inhalt in Form einer binären Zahl die momentane Geschwindigkeit des Eades dar. Es ist also bei dieser Einrichtung stets eine die Drehgeschwindigkeit repräsentierende binäre Zahl verfügbar, die mit dem Eintreffen eines jeden Impulses korrigiert wird.

Von entscheidendem ITachteil bei dieser bekannten Einrichtung ist jedoch, daß bei einem plötzlichen Blockieren des Rades die Impulsfrequenz zu ITuIl wird, wodurch am Vergleicher kein den Vergleich auslösendes Signal mehr erscheint. Es kann damit in diesem Fall auch keine Differenz mehr zwischen dem Inhalt des ersten Speichers und dem festen Wert gebildet werden, so daß der Inhalt des zweiten Spei-

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7. _
J

chers nicht mehr korrigiert werden kann. Dieser würde also der nachfolgenden Rechenschaltung dann ständig ein Signal liefern, welches einer bestimmten unmittelbar zuvor dagewesenen Drehgeschwindigkeit des Rades entspricht, obwohl das Rad stillsteht. Gleichzeitig wurde der Inhalt des ersten Speichers ständig weiter erhöht, bis dieser
überläuft.

Bei der durch die US-PS 3 805 089 bekannten Einrichtung ist deshalb auch nicht vorgesehen, die Drehgeschwindigkeit des Rades, d.h. den Inhalt des zweiten Speichers für eine nachfolgende Antiblockierregelung oder dergleichen zu verwenden. Es ist dort vielmehr vorgesehen, die durch den Vergleicher gebildete Differenz, die die Verzögerung des Rades repräsentiert, durch einen dritten Speicher über ein fest vorgegebenes Intervall zu mitteln und weiterhin zu verwenden. Es kann damit bei dieser bekannten Einrichtung wegen des oben beschriebenen gerade bei Antiblockierregelsystemen häufig auftretenden Falles nicht das normalerweise die Drehgeschwindigkeit des Rades repräsentierende Signal verwendet werden.

Aufgabe dor Erfindung ist es, eine Impulsfolge, die eine der Drehgeschwindigkeit des Rades proportionale Frequenz hat, in eine binäre Zahl umzuwandeln, wobei auch bei einem plötzlichen Blockieren des
Rades diene binäre Zahl den Wert Null annimmt. Dabei soll der Wert dieser binären Zahl mit einem entsprechend den Anforderungen bei
Antiblockierregelsystemen schnellen Rechentakt korrigiert werden.

Gelöst wird diese Aufgabe durch die im Eauptanspruch wiedergegebenen Merkmale. Die Vorteile der erfindungsgemäßen Einrichtung bestehen darin, daß zu jedem Zeitpunkt eine die Frequenz und damit eine die Drehgeschwindigkeit des Rades repräsentierende binäre Zahl zur Verfügung steht, welche mit jedem Rechentakt korrigiert wird. Da

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eine nachgeschaltete Recheneinheit in aller Regel ebenfalls mit einem Rechentakt arbeitet und es demzufolge zweckmäßig ist, dazu den gleichen Rechentakt zu verwenden, steht somit für jeden Arbeitszyklus der Recheneinheit eine auf dem neuesten Stand befindliche binäre Zahl zur Verfügung. Durch die erfindungsgemäße Ausbildung ist dabei sichergestellt, daß kein Betriebszustand möglich ist, bei dem diese binäre Zahl nicht dem tatsächlichen Drehbewegungszustand des Rades nachgeführt wird. Ein besonderer Vorteil besteht auch in dem äußerst einfachen Aufbau der erfindungsgemäßen Einrichtung.

Durch die in den TJnteransprüchen gekennzeichneten vorteilhaften Ausführungsformen wird eine weitere Verbesserung, insbeondere noch schnellere Korrektur der erzeugten binären Zahl, durch die zusätzlich vorgesehene Stabilisierung erreicht. Damit ist es auch möglich, die erfindungsgemäße Einrichtung durch besonders einfache störungsunempfindliche und billige Einzelelemente aufzubauen.

Weitere Vorteile der erfindungsgemäßen Einrichtung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen und der anhängenden Zeichnung. In der Zeichnung zeigt

Figur 1 ein Blockschaltbild einer Ausführungsform der Erfindung;

Figur 2 ein Blockschaltbild der erfindungsgemäßen Einrichtung mit zusätzlicher Stabilisierung;

Figur 5 ein Schaltbild der erfindungcgeir.ilßen Einrichtung für eine Ausführungsform mit besonders einfachen Einzelelementen.

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In Figur 1 ist ein Vergleicher 1 vorgesehen, dem durch einen Pfeil 2 dargestellt eine Impulsfolge zugeführt wird, die von einem nicht dargestellten induktiven Drehzahlaufnehmer kommt. Des weiteren wird dem Vergleicher 1 über eine Verbindung 3 eine Vergleichsimpulsfolge von einem steuerbaren Frequenzgenerator 4 zugeführt. Im eingeschwungenen Zustand der erfindungsgemäßen Einrichtung entspricht die Vergleichsimpulsfolge der vom induktiven Drehzahlaufnehmer kommenden Impulsfolge.

Durch einen Taktgeber 5 wird dem Vergleicher über eine Leitung 6 ein Rechentakt zugeführt. Mit jedem Rechentakt führt damit der Vergleicher 1 einen Vergleich zwischen der Impulsfolge und der Vergleichsimpulsfolge durch.

Eine Differenz dieser beiden Impulsfolgen wird dann als binäre Zahl über eine Verbindung 7 einem Speicher 9 zugeführt. Der Speicher ist dabei so ausgebildet, daß er die ihm über die Verbindung 7 zugeführte binäre Zahl stets vorzeichenrichtig zu seinem vorhandenen Inhalt hinzuaddiert.

über eine Leitung 8 ist der Speicher 9 ebenfalls mit dem Rechentakt beaufschlagt, so daß mit jedem Rechentakt sein Inhalt als binäre Zahl übei' eine Verbindung 10 zum steuerbaren Frequenzgenerator geleitet wird, ohne daß dabei der Inhalt des Speichers 9 gelöscht oder irgendwie verändert würde. Über eine Verbindung 11, die von der Verbindung 10 p.uzi-reiet oder auch direkt an einen Ausgang des Speichers 9 angeschlossen sein kann, wird diese an der Leitung 2 anstehende, die Frequenz der Impulsfolge darstellende binäre Zahl einer nicht dargestellten Recheneinheit zugeführt. Durch eine mit dem Taktgeber 5 i*¹ Verbindung stehende Leitung 12 wird auch der Rechentakt an diese Recheneinheit weitergegeben.

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Der Frequenzgenerator 4 wird durch die ihm über die Verbindung 10 zugeführte binäre Zahl derart gesteuert, daß er eine Vergleichsimpulsfolge erzeugt, deren Frequenz der binären Zahl proportional ist und deren Frequenz somit der durch die binäre Zahl repräsentierten Frequenz des Drehzahlaufnehmers entspricht. Diese Vergleichsimpulsfolge wird, wie oben schon erwähnt, über die Leitung 3 dem Vergleicher 1 neben der Frequenz des Drehzahlaufnehmers zugeführt.

Für die zusammenfassende Funktionsweise der erfindungsgemäßen Einrichtung ergibt sich damit folgendes. Geht man vom einfachen Fall aus, nämlich daß sich die Drehgeschwindigkeit des Rades über einige Zeit nicht ändert, so befindet sich die erfindungsgemäße Einrichtung im eingeschwungenen Zustand. In diesem Fall liefert der Drehzahlaufnehmer eine Impulsfolge, deren Frequenz sich infolge der gleichbleibenden Drehgeschwindigkeit des Rades nicht ändert. Der Inhalt des Speichers 9 ist damit auf einen Wert gelangt, der dieser Frequenz entspricht. Durch die mit jedem Rechentakt vom Speicher 9 zum Fre-Quenzgenerator 4 gelangende binäre Zahl wird dieser so gesteuert, daß er eine Vergleichsimpulsfolge erzeugt, deren Vergleichsfrequenz der Frequenz des vom Drehzahlaufnehmer erzeugten Impulsfolge entspricht. Es gelangen somit über die Leitungen 2 und 5 ^zum Verglei-» eher 1 innerhalb eines Rechentaktes stets gleich viele Impulse. Der Vergleicher 1 stellt aomit keine Differenz zwischen der Impulsfolge und der Vergleichsimpulsfolge fest, die über die Verbindung 7 zum Speicher 9 gelangen würde. Damit bleibt der Inhalt des Speichers unverändert auf seinem ursprünglichen Wert, so daß auch der Frequenzgenerator 4 weiterhin die Vergleichsimpulsfolge mit gleicher Frequenz erzeugt. Über die Leitung 11 wird damit der Recheneinheit stets die gleiche die Drehgeschwindigkeit des Rades repräsentierende binäre Zahl zugeführt.

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Ändert sich nun aus irgendwelchen Gründen die Drehgeschwindigkeit des Rades, so wird sich damit die Frequenz der vom Drehzahlaufnehmer erzeugten Impulse ebenfalls ändern. Damit wird der Vergleicher 1 das Ausmaß der Drehzahländerung feststellen, da sich die Vergleichsfrequenz der Vergleichsimpulsfolge zunächst noch nicht ändern kann. Diese vom Vergleicher 1 festgestellte Differenz wird über die Verbindung 7 dem Speicher 9 zugeführt, wodurch dessen Inhalt korrigiert wird. Dieser korrigierte, dem geänderten Drehverhalten des Rades angepaßte Inhalt des Speichers 9 wird dann über die .Verbindung 10 dem Frequenzgenerator und über die Verbindung 11 der Recheneinheit als neue, die Drehgeschwindigkeit des Rades repräsentierende binäre Zahl zugeführt. Damit wird auch der Frequenzgenerator die von ihm erzeugte Vergleichsimpulsfolge der vom Drehzahlaufnehmer erzeugten Impulsfolge anpassen.

Wie daraus leicht ersichtlich ist, wird die über die Verbindung 11 der Recheneinheit vom Speicher 9 zugeleitete binäre Zahl mit jedem Rechentakt stets der tatsächlichen Drehgeschwindigkeit des Rades nachgeführt. Vird dabei, was ohne weiteres möglich ist, die Rechenfrequenz des Rechentaktes größer gewählt als die vom Drehzahlaufnehmer erzeugte Frequenz, so ergibt sich damit eine bisher nicht denkbare Schnelligkeit bei der Korrektur der die Drehgeschwindigkeit darstellenden binären Zahl.

Darüberhinaus kann bei der erfindungsgemäßen Einrichtung nicht wie beim Stand der Technik bei einem plötzlichen Blockieren des Rades, vodurch die Frequenz des Drehzahlaufnehcers zu Hull wird, der Inhalt des Speichers 9 einen ständig falschen Wert beibehalten. Auch in diesem Fall wird durch die vom Vergleicher mit dem Rechtakt festgestellte Differenz der Inhalt des Speichers auf den Wert Hull gebracht, wodurch auch die an der Verbindung 11 anstehende binäre Zahl den Wert Null hat.

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Beim Ausführungsbeispiel der Figur 2 Bind gleiche Teile wieder mit den gleichen Bezugsziffern versehen, wobei auch der Grundschaltkreis gleich ist, so daß sich eine nochmalige Erläuterung dieser Teile erübrigt. Der wesentliche Unterschied zum Ausführungsbeispiel der Figur 1 besteht darin, daß in die Verbindung 7 zwischen Vergleicher 1 und Speicher 9 ein "Multiplikator 13 eingeschaltet ist, der die vom Vergleicher 1 festgestellte Differenz der Impulsfolge zur Vergleichsimpulsfolge mit einem konstanten Faktor multipliziert. Damit wird die Kapazität des Speichers 9 frei wählbar, wobei lediglich der Faktor des MuItiplikatore 13 auf diese Kapazität abgestimmt sein muß. Somit kann die über die Verbindung 11 zur Recheneinheit gelangende binäre Zahl schon in der erfindungsgemäßen Einrichtung den Erfordernissen bezüglich der Stellenkapazität der Recheneinheit angepaßt werden.

Ein weiterer Unterschied zu Figur 1 besteht darin, daß von der Verbindung 7 zwischen Vergleicher 1 und Multiplikator 13 eine Verbindung 7¹ abzweigt, die über einen zweiten Multiplikator zu einem •Addierer 15 führt. Der Addierer 15 ist des weiteren über die Verbindung 10 mit dem Speicher 9 verbunden. Ein Ausgang des Addierers 15 ist dann wiederum über die Verbindung 10' mit dem Frequenzgenerator verbunden.

Mit dem zweiten Multiplikator I4 und dem Addierer 15 wird erreicht, daß eine vom Vergleicher 1 festgestellte Differenz zwischen der Impulsfolge des Drehzahlaufnehmers und der Vergleichsimpulsfolge zusätzlich und u:i den Tcktor des zvoiten 1-Iultiplik.itors I4 verstärkt auf den Frequenzgenerator 4 einwirkt. Damit ist der Frequenzgenerator 4 in der Lage, die Vergleichsimpulsfolge schneller der geänderten Impulsfolge des Drehzahlaufnehmers anzupassen, wodurch eine

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"bei solchen Schaltkreisen stets vorhandene Schwingneigung unterdrückt wird und somit die erfindungsgemäße Einrichtung schneller den eingeschwungenen Zustand erreicht. Dies wirkt sich besonders dann positiv aus, wenn die Reehenfrequenz des Taktgebers 5 wesentlich höher als die höchstmögliche Frequenz des Drehzahlaufnehmers ist.

Figur 3 zeigt einen Schaltplan zur Realisierung der erfindungsgemäßen Einrichtung mit besonders billigen Beriell arbeitenden Elementen. Es sei dabei schon jetzt darauf hingewiesen, daß damit insbesondere der Frequenzgenerator 4 durch einen einfachen Addierer und ein Schieberegister nit Überlaufimpuls gebildet werden kann. Durch die Anwendung der seriellen Rechentechnik brauchen dabei alle verwendeten Addierer natürlich lediglich 1 bit Kapazität und Übertragsfunktion haben. Die einzige Yoraussetzung, die bei einer derartigen Ausbildung der erfindungsgemäßen Einrichtung erfüllt sein muß, ist, daß die Reehenfrequenz des Rechentaktes größer sein muß als die größtmögliche vom Drehzählaufnehmer erzeugte Frequenz.

Beim AusführungsDeispiel der Figur 3 ist wiederum ein Taktgeber 5 vorgesehen, der hier jedoch einen Haupttakt erzeugt, wobei dessen Haupttaktfrequena ein ganzzahliges Vielfaches der Rechentaktfrequenz ist und wobei das Verhältnis von Haupttaktfrequenz zur Rechentaktfrequenz von der nachfolgend erläuterten Stellenkapazität abhängig ist. Der vom Taktgeber 5 erzeugte Haupttakt wird über eine Leitung 8 einem Verteiler 20 zugeführt, der den Haupttakt auf Bewertungsleitungen 0-X in der Veise verteilt, daß der erste Haupttakt eines jeweiligen Rechenzyklusses auf der Bewertungsleitung Null ansteht und jeder nachfolgende Haupttakt auf der jeweils nachfolgenden Bewertungsleitung. Nachdem die Bewertungsleitung X errecht ist, ist der Rechenzyklus beendet und der nächste Haupttakt

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wird wieder auf die Bewertungsleitung Null geschaltet. Die Bewertungsleitung Null gibt dabei gleichzeitig den Rechentakt vor. Daraus ist schon ersichtlich, daß die Rechen taktfrequenz gleich der vom Taktge-

+1 ber 5 erzeugten Haupttaktfrequenz dividiert durch X ist. Die Be-

der

Wertungsleitung Hull repräsentiert darüberhinaus in Binärzahl gleichzeitig die Stelle 2 , also das niederwertigste Bit der gesamten Einrichtung. Erfindungsgemäß ist bei der Ausführungsform der Figur 3 vorgesehen, daß das höchstwertigste Bit repräsentiert durch die Bewertungsleitung X das Vorzeichen beinhaltet. Nimmt man beispielsweise an, daß die Kapazität der gesamten Einrichtung 10 Bit betragen soll₉ so ergibt sich damit, daß die Binärzahl die Werte minus 512 bis plus

s 511 annehmen kann, daß also eine Kapazität von 1024 Möglichkeiten

vorgesehen ist.

Der Vergleicher 1 ist als dreistufiger Auf- und Abzähler vorgesehen, welcher drei Signaleingänge und zwei Signalausgänge hat. Von den Signaleingängen sind zwei als Pluseingänge für Aufwärtszählung und einer als Minuseingang für Abwärts zählung ausgebildet. Von den Signalausgängen ist einer als Plus- und einer als Minusausgang ausgebildet. Der Vergleicher 1 kann drei Signalzustände annehmen, je nachdem wieviel Singangsimpulse und an welchem Eingang innerhalb eines Rechentaktes anstehen. Diese Eingangsimpulse werden bei serieller Rechentechnik durch Strom- oder Spanntragsstoße, die dann jeweils als logische 1 bezeichnet werden, erzeugt.

In diesem Zusammenhang sei der weiteren Beschreibung vorangestellt, daß bei einer derartigen Schaltung auf jeder Leitung nur zwei Zu-· stände dargestellt werden können, nämlich daß entweder Strom bzw. Spannung vorhanden ist, was einer logischen 1 entspricht oder daß kein Strom bzw. keine Spannung vorhanden ist, was einer logischen 0

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entspricht. Der Vergleicher 1 hat also, da er 5 Schaltzustände einnehmen soll, zwei Ausgänge, von denen einer als Plusausgang und einer als 1-Iinusausgang definiert wird. Geht nan "bei der Betrachtung der Arbeitsweise des Vergleichers einmal davon aus, daß er sich im liullzustand befindet, d.h. daß an keinem der Ausgänge ein Signal · ansteht, so wird er beim nächstfolgenden Eingangsimpuls an einem Pluseingang in dem +1 Zustand geschaltet, d.h. daß nunmehr am Plusausgang ein Signal ansteht. Beim nächstfolgenden Eingangsimpuls am Minus eingang wird der Vergleicher 1 wieder in den Nullzustand zurückkehren, so daß dann wieder an keinem der Ausgänge ein Signal ansteht. Trifft nun nochmals ein Minusimpuls ein, so geht der Vergleicher in den -1 Zustand, d.h. daß am Minusauegang ein Signal ansteht. Sollte sich der Vergleicher im +1- öder -1-Zustarid befinden, und dann ein Eingangesignal eintreffen, durch welches er noch weiter in den Plus- oder Minuszustand gehen müßte, so bleibt sein Ausgang unverändert. Hinzu kommt jedoch noch, daß ein Takteingang des Vergleichers 1 mit der Bewertungsleitung Null verbunden ist, so daß sich ein Ausgangssignal des Vergleichers 1 nur mit dem Eintreffen des Rechentaktes, welcher ja durch die Bewertungsleitung KuIl vorgegeben wird, ändern kann.

Ifer Plusausgang des Vergleichers 1 ist über eine Torschaltung 21, welche als Und-Gatter ausgebildet i.^ct, mit einem Eingang eines seriellen Addierers 27 verbunden. Auf dem zweiten Eingang der Torschaltung 21 sind die Bewertungsleitungen 2 und 3 geschaltet. Da am Pluscuac"-*!" ^es Addierers 1 ein Signal, wenn überhaupt über einen gesamten Rechentakt ansteht, wird durch die Torschaltung 21 ein solches Signal nur mit dem Stellenwert 2 und 5 &ⁿ den Addierer 27 weitergeleitet. Durch diese Stellenwerte 2 und 3 gelangt somit zum Addierer 27 in diesem Fall die binäre Zahl "+12".

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In gleicher Veise ist der Minusausgang des Vergleichers 1 über eine Torschaltung 22 zum Hingang des Addierers 27 geführt, wobei diese Torschaltung 22 wiederum als Und-Gatter ausgebildet ist, deren zweiter Eingang vom invertierten Signal der Bewertungsleitungcn 2 und 5 beaufschlagt wird. Damit repräsentiert die in diesem Fall dem Addierer 27 zugeführte binäre Zahl den Wert "-15"·

Der Unterschied in Absolutwert der binären Zahl der beiden Kanäle, der dem Addierer 27 zugeführt wird, kann ohne weiteres in Kauf genommen werden, da der Arbeitszyklus ohnehin äußerst schnell abläuft und somit ein Unterschied zwischen Plus- und Minuswert nicht ins Gewicht fällt, da ein damit entstandener geringfügiger Fehler mit dem nächsten Rechenzyklus korrigiert wird.

In gleicher ¥eise ist der Pias- und Minusausgang des Vergleichers 1 über Torschaltungen 25 und 24 zu einem Addierer 28 geführt. Dabei ist die Torschaltung 25 mit der Bewertungsleitung 4 verbunden, während die Torschaltung 24 infolge des Elements 26 mit der invertierten 3ewertungsleitung 4 verbunden ist. Dera einen Einfang des Addierers 23 wird somit von der Torschaltung 25 die binäre Ze.hl "+16" und von der Torschaltung 24 die binäre Zahl "-17" zugeführt. Auch hierbei weichen die beiden Absolutbeträge infolge der Inversion der Bewertung-sleitung 4 im "1" voneinander ab.

Der Addierer 27 ist Bestandteil des gemeinsam mit einem Schieberegister 29 gebildeten Speichers. Dabei ist der Eingang des Schieberegisters 29 mit dera Ausgang des Addierers 27 verbunden. Die hinterste Stelle des Schieberegisters ist über eine Rückführleitung 50 mit einem zweiten Eingang des Addierers 27 verbunden. Der Addierer 27 hat bei dieser Anordnung eine Übertragungsfunktion, d.h. wenn an beiden Eingängen eine logische "1" anliegt, wird der Ausgang zu ei-

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ner logischen 0 und eine logische "1" wird für die nächste Stelle, d.h. für den nächsten Hechenschritt,welcher durch den Haupttakt ausgelöst wird, gespeichert. Da, wie eben erwähnt, der Addierer 27 jeweils mit den Haupttakt eine Addition der "beiden Eingänge vornimmt, ist er über eine Leitung 6 mit dem Taktgeber 5 direkt verbunden. Ebenso ist das Schieberegister 29 über die Leitung 6 mit dem Taktgeber 5 verbunden. Der Addierer 2'\ hat darüberhinaus noch einen Lösehoingang für die Übertragungsfunktion, der mit der !Bewertungsleitung X verbunden ist, damit kein Übertrag in den nächsten Rechen-Zyklus gelangen kann, da ein solcher Übertrag dann das nächste Rechenergebnis verfälschen würde. Wie oben erwähnt, ist der Ausgang des Addierers 27 mit den Hingang des Schieberegisters 29 verbunden. Gleichzeitig ist jedoch der Ausgang des Addierers 27 auch mit dem Addierer 20 verbunden.

Der Addierer 23 arbeitet in gleicher Weise mit dem Haupttakt und ist daher über die Leitung 6 mit dem Taktgeber 5 verbunden. In gleicher Veise wie der Addierer 27 hat auch er Übertragungsfunktion und einen Lönohein-cvng dafür, der nit der Bevertungsleitung X verbunden ist. Der Ausgang des Addierers 28 wird einem Addierer 27' zugeführt, der in gleicher ^T.7eise wie der Addierer 27 mit Einern Schieberegister 29' zusammenwirkt.

Der rait den Singang des Schieberegisters 29' verbundene Ausgang des Addierers 27' ist ηit einem den Überlauf des Schieberegisters 29' feststellender; ^lerjiirvc ~yj verbunden. Das Ziemer-1 ;>0 giar. an seinon AuEgang jeweils einen Impuls ab, wenn das Schieberegister 29' seine obere oder untere Kapazitätsgrenze überschreitet. Es bedarf wohl keiner näheren Brläxiterung, daß in diesem Fall das Schieberegister 29' auf die binäre Zahl seiner entgegengesetzten Kapazitätsgrenze umspringt.

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Der Ausgang des Addierers 27' ist des weiteren über eine Leitung 32 mit einer Torschaltung 31 verbunden, die als Und-Gatter ausgebildet ist und deren zweiter Eingang mit der Bevertungsleitung X verbunden ist. Da, wie oben erwähnt, das höchstwertige Bit der Schieberegister das Vorzeichen vorgibt, erscheint somit am Ausgang der Torschaltung J1 ein Impuls, wenn der Inhalt des Schieberegisters 29' negativ ist. Der Ausgang der Torschaltung 3I wird direkt einer Torschaltung 53 und durch ein Element 34 invertiert einer Torschaltung 35 zugeführt. Den Torschaltungen 33 und 35j die beide wiederum als Und-Gatter ausgebildet sind, wird am zweiten Eingang jeweils der den Überlauf des Schieberegisters 29¹ anzeigende Ausgangsimpuls des Elementes 30 zugeführt. Der Ausgang der Torschaltung 35 ist mit dem Minuseingang des Vergleichers 1 verbunden, während der Ausgang der Torschaltung 35 nut einem Pluseingang: des Vergleichers 1 verbunden ist. Dem zweiten Pluseingang des Vergleichers 1 ist die vom Drehzahlaufnehmer erzeugte Impulsfolge zugeführt. Dabei ist diese Impulsfolge vorher in Zählimpulse umgewandelt worden.

Bei der Betrachtung der G-csamtfunktion sei zunächst wieder der eingeschwungene Zustand herausgegriffen, bei dem an Vergleicher 1 kein Ausgangssignal erscheint. In diesem Zustand befindet sich im Speicher 29 eine binäre Zahl, welche die Drehgeschwindigkeit des Rades repräsentiert. Diese binäre Zahl wird, mit jedem Rechentakt über die Leitung 11 der nicht dargestellten Recheneinheit zugeführt. Darüberhinaus wird diese binäre Zahl mit jedem Rechentakt in dem Speicher 29⁸ addiert. Betrachtet ms/n dabei den Fall, daß die Drehgeschwindigkeit des Rades sehr niedrig ist, so wird vom Eintreffen den einen Impulses des Drehzahlaufnehmers bis zum nächsten eine bestimmte Zahl von Rechentakten ablaufen. Diese Anzahl von Rechentakten wird trotz der niedrigstwertigen binären Zahl im Schieberegister 29 bei langsamer Drehgeschwindigkeit des Rades durch das häufige Addieren im Schiebe-

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register 29' zum Überlaufen des Schieberegisters 29' in positiver Richtung führen, so daß dann mit Hilfe des Elementes 30 und der Torschaltunken 3I bis 35 an Minuseingang des Addierers 1 ein Vergleichsimpuls gemeinsam mit dem nächsten vom Drehzahlaufnehmer kommenden Impuls ansteht. .Der Vergleicher 1 kann somit keine Differenz feststellen, so daß an keinem seiner beiden Ausgänge ein Signal erscheint und der gleiche Zyklus erneut abläuft.

Wenn man nun den Fall betrachtet, daß das Rad sich doppelt so schnell dreht wie in zuvor betrachteten Fall, so wird vom Eintreffen des einen Impulses vom Drehzahlaufnehmer bis zum nächsten nur die halbe Anzahl von Rechentakten abgewickelt. Da jedoch in diesem Fall die binäre Zahl-im Schieberegister 29 auch den doppelten Wert hat, so wird schon die halbe Anzahl von Rechentakten zum Überlaufen des Schieberegisters 29' in diesem Fall führen.

Bei den beiden oben betrachteten Fällen wurde zunächst bewußt das Nachführverhalton der erfindungsgemäßen Einrichtung außer Betracht gelassen, um die prinzipielle Arbeitsweise der Einrichtung besser zu verdeutlichen, üjetrachtet man nun dazu den Fall, daß die von Drehzahlfvufneliner erzeugte Frequenz sich ändert, so erscheint, wenn diese größer wird, am Plusauagang des Vergleichers 1 ein Signal und wenn diese kleiner wird, am Minusausgang des Vergleichers 1. Damit wird über die Torschaltung 21 oder 22 und den 'Addierer 27 die binäre Zahl im Schieberegister 29 korrigiert. Diese Korrektur erfolgt dabei in stets gleichen, durch die Torschaltungen 21 und 22 vorgegebenen Schritten. Ihn jedoch bei einer plötzlichen starken Änderung dieser Frequenz ein schnelles nachführen der binären Zahl zu erreichen, wird dem Schieberegister 29' über die Torschaltungen 23 und 24 und den Addierer 28 für einen Rechenzyklus, in dem ein Ausgangssignal am Vergleicher 1 ansteht, eine zusätzliche binäre Zahl zugeführt.

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Damit wird erreicht, daß die Einrichtung sich schneller einschwingt.

Es sei noch darauf hingewiesen, daß das in Figur 3 beispielhaft gewählte Verhältnis der binären Zahlen an den Ausgängen der Torschaltungen 21,22 und 23,24 nicht für jeden Anwendungsfall optimal ist. Dieses Verhältnis muß vielmehr den jeweiligen Betriebsbedingungen angepaßt werden. Zur Verwendung in einem Antiblockierregelgerät erscheint es zweckmäßig, die Torschaltung 21 an die Bewertungsleitung EuIl anzuschließen und damit dem Addierer 27 das binäre Wort "1" zuzuleiten, wobei in dießem Fall der Minusausgang des Vergleichers 1 direkt mit dem Eingang des Addierers 27 ohne Torschaltung 22 verbunden sein kann, wodurch sich dann in diesem Fall a,uch keine Differenz zifischen dem Plus- und Minuswert ergeben würde. Für die Torschaltung 23 und 24 erscheint es dabei zweckmäßig, diese an die Bewertungsleitung 7 anzuschließen, wenn die Kapazität der Schieberegister 10 Bit betragen würde und die Rechentaktfrequenz etwa doppelt so hoch vie die höchstmögliche Frequenz des Drehzahlaufnehiaers gewählt wird. Es sei jedoch darauf hingewiesen, daß diese Werte durch eine versuchsmäßige Optimierung der Einrichtung festgelegt werden müssen.

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Claims

ALFRED TSYES GIIBH 20. März 1975

Frankfurt °m Mnin

ZL/Vei/c P 4379

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Ansprüche

Einrichtung zur Umwandlung der Frequenz einer Impulsfolge, die der Drehgeschwindigkeit eines Fahrzeugrades proportional ist, in eine binäre Zahl zur Verwendung in einer digitalen Recheneinrichtung für Antiblockierregelsysteme, dadurch gekennzeichnet, daß die Impulsfolge einem Vergleicher (i) zugeführt ist und daß ein Ausgang des Vergleichers (1) mit einem Eingang eines vorzeichenrichtig zum vorhandenen Inhalt hinzuaddierenden Speichers (9; 27,29,30) verbunden ist und daß in Abhängigkeit vom Inhalt des Speichers (9; 27,29,30) ein Frequenzgenerator (4;27',29') gesteuert ist, dessen erzeugte Vergleichsimpulsfolge dem Vergleicher (1) zugeführt ist, wobei durch den Vergleicher (1) ein Unterschied der Frequenz der beiden Impulsfolgen als binäre Zahl erzeugbar und dem Speicher (9» 27,29,30) zuleitbar ist, so daß der Inhalt des Speichers (9j 27,29,30) die der Frequenz entsprechende binäre Zahl ist, wobei der Vergleicher (1) und der Speicher (9$ 27,29,30) durch einen Rechentrlct gesteuert sind.

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2. Einrichtung nr.ch Anspruch 1, dadurch gekennzeichnet, daß eine Rechenfrequenz des Rechentaktes größer als die größte in eine binäre Zahl umzuwandelnde Frequenz ist.
3. Einrichtung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die binäre Zahl am Ausgang des Vergleichers (1) auf einen Maximalwert, vorzugsweise plus und minus "1", begrenzt ist.
4. Einrichtung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß der Frequenzgenerator (4;27', 29') als ein die beim jeweiligen Rechentakt am Ausgang des Speichers (9j 27,29,30) vorhandene, der Frequenz entsprechende binäre Zahl zum vorhandenen Inhalt hinzuaddierender zweiter Speicher (27^!, 29') mit begrenzter Kapazität ausgebildet ist, dessen Inhalt bei Erreichen seiner Kapazitatsgrenze auf eine entgegengesetzte Kapazitätsgrenze setzbar ist, wodurch gleichzeitig ein Vergleichsinipuls dem Yergleicher (1) zuleitbar ist.
5. Einrichtung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, dsß der Ausgang des Yergleichers (1) über einen Multiplikator. (13; 21,22,25) mit konstantem Faktor mit dem Eingang des Speichers (9j 27,29*30) verbunden ist.
6. Einrichtung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß der Ausgang des Vergleichers (i) neben der Verbindung zum Eingang des Speichers (9> 27,29,30) mit einem zweiten Multiplikator (14} 23,24,26) verbunden ist, der einen konstanten Faktor hat, und daß der Ausgang des Speichers (9} 27,29,30) und ein Ausgang des Multiplikators (14,23,

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24»26) mit einem Addierer (15»28) verbunden sind, dessen Ausgang mit dem zweiten Speicher (27¹, 29') verbunden ist.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Ausgang des Speichers (27',29) an einem Vorzeichendetektor (31) angeschlossen ist, durch den bei positivem Vorzeichen der anstehenden binären Zahl eine für einen Minuseingang des Vergleichers (1) maßgebliche Torschaltung (35) und durch den bei negativem Vorzeichen der anstehenden binären Zahl eine für einen Pluseingang des Vergleichers (1) maßgebliche Torschaltung (33) offenbar ißt, und daß der Vergleichsimpuls an beide Torschaltungen geführt ist.
8. Einrichtung- nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Speicher (9; 27,29,30} 27', 29¹) alsSchieberegister (29,29·) mit gleich großer Stellenkapazität (Bit) und vorgeschalteten seriell arbeitenden Addierern (27,27·) mit tJbertragsfunktion ausgebildet sind, wobei der Vergleichsimpuls durch Überlauf des zweiten Speichers (27¹, 29¹) erzeugbar ist, und daß ein für alle Elemente gemeinsam erzeugter Haupttakt vorgesehen ist, dessen Taktfrequenz ein der Stellenkapäzität (Bit) der Speicher (9j 27,29,30; 27', 29') entsprechendes Vielfaches der Rechenfrequenz ist, so daß jeder Eaupttakt einen bestimmten Stellenwert hat, und daß das Vorzeichen durch den höchsten Stellenwert definiert ist.
9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß durch jeden Haupttakt eines bestimmten Stellenwertes jeweils diesem Stellenwert zugeordnete Torschaltungen (21,22,23, 24»31 ) offenbar sind, und daß der Hechentakt der Kaupttakt mit dem Stellenwert Null ist.

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10. Einrichtung nach Anspruch 9» dadurch gekennz e ichnet, daß der Yergleioher (i) einen Plus- und einen llinusausgang hat, und daß ein Ausgangs signa,l nur mit dem Rechentakt änderbar ist, und daß beide Ausgänge jeweils über die die Multiplikatoren bildende Torschaltungen (21,22,25,24) mit dem ersten Speicher (27, 29»JO) ^und dem Addierer (28) verbunden sind, und daß der konstante Paktor durch Öffnen der Torschaltungen (21,22,23,24) mittels des Haupttaktes mit dem entsprechenden Stellenwert vorgesehen sind.

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