DE19643502A1

DE19643502A1 - Verfahren zur Decodierung eines digitalen Signals, Bussystem und Peripheriegerät hierfür

Info

Publication number: DE19643502A1
Application number: DE19643502A
Authority: DE
Inventors: Joachim Bauer
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1998-04-23
Anticipated expiration: 2016-10-22
Also published as: SE521810C2; FR2754957A1; DE19643502B4; JP4095700B2; FR2754957B1; JPH10215183A; US6185252B1; SE9703813D0; SE9703813L

Description

Stand der Technik

Die Erfindung geht aus von einem Verfahren zur Decodierung eines digitalen Signals sowie einem Bussystem und einem Peripheriegerät hierfür nach der Gattung der unabhängigen Ansprüche.

Es ist schon ein Verfahren zur Decodierung eines digitalen Signals bekannt. Bei dem digitalen Signal handelt es sich hierbei um ein pulsweitenmoduliertes Signal. Das Signal kann zwei Zustände, einen hohen Signalpegel und einen niedrigen Signalpegel, annehmen. Bei der Pulsweitenmodulation ist für jedes zu übertragende Bit eine bestimmte Zeit, die Gesamtpulsweite, vorgesehen. Während der Gesamtpulsweite nimmt das Signal zuerst den niedrigen und dann den hohen Signalpegel ein, wobei die Dauer des hohen Signalpegels entweder ein Drittel oder zwei Drittel der Gesamtpulsweite umfaßt. Andere Teilungen sind natürlich ebenso denkbar. Der erste Fall entspricht einer codierten binären Null, der zweite Fall einer 1. Die Decodierung dieses Bits erfolgt durch Messung des Signalpegels etwa zur Hälfte der Gesamtpulsweite. Zu diesem Zweck ist der Decoder mit einem Oszillator versehen, um die Mitte der Gesamtpulsweite zuverlässig zu messen.

Die Notwendigkeit, den Decoder mit einem Oszillator zu versehen, verteuert allerdings diesen Decoder. Sollen längere Bitströme decodiert werden, muß einerseits der Oszillator im Decoder hochgenau sein, andererseits müssen auch die Gesamtpulsweiten der einzelnen Bits hochgradig reproduzierbar sein. Diese Anforderung bedingt den Einsatz von hochgenauen und exakt abgeglichenen Oszillatoren sowohl im Decoder als auch im Codierer.

Weiterhin ist aus der bisher unveröffentlichten deutschen Patentanmeldung mit dem Aktenzeichen 196 162 93.9 ein Bussystem für die Übertragung von Nachrichten zwischen einem Steuergerät und einer Peripherieeinheit bekannt, wobei das Steuergerät Nachrichten hoher Dringlichkeit und Nachrichten geringer Dringlichkeit an die Peripherieeinheit sendet. Die Nachrichten mit hoher Dringlichkeit weisen eine größere Amplitude und Datenübertragungsrate auf als die Nachrichten geringer Dringlichkeit. Die Nachrichten bestehen aus digitalen Signalen, wobei eine binäre 0 einem niedrigen Signalpegel und eine binäre 1 einem hohen Signalpegel entspricht.

Vorteile der Erfindung

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Anspruchs 1 hat demgegenüber den Vorteil, daß bei Benutzung dieses Verfahrens zur Decodierung des digitalen Signals kein Oszillator im Decoder benötigt wird. Durch die integrale Auswertung des gesamten Signals anstelle des Signals an einem diskreten Punkt wird auch das Signal/Rauschverhältnis besser und die Störanfälligkeit der Datenübertragung geringer. Außerdem wird die Decodierung unabhängig von der Gesamtpulsweite und somit auch von der Datenübertragungsrate.

Das Bussystem mit den kennzeichnenden Merkmalen des Anspruchs 6, sowie die Peripherieeinheit mit den kennzeichnenden Merkmalen des Anspruchs 12, sowie das Gerät mit den kennzeichnenden Merkmalen des Anspruchs 22 haben demgegenüber den Vorteil, daß sie einfacher und demzufolge auch billiger aufzubauen sind. Die Peripherieenheit hat weiterhin den Vorteil, daß ein einziger Decoder für die verschiedenen Datenübertragungsraten vorzusehen ist.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der in den unabhängigen Ansprüchen angegebenen Verfahren und Einrichtungen möglich.

Insbesondere ist es vorteilhaft, das Eingangssignal des Komparators so zu manipulieren, daß die binäre Null und die Eins sich durch unterschiedliche Vorzeichen unterscheiden. Dieses Kriterium ist selbstnormalisierend in dem Sinne, daß es von der Gesamtpulsweite unabhängig ist. Somit kann der Decoder nicht nur digitale Wörter unabhängig von der Datenübertragungsrate decodieren, sondern kann sogar Wörter dann decodieren, wenn die Gesamtpulsweite von bit zu bit variiert.

Es ist weiterhin vorteilhaft, das zu decodierende Signal mit einem vierten Signal zu beaufschlagen, so daß das mit dem dritten Signal beaufschlagte zu decodierende Signal während der Gesamtpulsweite eines Bits die Polarität beibehält, da somit kein Vorzeichenbit in Volt zu Frequenzwandler vorgesehen sein muß.

Es ist besonders vorteilhaft, in dem Bussystem Nachrichten hoher und niedriger Dringlichkeit zu übertragen, wobei die ersteren eine höhere Amplitude aufweisen als die letzteren, da somit die Nachrichten höherer Dringlichkeit automatisch die Nachrichten geringerer Dringlichkeit überschreiben.

Es ist vorteilhaft, die Gesamtpulsweite der Nachrichten höherer Dringlichkeit geringer zu halten, da somit eine höhere Übertragungsrate für die Nachrichten mit großer Dringlichkeit erreicht wird. Gleichzeitig wird für die Nachrichten geringer Dringlichkeit durch die größeren Gesamtpulsweiten eine bessere EMV-Verträglichkeit gewährleistet.

Die Ausbildung des Bussystems als Zündbus für ein Airbagsystem, wobei die Nachrichten niedriger Dringlichkeit Diagnoseanfragen und die Nachrichten höherer Dringlichkeit Zündbefehle darstellen ist vorteilhaft, da ein so aufgebautes Airbagsystem flexibel im Aufbau ist und leicht erweiterbar und/oder reparierbar ist.

Zeichnung

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen

Fig. 1 ein digitales Signal mit pulsweitenmodulierten Bits,

Fig. 2 eine erste Schaltung zur Decodierung eines digitalen Signals mit pulsweitenmodulierten Bits,

Fig. 3a ein Signal mit einem PWM modulierten Bit, welches mit einem zweiten Signal beaufschlagt wurde,

Fig. 3b das Integral über das Signal aus Fig. 3a,

Fig. 3c ein erstes Triggersignal,

Fig. 3d ein zweites Triggersignal,

Fig. 4 eine zweite Schaltung zur Decodierung eines digitalen Signals mit pulsweitenmodulierten Bits,

Fig. 5 ein Bussystem.

Beschreibung

Fig. 1 zeigt ein digitales Signal 50 mit pulsweitenmodulierten Bits, das die Binärzahl 10010100 umfaßt, wie im folgenden erläutert wird. Das letzte bit des digitalen Signals 50, eine "0", ist ein Stopbit 49. Das digitale Signal 50 kann zwischen zwei Signalpegeln, einem hohen Signalpegel 52 und einem niedrigen Signalpegel 53 wechseln. Der Unterschied zwischen den beiden Signalpegeln ist hinreichend groß, daß störende Effekte wie Rauschen, Drifts oder kleine Abweichungen vom idealen Signalpegel vernachlässigt werden können. Diese Effekte sind deshalb auch in Fig. 1 nicht gezeigt. Das Signal 50 ist eine Abfolge von 8 Bits 51. Die zeitliche Dauer aller Bits ist gleich, sie umfaßt die Gesamtpulsweite 54. Werden keine Daten übertragen, nimmt das Signal 50 den niedrigen Signalpegel 53 an. Ein Bit beginnt mit einem steilen Anstieg 100 auf einen hohen Signalpegel 52, welcher im ersten Bit beispielsweise über zwei Drittel der Gesamtpulsweite unverändert gehalten wird. Danach folgt ein steiler Abfall auf den niedrigen Signalpegel 53, welcher dann für den Rest der Gesamtpulsweite unverändert bleibt. Das zweite Bit in Fig. 1 beginnt beispielsweise wiederum mit einem steilen Anstieg 100 auf den hohen Signalpegel 52, welcher über ein Drittel der Gesamtpulsweite unverändert gehalten wird, gefolgt von einem steilen Abfall auf den niedrigen Signalpegel 53, welcher über zwei Drittel der Gesamtpulsweite unverändert gehalten wird.

Die Dauer des niedrigen Signalpegels in einem Bit 51 entscheidet über den Wert des Bits 51. Ist der Signalpegel vorwiegend niedrig, so handelt es sich um ein Bit mit dem Wert 0, im entgegengesetzten Fall um ein Bit mit dem Wert 1. Das digitale Signal 50 aus Fig. 1 umfaßt also die Bitfolge 10010100.

Fig. 2 zeigt ein Blockschaltbild einer Einrichtung, welche zur Decodierung eines pulsweitenmodulierten (PWM)-Signals eingesetzt wird. Die Busleitungen 3 und 4 seien Leitungen, welche zur Verbreitung des Signals 50 benutzt werden. Hierbei sei die Busleitung 3 die Masseleitung, die Busleitung 4 die Signalleitung. Die Signalleitung 4 ist mit einem Eingang eines Addierers 11 verbunden. Der zweite Eingang des Addierers 11 ist mit dem Ausgang eines zweiten Signalgenerators 10 verbunden, welcher somit ein zweites Signal 56 an den Addierer 11 aussenden kann. Der Ausgang des Addierers 11, an welchem die Summe der beiden Eingangssignale anliegt, ist mit dem Signaleingang eines triggerbaren Integrators 12 verbunden. Der Triggereingang des triggerbaren Integrators 12 ist über eine erste Triggerleitung 25 mit dem Ausgang der Triggersteuerung 17 verbunden. Ein Eingang eines Komparators 14 wird mit dem Ausgangssignal des Integrators 12 beaufschlagt, der zweite Eingang des Komparators 14 ist mit einem Speicher 13 verbunden. Der Ausgang des Komparators 14 ist mit dem Eingang eines zweiten Speichers 15 verbunden. Der Triggereingang des zweiten Speichers 15 ist über die zweite Triggerleitung 26 mit einem Ausgang der Triggersteuerung 17 verbunden. In der ersten Triggerleitung 25 fließt das erste Triggersignal 60, in der zweiten Triggerleitung 26 fließt das zweite Triggersignal 61.

Fig. 3a und 3b zeigen ein Signal 58, welches ebenfalls ein pulsweitenmoduliertes Bit enthält.

Fig. 3a zeigt ein Signal 58, welches eine pulsweitenmodulierte 1 enthält. Das Signal 58 entsteht beispielsweise aus Beaufschlagung des zu decodierenden Signals 50 mit einem zweiten Signal 56, welches im hier gewählten Ausführungsbeispiel ein konstantes Signal ist. Signal 58 kann zwei Signalpegel annehmen, einen hohen Signalpegel 52 und einen niedrigen Signalpegel 53. Weiterhin ist in Fig. 3a der Nullpegel 59 als gestrichelte Linie dargestellt. Es ist sichtbar, daß im hier gewählten Ausführungsbeispiel der hohe Signalpegel 52 und der niedrige Signalpegel 53 des Signals 58 betragsmäßig gleich sind, jedoch unterschiedliche Vorzeichen aufweisen. Weiterhin ist in Fig. 3a das Integral 57 über das Signal 58 gezeigt. Hierbei ist die untere Integrationsgrenze für die Integration des Signals 58 der steile Anstieg 100 des Signals 58, das Integrationsintervall ist die Gesamtpulsweite 54 des pulsweitenmodulierten Bits des Signals 58.

In Fig. 3b ist nochmals ein Signal 58 mit einem pulsweitenmodulierten Bit gezeigt, das Signal in Fig. 3b weist jedoch eine pulsweitenmodulierte Null auf. Gleiche Größen wie in Fig. 3a wurden mit den gleichen Bezugszeichen versehen.

Fig. 3c zeigt ein erstes Triggersignal 60, wie es von der Triggersteuerung 17 erzeugt wird. Das erste Triggersignal 60 weist einen Triggerpuls 62 auf, dessen Anstieg kurz nach dem steilen Anstieg 100 des digitalen Signals 50 erfolgt.

Fig. 3d zeigt ein zweites Triggersignal 61, wie es ebenfalls von der Triggersteuerung 17 erzeugt wird. Das zweite Triggersignal 60 weist einen Triggerpuls 62 auf, dessen Anstieg zeitlich mit dem steilen Anstieg 100 des digitalen Signals 50 zusammenfällt.

Das Verfahren soll nun anhand von Fig. 2 und Fig. 3a bis 3d erläutert werden. Zusätzlich zum Signal 50, welches decodiert werden soll, wird vom zweiten Signalgenerator 10 ein zweites Signal 56 zur Verfügung gestellt. Das zweite Signal 56 ist im hier gewählten Ausführungsbeispiel als konstantes Signal ausgeführt. Das zu decodierende Signal 50 und das zweite Signal 56 werden im Addierer 10 addiert. Das Ausgangssignal dieses Addierers ist das in Fig. 3a und Fig. 3b mit dem Bezugszeichen 58 gekennzeichnete Signal, welches einem triggerbaren Integrator 12 zugeführt wird. Der triggerbare Integrator 12 ist so ausgebildet, daß er bei Erhalt eines Triggersignals sein Ausgangssignal auf Null setzt, und eine neue Integration beginnt, wobei das am Eingang anliegende Signal integriert wird. Das Integrationsergebnis liegt am Ausgang des triggerbaren Integrators 12 an. Als Triggersignal für den triggerbaren Integrator wird das erste Triggersignal 60 gewählt, welches die Triggersteuerung 17 erzeugt. Der Triggerpuls des ersten Triggersignals 60 erfolgt etwa kurz nach dem steilen Anstieg 100 des zu decodierenden Signals 50. Das Triggersignal wird dem triggerbaren Integrator 12 über die erste Triggerleitung 25 zugeführt.

In den Fig. 3a und 3b ist das Integrationsergebnis jeweils für eine pulsweitenmodulierte Null und eine pulsweitenmodulierte Eins gezeigt. Bei der hier getroffenen Wahl des zweiten Signals 56 weist das Integrationsergebnis am Ende des bits für die Null und die Eins den gleichen Betrag, jedoch unterschiedliches Vorzeichen auf. Dieses Vorzeichen kann mit dem Komparator 14 durch Vergleich mit einem im Speicher 13 abgespeicherten Nullsignal gemessen werden. Am Ende des bits wird das Ausgangssignal des Komparators 14 als Ergebnis in den zweiten Speicher 15 geschrieben und steht von dort zur weiteren Verarbeitung zur Verfügung. Hierfür ist das zweite Triggersignal 61, das etwa zeitgleich mit dem steilen Anstieg 100 einen Triggerpuls aufweist, vorgesehen.

Der Vorteil des Verfahrens liegt darin, daß das Signal über die gesamte Gesamtpulsweite 54 ausgewertet wird. Somit ist das Signal sehr viel weniger empfindlich auf Rauschen oder einmalige fehlerhafte Auswertungen. Es entfallen somit auch aufwendige Zusatzschaltungen zum mehrfachen Auslesen des Signals in der Nähe der Signalmitte das Signal/Rauschverhältnis zu verbessern.

Es ist jedoch ebenso vorstellbar und vorgesehen, ein beliebiges Signal 56 zuzulassen. In diesem Fall liegen am Ausgang des triggerbaren Integrators 12 verschiedene Ergebnisse für eine pulsweitenmodulierte Eins und eine pulsweitenmodulierte Null vor, sie müssen sich jedoch nicht notwendigerweise im Vorzeichen unterscheiden. Die Unterscheidung zwischen der pulsweitenmodulierten Eins und der pulsweitenmodulierten Null wird dadurch getroffen, daß das Ausgangssignal des triggerbaren Integrators 12 ebenso wie der Inhalt eines Speichers 13, in dem eine vorgegebene Zahl gespeichert wurde, einem Komparator zugeführt wird. Im Gegensatz zum oben geschilderten Verfahren muß unter Umständen ein endlicher Wert im Speicher 13 abgelegt werden. Durch passende Wahl des zweiten Signals 56, insbesondere durch die Wahl aus den Fig. 3a und 3b, bleibt das Unterscheidungskriterium zwischen Null und Eins - nämlich der Vorzeichenwechsel - auch bei einer Änderung der Gesamtpulsweite, oder äquivalenterweise der Datenübertragungsrate, erhalten. Wird das zweite Signal so gewählt, daß die im Speicher 13 abzulegende Zahl eine endliche Zahl ist, so sind Vorkehrungen zu treffen, bei einer Änderung der Datenübertragungsrate diese Zahl zu ändern.

Ebenso sind Abwandlungen in der Synchronisation der Triggersignale 60, 61 vorstellbar. Es ist jedoch wesentlich, daß das Integral über einen großen Teil des digitalen Signals 50 als Maß für die Wertigkeit des bits herangezogen wird.

Ein weiteres schaltungstechnisches Ausführungsbeispiel ist in Fig. 4 dargestellt. Wiederum wird das zu decodierende Signal 50 über die Busleitungen 3, 4 transportiert, wobei die Busleitung 3 die Masseleitung, die Busleitung 4 die Signalleitung darstellt. Das Signal aus der Signalleitung 4 wird einem Volt zu Frequenzconverter (VFC) 40 zugeführt. Der Ausgang des VFC 40 ist mit dem Eingang eines triggerbaren Zählers 41 verbunden. Zwei Eingänge eines zweiten Komparators 24 sind mit dem Ausgang des triggerbaren Zählers 41 einerseits und einem Speicher 42 andererseits verbunden. Der Ausgang des Komparators 24 stellt den Ausgang 16 des Decodierers dar.

Ein Volt zu Frequenzconverter wandelt ein Signal mit einer bestimmten Spannung in ein periodisches Signal mit einer bestimmten Frequenz um. Hierbei ist in der Regel die Frequenz des periodischen Signals proportional zur Spannung des Eingangssignal. Es sind jedoch auch nichtlineare Volt zu Frequenzconverter vorstellbar, welche hier auch eingesetzt werden können. Das Ausgangssignal des Volt zu Frequenzconverters 40 wird dem triggerbaren Zähler 41 zugeführt. Der triggerbare Zähler 41 ist so ausgebildet, daß er bei Erhalt eines Triggersignals an seinem Triggereingang das Ausgangssignal auf Null setzt und danach am Eingang anliegende Pulse oder Signalspitzen zählt. Die Zahl der Signalspitzen liegt am Ausgang des triggerbaren Zählers 41 an. Vorteilhafter Weise wird als Triggersignal für den triggerbaren Zähler 41 der steile Anstieg 100 des zu decodierenden Signals 50 herangezogen. Dieses Triggersignal wird dem triggerbaren Zähler 41 über die Triggerleitung 25 zugeführt. Am Ausgang des triggerbaren Zählers 41 liegt also ein Signal an, welches die Zahl der Pulse, welche vom VFC seit dem letzten steilen Anstieg 100 erzeugt wurden, darstellt, wobei die Frequenz der momentan erzeugten Pulse immer proportional zum momentanen Signalpegel des Signals 50 ist. Das Ausgangssignal des triggerbaren Zählers 41 stellt somit ebenfalls eine Art Integral über das zu decodierende Signal 50 dar. Das Ausgangssignal des triggerbaren Zählers 41 wird wiederum mit dem Inhalt eines Speichers 42, welcher eine vorgegebene Zahl enthält, verglichen. Diese geschieht im zweiten Komparator 24. Übersteigt das Ausgangssignal des triggerbaren Zählers 41 einen bestimmten, vorgegebenen Wert, so muß es sich bei dem zu decodierenden Bit des Signals 50 um eine pulsweitenmodulierte Eins handeln, welche der Komparator dann am Ausgang 16 des Decoders zur Verfügung stellt.

Es ist vorteilhaft, und auch vorgesehen, das zu decodierende Signal 50 vor der Zuführung zum VFC 40 mit einem vierten Signal zu beaufschlagen. Das vierte Signal könnte so ausgebildet sein, daß das zu decodierende Signal 50 nach Beaufschlagung mit dem vierten Signal seine Polarität nicht mehr ändert. Der Vorteil dieser Vorgehensweise liegt darin, daß am Ausgang des VFC 40 kein Polaritätsbit vorgesehen sein muß. Hierdurch kann der Schaltungsaufwand verringert werden.

Ebenso ist es möglich und vorgesehen, das vierte Signal oder auch das zweite Signal 56 als periodisches Signal auszubilden. Hierbei ist jedoch zu berücksichtigen, daß die Periodizität die der Gesamtpulsweite 54 ist. In diesem Fall ist das Integral eine konstante Zahl, deren Wert bei der Bemessung des vorgegebenen Werts Speicher 42 oder im Speicher 13 berücksichtigt werden kann.

Eine Anwendung für das erfindungsgemäße Verfahren wird in Fig. 6 gezeigt. In Fig. 6 wird ein Steuergerät 1 gezeigt, welches über Busleitungen 3, 4 mit mehreren Peripherieeinheiten 2 verbunden ist. Das Steuergerät 1, welches im folgenden auch vereinfacht als Gerät bezeichnet wird, weist einen Prozeßrechner 5 und ein Businterface 6 auf. Die Busleitungen 3 und 4 sind mit dem Businterface 6 verbunden.

Durch die Busleitungen 3, 4 wird ein Zweidrahtbus geschaffen, durch den Nachrichten zwischen dem Steuergerät 1 und den Peripherieeinheiten 2 ausgetauscht werden können. Da für einen derartigen Bus nur zwei Leitungen erforderlich sind, wird der Aufwand an Verkabelung zwischen Steuergerät 1 und Peripherieeinheiten 2 besonders gering gehalten. Der Austausch von Nachrichten über den Bus erfolgt dadurch, daß die jeweils sendende Station elektrische Signale, sowohl Stromsignale als auch Spannungssignale, auf die Busleitungen 3, 4 gibt, die dann von der empfangenden Station ausgewertet werden. Im vorliegenden Ausführungsbeispiel ist die Leitung 3 die Masseleitung und die Leitung 4 wird mit dem Signal beaufschlagt. Die Nachrichten bestehen dabei aus einer Folge von Bits, wobei jedes Bit pulsweitenmoduliert ist. Eine solche Abfolge von Bits wurde schon in der Fig. 1 dargestellt.

Die Amplitude des Spannungssignals, d. h. der Unterschied zwischen dem niedrigen und dem hohen Signalpegel wird für eine erste Anwendung niedrig gewählt. Außerdem sei die Gesamtpulsweite 54 relativ groß. Vorteilhaft ist an einer derartigen Übertragung von Nachrichten, daß die durch den Bus verursachten elektromagnetischen Störungen besonders gering sind. Bedingt durch die geringe Übertragungsrate ist eine derartige Übertragung von Nachrichten in besonderem Maße geeignet, wenn die Nachrichten nicht von großer zeitlicher Dringlichkeit sind.

Auf dem Bus 4 kann jedoch gleichermaßen ein Signal mit pulsweitenmodulierten Bits übertragen werden, welches eine sehr große Amplitude aufweist, sowie eine sehr kleine Gesamtpulsweite. Die Übertragung dieses Signals bewirkt stärkere elektromagnetische Störungen, jedoch ist, bedingt durch die geringere Gesamtpulsweite 54, eine sehr viel höhere Übertragungsrate erzielbar.

Aufgrund der unterschiedlich großen Amplitude können somit Nachrichten großer Amplitude jederzeit von den Nachrichten kleiner Amplitude überschrieben werden.

Bei dem in der Fig. 6 gezeigten System von Steuergerät 1, Peripherieeinheiten 2 und Busleitungen 3, 4 wird insbesondere an ein Airbagsystem gedacht. Dieses weist ein Zentralsteuergerät 1 auf und Peripherieeinheiten 2, die jeweils einen Airbag, einen Seitenairbag, einen Gurtstraffer oder andere Elemente aufweisen. Bei einem derartigen Airbagsystem müssen die Befehle zum Auslösen der einzelnen Peripherieeinheiten 2 mit großer Dringlichkeit übertragen werden, wobei dabei keinerlei Verzögerung geduldet werden kann. Weiterhin sollte ein derartiges System in der Lage sein, die Funktionsfähigkeit der einzelnen Peripherieeinheiten 2 konstant zu überprüfen. Es ist daher vorgesehen, daß das Steuergerät 1 Diagnoseanforderungen an die Peripherieeinheiten 2 sendet, die dann durch ein Rücksignal die Funktionstüchtigkeit bestätigen können. Im Vergleich zu den Befehlen zum Auslösen der Peripherieeinheiten 2 sind die Diagnoseanforderungen von geringer Dringlichkeit. Das erfindungsgemäße Bussystem läßt sich somit besonders vorteilhaft für ein Airbagsystem einsetzen, bei dem zwischen dem Steuergerät 1 und den dazugehörigen Peripherieeinheiten 2 konstante Diagnoseinformationen über die Betriebsbereitschaft der einzelnen Peripherieeinheiten 2 ausgetauscht werden und dann mit hoher Dringlichkeit Befehle von dem Steuergerät 1 an die Peripherieeinheiten 2 übermittelt werden müssen, die zum Auslösen der Funktionen der einzelnen Peripherieeinheiten 2 führen.

Claims

1. Verfahren zur Decodierung eines digitalen Signals (50) mit Pulsweiten-modulierten Bits mit einem hohen (52) und einem niedrigen (53) Signalpegel, wobei jedes Bit eine unbekannte Gesamtpulsweite (54) aufweist, dadurch gekennzeichnet, daß für die Decodierung eines Bits

a) der Signalpegel des Signals (50) über die Gesamtpulsweite (54) des Bits bis zum Beginn des nächsten Bits integriert wird,
b) das Ergebnis der Integration einem Komparator (14) zugeführt wird.

2. Verfahren zur Decodierung eines digitalen Signals (50) nach Anspruch 1, dadurch gekennzeichnet, daß

a) ein zweites Signal (56) erzeugt wird,
b) das Signal (50) vor der Integration mit dem zweiten Signal (56) beaufschlagt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als zweites Signal (56) ein konstantes Signal verwendet wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem Integrationsergebnis vor der Zuführung zum Komparator (14) eine Konstante dazuaddiert wird.

5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß das zweite Signal (56) und/oder die Konstante so bestimmt werden, daß das Eingangssignal des Komparators (14) je nach Wertigkeit eines Bits über eine unterschiedliche Polarität verfügt, und daß der Komparator (14) als Polaritätsdiskriminator ausgebildet wird.

6. Verfahren zur Decodierung eines digitalen Signals (50) mit Pulsweiten-modulierten Bits mit einem hohen (52) und einem niedrigen (53) Signalpegel, wobei ein Bit eine unbekannte Gesamtpulsweite (54) umfaßt, dadurch gekennzeichnet, daß

a) ein drittes, periodisches Signal erzeugt wird, dessen Frequenz proportional zur Amplitude des Signals ist, daß
b) die Zahl der Perioden des dritten Signals gezählt wird, wobei das Zählen für jedes zu decodierende Bit neu gestartet wird, daß
c) das Resultat des zweiten Zählens einem Komparator (24) zugeführt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Signal mit einem vierten Signal beaufschlagt wird, vorzugsweise in einer Weise, daß das Signal während der Gesamtpulsweite eines Bits die Polarität beibehält.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß zu dem Zählresultat eine festgelegte Zahl hinzuaddiert wird, bevor es dem Komparator zugeführt wird.

9. Bussystem für die Übertragung von Nachrichten zwischen einem Gerät (1) und mindestens einer Peripherieeinheit (2), dadurch gekennzeichnet, daß die Nachrichten jeweils in Form eines digitalen Signals mit einer Folge von Pulsweiten- modulierten Bits übertragen werden, wobei jedes Bit einen hohen und einen niedrigen Signalpegel aufweist, und daß die pulsweitenmodulierten Bits in der Peripherieeinheit (2) nach einem Verfahren nach einem der vorhergehenden Ansprüche decodierbar sind.

10. Bussystem nach Anspruch 9, dadurch gekennzeichnet, daß von dem Gerät (1) Nachrichten hoher Dringlichkeit und Nachrichten geringer Dringlichkeit an die mindestens eine Peripherieeinheit (2) sendbar sind, wobei die Nachrichten hoher Dringlichkeit eine größere Differenz zwischen dem hohen und dem niedrigen Signalpegel aufweisen als die Nachrichten geringer Dringlichkeit.

11. Bussystem nach Anspruch 10, dadurch gekennzeichnet, daß die Gesamtpulsweite eines einzelnen Bits der Nachrichten mit großer Dringlichkeit geringer ist als die Gesamtpulsweite (54) eines einzelnen Bits der Nachrichten geringer Dringlichkeit.

12. Bussystem nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, daß die Peripherieeinheit (2) zur Auslösung eines Airbags ausgebildet ist, daß die Nachrichten geringer Dringlichkeit als Diagnoseanforderungen über die Betriebsbereitschaft des Airbags ausgebildet sind, und daß die Nachrichten mit hoher Dringlichkeit als Auslösebefehle für den Airbag ausgebildet sind.

13. Bussystem nach Anspruch 12, dadurch gekennzeichnet, daß mehrere Peripherieeinheiten (2) mit den Busleitungen (3, 4) verbunden sind, daß die Diagnoseanforderung eine Adresse einer der Peripherieeinheiten (2) enthält und daß die Peripherieeinheit mit der Adresse eine Rückantwort an das Steuergerät sendet, mit der die Betriebsbereitschaft der Peripherieeinheit (2) erkennbar ist.

14. Bussystem nach Anspruch 13, dadurch gekennzeichnet, daß die Rückantwort aus einer Belastung der Busleitungen besteht.

15. Peripherieeinheit (2) für ein Bussystem, für den Empfang von digitalen Signalen (50), dadurch gekennzeichnet, daß digitale Signale, die aus einer Abfolge von Pulsweite- modulierten Bits bestehen, wobei jedes Bit einen hohen (52) und einen niedrigen (53) Signalpegel aufweist, und jedes Bit eine Gesamtpulsweite (54) aufweist, empfangbar sind, daß ein zweiter Signalgenerator (10) vorhanden ist, daß das Signal mit einem zweiten, konstanten Signal (56) beaufschlagbar ist, daß ein Integrator (12) vorgesehen ist, durch welchen das beaufschlagte Signal integrierbar ist, daß ein Komparator (14) vorgesehen ist, durch welchen das Integrationsergebnis mit einer vorgegebenen Zahl vergleichbar ist, daß der Integrator zu Beginn jedes Bits zurücksetzbar ist.

16. Peripherieeinheit (2) für ein Bussystem, für den Empfang von digitalen Signalen (50), dadurch gekennzeichnet, daß digitale Signale, die aus einer Abfolge von Pulsweite- modulierten Bits bestehen, wobei jedes Bit einen hohen (52) und einen niedrigen (53) Signalpegel aufweist, und jedes Bit eine Gesamtpulsweite (54) aufweist, empfangbar sind, daß ein VFC (Volt-Frequenz-Converter) (40) vorgesehen ist, der mit dem Signal (50) beaufschlagbar ist, daß ein Zähler (41) vorgesehen ist, der mit dem Ausgangssignal des VFC (40) beaufschlagbar ist und der zu Beginn jedes Bits zu Null setzbar ist, daß ein zweiter Komparator (24) vorgesehen ist, durch welchen das Ausgangssignal des Zählers (41) mit einer vorgegebenen Zahl vergleichbar ist.

17. Peripherieeinheit nach Anspruch 16, dadurch gekennzeichnet, daß ein vierter Signalgenerator zur Erzeugung eines vierten Signals vorgesehen ist und, daß das Signal (50) mit dem vierten Signal vor Zuführung zum VFC (40) beaufschlagbar ist.

18. Peripherieeinheit (2) nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß eine Schaltungsanordnung zur Erkennung von empfangenen Signalen, welche eine vorgegebene Differenz zwischen hohem und niedrigem Pegel überschreiten, vorgesehen ist, so daß Signale hoher und niedriger Amplitude trennbar sind.

19. Peripherieeinheit (2) nach Anspruch 18, dadurch gekennzeichnet, daß durch Empfang von Nachrichten hoher Amplitude die Bearbeitung von Nachrichten niedriger Amplitude abgebrochen wird.

20. Peripherieeinheit (2) nach einem der Ansprüche 18 oder 19, dadurch gekennzeichnet, daß Signale niedriger Amplitude Signale niedriger Dringlichkeit, insbesondere Diagnoseanforderungen, sind, und daß Mittel zur Aussendung einer Rückantwort vorgesehen sind.

21. Peripherieeinheit nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß die Rückantwort durch Belastung zweier Busleitungen des Bussystems signalisierbar ist.

22. Peripherieeinheit nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, daß die Energieversorgung über das Bussystem erfolgt.

23. Peripherieeinheit nach einem der Ansprüche 15 bis 22, dadurch gekennzeichnet, daß ihr eine Adresse zugeordnet ist, daß empfangbare Nachrichten mit einer Zieladresse versehen sind, und daß in der Peripherieeinheit Mittel vorgesehen sind, die Zieladresse mit der Adresse der Peripherieeinheit zu vergleichen.

24. Peripherieeinheit nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, daß das Peripheriegerät als Auslöseeinheit für ein Airbag und/oder Gurtstraffersystem ausgebildet ist.

25. Gerät (1) zur Aussendung von Nachrichten an mindestens eine Peripherieeinheit (2), dadurch gekennzeichnet, daß die Nachrichten als digitale Signale (50), die aus einer Abfolge von Pulsweite-modulierten Bits ausgebildet sind, wobei jedes Bit eine Gesamtpulsweite (54) mit einem hohen (52) und einem niedrigen (53) Signalpegel aufweist, daß Nachrichten hoher Dringlichkeit mit einer größeren Differenz zwischen hohem und niedrigem Signalpegel und Nachrichten niedriger Dringlichkeit mit einer kleineren Differenz zwischen hohem und niedrigem Signalpegel aussendbar sind.

26. Gerät (1) nach Anspruch 25, dadurch gekennzeichnet, daß die Nachrichten hoher Dringlichkeit aus Bits kürzerer Gesamtpulsweite bestehen als die Nachrichten niedriger Dringlichkeit.

27. Gerät (1) nach einem der Ansprüche 25 oder 26, dadurch gekennzeichnet, daß Nachrichten hoher Dringlichkeit vor Beendigung des Absendens von Nachrichten niedriger Dringlichkeit und/oder vor Beendigung des Empfangs von Nachrichten von einem Peripheriegerät (2) absendbar sind.

28. Gerät (1) nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, daß die aussendbaren Nachrichten niedriger Dringlichkeit als Diagnoseanforderungen über die Betriebsbereitschaft an die Peripheriegeräte (2) ausgebildet sind, und daß die aussendbaren Nachrichten hoher Dringlichkeit als Auslösebefehle für mindestens ein bestimmtes Peripheriegerät (2) ausgebildet sind.

29. Gerät (1) nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet, daß Mittel zum Empfang von Nachrichten von einer Peripherieeinheit (2) vorhanden sind.