DE2557165B2 - Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbletterbaustein - Google Patents
Decoderschaltung und ihre Anordnung zur Integrierung auf einem HalbletterbausteinInfo
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Description
Die Erfindung bezieht sich auf eine Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren
aufgebauten Speicherzellen gemäß dem Oberbegriff des Patentanspruchs 1.
Sie bezieht sich ferner auf deren Anordnung zur Integrierung auf einem Halbleiterbaustein. Decoderschaltungen
für Speicherbausteine, bei denen die aus MOS-Transistoren bestehenden Speicherzellen zwischen
Wort- und Bitleitungen angeordnet sind, sind z. B. aus der deutschen Offenlegungsschrift 23 24 769 bekannt.
Für jede Bit- bzw. Wortleitung ist dabei jeweils eine Decoderschaltung vorgesehen. Sie besteht aus
MOS-Transistoren, die mit ihren gesteuerten Strecken parallel zueinander angeordnet sind. Diese MOS-Transistoren
werden im folgenden Decodertransistoren genannt. Den Steuereingängen dieser Decodertransistoren
werden die Adressensignale in nichtnegierter ίο oder negierter Form zugeführt. Die einen Elektroden
der gesteuerten Strecken der Decodertransistoren sind miteinander verbunden zu einer sogenannten Decoderausgangsleitung,
die in der Regel mit einem Ausgangsverstärker verbunden ist, der zu der Bitleitung bzw.
Wortleitung des Speicherbausteins führt. Die anderen Elektroden der gesteuerten Sirecken der Decodertransistoren
sind ebenfalls miteinander verbunden und dann an eine Betriebspannung angeschlossen. Auf die
Betriebsweise einer solchen bekannten Decoderschal-
2i) tunge soll nicht weiter eingegangen werden, da sie aus
dem Stand der Technik (z.B. IEEE Journal of Solid-State Circuits, Oktober 1970, S. 181 - 186) bekannt
ist.
Es ist üblich, daß die Decoderschaltungen zusammen mit den Speicherzellen eines Speicherbausteins auf
diesem mitintegriert werden. Deshalb besteht das Problem, die Decoderschaltungen möglichst so auszuführen,
daß sie einen geringen Platzbedarf auf den Speicherbaustein einnehmen. Dazu ist es bekannt, die
jo Decodertransistoren auf dem Halbleiterbaustein mit ihren gesteuerten Strecken parallel zu den Adressenleitungen
anzuordnen, während die Decoderausgangsleitungen und die Leitungen für die Betriebsspannung
senkrecht zu den Adressenleitungen angeordnet sind. In
J5 diesem Falle sind die Adressenleitungen Metalleitungen,
während die Decoderausgangsleitung und die Leitung für die Betriebsspannung in den Halbleiterbaustein
hineindiffundiert sind. Der Nachteil einer solchen Anordnung besteht darin, daß das von der Decoderausgangsleitiing
bis zur Leitung für die Betriebsspannung gebildete Decoderraster verhältnismäßig groß ist.
Es ist weiterhin bekannt, die Decodertransistoren mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen
anzuordnen, während die Adressenleitungen senkrecht zu den Decoderausgangsleitungen
angeordnet sind. In diesem Falle folgen auf jeweils zwei Adressenleitungen eine Leitung für die Betriebsspannung.
Die Adressenleitungen sind hier als Siliziumadressenleitungen ausgeführt. Bei dieser Ausführungsform ist
so das Decoderraster kleiner als im vorhergehend beschriebenen Fall, während aber die Höhe der
Decoderschaltung, die in etwa der Länge der Decoderausgangsleitung entspricht, größer wird.
Die der Erfindung zugrundeliegende Aufgabe besteht
r>5 darin, eine Decoderschaltung anzugeben, die so
ausgeführt ist, daß zu ihrer Integrierung auf einen Halbleiterbaustein eine gegenüber den bekannten
Decoderschaltungen geringerer Platzbedarf erforderlich ist. Diese Aufgabe wird gemäß den im Kennzeichen
W) des Patentanspruchs 1 angegebenen Merkmalen gelöst.
Ist die Anzahl der Adressensignale, von der eine
Decoderschaltung angesteuert werden muß, mit η bekannt, wobei η eine beliebige ganze Zahl ist, dann
werden n— 1 Decodertransistoren mit ihren gesteuerten
im Strecken parallel zueinander angeordnet. Das heißt, die
gesteuerten Strecken dieser Decodertransistoren sind jeweils mit einer ersten und einer zweiten Verbindungsleitung miteinander verbunden. Es ist nun ein weiterer
Decodertransistor vorgesehen, dessen gesteuerte Strekke zwischen einer Betriebsspannung und der ersten
Verbindungsleitung der n—l Decodertransistoren liegt.
Dieser weitere Decodertransistor wird von einem Adressensignal in negierter Form angesteuert. Schließlieh
ist ein zusätzlicher Decodertransistor vorgesehen, der zwischen der zweiten Verbindungsleitung des n— 1
Decodertransistoren und der Betriebsspannung angeordnet ist. Dieser zusätzliche Decodertransistor wird
von dem Adressensignal in nichtnegierter Form angesteuert. Die erste und die zweite Verbindungsleitung
der Decoderschaltung bilden jeweils eine Decoderausgangsleitung, von denen jede z. B. mit einem
Ausgangsversatärker verbunden sein kann, der zu einer Wort- bzw. Bitleitung führt.
Eine solche aufgebaute Decoderschaltung kann nun so auf einem Halbleiterbaustein integriert sein, daß die
n—l Decodertransistoren mit ihren gesteuerten Strekken parallel zu den Adressenleitungen Hegen. Der
weitere und der zusätzliche Decodertransistor sind dagegen mit ihren gesteuerten Strecken parallel zu den
Decoderausgangsleitungen angeordnet. Die Leitung für die Betriebsspannung ist nur einmal notwendig und
kann am Rande der Decoderschaltung auf dem Speicherbaustein liegen. Es ist somit keine interne
Leitung für die Betriebsspannung innerhalb der Decoderschaltung mehr notwendig. Die Folge ist ein
sehr kleines Decoderraster, das in etwa dem Decoderraster entspricht, das bei der bekannten Decoderschaltung
mit den Siliziumadressenleitungen vorliegt, jedoch hat die erfindungsgemäße Decoderschaltung eine wesentlich
kleinere Höhe als diese bekannte Decoderschaltung.
Weitere Vorteile der erfindungsgemäßen Decoderschaltung liegen darin, daß die Adressenleitungen mit
Metall realisiert werden können. Dies hat den Vorteil kurzer Signallaufzeiten auf den Adressenleitungen. Ein
wesentlicher Vorteil liegt auch darin, daß die Anzahl der Decodertransistoren pro Adressenleitung erheblich
verringert wird.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter
erläutert. Es zeigt
F i g. 1 eine schematische Darstellung der bekannten Decoderschaltung, bei der die Decodertransistoren mit
ihren gesteuerten Strecken parallel zu den Adressenleitungen angeordnet sind,
F i g. 2 eine schematische Darstellung der bekannten Decoderschaltung bei der die Decodertransistoren mit
ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen angeordnet sind,
F i g. 3 die erfindungsgemäße Decoderschaltung,
Fig.4 einen Impulsplan für die erfindungsgemäße
Decoderschaltung nach Fig.3, bei dem Spannungen über der Zeit aufgetragen sind,
F i g. 5 eine schematische Darstellung der erfindungsgemäßen Decoderschaltung auf dem Speicherbaustein,
Fig.6 eine schematische Darstellung von Decoder-Schaltungen
nach Fig. 1,
F i g. 7 eine schematische Darstellung der Decoderschaltungen gemäß F i g. 2,
Fig. 8 eine schematische Darstellung der Decoderschaltungen
gemäß F i g. 5.
Fig. 1 zeigt in schematischer Weise die Anordnung einer bekannten Decoderschaltung auf einem Speicherbaustein.
Bei dieser bekannten Decoderschaltung sind die Decodertransistoren DT mit ihren gesteuerten
Strecken parallel zu Adressenleitungen A angeordnet. Die gesteuerten Strecken der Decodertransistoren DT
liegen zwischen Decoderausgangsleitungen D und einer Leitung für die Betriebsspannung VSS. Die Steuereingänge
der Decodertransistoren DT sind jeweils mit Adressenleitungen A verbunden. Bei diesem Beispiel
sind die Adressenleitungen in MeUtII ausgeführt, während die Decoderausgangsleitungen und die Lei-
Ki tung für die Betriebsspannung VSS in den Halbleiterbaustein
hineindiffundiert sind. Aus der Fig. 1 ist ersichtlich, daß das Decoderraster R, das für die
Integrierung der Decodertransistoren DT einer Decoderschaltung auf dem Speicherbaustein notwendig ist,
verhältnismäßig groß ist. Dies kann auch aus der F i g. 6 entnommen werden, bei der zwei Decoderschaltungen
DG nebeneinander angeordnet sind und über jeweils eine Decoderausgangsleitung Di bzw. Di+1 mit einem
Ausgangsverstärker A V verbunden sind. Dem Ausgangsverstärker A V wird ein Auswahltaktsignal WA
zugeführt. Hier ist das Decoderraster R verhältnismäßig groß, während die Höhe /-/der gesamten Decoderschaltung
mit Ausgangsverstärker A V verhältnismäßig klein ist. Der Grund für die geringe Höhe liegt darin, daß die
Decodertransistoren DTmit ihren gesteuerten Strecken parallel zu den Adressenleitungen liegen, und wegen des
großen Decoderrasters R die Ausgangsverstärker A V nebeneinander angeordnet werden können.
In F i g. 2 ist die Anordnung einer weiteren bekannten
«ι Decoderschaltung auf einem Speicherbaustein gezeigt.
Hier liegen die Decodertransistoren DT mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen
Dibzw. Di+\. Die Adressenleitungen A sind
senkrecht zu den Decoderausgangsleitungen D an-
Ji geordnet. Jetzt sind die Decoderausgangsleitungen D
aus Metall ausgeführt, während die Adressenleitungen aus Silizium bestehen. Bei dieser Ausführung der
Decoderschaltung liegt zwischen jeweils einem Adressenleitungspaar eine Leitung für die Betriebsspannung
-tu VSS, die in das Halbleitersubstrat hineindiffundiert ist.
Da die Decodertransistoren DT nun mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen
D liegen, ist das Decoderraster R verhältnismäßig klein, jedoch wird die Höhe Hder Decoderschaltung
auf dem Speicherbaustein verhältnismäßig groß. Dies läßt sich beser aus der F i g. 7 ersehen. Hier sind
wiederum zwei Decoderschaltungen DG nebeneinander angeordnet. Jetzt sind aber die Ausgangsverstärker
A V versetzt zueinander angeordnet, da in diesem Falle das Decoderraster R zu klein ist. Die Folge ist, daß die
Höhe f/der Gesamtschaltung, bestehend aus Decoderschaltung
DG und Ausgangsverstärker A V, groß wird.
Aus F i g. 3 ergibt sich die Decoderschaltung gemäß der Erfindung. Für den Fall, daß von der Decoderschal-
">■·> tung η Adressensignale ausgewertet werden müssen,
wobei η eine beliebige ganze Zahl ist, sind n—\ Decodertransistoren parallel zueinander angeordnet.
Das heißt, sie liegen mit ihren gesteuerten Strecken parallel zueinander, und die einen Anschlüsse der
Wi gesteuerten Strecken sind mit einer ersten Verbindungsleitung
L 1, die anderen Anschlüsse der gesteuerten Strecke mit einer zweiten Verbindungsleitung Ll
miteinander verbunden. Den Steuereingängen dieser n— 1 Decodertransistoren DTl bis DTn—\ werden im
·■"> Ausführungsbeispiel die Adressensignale A 1 bis A n- 1
in negierter oder nichtnegierter Form zugeführt. Im Ausführungsbeispiel sind nur zwei dieser Decodertransistoren
gezeigt, nämlich die Decodertransistoren DTX
und DTn- 1 und diesen Decodertransistoren wird das
Adressensignal Ai und das Adressensignal An—\ zugeführt.
Es ist nun ein weiterer Decodertransistor DTW vorgesehen, dessen gesteuerte Strecke zwischen der
ersten Verbindungsleitung L i und einer Leitung für die Betriebsspannung VSS angeordnet ist. Dem Steuereingang
dieses weiteren Deccdertransisto£s_DrWwird das
Adressensignal A 0 in negierter Form A 0 zugeführt.
Zwischen der Verbindungsleitung L 2 und der Leitung für die Betriebsspannung VSS ist ein zusätzlicher
Decodertransistor DTZ angeordnet, dessen Steuereingang das Adressensignal A 0 in nichtnegierter Form
zugeführt wird. Die Verbindungsleitung Li bzw. L 2 bilden Decoderausgangsleitungen Di bzw. Di+\. Diese
Decoderausgangsleitungen können ohne Zwischenschaltung eines Ausgangsverstärkers mit den Bit/Wortleitungen
Xi bzw. Xi+ 1 verbunden sein. Im Ausführungsbeispiel der F i g. 3 ist jedoch ein Ausgangsverstärker
AVi bzw. A V2 zwischen die Decoderausgangsleitung
Dund die Leitung Xgeschaltet.
Der Aufbau des Ausgangsverstärkers A V entspricht in etwa dem Aufbau, der in der DE-OS 24 43 490
erläutert ist. Er besteht aus einem Vorladetransistor VTi, einem Abtrenntransistor AT, einem zweiten
Vorladetransistor VT2 und einer Ausgangsstufe aus einem Schalttransistor SCH und einem Koppelkondensalor
C. Den Vorladetransistoren VTl und VT2 wird das Taktsignal S zugeführt, bevor der Speicherbaustein
ausgewählt werden soll. Dadurch werden die Vorladetransistoren VTI und VT2 leitend gesteuert und die
Decoderausgangsleitung D bzw. der Punkt E auf ein bestimmtes Potential aufgeladen. Während dieser Zeit
ist der Abtrenntransistor AT gesperrt. Dazu wird seinem Steuereingang eine Spannung VDD- UT
zugeführt. VDD ist dabei eine weitere Betriebsspannung, LTdie Schwellspannung des Abtrenntransistors.
An die Ausgangsstufe, d. h. an den Schalttransistor SCH wird das Auswahltaktsignal WA angelegt. Die genaue
Wirkungsweise des Ausgangsverstärkers A Vergibt sich aus der obengenannten Patentanmeldung. Es wird
darum nicht ausführlicher darauf eingegangen.
Anhand des Impulsplanes der Fig.4 wird nun die
Wirkung der Decoderschaltung beschrieben. Dabei wird davon ausgegangen, daß die MOS-Transistoren
durch hohes Potential in den leitenden Zustand gebracht werden.
Zunächst liegt das Signal S an, d. h. es hat hohes Potential und damit sind die Vorladetransistoren V7"l
und VT2 leitend gesteuert. Die Decoderausgangsleitungcn Di und Di+ 1 und die Punkte £7 und Ei+ 1 können
sich somit auf hohes Potential aufladen. Während dieser Zeit liegen keine Adrcssensignale an den Decodertransistoren
DTan. Das Auswahltaktsignal WA ist ebenfalls nicht angeschaltet. Dann herrscht auf den Leitungen Xi
und Xi+ 1 die zu den Bit/Wortleitungen führen, niederes Potential.
Es sei nun angenommen, daß das Adressensignal A 0 und die Adressensignale Al, AU anliegen. Dann wird
der zusätzliche Decodertransistor DTZ leitend gesteuert, während die anderen Decodcrtransistoren
DTi, DTn und DTW gesperrt bleiben. Die Folge ist, daß sich die Decoderausgangsleitung Di+1 auf die
Betriebsspannung VSSentladen kann (VSSist niedriges
Potential), während die Dccodcrausgangslcitung Di auf hohem Potential bleibt. Da das Signal S vorher
abgeschaltet worden ist, sind die Vorladctransistorcn VTl und VT2 des Ausgangsverstärkers A V in den
gesperrten Zustand übergegangen.
Aufgrund des Potentials auf der Leitung Di+ 1 wird nun der Abtrenntransistor ATdes Ausgangsverstärkers
AV2 leitend gesteuert und somit kann sich der Punkt Ei+ 1 auf niederes Potential entladen. Dagegen bleibt
das Potential am Punkt Ei auf seinem bisherigen Wert. Somit herrscht am Steuereingang des Schalttransistors
SCH des Ausgangsverstärkers AVi höheres Potential, während am Steuereingang des Schalttransistors SCH
des Ausgangsverstärkers AV2 niederes Potential
anliegt. Wird nun das Auswahlsignal WA angeschaltet, dann kann der Schalttransistor SCH des Ausgangsverstärkers
Λ Vl in den leitenden Zustand übergehen und somit erscheint auf der Leitung Xi hohes Potential.
Durch die Rückkopplung über den Kondensator C wird dieser Durchschaltvorgang beschleunigt. Somit ist die
Leitung A-;ausgewählt.
Da der Punkt Ei+1 auf niederem Potential liegt, kann
der Schalttransistor SCH des Ausgangsverstärkers A V2 nicht in den leitenden Zustand übergeführt werden
und das Potential auf der Leitung Xi+1 bleibt auf einem niederen Wert.
In Fig.4 zeigen die gestrichelten Linien den Fall an,
bei dem die Ausgangsleitung X nicht ausgewählt ist, während die durchgezogenen Linien den Fall anzeigen,
bei dem die Leitung λ"ausgewählt wird.
Im Ausführungsbeispiel ist der Fall beschrieben, dem an die Decodertransistoren DTW und DTZ das
Adressensignal A 0 in nichtnegierter und negierter Form angelegt wird. Es ist selbstverständlich auch
möglich, statt dessen ein anders Adressensignalpaar anzulegen.
Wie F i g. 3 zeigt, werden durch die Decoderschaltung jeweils zwei Wort- bzw. Bitleitungen X bedient. Es
werden also dieselben Decodertransistoren zur Auswahl entweder der einen oder der anderen Wort- oder
Bitleitung Xi, Xi+ 1 herangezogen. Aus diesem Grunde ist die Anzahl der Decodertransistoren pro Adressenleitung
erheblich geringer.
Aus Fi g. 5 ergibt sich, wie die Decoderschaltung auf
einem Halbleiterbaustein angeordnet werden kann. Es ist zu sehen, daß die η -1 Decodertransistoren mit ihren
gesteuerten Strecken parallel zu den Adressenleitungen angeordnet werden. Jetzt sind die Adressenleitungen in
Metall ausgeführt. Der zusätzliche und der weitere Decodertransistor liegen dagegen mit den gesteuerten
Strecken in den Decoderausgangsleitungen Di und Di+ 1 und sind somit senkrecht zu den Adressenleitungen
angeordnet. Die Decoderausgangsleitungen Di und Di+ 1 sind in das Halbleitersubstrat hineindiffundiert. Es
ist nur eine Leitung für die Betriebsspannung VSS vorgesehen, die am unteren Rand der Decoderschaltung
angeordnet werden kann. Diese kann ebenfalls in Metall ausgeführt werden. Da für die Bedienung von zwei
Decoderausgangsleitungen D/und Di+\ jeweils dieselben n-\ Decodertransistoren herangezogen werden,
wird das Decoderraster R im Verhältnis zur Fig. I erheblich geringer. Da außerdem die n— 1 Decodertransistoren
Drparallel zu den Adressenleitungen liegen, ist auch die Höhe H verhältnismäßig klein, d. h. sehr viel
kleiner als bei der Decoderschaltung der F i g. 2. Diese Verhältnisse sind noch besser in Fig.8 dargestellt. Die
Decodcrschaltung für zwei Decodcrausgangsleitungen Di und Di+ I ist mit DDG bezeichnet. Es ist zu sehen,
daß das Decoderraster R sehr klein ist und daß außerdem die Höhe H, die von der Decoderschaltung
DDC und den Ausgangsverstärkern A V gebildet wird, verhältnismäßig klein ist. In diesem Falle müssen die
Ausgangsverstärker ebenfalls versetzt zueinander angeordnet werden. Durch die erfindungsgemäße Ausführung
der Decoderschaltung ist also der Platzbedarf für die Decoderschaltung auf dem Speicherbaustein erheblich
geringer geworden.
Beispielsweise ist das Decoderraster der Decoderschaltung der Fig. 1 /? = 30μπι, die Höhe Α/=445μΐτι
und die Decodierfläche pro ausgewählter Leitung FD=R- Η
Für die bekannte Decodierschaltung gemäß F i g. 3 ist das Decodierraster R=\9μm, die Höhe Η=6\5μη\
und es ergibt sich eine Decodierfläche pro ausgewählter Leitung FD= R- H= 11 685 μπι2.
Für die erfindungsgemäße Decodierschaltung lassen sich folgende Werte errechnen: Decodierraster
/?=19μηι, Höhe Η=540μητι und Decodierfläche pro
ausgewählter Leitung FD= R ■ H= 10 260 μηι2.
Hierzu 4 Blatt Zeichnungen
Claims (4)
1. Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren aufgebauten, zwischen
Wort- und Bitleitungen angeordneten Speicherzellen, bei der den Steuereingängen von Decodertransistoren
zur Auswahl einer der Wortleitungen oder Bitleitungen π Adressensignale in negierter oder
nichtnegierter Form zugeführt werden und ein Decoderausgangssignal an den Anschlüssen von die
parallel liegenden gesteuerten Strecken von Decodertransistoren verbindenden zwei Decoderausgangsleitungen
abgegeben wird, dadurch gekennzeichnet, daß nur n— 1 Decodertransistoren
(DT) mit ihren gesteuerten Strecken parallel zueinander angeordnet sind und diese mit den
zweiter^ bis n— lten Adressensignalen (A\ — An-\
bzw. A\ — An-]) in negierter oder nichtnegierter
Form gesteuert werden, daß ein weiterer Decodertransistor (DTW) vorgesehen ist, dessen Steuereingang
ein erstes Adressensignal in negierter Form (AO) zugeführt wird und dessen gesteuerte Strecke
zwischen der ersten Verbindungsleitung (LX) und der Betriebsspannung (VSS) angeordnet ist, daß ein
zusätzlicher Decodertransistor (DTZ) vorgesehen ist, dessen Steuereingang das erste Adressensignal in
nichtnegierter Form (A 0) zugeführt wird und dessen gesteuerte Strecke zwischen der Betriebsspannung
(VSS) und der zweiten Verbindungsleitung (L 2) angeschlossen ist, und daß sowohl die erste als auch
die zweite Verbindungsleitung eine Decoderausgangsleitung (D) zur Auswahl jeweils einer Wort/
Bitleitung bildet.
2. Decoderschaltung nach Anspruch 1, dadurch gekennzeichnet, daß an jede Verbindungsleitung
(LX, L2) jeweils ein Ausgangsverstärker (AVX, AV 2) angeschlossen ist.
3. Anordnung der Decoderschaltung nach Anspruch 1 oder Anspruch 2 zur Integrierung auf einem
Halbleiterbaustein, dadurch gekennzeichnet, daß die /j—1 Decodertransistoren (DT) mit ihren gesteuerten
Strecken parallel zu den Adressenleitungen (A) angeordnet sind, daß der weitere Decodertransistor
(DTW)und der zusätzliche Decodertranssitor (DTZ)
mit ihrem gesteuerten Strecken senkrecht zu den Adressenleitungen (A) liegen, und daß die Leitung
für die Betriebsspannung (VSS) außerhalb der Adressenleitungen (^angeordnet ist und parallel zu
den Adressenleitungen geführt ist.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Adressenleitungen (A) und die
Leitung für die Versorgungsspannung (VSS) auf dem Halbleiterbaustein in Metall ausgeführt ist.
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