DE2421583A1

DE2421583A1 - Verfahren und anordnung zur speicherung, integration und multiplikation von analogsignalen

Info

Publication number: DE2421583A1
Application number: DE2421583A
Authority: DE
Inventors: Luc Audaire; Joseph Borel; Vincent Le Goascoz; Robert Poujois
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1973-05-04
Filing date: 1974-05-03
Publication date: 1974-11-21
Also published as: FR2228251B1; NL183612C; FR2228251A1; US3956624A; JPS5028738A; NL7405975A; NL183612B; GB1446139A; JPS5841541B2

Description

Patentanwälte

plnf;. R. BSST'Z sen.

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Dr.-Jr(^. rJ. e ?_ :.: r -ζ jr.

München 22, Stoinedorfein 19

410-22.56OP 3. 5.

Commissariat a !'Energie Atomique, Paris (Frankreich)

Verfahren und Anordnung zur Speicherung, Integration und Multiplikation von Analog Signalen

Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zur Speicherung von Analog Signalen. Dieses Verfahren und diese Anordnung sind insbesondere zur Verbesserung eines Multiplizierers für Analogsignale anwendbar. Diese Speicherung von Analogsignalen erlaubt ein Lesen der zuvor eingeschriebenen Informationen, was direkt in Analogform erfolgt, um sie für verschiedene Multiplikationsoperationen zu verknüpfen oder um noch über der Zeit ein Analogsignal zu integrieren, dessen Amplitude sich mit der Zeit ändert.

Bekanntlich ist bei einem MOS-Transistor (Oberflächen-Feldeffekt-

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transistor) mit einer einzigen isolierenden Oxidschicht zwischen dem Steuergatter (Gate) und dem Halbleitersubstrat die Schwellenwertspannung V , die an das Gatter anzulegen ist, damit ein Strom zwischen der Senke (Drain) und der Quelle (Source) fließt, technologisch schwierig einzustellen. Diese Grenz- oder Schwellenwertspannung ändert sich in verschiedenen Oberflächenpunkten der gleichen integrierten Schaltung- Bei einem MOS-Transistor mit einem n-dotierten Silicium substrat beruht diese Schwellenwertspannung auf ionisierten festen positiven Zentren, die in das isolierende Oxid eingeschlossen sind. Diese Ladungen bewirken an der Oberfläche eine Schicht negativer Ladungsträger, und die Bildung des Inversionskanales zwischen der Senke und der Quelle, die beide p-dotiert sind, setzt voraus, daß die Gatter spannung ausreichend negativ ist, damit diese überschüssigen negativen Ladungsträger in das Substrat zurückgestoßen werden und in der Oberfläche eine Schicht p-leitender Ladungsträger entsteht. Obwohl die Menge der eingeschlossenen Ladungen durch das Herstellungsverfahren festgelegt ist und folglich schwierig bei MOS-Transistoren zu steuern ist, erlaubt eine Anordnung mit mehreren dielektrischen Schichten des Typs MIIS eine Steuerung der im Isolator eingefangenen Ladung nach Vorzeichen und Menge, indem eine elektrische Steuerspannung angelegt wird.

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Speicherung von Analog Signalen in Bauelementen integrierter Schaltungen und ist dadurch gekennzeichnet, daß die Speicherelemente aus Feldeffekttransistoren mit mehreren unterschiedlichen dielektrischen Schichten zwischen Gatter und dem dotierten Halbleitersubstrat des Transistors bestehen, und daß nach diskreter Abtastung des Analogsignales an N Punkten die den N Punkten entsprechenden N Amplituden

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als Schwellenwertspannungen an den N Transistoren gespeichert werden.

Bei einem MIIS-Tr ans istor, d.h. bei einem Transistor mit mehreren dielektrischen Schichten, erzeugt eine ausreichend hohe positive oder negative Gatter spannung in den Dielektrika bedeutende Felder und ruft dort Ströme hervor. Diese Ströme sind in die verschiedenen Isolierstoffen verschieden, und an der Zwischenfläche zwischen zwei Isolierstoffen, wo Zentren vorhanden sind, die die p- oder n-leitenden Ladungsträger festlegen können, tritt eine Ladungsanhäufung für eine Zeitdauer auf, die entsprechend der Oxiddicke zwischen einigen Wochen und einigen Jahren liegt.

Die gespeicherten Ladungen ändern ständig die Schwellenwertspannung des Transistors. Für ein η-dotiertes Substrat mit p-leitenden Zonen ist die Änderung dieser Schwellenwertspannung positiv, wenn die Ladungsbilanz elektrisch negativ ist, und negativ, wenn die Ladungsbilanz positiv ist, was für das Einschreiben in den Speicher jeweils positiven und negativen Spannungen entspricht, die am Gatter liegen. Dies sind jeweils sogenannte Einfang- und Freisetzspannungen. Die Menge der gespeicherten Ladungen ändert sich kontinuierlich in Abhängigkeit von der Amplitude der Schreibspannung und von der Zeit, während der diese Spannung anliegt. Bei einer gegebenen Schreibzeit ist die Schwellenwertspannung proportional zur Schreibspannung und zur Schreibdauer in einem Amplituden-Zeitdauer-Bereich, der vom vorliegenden Aufbau abhängt. Die Erfinder nützen diese Eigenschaft zur Speicherung analoger Signale aus. Die technologische Ausführung von MIIS-Bauelementen wurde bisher lediglich zur Speicherung von Digitalinformationen diskutiert, was einer Verwendung in Systemen entspricht, die lediglich zwei bestimmte physikalische Zustände an-

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nehmen können, die im allgemeinen mit "O" und "1" bezeichnet werden. Die Ausführung dieser empfindlichen Analogspeicher zur Festlegung einer in einer Speicherzelle mit kapazitiver Speicherung enthaltenen Information wird in der vorliegenden Erfindung beschrieben, die diese in einem Analog multiplizierer und in einem Analog integrierer verwendet.

Eine Weiterbildung der Erfindung besteht darin, daß die Information in jedes Bauelement des Speichers geschrieben wird, indem eine Schreibspannung mit einem zur Spannung eines Punktes des zu speichernden Signales proportionalen Wert zwischen das Gatter und den Inversionskanal des das Speicherelement bildenden Transistors mit mehreren Isolierschichten angelegt wird, wobei während einer durch die elektrischen Eigenschaften des Transistors bestimmten Zeit die Senke und die Quelle des Transistors während des Schreibens isoliert sind, und daß diese Schreibspannung über den Wert der Schwellenwertspannung gelesen wird, die damit nach einem bekannten Gesetz, das von den Eigenschaften des Transistors abhängt, verknüpft ist.

Die Information kann als Schreibspannung zwischen das Gatter und den Inversionskanal auf zwei Arten eingeschrieben werden, nachdem immer der Transistor von Gleichpolarisationsquellen isoliert wurde: Die eine der p-leitenden Zonen kann mit einem kapazitiven Speicher verbunden werden, der diese Zone durch Einspeisung eines "Schreibbefehl"-Impulses in das Transistorgatter polarisiert. Es ist auch möglich, das Gatter mit einem kapazitiven Speicher zu verbinden, der das Gatter polarisiert, und einen "Schreibbefehl"-Impuls in eine der p-leitenden Zonen einzuspeisen.

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Das erfindungsgemäße Verfahren zeichnet sich auch dadurch aus, daß die Schwellenwertspannung durch Anlegung einer bekannten Gatter spannung an den Transistor gelesen und der im Transistor fließende Ström gemessen wird. Dieser Strom ist eine bekannte lineare Funktion der Schwellenwertspannung, da der Transistor in einer sogenannten "ohmschen" Zone polarisiert (vorgespannt) ist, und er ist eine quadratische Funktion dieser Schwellenwertspannung, da der Transistor in einer sogenannten "gesättigten" Zone polarisiert (vorgespannt) ist. In dem zuletzt genannten Fall kann dennoch in einer sogenannten Kleinsignal-Näherung und um einen gegebenen Betriebspunkt erneut der Strom als lineare Funktion der Änderung der Schwellenwertspannung betrachtet werden. Der das Speicherelement bildende Transistor kann vom Typ Metall-Isolierstoff-Isolierstoff-Halbleiter (MIIS) sein, wobei die beiden Isolierschichten beispielsweise eine Siliciumdioxidschicht und eine Nitridschicht sind. Erfindungsgemäß wird vor der Anlegung der Schreibspannung an das Gatter des MIIS-Transistors ein Abtastimpuls zum Löschen des Speichers in das Gatter eingespeiste

In einer Weiterbildung der Erfindung wird kein Impuls zum Löschen zwischen der Verwendung zweier aufeinanderfolgender Abtastwerte eines Analogsignales angelegt. Jedem Abtastwert wi rd ein Signal überlagert, das sich mit der Zeit entwickelt, was zu einer Integration dieses Signales über der Zeit führt.

Das Integrationsverfahren der Analogsignale zeichnet sich dadurch aus, daß im gleichen Transistor in Form von aufeinanderfolgenden Additionen zur Schwellenwertspannung die den N Punkten entsprechenden Amplituden der einem analogen Signal folgenden Abtastung

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gespeichert werden, und daß die sich ergebende Schwellenwertspannung gelesen wird, die das Ergebnis der Integration ist.

Das erfindungsgemäße Speicherverfahren ist besonders für Operationen mit Analogsignalen nützlich. Bekanntlich können Digitalrechner seit langem mit Faltungsfunktionen arbeiten. Dies sind Funktionen der Form:

N
S (n) = \ e(n-i) h(i)

1 = 0

mit e(n-i) = Abtastwert der Funktion e mit dem Index n-i, und h(i) = Abtastwert i der Funktion h.

Die Funktion S wird Antwortfunktion genannt, da sie die gemessene Antwort ist, die einem Signal e entspricht, wenn dieses durch ein Filter der Instrumentfunktion h geführt wird. Die durch den Index i gekennzeichnete Abtastung kann zeitlich oder räumlich ablaufen. Li zahlreichen Fällen kann die Antwort des Filters zuvor festgelegt werden, und es werden zahlreiche Funktionen des Signales e behandelt, um die Antwort S vor dem Durchgang im Funktionsgerät zu erhalten, und dies für zahlreiche Werte des Abstandes N zwischen dem Anfang der Abtastungen für die beiden Funktionen. Die Durchführung von N Multiplikationen und die Bildung der Summe der Ergebnisse dieser Multiplikationen erfordern bei einer Rechnung auf einem Digitalrechner eine Kette von drei Geräten: einen Analog-Digital-Umsetzer, ein Digitalrechenglied und einen Digital-Analog-Umsetzer. Diese drei Operationen sind langwierig und teuer für oft auftretende Rechnungen, wie beispielsveise für die Summe von Produkten. Unter diesen Produkt-

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summen können insbesondere, jedoch nicht ausschließlich, die Faltungsprodukte aus Filterfunktionen, die Korrelationsmessung zwischen zwei Signalen, die diskreten Fouriertransformationen und die Transformationen auf gegenüber Fouriertransformationen anderen orthogonalen Grundlagen herausgegriffen werden. Diese Operationen sollen mit integrierten Schaltungen direkt auf den Instrumentgeräten in vernünftiger Zeit durchführbar sein.

Zu diesem Zweck bezieht sich die Erfindung auch auf ein termweises Multiplikationsverfahren von zwei aus N Termen bestehenden geordneten Reihen, die durch Abtasten von zwei Funktfonen gebildet werden, und ist dadurch gekennzeichnet, daß zwei entsprechende Terme multipliziert werden, daß eine zu einem der Terme proportionale Spannung in einem MIIS-Transistor-Speicher aufgezeichnet wird, daß eine gegebene Spannung an das Gatter des MIIS-Transistors angelegt wird, und daß eine zum anderen Term proportionale Spannung an das Gatter mindestens eines MIS-Transistors angelegt wird, wodurch, wie erläutert, ein Signal erhalten wird, das eine lineare Funktion des Produktes der beiden Signale ist.

Erfindungsgemäß werden drei Verfahrensgruppen für die Erzeugung des Signals unterschieden, das eine lineare Funktion des Produkts der beiden Signale ist. Die beiden ersten Gruppen entsprechen vier unterschiedlichen Verwendungen der gleichen Grundschaltung mit einem MIIS-Transistor und einem MIS-Transistor, die in Reihe zwischen zwei Punkten geschaltet sind, wobei der erste Punkt auf Massepotential und der andere Punkt auf einem Versorgungspotential liegt.

Bei der ersten Gruppe wird das eine Eingangssignal als Strom

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und das andere als veränderlicher Widerstandswert eingespeist, wodurch erreicht wird, daß das Produkt der beiden Signale durch eine Spannung an den Klemmen des Widerstandes dargestellt ist, in dem der Strom fließt.

Bei einer ersten Variante dieser ersten Verfahrensgruppe wird das erste Signal als Schwellenwertspannung im MIIS-Transistor aufgezeichnet, der so polarisiert ist, daß er im Sättigungsbereich arbeitet, während das zweite Signal in das Gatter des MIS-Transistors eingespeist wird, der so polarisiert ist, daß er im ohm sehen Bereich arbeitet. Während der Anlegung einer Polarisationsspannung an sein Gatter erzeugt der MIIS-Transistor einen Strom, der linear vom ersten Signal abhängt (in der Kleinsignal-Näherung), in einem Widerstand, der selbst linear vom zweiten Signal abhängt (der Widerstand wird durch den MIS-Transistor gebildet). Daraus folgt, daß die Spannung des den beiden Transistoren gemeinsamen Punktes linear vom Produkt abhängt.

In der zweiten Variante dieser ersten Verfahrensgruppe werden die Signale auf gleiche Weise eingespeist, wobei jedoch der MIIS-Transistor so polarisiert ist, daß er im ohmschen Bereich arbeitet, und wobei der MIS-Transistor so polarisiert ist, daß er im Sättigungsbereich arbeitet. Der MIS-Transistor erzeugt einen Strom, der eine lineare Funktion des zweiten Signales (in der Kleinsignal-Näherung) in einem Widerstand ist, der der Widerstand des MIIS-Transistors ist, wobei dieser Widerstand eine lineare Funktion des ersten Signales ist, was bewirkt, daß die Spannung an dem den beiden Transistoren gemeinsamen Punkt eine lineare Funktion des Produktes ist.

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Bei der zweiten Verfahrensgruppe wird das eine der Signale als Spannung angelegt, während das andere Signal als Leitwert eingespeist wird, was dazu führt, daß das Produkt als Strom erhalten wird. Der Leitwert ist der Leitwert des MIS-Transistors oder des MIIS-Transistors, der im ohmschen Bereich arbeitet und als "Quellenfolger" geschaltet ist, wobei am Gatter des MIIS-Transistors ebenfalls eine Spannung fester Polarität liegt.

Bei dem ersten Verfahren dieser zweiten Gruppe wird das erste Signal als Schwellenwertspannung im MIIS-Transistor aufgezeichnet, der so polarisiert ist, daß er im ohmschen Bereich arbeitet, und das zweite Signal wird in das Gatter des MIS-Transistors eingespeist, der so polarisiert ist, daß er im Sättigungsbereich arbeitet. Entsprechend den Eigenschaften einer "Quellenfolger "-Schaltung ist die Spannung an dem den beiden Transistoren gemeinsamen Punkt gleich zur Gatter spannung des MIS-Transistors und somit zum zweiten Signal. Der im MIIS-Transistor (sogenannter "Lasttransistor¹¹) fließende Strom ist gleich zum Produkt des Leitwertes des MIIS-Transistors mit dessen Klemmenspannung, und somit zum Produkt aus dem ersten Signal und dem zweiten Signal.

Bei dem zweiten Verfahren der zweiten Gruppe werden Signale auf gleiche Weise eingespeist, wobei jedoch der MIIS-Transistor im Sättigungsbereich polarisiert und der MIS-Transistor im ohmschen Bereich vorgespannt ist. Die Spannung an dem den beiden Transistoren gemeinsamen Punkt ist eine lineare Funktion der Schwellenwertspannung des MIIS-Transistors und somit eine lineare Funktion des ersten Signales, und der Leitwert des MIS-Transistors ist eine lineare Funk-

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tion des zweiten Signales. Der im MIS-Lasttransistor fließende Strom ist somit eine lineare Funktion des Produktes aus dem ersten Signal und dem zweiten Signal.

In einer dritten Gruppe der Verfahren zur Erzeugung eines dem Produkt der beiden Signale gleichen Signales wird das erste Signal als Schwellenwertspannung im MIIS-Transistor aufgezeichnet, während das zweite Signal in der Form einer Modulation der beiden Leitwerte von zwei MIS-Transistoren vorgesehen ist. Der MIIS-Transistor arbeitet als Generator eines Stromes, der proportional zum ersten Signal ist. Vorzugsweise wird diesem Transistor oft ein MIS-HiIfslasttransistor zugeordnet, der die Linearisierung des Stromerzeugers sicherstellt. Der abgegebene Strom teilt sich zwischen den beiden Leitwerten der beiden MIS-Transistoren, deren Gatterspannungen durch symmetrische Modulation um eine identische mittlere Spannung erhalten werden, nämlich eine Modulation der dem zweiten Signal proportionalen Amplitude. Die Differenz der Ströme, die in jedem Zweig fließen, ist eine lineare Funktion des Produkts der beiden Signale. Das termweise Multiplikationsverfahren der beiden Signalreihen und die Addition aller Ergebnisse jeder Multiplikation erfolgt durch Multiplikation der beiden Signale, wie oben beschrieben, und durch Addition der durch jede Multiplikation erhaltenen Signale. Bei dieser Anwendung werden vorzugsweise die beiden Verfahren der oben erläuterten ersten Gruppe vorgesehen, die ein Signal liefern, das als Strom oder als Stromdifferenz erzeugt wird. Im Ergebnis erlauben N parallel geschaltete Multiplizierer nach der Addition Ergebnisse, die jeweils für das Faltungsprodukt der beiden Funktionen erhalten werden.

Die erfindungsgemäße Anordnung zur Durchführung des erfindungs-

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gemäßen Verfahrens ist gekennzeichnet durch

eine erste kapazitive Umlauf kette Cl, in deren jedem Element ein Kondensator vorhanden ist, dessen Ladung ein Maß für die Information ist, die im Speicherelement der Kette enthalten ist,

N Feldeffekttransistoren Tl mit mehreren dielektrischen Schichten, in die die in die Kette Cl geschriebenen N Informationen in der Form einer Schreibspannung übertragen werden,

einen ersten Taktgeber, der den Übergang der Informationen von den Speicherelementen der Kette Cl zu den N Transistoren Tl steuert,

einen zweiten Taktgeber, der an die N Transistoren Tl nach dem Schreiben eine Spannung anlegt, wobei der sodann zwischen Senke und Quelle dieses Transistors fließende Strom eine lineare Funktion der Schwellenwertspannung ist, die in jeden Transistor Tl eingeschrieben ist,

eine zweite kapazitive Umlaufkette C2, bei der der Ladungsmangel in jedem Kondensator der N Elemente proportional zur aufgezeichneten Information ist, wobei die Klemmenspannung der Kapazitäten dieser N Elemente über einen den Übergang steuernden Taktgeber an die N Gatter der N Feldeffekttransistoren T3 angelegt ist, die im ohmschen Bereich arbeiten, und

ein Glied, das die Ströme addiert, die durch jeden Transistor T3 geliefert werden, der in Reihe mit einem Transistor Tl im Betrieb ist, wobei die Addition der N Ströme, die durch die N Transistoren T3 geliefert werden, das Endsignal ergibt.

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Eine besonders vorteilhafte Weiterbildung dieser Anordnung ist gekennzeichnet durch N Transistoren T2, die jeweils in Reihe mit einem Transistor Tl liegen, wobei die Transistoren T2 in einem ohmschen Bereich arbeiten und für die Transistoren Tl im Betrieb eine Gegenkopplung der Quelle bilden, wodurch die Strom-Spannungs-Kennlinie der Transistoren Tl linearisiert ist.

Die Abtastungen der zu multiplizierenden Funktionen werden in Ketten aus Ladungstransferspeichern Cl und C2 eingespeist (charge coupled device in englischer Terminologie). Diese bekannten Speicher (vgl. z. B. FR-PS 7 101 182) sind dynamische Speicher, d. h. Speicher, bei denen der Informationsübergang von einem Bauelement zum anderen mit einem gegebenen Taktimpuls erfolgt. Diese schnellen Speicher großer Kapazität haben im Gegenteil eine Zurückhaltezeitdauer der Information, die begrenzt ist. Die vorliegende Erfindung ermöglicht es, jedem Bauelement dieser Ladungstransfer speicher und insbesondere jedem Bauelement vom Eimerketten-Typ (brigade bucket device in englischer Terminologie) einen Analogfestspeicherplatz (frz. : point memoire analogique permanent) zuzuordnen, der nach dem Löschen wieder einschreibbar ist und einen Transistor mit mehreren dielektrischen Schichten verwendet.

Eine andere Anordnung zur Durchführung des erfindungsgemäßen Verfahrens ist gekennzeichnet durch

zwei identische kapazitive Aufzeichnungsketten C3 und C4, wobei an der Stelle der einen Kette C2 auf der Kette C3 die N Abtastwerte einer Reihe in der Form eines Ladungsüberschusses in den N Kapazitäten der Kette C3 geschrieben sind, und wobei die N Abtastwerte der

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anderen Reihe in der Form eines Ladungsmangels in den N Kapazitäten der Kette C4 geschrieben sind,

N Paare von Transistoren C 4 und C5, die am Gatter durch die Klemmenspannung der Kapazität eines Elements der Kette C3 für den Transistor T4 und durch die Klemmenspannung der entsprechenden Kapazität des Elementes der Kette C4 für den Transistor T5 angesteuert sind, wobei die Transistoren T4 und T5 parallel durch einen durch die Transistoren Tl und T2 gebildeten Stromerzeuger gespeist sind, welcher Stromerzeuger einen zu der in einem der Elemente der Kette Cl aufgezeichneten Information proportionalen Strom erzeugt, wenn die Differenz der in den Transistoren T4 und T5 fließenden Ströme proportional zum Produkt der zu multiplizierenden Information ist,

zwei identische Widerstände Rl und R2, wobei alle Senken der N Transistoren C 4 mit dem Widerstand Rl und alle Senken der N Transistoren T4 mit dem Widerstand R2 verbunden sind, und

ein Meßglied, das die Differenz der Spannung an den Klemmen der Widerstände Rl und R2 anzeigt, wobei durch den Widerstand Rl die Summe der von den N Transistoren C4 abgegebenen Ströme fließt und wobei durch den Widerstand R2 die Summe der von den N Transistoren C5 abgegebenen Ströme fließt.

Dabei wird der Ladungsüberschuß und -mangel von einem mittleren Polarisations- oder Vorspannungspegel aus gerechnet.

Die Verwendung von zwei Ketten C3 und C4 erhöht die Zurückhaltezeitdauer des Signales in den vorübergehend kapazitiv speichern-

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den Speichern um eine Größenordnung. Dieses Gerät, das die Summe aus N Produkten bildet, ist auf einer Scheibe mit integrierten Schaltungen herstellbar. Es erfordert einen geringen Platzbedarf, verbraucht wenig Energie und bietet die Möglichkeit von Rechnungen in vernünftigen Zeiten, wenn der Analogrechner am Ausgang des Meßinstruments vorgesehen ist, wobei keine Analog-Digital-Umsetzer erforderlich sind.

Schließlich können die Ketten Cl und C2 eine und dieselbe Kette bilden, die nacheinander und auf unterschiedliche Weise benjtzt wird, indem in jede die der einen oder der anderen Reihe entsprechenden Signale eingespeist werden.

Eine bevorzugte Anwendung der Erfindung liegt in der Verwirklichung von Schwellenwertfunktionen. Bei verschiedenen Verwendungen, insbesondere bei Klassifizierern mit Lehren, die beispielsweise in Formenerkennungsgeräten eingesetzt werden, wird mit Funktionen der Form \ a. x. gerechnet, wobei x. eine digitale binäre Größe und a. ein analoger Koeffizient sind. Die in der Verarbeitung dieser Funktionen liegenden Schwierigkeiten wurden bisher nicht zufriedenstellend gelöst.

Die vorliegende Erfindung erlaubt die Verarbeitung dieser Funktion auf die folgende Weise: Zu jedem der Koeffizienten a. proportionale Signale werden in einem Feldeffekttransistor mit mehreren dielektrischen Schichten mit unterschiedlichen Eigenschaften zwischen dem Gatter und dem dotierten Halbleiterkörper des Transistors aufgezeichnet, und während des Lesens werden logische Pegelsignale an

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die Gatter dieser Transistoren gelegt. Der durch das logische Pegelsignal 1 angesteuerte Transistor erzeugt einen Strom, der zum Koeffizienten a. proportional ist, den er aufgezeichnet hat, und der durch das logische Pegelsignal 0 angesteuerte Transistor erzeugt einen Strom Null. Anschließend wird die Summe dieser Ströme durch eine bereits diskutierte Anordnung gebildet.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Betriebsschema eines Multiplizierers, Fig. 2 ein Betriebs schema eines Stromerzeugers, und Fig . 3 die elektrische Schaltung einer "Faltungszelle" .

Das in der Fig. 1 dargestellte Ausführungsbeispiel verwendet Speicherplätze 2, 4, 6, bei denen MIIS-Transistoren vorgesehen sind, in denen die verschiedenen Werte einer Funktion h aufgezeichnet sind, die durch Zerlegung in N Teile abgetastet ist. Die numerischen Werte dieser N Teile werden nacheinander in eine Eimerkette Cl aus Bauelementen des Typs 8, 10 und 12 eingespeist und parallel zu den N Speicherplätzen, wie beispielsweise den Speicherplätzen 2, 4, 6, mit einem gegebenen Taktsignal übertragen.

Bei einer Ausführung mit nur einer Kette C2 zur Aufzeichnung der verschiedenen Abtastwerte der Funktion e werden in die Eimerkette C2 die Werte von e eingeschrieben, so daß die mit n-i bezif-

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ferte Abtastung der Funktion e der Abtastung i der Funktion h entspricht. Bei einem gegebenen Taktsignal werden die N Produkte der beiden sich entsprechenden Elemente, der Funktionen e und h in den Multiplizierern, wie beispielsweise in den Multiplizierern 16 und 18, gebildet, um anschließend das Ergebnis jeder Multiplikation im Zweig 20 zu addieren, wobei das Endergebnis an einer Stelle 22 auftritt.

Es sind lediglich drei Zellen 31 für eine Multiplikation von insgesamt N Zellen dargestellt.

In der Fig. 2 ist das Betriebsschema eines Generators gezeigt, der jedem Speicherelement zugeordnet ist. Er besteht aus einem Stromerzeuger 22, der zwei parallel geschaltete Impedanzen 24 und 26 speist, wobei die Impedanz 24 einen Wert G (l + k) und die Impedanz 26 einen Wert G (l - k) hat.

Im Zweig 28 fließt ein Strom i . Im Zweig 30 fließt ein Strom i

Die Summe dieser Ströme entspricht dem Strom i , der durch den Ge-

nerator G eingespeist wird. Die Differenz zwischen den Strömen i und i beträgt kl. Bei dem diesem Schema entsprechenden Verfahren

ist i proportional zum Wert des Analogsignales, das in einem MIIS-o

Transistor-Speicherelement festgelegt ist, und der Wert von k ist proportional zu der in der Kette C gespeicherten Information.

(-4

In der Fig. 3 ist das elektrische Schaltbild einer Multiplikationszelle 31 mit zwei Eimerketten-Speicherelementen C3 und C4 dargestellt, die mit den Bezugszeichen 32 und 34 versehen sind. Der Transistor Tl (Bezugszeichen 36) vom MIIS-Typ legt die im Element 38 der Kette Cl aufgezeichnete Information fest. Der Transistor T2 (Be-

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zugszeichen 39), dessen Kennlinien so ausgewählt sind, daß er in einem ohmschen Bereich arbeitet, kann an seinem Gatter 40 durch eine Spannung V 2 angesteuert werden. Eine Spannung V 3 ist an das Gatter 42 des Transistors Tl anlegbar. Das Gatter 44 des Transistors T3 und das Gatter 46 des Transistors T4 sind durch Signale gespeist, die durch die beiden Elemente der Ketten C3 und C4 aufgezeichnet sind. Diese Signale werden durch eine in beiden Ketten gleiche Polarisation (Vorspannung) gebildet, der bei der einen Kette der im Element 48 der Kette C3 aufgezeichnete Informations wert und bei der anderen Kette der im Element 50 der Kette C4 aufgezeichnete Informationswert überlagert ist. Diese beiden aufgezeichneten Werte sind gleich und haben ein entgegengesetztes Vorzeichen. Die Transistoren T3 und T4 arbeiten im ohmschen Bereich, wobei der Unterschied ihrer jeweiligen Leitwerte proportional zum Unterschied der jeweils angelegten Gatter spannung en ist, der selbst proportional zum Wert des Signales ist, das in den Elementen 48 und 50 aufgezeichnet ist. Die MOS-Transistoren T3 und T4 bilden eine praktische Ausführung der beiden veränderlichen Widerstände 24 und 26, die in der Fig. 2 dargestellt sind. Dieser unterschiedliche Aufbau verringert die Signalverluste in den Ketten C3 und C4 sowie Streueffekte der Schwellenwertspannung in den Transistoren T3 und T4.

Der Betriebsablauf eines Multiplizierers ist wie folgt:

l) An das Gatter 42 des Transistors Tl wird ein Spannungsimpuls mit gegebener Amplitude und ausreichender Zeitdauer angelegt, um die Anordnung voll mit Fangstellen (traps) zu sättigen (Löschen der Speicherplätze).

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2) In der Kette Cl werden die N Abtastungen der Funktion h nacheinander gespeichert. Hierzu ist der Transistor Tl elektrisch vom Rest der Schaltung isoliert. Die Ketten C3 und C 4 sind außer Betrieb. Die Transistoren T3 und T4 sind gesperrt. Ebenso ist der Transistor T2 gesperrt, da eine Spannung V = 0 anliegt.

3) Ein Impuls 42 wird an das Gatter des Transistors Tl gelegt, wobei dieser Impuls, der zeitlich und in seiner Amplitude abgetastet ist, die im Speicherelement 38 der Kette Cl enthaltene Information auf den MIIS-Transistor Tl überträgt.

4) Die der Abtastung der Funktion e entsprechenden Informationen werden sodann über die Ketten C3 und C4 in die Speicherplätze, insbesondere die Speicherplätze 48 und 50, eingespeist.

5) Eine konstante Spannung wird an das Gatter 42 des Transistors Tl angelegt, der sodann einen Strom erzeugt, der eine lineare Funktion der aufgespeicherten Information ist.

Alle Senken 54 des Transistors T3 und alle Senken des Transistors T4 sind über die beiden Widerstände Rl (Bezugszeichen 58) und R2 (Bezugszeichen 60) verbunden und versorgt. Das Endsignal wird erhalten, indem der Unterschied der sich ergebenden Spannungen in den Widerständen Rl und R2 mit einem in der Zeichnung nicht dargestellten und an sich bekannten Vergleicher ermittelt wird.

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Claims

Patentansprüche

Iy Verfahren zur Speicherung von Analog Signalen in Bauelementen integrierter Schaltungen, dadurch gekennzeichnet, daß die Speicherelemente aus Feldeffekttransistoren (36) mit mehreren unterschiedlichen dielektrischen Schichten zwischen Gatter (42) und dem dotierten Halbleitersubstrat des Transistors bestehen, und daß nach diskreter Abtastung des Analogs ig nales an N Punkten die den N Punkten entsprechenden N Amplituden als Schwellenwertspannungen an den N Transistoren gespeichert werden.
2. _v Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Information in jedes Bauelement des Speichers geschrieben wird, indem eine Schreibspannung mit einem zur Spannung eines Punktes des zu speichernden Signales proportionalen Wert zwischen das Gatter (42) und den Inversionskanal des das Speicherelement bildenden Transistors (36) mit mehreren Isolierschichten angelegt wird, wobei während einer durch die elektrischen Eigenschaften des Transistors (36) bestimmten Zeit die Senke und die Quelle des Transistors (36) während des Schreibens isoliert sind, und daß diese Schreibspannung über den Wert der Schwellenwertspannung gelesen wird, die damit nach einem bekannten Gesetz, das von den Eigenschaften des Transistors (36) abhängt, verknüpft ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwertspannung gelesen wird, indem eine bekannte Gatterspannung an den Transistor (36) gelegt und der im Transistor (36) fließende Strom gemessen wird, wobei der Strom eine lineare bekannte Funktion der Schwellenwertspannung ist.

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4. Verfahren zur Integration von Analogsignalen nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im gleichen Transistor in Form von aufeinander folgenden Additionen zur Schwellenwertspannung die den N Punkten entsprechenden Amplituden der einem analogen Signal folgenden Abtastung gespeichert werden, und daß die sich ergebende Schwellenwertspannung gelesen wird, die das Ergebnis der Integration ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der das Speicherelement bildende Transistor (36) ein MIIS-Transistor ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß vor der Anlegung der Schreibspannung an das Gatter (42) des Transistors (36) ein Abtastimpuls in das Gatter (42) eingespeist wird, um den Speicher zu löschen.
7. Verfahren nach Anspruch 1 zur termweisen Multiplikation von zwei geordneten Reihen aus N Termen, von denen wenigstens eine auf der Abtastung einer Funktion beruht, dadurch gekennzeichnet, daß eine Multiplikation von zwei sich entsprechenden Termen erfolgt durch Aufzeichnung des eines Abtastwerts der Funktion proportionalen Signales in einem Speicher mit einem Transistor (36) mit mehreren dielektrischen Schichten und durch Anlegen einer gegebenen Spannung an das Gatter (42) des Transistors (36), wodurch ein Signal erzeugt wird, das eine lineare Funktion der Schwellenwertspannung ist, die ihrerseits eine lineare Funktion des Schreibsignales am Eingang eines Multiplizierers ist, der in gleicher Weise ein Signal

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empfängt, das eine lineare Funktion des Term es der anderen Reihe ist, der der Abtastung der Funktion entspricht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Reihe von N Termen eine Reihe von N digitalen Binärsignalen ist.
9. Verfahren zur termweisen Multiplikation von zwei geordneten Reihen aus N Termen, die auf der Abtastung von zwei Funktionen beruhen, indem das Verfahren nach Anspruch 7 angewendet wird, dadurch gekennzeichnet, daß eine Multiplikation zweier sich entsprechender Terme durchgeführt wird durch Aufzeichnung einer zu einem ersten Term proportionalen Spannung in einem Transistorspeicher mit mehreren dielektrischen Schichten, durch Anlegung einer zum zweiten Term proportionalen Spannung an das Gatter mindestens eines Feldeffekttransistors und durch Anlegung einer gegebenen Spannung an das Gatter des Transistors (36) des Speichers, wodurch ein Signal erhalten wird, das eine lineare Funktion des Produktes der beiden Signale ist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß zur Erzeugung des Signales, das eine lineare Funktion des Produktes der beiden Signale ist, eine zum zweiten Term proportionale Spannung an das Gatter eines einzigen Oberflächen-Feldeffekttransistors (39) gelegt wird, der in Reihe zum Transistor (36) mit mehreren dielektrischen Schichten liegt, und daß der eine der beiden Transistoren (36, 39) in einem ohm sehen Bereich und der andere der beiden Transistoren (36, 39) in einem Sättigungsbereich vorgespannt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß

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die resultierende Spannung am Verbindungspunkt der beiden Transistoren (36, 39) gemessen wird.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß auch der in den beiden Transistoren (36, 39) fließende Strom gemessen wird.
13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß zur Erzeugung des Signales, das eine lineare Funktion des Produktes der beiden Signale ist, zwei Spannungen, die dem zweiten Term proportional sind und entgegengesetzte Vorzeichen aufweisen, an die Gatter von zwei Oberflächen-Feldeffekttransistoren gelegt werden, die durch die Transistoren (36) mit mehreren dielektrischen Schichten versorgt werden, und daß der Unterschied des Stromes gemessen wird, der in den Oberflächen-Feldeffekttransistoren fließt.
14. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die nach N Multiplikationen erhaltenen Signale addiert werden, um das Faltungsprodukt der beiden Funktionen zu bilden.
15. Anordnung zur Durchführung des Verfahrens nach Anspruch 14, gekennzeichnet durch

eine erste kapazitive Umlaufkette Cl, in deren jedem Element ein Kondensator vorhanden ist, dessen Ladung ein Maß für die Information ist, die im Speicherelement der Kette enthalten ist,

N Feldeffekttransistoren Tl (36) mit mehreren dielektrischen Schichten, in die die in die Kette Cl geschriebenen N Informationen in der Form einer Schreibspannung übertragen werden,

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einen ersten Taktgeber, der den Übergang der Informationen von den Speicherelementen der Kette Cl zu den N Transistoren Tl (36) steuert,

einen zweiten Taktgeber, der an die N Transistoren Tl (36) nachdem Schreiben eine Spannung anlegt, wobei der sodann zwischen Senke und Quelle dieses Transistors (36) fließende Strom eine lineare Funktion der Schwellenwertspannung ist, die in jeden Transistor Tl (36) eingeschrieben ist,

eine zweite kapazitive Umlaufkette C2, bei der der Ladungsmangel in jedem Kondensator der N Elemente proportional zur aufgezeichneten Information ist, wobei die Klemmenspannung der Kapazitäten dieser N Elemente über einen den Übergang steuernden Taktgeber an die N Gatter (44) der N Feldeffekttransistoren T3 angelegt ist, die im ohmschen Bereich arbeiten, und

ein Glied, das die Ströme addiert, die durch jeden Transistor T3 geliefert werden, der in Reihe mit einem Transistor Tl (36) im Betrieb ist, wobei die Addition der N Ströme, die durch die N Transistoren T3 geliefert werden, das Endsignal ergibt.
16. Anordnung nach Anspruch 15, gekennzeichnet durch N Transistoren T2, die jeweils in Reihe mit einem Transistor Tl (36) liegen, wobei die Transistoren T2 in einem ohm sehen Bereich arbeiten und für die Transistoren Tl (36) im Betrieb eine Gegenkopplung der Quelle bilden, wodurch die Strom-Spannungs-Kennlinie der Transistoren Tl (36) linearisiert ist.
17. Anordnung zur Durchführung des Verfahrens nach Anspruch 13,

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gekennzeichnet durch

zwei identische kapazitive Aufzeichnungsketten C3 und C4, wobei an der Stelle der einen Kette C2 auf der Kette C3 die N Abtastwerte einer Reihe in der Form eines Ladungsüberschusses in den N Kapazitäten der Kette C3 geschrieben sind, und wobei die N Abtastwerte der anderen Reihe in der Form eines Ladungs mang eis in den N Kapazitäten der Kette C4 geschrieben sind,

N Paare von Transistoren C4 und C5, die am Gatter durch die Klemmenspannung der Kapazität eines Elements der Kette C3 für den Transistor T4 und durch die Klemmenspannung der entsprechenden Kapazität des Elementes der Kette C4 für den Transistor T5 angesteuert sind, wobei die Transistoren T4 und T5 parallel durch einen durch die Transistoren Tl (36) und T2 gebildeten Stromerzeuger gespeist sind, welcher Stromerzeuger einen zu der in einem der Elemente der Kette Cl aufgezeichneten Information proportionalen Strom erzeugt, wenn die Differenz der in den Transistoren T4 und T5 fließenden Ströme proportional zum Produkt der zu multiplizierenden Information ist,

zwei identische.Widerstände Rl und R2, wobei alle Senken der N Transistoren C4 mit dem Widerstand Rl und alle Senken der N Transistoren T4 mit dem Widerstand R2 verbunden sind, und

ein Meßglied, das die Differenz der Spannung an den Klemmen der Widerstände Rl und R2 anzeigt, wobei durch den Widerstand Rl die Summe der von den N Transistoren C4 abgegebenen Ströme fließt und wobei durch den Widerstand R2 die Summe der von den N Transistoren C5 abgegebenen Ströme fließt.

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