DE2403593A1

DE2403593A1 - Anordnung zur beseitigung von schraeglaufeffekten bei datensignalen in einem mehrspur-aufzeichnungssystem

Info

Publication number: DE2403593A1
Application number: DE2403593A
Authority: DE
Inventors: Marion L Towns
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1973-01-26
Filing date: 1974-01-25
Publication date: 1974-08-01
Also published as: FR2215657B3; FR2215657A1; JPS6020200Y2; US3789400A; JPS49107217A; CA1002182A; JPS58159636U; GB1427215A

Description

Dipl.-Ing. Heinz Bardehl*

Patentanwalt <£ H U ν? J? 3 O

Mönchen 22, Herrr.«:r. 15. Tel. 292553 Postanschrift München 26, Postfach 4

München, den

25. Jan,

Mein Zeichen: P 1854

Anmelder: Honeywell Informations Systems Inc.

200 Smith Street,

Waltham, Mass. 0254

V. St. A.

Anordnung zur Beseitigung von Schräglaufeffekten bei Datensignalen in einem Mehrspur-Aufzeichnungssystem

Die Erfindung bezieht sich auf magnetische Aufzeichnungssysteme und insbesondere auf eine Anordnung zur Beseitigung der Schräglaufeffekte bei Datensignalen in einem Mehrspur-Auf Zeichnungssystem. Die Anordnung erzeugt Markierungsbits, die bewirken, daß die Datenbits und die Fehlerbits durch die entsprechenden Register synchron mit den Markierungsbits verschoben werden. Die Markierungsbits geben außerdem ein Gatter frei, welches bewirkt, daß sämtliche Datenbits in einem Zeichen gleichzeitig an Datenausgangsanschlüssen verfügbar sind.

In modernen Datenverarbeitungssystemen werden Daten auf Magnetbändern oder Magnetplatten für eine Wiedergewinnung

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und Benutzung zu einem späteren Zeitpunkt gespeichert. Diese Daten enthalten alphanumerische Datenzeichen, deren jedes insgesamt neun Bits enthalten kann. Wenn ein Magnetband benutzt wird, werden die Zeichen sequentiell in einer Vielzahl von Spuren in Längsrichtung des Magnetbands gespeichert oder "geschrieben", das sich an einer magnetischen Aufzeichnungskopfanordnung vorbeibewegt. Diese Zeichen werden dabei quer zur Bandlängsrichtung aufgezeichnet, wobei ein Bit eines Zeichens in jeder der Spuren geschrieben wird; dies erfolgt durch eine Vielzahl von Magnetköpfen in der Magnetkopfanordnung. Bei einem Neun-Spur-System zeichnen neun Köpfe gleichzeitig neun Bits eines Datenzeichens auf, wobei in jeder der neun Spuren ein Bit aufgezeichnet wird. Wenn die Datenzeichen von dem Band "gelesen" werden, können die Datenbits des Zeichens schräg weglaufen oder zu etwas unterschiedlichen Zeitpunkten gelesen werden, und zwar auf Grund einer fehlerhaften Ausrichtung der Magnetköpfe oder auf Grund einer "Schwalbenschwanz "-Bewegung des Bandes. Um die Datenbits in eine brauchbare Form zurückzubringen, muß jedes Zeichen von Schräglaufeffekten befreit werden, oder die Bits müssen derart ausgerichtet werden, daß sämtliche Bits eines Zeichens gleichzeitig gelesen werden.

Wenn die Daten von dem Magnetband gelesen werden, können Fehler in dem Magnetband oder eine Störung in dem Untersystem Fehler in den wiedergewonnenen Daten hervorrufen. Das Vorhandensein dieser Fehler kann dadurch festgestellt werden, daß das Format des Signals in der jeweiligen Spur überprüft wird. Es ist möglich, einen Fehler in den Daten zu korrigieren, wenn ein Fehler in nur einer Spur vorhanden ist. Wenn Fehler in zwei oder mehr Spuren auftreten, müssen die Daten neu gelesen werden, oder es müssen andere Korrek-

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turmaßnahmen getroffen werden, um die Daten wiederzugewinnen. Es ist daher erforderlich, ein Fehlersignal bereitzustellen, wenn ein Fehler in irgendeiner der Spuren bei den von dem Band gelesenen Daten auftritt, um eine Alarmschaltung bereitzustellen, die ein Ausgangssignal dann liefert, wenn Fehler gleichzeitig in zwei oder mehr Spuren auftreten.

Die Datenbits können binäre Einsen oder binäre Nullen sein. Eine binäre Eins wird gewöhnlich durch eine positive Spannung dargestellt, und eine binäre Null wird durch einen Spannungswert nahe Null dargestellt. Da eine binäre Null durch dieselbe Spannung dargestellt ist wie das Fehlen von Datenbits, ist es schwierig zu bestimmen, ob ein Datenbit in die Puffer oder Speichereinrichtungen für die jeweilige Spur eingeführt worden ist. Aus diesem Grund benutzt die bisher bekannte Anordnung zur Beseitigung von Schräglaufeffekten komplizierte Verknüpfungsschaltungen, die die Beseitigung von Schräglaufeffekten bei den von dem Magnetband gelesenen Daten unterstützen. Eine derartige beka_nnte Anordnung zur Beseitigung von Schräglaufeffekten ist kompliziert und erfordert einen hohen finanziellen Aufbau für ihren Aufbau. Außerdem ist sie schwierig zu reparieren, da die Arbeitsweise dieser bekannten Anordnung für das Servicepersonal schwierig zu verstehen ist.

Der Erfindung liegt daher die Aufgabe zu Grunde, eine neue und verbesserte Anordnung zur Beseitigung von Schräglaufeffekten zur Verwendung in Verbindung mit magnetischen Mehrspur-Aufzeichnungsträgern zu schaffen.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch eine Anordnung zur Beseitigung von Schräglauf-

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effekten bei Datensignalen in einem Mehrspur-Aufzeichnungssystem zur Verwendung in Verbindung mit einer Vielzahl von Datensignalquellen, einer Vielzahl von Fehlersignalquellen und einer Zeitsteuersignale liefernden Quelle. Diese Anordnung ist dadurch gekennzeichnet, daß eine Vielzahl von Entschrägungs-Puffern vorgesehen ist, die jeweils einen ersten, zweiten, dritten und vierten Eingangsanschluß und einen ersten, zweiten, dritten und vierten Ausgangsanschluß aufweisen, daß der erste Eingangsanschluß jedes Puffers mit einer entsprechenden Quelle der Fehlersignalquellen verbunden ist, daß der zweite Eingangsanschluß jedes Puffers mit einer entsprechenden Quelle der Datensignalquellen verbunden ist, daß der dritte Eingangsanschluß des jeweiligen Puffers mit der Zeitsteuersignale abgebenden Quelle verbunden ist, daß eine Verknüpfungsgattereinrichtung mit einer Vielzahl vo_n Eingangsleitungen und einer Ausgangsleitung vorgesehen ist, daß der erste Ausgangsanschluß des jeweiligen Puffers mit einer entsprechenden Eingangsleitung der Eingangsleitungen des Verknüpfungsgatters verbunden ist, und daß Einrichtungen vorgesehen sind, die die Ausgangsleitung des Verknüpfungsgatters mit dem vierten Eingangsanschiμß des jeweiligen Puffers verbinden.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm eine Ausführungsform der vorliegenden Erfindung.

Fig. 2 zeigt Einzelheiten von bei der Anordnung nach Fig. 1 vorgesehenen Entschrägungs-Puffern.

Fig. 3 und 4 zeigen den Verlauf von Signalen, die zur Erläuterung der Arbeitsweise der in Figuren 1 und 2 gezeigten Erfindung brauchbar sind.

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Jede der Datenspuren liefert Datensignale und Fehlersignale, die den Eingangsanschlüssen 19 und 21 der in Fig. 1 dargestellten Anordnung zur Beseitigung von Schräglaufeffekten zugeführt werden. Die Daten von der jeweiligen Spur werden dazu herangezogen, die Frequenz eines Steueroszillators 11 zu steuern und den Oszillator zu veranlassen, Datentaktsignale zu erzeugen. Diese Datentaktsignale werden einem Eingangsanschluß 25 eines hier als Bntschrägungs-Puffer 12 bezeichneten Puffers zur Beseitigung von Schräglaufeffekten zugeführt. Die Arbeitsweise des Steueroszillators 11 ist an anderer Stelle näher beschrieben (US-Patentanmeldung, Serial No. 260 335 vom 30.5.72). Wenn ein Fehler bei irgendwelchen, dem Entschrägungs-Puffer 12 zugeführten Daten vorhanden ist, wird ein Fehlersignal dem Mehrfachfehler-Detektor 13 und den Fehlerausgangsanschlüssen 32 zugeführt. Die Fehlerausgangsanschlüsse sind mit Fehlerkorrekturschaltungen (nicht gezeigt) verbunden. Wenn ein Fehler in mehr als einer der Spuren auftritt, werden Fehlersignale an den Mehrfachfehler-Detektor 13 abgegeben. Dies veranlaßt den Detektor, ein Mehrfachfehlersignal an dem Ausgangsanschluß 35 abzugeben. Die Arbeitsweise des Mehrfachfehler-Detektors 13 ist vollständiger in der US-PS 3 710 318 beschrieben.

Die von dem Steueroszillator 11 gelieferten Datentaktsignale werden dazu herangezogen, die Daten durch ein Datenschieberegister in jedem der Entschrägungs-Puffer 12 zu den Ausgangsanschlüssen 37 hin zu führen. Die Datentaktsignale erzeugen außerdem Markierungsbits und veranlassen die Markierungsbits in jedem der Entschrägungs-Puffer, gleichzeitig durch die Markierungs-Schieberegister zu der Endzelle des jeweiligen Entschrägungs-Puffers 12 übertragen zu werden. Wenn in den Endzellen der Markierungsregister jeweils Markierungen auftreten, werden an den Markierungsausgangs-

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anschlüssen 33 jeweils Markierungssignale auftreten. Diese Markierungssignale werden einem UND-Glied 14 zugeführt. Die betreffenden Markierungssignale veranlassen das UND-Glied 14, ein Ausgangssignal zu erzeugen, welches ein JK-Plipflop 16 setzt. Dadurch wird ein positives Signal auf der U-Ausgangsleitung des Flipflops 16 bereitgestellt. Das auf der ü-Ausgangsleitung des Flipflops 16 auftretende Signal veranlaßt das Setzen eines JK-Flipflops 17. Wenn das JK-Flipflop 17 gesetzt ist, tritt ein XFACL-Signal am Ausgangsanschluß 36 auf. Dieses Signal wird jedem der Eingangsanschlüsse 24 der Entschrägungs-Puffer 12 zugeführt; es bewirkt, daß die Daten aus den Endzellen der Datenregister in den Entschrägungs-Puffern 12 herausgeführt werden.

Ein Quarzoszillator 26 und ein Impulsformer 27 liefern Takt- oder Zeitsteuerimpulse, die den Entschrägungs-Puffern 12 und den JK-Flipflops 16 und 17 zugeführt werden. Die von dem Quarzoszillator 26 und dem Impulsformer 27 gelieferten Zeitsteuerimpulse bewirken, daß die Daten, die Markierungssignale und die Fehlersignale synchron durch die Schieberegister in den Entschrägungs-Puffern 12 verschoben werden. Die Zeitsteuerimpulse an den T-Eingangsanschlüssen bewirken das Setzen des Flipflops 16 und 17, wenn ein Signal gleichzeitig dem J-Eingangsanschluß zugeführt wird; sie bewirken die Zurückstellung dieser Flipflops, wenn gleichzeitig ein Signal dem K-Eingangsanschluß zugeführt wird.

Die Entschrägungs-Puffer 12 gemäß Fig. 1 enthalten jeweils eine Vielzahl von UND-Gliedern, NAND-Gliedern und eine Vielzahl von Speicherzellen, wie die in Fig. 2 dargestellten JK-Flipflops. Die in Fig. 2 angegebenen UND-Glieder erfüllen die Verknüpfungsoperation "Konjunktion" auf ihnen zugeführte Binärsignale 1 hin. In dem angegebenen System

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ist eine binäre 1 durch ein positives Signal dargestellt ; das UND-Glied liefert ein eine binäre 1 darstellendes positives Ausgangssignal, wenn und nur wenn sämtliche ihm zugeführte Eingangssignale positiv sind und binäre Einsen darstellen. Die durch die Bezugszeichen 39 bis 45 dargestellten Symbole stellen UND-Glieder mit zwei Eingangsleitungen dar. Derartige UND-Glieder liefern ein binäres 1-Ausgangssignal nur dann, wenn die dem jeweiligen UND-Glied zugeführten Eingangssignale jeweils eine binäre 1 darstellen.

Die in Figuren 1 und 2 dargestellten JK-Flipflops oder bistabilen Kippschaltungen sind imstande, in einem von zwei stabilen Zuständen zu arbeiten und von dem Zustand, in dem sie arbeiten_}in den anderen Zustand auf die Zuführung eines Triggersignals hin überzugehen. In einem Betriebszustand befindet sich das JK-Flipflop im Binärzustand 1, und im anderen Betriebszustand befindet es sich im Binärzustand Die drei, auf der linken Seite in das Flipflop, wie z.B. das in Fig. 2 dargestellte Flipflop 52, hineinführenden Leitungen liefern die erforderlichen Triggersignale. Die obere Leitung, die J-Leitung, liefert ein Setzsignal; die untere Leitung, die K-Leitung, liefert ein Rückstelleingangssignal. Die mittlere Leitung liefert das Triggersignal. Wenn das Setzeingangssignal auf der J-Leitung positiv ist und wenn das Rückstellsignal auf der K-Leitung Null ist, bewirkt ein positives Triggersignal auf der T-Leitung die Zustandsänderung des Flipflops in den 1-Zustand, wenn das betreffende Flipflop nicht bereits im 1-Zustand ist. Wenn das Rückstellsignal positiv ist und wenn das Setzsignal Null ist, bewirkt ein positives Triggersignal, daß das Flipflop in den Nullzustand übergeführt wird, sofern es sich nicht bereits im Null-Zustand befindet.

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Die an der Oberseite des Flipflops zu diesem hinlaufende S-Leitung und die zu der Unterseite des Flipflops hinlaufende R-Leitung liefern ferner Setz- bzw. Rückstellsignale. Wenn eine Null-Spannung an die S-Leitung angelegt wird, wird das Flipflop in den 1-Zustand gesetzt, in welchem es solange verbleibt, wie das Nullspannungspotential auf der S-Leitung verbleibt, und zwar unabhängig von dem Auftreten irgendwelcher Signale auf den J-, T- und K-Leitungen. Wenn ein Nullspannungspotentail an die R-Leitung angelegt wird, wird das Flipflop in den Null-Zustand zurückgestellt, in welchem es solange verbleibt, wie das Nullspannungspotential auf der R-Leitung verbleibt, und zwar unabhängig von den Signalen auf den Leitungen J, T und K. Einige Flipflops führen nicht diese Leitungen S und R; so führt z.B. das Flipflop gemäß Fig. 2 nicht die S-Leitung. Die beiden Leitungen, die von der rechten Seite des jeweiligen Flipflops wegführen, geben die Ausgangssignale des jeweiligen Flipflops ab. Die oberen Ausgangsleitungen, die Q-Leitungen, liefern die 1-Ausgangssignale der Flipflops, die U-Leitungen liefern die Null-Ausgangssignale.

Ein Inverter führt die Verknüpfungsoperation der Inversion bezüglich eines ihm zugeführten Eingangssignals aus. Der Inverter liefert ein positives Ausgangssignal, welches eine binäre 1 darstellt, wenn das ihm zugeführte Eingangssignal negativ ist und eine binäre Null darstellt. Im Unterschied dazu liefert der Inverter ein eine binäre Null darstellendes Ausgangssignal, wenn das Eingangssignal eine binäre 1 darstellt. Ein derartiger Inverter ist in Fig. 2 dargestellt und durch das Bezugszeichen 50 bezeichnet. Die NAND-Glieder erfüllen dieselbe Verknüpfungsoperation wie ein von einem Inverter gefolgtes UND-Glied. Die mit 38 und 46 bezeichneten Symbole stellen jeweils zwei Eingänge bzw. Eingangsleitungen

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aufweisende NAND-Glieder dar.

Nunmehr wird die Arbeitsweise des Entschrägungspuffers gemäß Fig. 2 in Verbindung mit den in Fig. 3 dargestellten Eingangssignalfolgen und in Verbindung mit den in Fig. 4 dargestellten Ausgangssignalfolgen sowie unter Heranziehung der in Fig. 1 dargestellten vollständigen Anordnung zur Beseitigung von Schräglaufeffekten erläutert werden. Jeder der Entschrägungspuffer enthält ein Fehlerregister 70, ein Einstell- bzw. Markierregister 71 und ein Datenregister 72, wie dies aus Fig..2 hervorgeht. Vor dem Lesen und Beseitigen von Schräglaufeffekten bezüglich des ersten Zeichens wird ein Hauptlöschsignal oder Rückstellsignal aus der Batterie der Rückstellsignalquelle 29 gemäß Fig. 1 an den Löscheingangssi gnalanschluß 23 angelegt. Dieses Rückstellsignal führt zur Zurückstellung sämtlicher Flipflops 52 bis 63 gemäß Fig. 2. Wenn die Fehierprüfanordnung (nicht dargestellt) einen Fehler in dem Datensignal ermittelt, wird ein positives Fehlersignal an den Fehlereingangsanschluß 21 des Fehlerregisters abgegeben. Das Datensignal, welches das Fehlersignal hervorgerufen hat, wird dem Dateneingangsanschluß 19 des Datenregisters 72 zum gleichen Zeitpunkt zugeführt, zu dem das Fehlersignal dem Eingangsanschluß 21 zugeführt wird. Das nächste positive Datentaktsignal, welches dem Datentakte ingangsanschluß 25 zugeführt wird, bewirkt die Freigabe der NAND-Glieder 38 und 46, so daß das Fehlersignal in das erste Flipflop 52 des Fehlerregisters 70 eingeleitet bzw. getastet wird; außerdem werden die Daten in das erste Flipflop 60 des Datenregisters 72 eingeleitet bzw. eingetastet. Zur gleichen Zeit, zu der das Fehlersignal und das Datensignal in ihre entsprechenden Register eingeleitet bzw. getastet werden, setzt das Datentaktsignal das erste Flipflop 56 des Markierregisters, wodurch ein Markierbit

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bzw. Einstellbit in das Markierregister 71 abgegeben wird.

r»ie Bits in dem ersten Pehlerflipflop, in dem ersten Markierflipflop und in dem ersten Datenflipflop sind alle das Ergebnis des ersten Datenbits. Jedes der Datentaktsignale setzt das Flipflop 56, da die Datentaktsignale alle positiv sind. Das Fehlersignal und das Datensignal können entweder positiv sein oder einen Wert nahe der Null-Spannung aufweisen. Wenn das Datenbit nicht richtig ist, ist das entsprechende Fehlerbit positiv. Wenn das Datenbit richtig ist, hat das entsprechende Fehlerbit einen nahe Null liegenden Wert. Das Datenbit kann entweder eine binäre 1 oder eine binäre 0 darstellen. Eine binäre 1 ist durch ein positives Datenbit dargestellt, und eine binäre 0 ist durch eine Spannung dargestellt, die nahe bei Null liegt. Jede binäre 1 bewirkt das Setzen des Flipflops 60, und eine binäre 0 bewirkt, daß das Flipflop 60 zurückgestellt bleibt.

Wenn das erste Datentaktsignal am Eingangsanschluß des Flipflops 56 setzt, liefert die Q-Ausgangsleitung des Flipflops 56 ein positives Signal an das UND-Glied 43. Diese positive Spannung und eine positive Spannung von der Q-Ausgangsleitung des Flipflops 57 veranlaßt das Verknüpfungsglied 53, ein positives Freigabesignal an die UND-Glieder 39 und 47 abzugeben, so daß das erste Fehlerbit in das zweite Fehlerflipflop 53 und das erste Datenbit in das zweite Datenflipflop 61 durch den nächsten positiven Taktimpuls bzw. Zeitsteuerimpuls getastet werden. Das zweite Markierflipflop 57 wird ebenfalls durch das Signal von dem Verknüpfungsglied 43 und durch das Zeitsteuersignal gesetzt. Somit sind zu diesem Zeitpunkt das erste Datenbit, das erste Fehlerbit und das erste Markierbit jeweils in das zweite Flipflop in den entsprechenden Registern verschoben worden.

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Das Bit in dem Markierflipflop 57 bewirkt, daß das UND-Glied 44 ein positives Signal an das Verknüpfungsglied 40 des Fehlerregisters abgibt sowie an das Verknüpfungsglied des Datenregisters und an die J-Eingangsleitung des dritten Markierflipflops 58. Dieses positive Signal bewirkt, daß das erste Fehlerbit in das dritte Fehlerflipflop 54 verschoben wird, daß ferner das erste Datenbit in das dritte Datenflipflop 62 verschoben wird und daß das erste Markierbit in das dritte Markierflipflop 58 verschoben wird, wenn der nächste Zeitsteuerimpuls empfangen wird.

Das Bit in dem Markierflipflop 58 bewirkt, daß das UND-Glied 45 die Verknüpfungsglieder 41 und 49 freigibt, so daß das erste Fehlerbit, das erste Markierbit und das erste Datenbit in die Flipflops 55, 59 bzw. 63 verschoben werden, wenn der folgende Zeitsteuerimpuls empfangen wird.

Wenn ein 9-Bit-Zeichen in der in Fig. 1 dargestellten Sntschragungsanordnung tzvr. Anordnung zur Beseitigung von Schräglaufeffekten verwendet wird, läuft derselbe Vorgang des Verschiebens der Bits durch das Fehlerregister, Markierregister und Datenregister in sämtlichen neun Entschrägungspuffern ab. Aus Fig. 1 kann ersehen werden, daß dann, wenn das erste Markierbit eines ersten Zeichens in das letzte Flipflop des jeweiligen Markierregisters in dem jeweiligen Puffer der Puffer gemäß Fig. 1 verschoben ist, das UND-Glied 14 freigegeben ist. Wenn das UND-Glied 14 freigegeben ist, bewirkt der nächste Zeitsteuerimpuls das Setzen des Flipflops 16. Ist das Flipflop 16 gesetzt, so führt eine positive Spannung auf der Q-Ausgangsleitung des Flipflops 16 zum Setzen des Flipflops 17 auf den folgenden Zeitsteuerimpuls hin sowie zur Lieferung eines positiven Signals XFACL am Ausgangsanschluß 36. Dieses XFACL-Sig-

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nal gibt der Anordnung in dem Magnetbandsystem an, daß sämtliche Bits des ersten Zeichens in den letzten Flipflops der jeweiligen Datenregister gespeichert sind und daß diese Bits in das Rechnersystem gleichzeitig gelesen werden können. Somit sind die Daten von Schräglaufeffekten befreit, und sämtliche Bits des ersten Zeichens stehen an den Ausgangsanschlüssen 37a bis 37n gemäß Fig. 1 gleichzeitig zur Verfügung. Das XFACL-Signal (Übertragen und Löschen) wird dem Eingangsanschluß 24 der jeweiligen Entschrägungspuffer 12 gemäß Figuren 1 und 2 zugeführt; es bewirkt die Zurückstellung der Flipflops 55, 59 und 63, wenn der folgende Zeitsteuerimpuls empfangen wird.

Wenn die das zweite Zeichen darstellenden Signale an die Eingangsanschlüsse 19a bis 19n der jeweiligen Entschrägungspuffer 12a bis 12n abgegeben werden, wird diese Information in die Puffer 70 bis 72 jeweils eingetastet bzw. eingeführt und durch die Register zu dem letzten Flipflop in dem jeweiligen Register hin geleitet bzw. getastet.

In Fig. 3 ist der zeitliche Zusammenhang der Datensignale, Taktsignale und Fehlersignale an den Eingangsanschlüssen der Entschrägungspuffer 12a bis 12n gemäß Fig. 1 veranschaulicht. Die Daten Nr. 3 sind als den Eingangsanschluß zum Zeitpunkt t.. erreichend dargestellt, wobei diesen Daten die Daten Nr. N, die Daten Nr. 1 und die Daten Nr. 2 folgen. Die Daten Nr. 1 weisen einen Fehler im Bit Nr. 1D auf, was zur Erzeugung eines Fehlersignals 1D führt. Die Daten Nr. N weisen einen Fehler im Bit Nr. N1 auf.

In Fig. 4 sind die von Schräglaufeffekten befreiten Datensignale an den Ausgangsanschlüssen 37a bis 37n gemäß Fig.

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gezeigt. Zwischen den Zeitpunkten t^^ und t_1f- sind die Datenbits in dem letzten Flipflop der jeweiligen Datenregister gespeichert. Zum Zeitpunkt t^c stellt das Signal XFACL sämtliche letzten Flipflops zurück.

Die Schaltungsanordnung gemäß Fig. 2 liefert ein Übertragungs-Zeitsteuerfehlersignal, wenn ein zweites Datentaktsignal dem Eingangsanschluß 25 zugeführt wird und ein Markierungsbit bzw. Markierbit im Flipflop 57 enthalten ist. Die Zeitspanne zwischen den Datentaktsignalen sollte lang genug sein, so daß ein erstes Markierbit sich von dem ersten Markierflipflop 56 zu dem dritten Markierflipflop 58 hin bewegt bzw. verschoben wird, bevor ein zweites Markierbit in dem Flipflop 56 gespeichert wird. Wenn ein Datentaktsignal dem Eingangsanschluß 28 zugeführt wird und ein Markierbit im Flipflop 57 enthalten ist, bewirken das Signal von dem Anschluß 25 und eine Spannung von der Q-Ausgangsleitung des Flipflops 57 her, daß das .UND-Glied 42 ein Warn- oder Übertragungs-Zeitsteuerfehlersignal an den Ausgangsanschluß 34 abgibt. Dieses Signal veranlaßt das Datenverarbeitungssystem, eine Korrekturmaßnahme vorzunehmen.

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Claims

Patentansprüche

Anordnung zur Beseitigung von Schräglaufeffekteh bei De.tensignalen in einem Mehrspur-Aufzeichnungssystem, wobei eine Vielzahl von Datensignalquellen, eine Vielzahl von Fehlersignalquellen und eine Zeitsteuersignale liefernde Quelle vorgesehen sind, dadurch gekennzeichnet, daß eine Vielzahl von Entschrägungs-Puffern (12a bis 12W) vorgesehen ist , die jeweils einen ersten, zweiten, dritten und vierten Eingangsanschluß und einen ersten, zweiten, dritten und vierten Ausgangsanschluß aufweisen, daß der erste Eingangsanschluß jedes Entschrägungs-Puffers mit einer entsprechenden Fehlersignalquelle der Fehlersignalquellen verbunden ist, daß der zweite Eingangsanschluß jedes Entschrägungs-Puffers mit einer entsprechenden Datensignalquelle der Datensignalquellen verbunden ist, daß der dritte Eingangsanschluß jedes Entschrägungs-Puffers mit der Zeitsteuersignalquelle verbunden ist, daß ein Verknüpfungsglied (14) vorgesehen ist, welches eine Vielzahl von Eingangsleitungen und eine Ausgangsleitung aufweist, daß der erste Ausgangsanschluß sämtlicher Entschrägungs-Puffer mit einer entsprechenden Eingangsleitung der Eingangsleitungen des Verknüpfungsgliedes (14) verbunden ist und daß Verbindungseinrichtungen (16, 17) vorgesehen sind, die die Ausgangsleitung des Verknüpfungsgliedes (14) mit dem vierten Eingangsanschluß des jeweiligen Entschrägungs-Puffers (12a bis 12K) verbinden.

Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Mehrfachfehler-Detektorschaltung (13) mit einer Ausgangsleitung und einer Vielzahl von Eingangsleitungen vorgesehen ist und daß die zweiten Ausgangsanschlüsse der Entschrägungs-Puffer (12a bis 12Im) jeweils mit einer entsprechenden Eingangsleitung der Eingangsleitungen der Fehlerdetektorschaltung (13) verbunden sind.

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3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verbindungseinrichtungen ein erstes Flipflop (16) und ein zweites Flipflop (17) enthalten, daß diese Flipflops (16, 17) jeweils eine erste, zweite und dritte Eingangsleitung und eine erste und zweite Ausgangsleitung aufweisen, daß die erste Eingangsleitung des ersten Flipflops (16) mit der Ausgangsleitung des Verknüpfungsgliedes (14) verbunden ist, daß die Zeitsteuersignalquelle (26, 27) mit den zweiten Eingangsleitungen (T) des ersten und zweiten Flipflops (16, 17) verbunden ist, daß die erste Ausgangsleitung (Q) des ersten Flipflops (16) mit der ersten Eingangsleitung (J) des zweiten Flipflops (17) verbunden ist, daß die zweite Ausgangsleitung (Q) des ersten Flipflops (16) mit der dritten Eingangsleitung (K) des zweiten Flipflops (17) verbunden ist und daß die erste Ausgangsleitung (Q) des zweiten Flipflops (17) mit der dritten Eingangsleitung (K) des ersten Flipflops (16) und dem vierten Eingangsanschluß jedes der Entschrägungs-Puffer (12a bis i2M) verbunden ist.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Entschrägungs-Puffer (12a bis 12N) jeweils noch einen fünften Eingangsanschluß aufweisen, daß eine Vielzahl von Steueroszillatoren (11a bis 11N) vorgesehen ist, die jeweils eine Eingangsleitung und eine Ausgangsleitung aufweisen, daß die Eingangsleitung jedes Steueroszillators (11a bis 11N) mit einer entsprechenden Datensignalquelle verbunden ist und daß der fünfte Eingangsanschluß des jeweiligen Entschrägungs-Puffers mit einer entsprechenden Ausgangsleitung der Steueroszillatoren verbunden ist.

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Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Entschrägungs-Puffer jeweils ein erstes, zweites und drittes Register (70, 71, 72) enthalten, daß jedes Register eine Vielzahl von Zellen aufweist, daß der erste Eingangsanschluß des Entschrägungs-Puffers mit dem ersten Register verbunden ist, daß der zweite Eingangsanschluß des Entschrägungs-Puffers mit dem dritten Register verbunden ist, daß die dritten bis vierten Eingangsanschlüsse des Entschrägungs-Puffers mit jedem der Register verbunden sind, daß der fünfte Eingangsanschluß des Entschrägungs-Puffers mit dem zweiten Register verbunden ist, daß eine Vielzahl von Verknüpfungsgliedern (38 bis 49) mit jeweils zwei Eingangsleitungen und einer Ausgangsleitung vorgesehen ist, daß die Verknüpfungsglieder in eine erste und zweite Gruppe aufgeteilt sind, daß die erste Eingangsleitung jedes Verknüpfungsgliedes in der ersten Gruppe an einer entsprechenden Zelle der Zellen in dem ersten Register angeschlossen ist, daß der Ausgangsanschluß jedes Verknüpfungsgliedes in der ersten Gruppe mit einer folgenden Zelle in dem ersten Register verbunden ist, daß der zweite Eingangsanschluß des jeweiligen Verknüpfungsgliedes in der ersten Gruppe mit einer entsprechenden Zelle der Zellen in dem zweiten Register verbunden ist, daß die erste Eingangsleitung des jeweiligen Verknüpfungsgliedes in der zweiten Gruppe mit einer entsprechenden Zelle der Zellen in dem zweiten Register verbunden ist, daß die Ausgangsleitung der jeweiligen Zellen in der zweiten Gruppe mit einer folgenden Zelle in dem dritten Register verbunden ist und daß die zweite Eingangsleitung der jeweiligen Zelle in der zweiten Gruppe mit einer entsprechenden Zelle der Zellen des zweiten Registers verbunden ist.

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6. Entschrägungs-Puffer für ein Mehrspur-Datenaufzeichnungssystem, unter Verwendung einer Rückstellsignalquelle, einer Datensignalquelle, einer Taktsignalquelle, einer Zeitsteuersignalquelle und einer Fehlersignalquelle, insbesondere für die Verwendung in einer Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Vielzahl von Flipflops vorgesehen ist, die jeweils eine erste, zweite, dritte und vierte Eingangsleitung und eine erste und zweite Ausgangsleitung aufweisen, daß diese Flipflops in ein erstes, zweites und drittes Register (70, 71, 72) aufgeteilt sind, daß die zweite Eingangsleitung jedes Flipflops an der Zeitsteuersignalquelle angeschlossen ist, daß die vierte Eingangsleitung jedes Flipflops an der Rückstellsignalquelle angeschlossen ist, daß die.erste Eingangsleitung eines ersten Flipflops in dem zweiten Register (71) an der Taktsignalquelle angeschlossen ist, daß eine Vielzahl von Verknüpfungsgliedern (38 bis 49) vorgesehen ist, die jeweils eine erste und zweite Eingangsleitung und eine Ausgangsleitung aufweisen, daß die Verknüpfungsglieder in eine erste Gruppe, zweite Gruppe und dritte Gruppe aufgeteilt sind, daß die erste Eingangsleitung eines ersten Verknüpfungsgliedes (38) der ersten Gruppe an der Fehlersignalquelle (21) angeschlossen ist, daß die Ausgangsleitung des ersten Verknüpfungsgliedes (38) der ersten Gruppe an der ersten Eingangsleitung eines ersten Flipflops (52) in dem ersten Register (70) angeschlossen ist, daß die Taktsignalquelle (25) mit der zweiten Eingangsleitung des ersten Verknüpfungsgliedes (38) in der ersten Gruppe und mit der zweiten Eingangsleitung eines ersten Verknüpfungsgliedes (46) in der dritten Gruppe verbunden ist, daß die zweite Eingangsleitung des ersten Verknüpfungsgliedes (46) der dritten Gruppe mit der Daten-

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signalquelle (19) verbunden ist, daß die Ausgangsleitung des ersten Verknüpfungsgliedes (46) in der dritten Gruppe mit der ersten Eingangsleitung (S) eines ersten F^ipflops (60) in dem dritten Register (72) verbunden ist, daß die erste Eingangsleitung eines ersten Verknüpfungsgliedes (43) in der zweiten Gruppe (71) mit der ersten Ausgangsleitung des ersten Flipflops (56) in dem ersten (bzw. zweiten) Register (70) verbunden ist, daß die zweite Eingangsleitung des ersten Verknüpfungsgliedes (43) in der zweiten Gruppe mit der zweiten Ausgangsleitung eines zweiten Flipflops (57) in dem zweiten Register (71) verbunden ist, daß die Ausgangsleitung des ersten Verknüpfungsgliedes (43) in der zweiten Gruppe mit den ersten Eingangsleitungen der zweiten Verknüpfungsglieder (39, 47) in der ersten und dritten Gruppe und mit der ersten Eingangsleitung (I) des zweiten Flipflops (57) in dem zweiten Register (71) verbunden ist, daß die zweite Eingangsleitung des zweiten Verknüpfungsgliedes (47) in der dritten (bzw. ersten) Gruppe mit der ersten Ausgangsleitung (Q) des ersten Flipflops (60) in dem dritten Register (72) verbunden ist, daß die Ausgangsleitung des zweiten Verknüpfungsgliedes (39) in der ersten Gruppe mit der ersten Eingangsleitung (J) eines zweiten Flipflops (53) des ersten Registers (70) verbunden ist und daß die Ausgangsleitung des zweiten Verknüpfungsgliedes (47) in der dritten Gruppe mit der ersten Eingangsleitung (J) des zweiten Flipflops (61) des dritten Registers (72) verbunden ist.

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