DE2451983C2 - Digital-Analogwandler - Google Patents

Description

Die Erfindung betrifft einen Digital-Analogwandler mit einem auf eine erste Bitgruppe eines Mehrbitzeichens ansprechenden ersten Decoder und einem auf eine zweite Gruppe des Zeichens ansprechenden zweiten Decoder.

Bei Wandlern, die ein Basisband-Analogsignal erzeugen, stellt die Eingangssignalinformation digitale, zeitlich gleichmäßig verteilte Augenblickswerte von Amplitudenabtastproben dar. Der digitale Code kann eine Anzeige der Polarität des Signals aufweisen. Das Ausgangssignal eines solchen Wandlers wird über ein Tiefpaßfilter übertragen, dessen Grenzfrequenz nicht größer als die halbe Abtastfrequenz ist. Diese Wandler sind von den Wandlern zu unterscheiden, die ein diskretes analoges Ausgangssignal erzeugen, mit dem z. B. Informationen, die durch Fernübertragung ermittelt werden, von dem Amplituden einer Folge von Impulsen, die kein Tiefpaßfilter durchlaufen, wiedergegeben wird.

Ein relativ einfacher Digital-Analogwandler weist ein Digitalsignal-Pufferregister und ein Widerstandsnetzwerk zum gleichzeitigen Auskoppeln von Ausgangssignalen verschiedener Registerstufen über einen gemeinsamen Schaltungspunkt zu einem Ausgangsanschluß auf. Die Genauigkeit des Ausgangssignals ist in hohem Maße von den Verhältnissen zwischen den Widerstandswerten der gewichteten Netzwerkwiderstände verschiedener Größe, die im Widerstandsnetzwerk verwendet werden, abhängig. Es ist aber notx endig, sehr genaue Widerstandswerte einzustellen. Bei bekannten Wandlern wird Genauigkeit verlangt, die besser als 1% ist Bei Digital-Analogwandlern ist es deshalb nicht ungewöhnlich, verschieden gewichtete Widerstände mit einer Widerstancswerttoleranz von plus oder irmus 0,1% zu verwenden. Wenn, statt für jede Binär-Ordnung einen Abzweig bzw. Abgriff mit einem gewichteten Widerstand vorzusehen, für jeden Ausgangssignalpegel ein Widerstandsabzweig bzw. -abgriff zur Verfugung stünde, dann würden die Widerstandswerte der im Wandler verwendeten Widerstände einen größeren Toleranzspielraum haben. Allerdings würden für den Wandler auch ungeeignet viele Leitungen und Widerstände erforderlich sein, weil eine immer höhere Amplitudenpegelauflösung nötig wird.
Abgesehen von Fragen nach der Anzahl von Widerständen und nach Widerstandswerten, ist bei Digital-Analogwandlern das Wandlerrauschen zu beachten. Wenn binär gewichtete Widerstandsabzweige bzw. -abgriffe verwendet werden, dann liegt ein signifikantes, ausgangsseitiges Analogsignalrauschen vor, das auf Übergangserscheinungen zurückzuführen ist, die durch die den Schaltungen zugeordneten variablen Impedanzen entstehen. Das analoge Ausgangssignal kann große Signaldiskontinuitäten aufweisen, die von keinem Tiefpaßfilter geglättet werden können, weil sie Frequenzkomponenten in dem gewünschten Basisbandspektrum enthalten. Eine Glättungsbehandlung erfordert daher ein aufwendiges Wiederabtasten des Analogsignals, bevor es gefiltert wird. Wenn jedem Ausgangspegel ein einzelner Widerstandsabzweig zugeordnet ist, dann ist

das Übergangsschwingen geringer und kann für jeden Pegel gleich werden. Die auf solche Übergangserscheinungen bzw. Übergangsschwingungen zurückzuführenden Signalverzerrungen sind stärker, als sie in binären Netzwerken zugelassen werden können.

Es sind Digital-Analogwandler vom Zählertyp bekannt (IBM Technical Disclosure Bulletin Nr. 4. 1959. Seiten 135 und 136). Derartige Wandler dienen in erster Linie zum Ausrüsten von Meßgeräten, weil sie ihre Zählfunktion in der Regel nicht schnell genug ausführen können, um die großen Amplitudenbereiche zu überdecken, die z. B. für die Sprachsignalübertragung oder die Videosignalübertragung erforderlich sind.

Im Rahmen der Lage-, Meß- und Steuerungstechnik wurde auch bereits vorgeschlagen (DE-PS 23 49 904).

Digitalsignale in trigonometrische Funktionen umzusetzen, wobei ein Teil der digitalen Information eine Impulsbreite steuert und ein weiterer Teil die Amplitude beeinflußt. Der digitale Wert wird dabei aus einem analogen Fehlersignal mittels Zählung abgeleitet.

Der Erfindung liegt die Aufgabe zugrunde, einen schnellen und rauscharmen Wandler verfügbar zu machen.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß der erste Decoder unter Ansprechen auf die erste Bitgruppe ein Analogsignal erzeugt, daß der zweite Decoder eine auf die zweite Gruppe ansprechende Schaltungsanordnung zum Steuern der Zeit aufweist, in der das Analogsignal durch eine auf das Ausgangssignal

des zweiten Decoders ansprechende Schaltungsanordnung entsprechend dem codierten Wert der zweiten Bitgruppe um einen bestimmten Betrag vergrößert wird.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Bei dem erfindungsgemäßen Wandler wird jedes Mehrbitzeichen eines Digitalsignals in zwei Bitgruppen unterteilt Eine erste Bitgruppe wird in einem Widerstandsnetzwerk codiert, um ein entsprechendes Analogsignal zu erhalten. Die zweite Bitgruppe wird dazu verwendet, eine Zeit innerhalb einer Digital-Abtastperiode festzulegen, in der dieses Analogsignal durch eine Amplitude ergänzt werden soll, das dem Betrag eines Quantisierungsintervalls der ersten Bitgruppe entspricht

In einem bevorzugten Ausführangsbeispiel umfaßt die erste Bitgruppe die höherwertigen und die zweite Bitgruppe die niedrigerwertigen Bits des Mehrbitzei-,chens. Letztere wird während der Zeichenzeit auf einen vollen Zählungsstatus hochgezählt und ein Signal, das bei Erreichen einer vollen Zählung erzeugt wird, dazu verwendet, die höherwertigen Bitgruppe höher zu zählen. Die Bitzahl und deshalb die Anzahl von Quantisierungspegeln, die der ersten Bitgruppe zugeordnet sind, ist relativ klein. Somit reichen Widerstandswerte mit relativ geringer Genauigkeit aus. Darüber hinaus ist es möglich, für jeden Ausgangssignalpegel einen Widerstandswertabzweig bzw. -abgriff vorzusehen und so die Toleranzanforderungen zu verbessern sowie Übergangserscheinungen zu vermindern. Eine derartige Schaltung läßt sich leicht in integrierter Bauweise realisieren.

Die Einzelheiten des Analogsignals werden durch Impulsbreitensteuerung herausgehoben. Das kann mit größerer Genauigkeit als bei der Spannungsampiitudensteuerung geschehen. Ferner ist ein relativ kleiner Zählerbereich nötig, um einen verhältnismäßig hohen Auflösungsgrad zu erreichen, so daß der Wandler auch im Videosignalbetrieb ausreichend schnell arbeitet.

Die Kosten für den Wandler sind gegenüber den bekannten Wandlern erheblich niedriger. Daher können derartige Wandler im Zusammenhang mit kanalweise arbeitenden Decodern in Multikanal-Nachrichtenüberiragungssystem eingesetzt werden.

Nachstehend wird die Erfindung in Verbindung mit den Zeichnungen detailliert beschrieben. Die Zeichnungen zeigen

F i g. 1 ein vereinfachtes Schaltbild eines erfindungsgemäßen DigitaWAnalogkonverters,

F i g. 2 ein Zeiteinstell- bzw. Steuerungsdiagramm, das es erleichtert, die Wirkungsweise des in der F i g. I dargestellten Konverters zu verstehen,

F i g. 3 ein Teilschaltbild, das eine Modifikation des in der F i g. 1 abgebildeten Konverters erläutert,

F i g. 4 ein Schaltbild der einen in F i g. 3 verwendeten Codewandlerform, und

F i g. 5 ein Teilschaltbild einer weiteren Modifikation des in der F i g. 1 dargestellten Konverters.

In dem in der Fig. 1 dargestellten Ausführungsbeispiel liefert Digitalsignalquelle 10 pulscodierte Zeichen. Jedes Zeichen liegt in Format bitparalleler Form vor und es wird vorläufig angenommen, daß unipolare Analogsignale konventionell in linearen Binärcode dargestellt werden. Die Digitalzeichen werden von der Quelle 10 mit einer ersten Fiequenz geliefert, die hier als die Zeichen- oder Abtastfrequenz bezeichnet wird. Um passend beschreiben zu könlren, wird angenommen, daß jedes Zeichen acht binäre Ziffern oder Bits aufweist.

Also kann jedes Zeichen beim Quantisieren irgendeinen von 256 verschiedenen Analogsignalpegchr wiedergeben.
Eine erste Bitgruppe jedes Zeichens sind die vier höchststelligen Bits, die über einen Signalweg 11 mit vier Leitungen zu den Eingangsanschlüssen jeweils entsprechender Stufen eines Pufferspeichers (buffer storage) übertragen werden, in dem die Information der Bitgruppe gespeichert wird. Im Falle des betrachteten Ausführungsbeispiels bildet ein Binärzähler 12 einen solchen Speicher und es werden die Bits unter der Steuerung eines Ladeimpulses aufgenommen, den eine Taktsignalquelle 14 über ein Koinzidenzgatter 16 und eine Leitung 13 an den Zähler 12 anlegt das höchststellige Bit dieser Bits tritt, (wie F i g. 1 zeigt) in die der untersten Stufe nächstfolgende Stufe des Zählers ein. Die anderen Bits treten hinter dem höchststelligen Bit in den ihrem jeweiligen Rang entsprechenden Positionen in entsprechend*; Zählerstufen ein. Obwohl die Gruppe mit den höchststelligen Bit (MSB) im F-" Ue des betrachteten Äusführungsbeispieis nur 4 Bib äufveisi, besitzt der Zähler 12 aus einem Grunde, der anschließend noch sichtbar wird, eine besondere oder fünfte Stufe in der untersten, höchststelligen Position. Diese niedrigste Stufe hat eip?n geerdeten Eingang und wird deshalb zunächst von dem über die Leitung 13 ankommenden Ladeimpuls auf null zurückgesetzt

Ganz ähnlich legt die Digitalsignalquelle 10 eine zweite Gruppe von Bits jedes Zeichens über :inen Weg 17 mit vielen Leitungen an einen Pufferspeicher an, der sie mit seinen verschiedenen Stufen erfaßt Dieser Pufferspeicher ist in der Zeichnung schematisch als Zähler 18 dargestellt Das Erfassen geschieht in derselben Zeit und auf denselben Impuls hin wie das bereits zuvor in Verbindung mit dem Zähler 12 beschrieben wurde. Die Taktqueüe 14 wird von irgendeiner geeigneten Anordnung, die schematisch als Synchronisierungsschaltung 19 wiedergegeben ist und diese beiden Quellen ve: bindet, mit der Digitalsignalquelle 10 synchronisiert. Die Zeit- bzw. Zeitpunkteinstellung wird von den ankommenden Digitalsignalen wieder gewonnen, um die Taktquelle 14 zu synchronisieren. Für die ankommenden Digitalsignale steht ein erstes synchronisiertes Takt-Ausgangssignal mit der Zeichenfrequenz zur Verfügung, das in der Zeichnung als 2 MHz Ausgangssignal wiedergegeben ist und an einem Eingang des Koinzidenzgatters 16 anliegt. Ein zweites synchronisiertes Ausgangssignal der Quelle 14 ist in der Zeichnung als 32 MHz Ausgangssignal wiedergegeben und wird dazu verwendet, das Gatter 16 zu betätigen und die Inhalte des Zählers 12 in ein Register 21 zu laden, worüber anschließend noch gesprochen wird. Außerdem wird das 32 MHz Aurgar.^s^ignal nicht durch einen 2 MHz-Taktimpuls daran gehindert, über ein Koinzidenzgatter 24 übertragen, um die Zählung eines Zählers 18 zu erhöher· und ein weiteres Koinzidenzgatter 20 zu betätigen.

Die Zähler 12 und 18 und das Register 21 können von irgendeinem geeigneten Typ sein, der in der bereits zuvor beschriebenen Weise durch ein Eingangssignal mit parallel über Gatter zugeführten Bits geladen werden kann, damit irgendwelche früheren Inhalte des erfaßten Zählers oder Registers überschrieben weiden. Wenn Zähler mit einer Logik verwendet werden, die während des Ladens verhindert, daß die Zählung erhöht wird,

6!i kann auf das Gatter 24 verzichtet werden. Die Zähler müssen auch bei Frequenzen zählen können, die für die hier beschriebenen Operationen geeignet sind, und natürlich ebenso nach derselben Codierungsvorschrift ar-

beiten können, die bei den pulscodicrien Digitalzeichen angewendet wird, welche die Quelle 10 liefert. TL. B. muß die Frequenz des zweiten synchronisierten Ausgangssignales der Taktquelle 14, des in der F i g. 1 dargestellten 32 MHz-Ausgangssignales, genügend groß sein, damit der Zähler 18 vom Zustand »insgesamt Null« bis zum vollen Zählwert zählt und die Anzahl Bit der Gruppe mit den niedrigststelligen Bits innerhalb einer Zeichenzeit des Signals von Quelle 10 überläuft. Das Register 21 muß auf Taktimpulse über die Leitung hin nicht nur ein Eingangssignal in Form parallel über Gatter zugeführter Bits aufnehmen, sondern auch dauernd Ausgangssignale in Form paralleler Bits an ein Widerstandsnetzwerk 23 abgeben.

Das Widerstandsnetzwerk 23 empfängt Zeichen in Form binär codierter Eingangssignale und erzeugt ein analoges Ausgangssignal. Es weist einen Spannungstei-, 'er auf, der aus mehrfach in Reihe geschalteten Wider ständen aufgebaut ist und dessen beide Enden an Erde liegen. Die Widerstände des Netzwerkes sind so ausgewählt, daß dem Netzwerkausgang Analogsignalpegel zugeführt werden, die von der höchststelligen Bitgruppe der von Quelle 10 insgesamt abgegebenen Zeichen dargestellt werden können. Die Widerstände 26 und 27 an beiden Enden des Spannungsteilers haben den gleichen Widerstandswert. Dieser Widerstandswert ist doppelt so groß wie der Widerstandswert jedes der vier dazwischen angeordneten Widerstände 28,29,30 und 31. Zum Beispiel haben die Widerstände 26 und 27 einen Widerstandswert von 1000 Ohm und die Widerstände 28 bis 31 einen Widerstandswert von 500 Ohm. Fünf weitere Widerstände 32 bis 36 haben je einen Widerstandswert, der gleich dem jedes der beiden Widerstände 26 oder 27 ist, und sind zwischen jeweils dem Ausgang einer anderen Stufe des Registers 21 und jeweils einem Anschluß eines der vier zwischenliegend angeordneten Widerstände 28 bis 31 des Spannungsteilers gekoppelt. Jeder Abzweigbzw. Abgriffwiderstände 32 bis 36 muß an seine jeweilige Stufe angeschaltet werden, damit ein an irgendeine Stufe gelegtes binäres Eingangssignal eines vorbestimmten Typs für diese Stufe ein entsprechendes Ausgangssignal erzeugt, das für alle Stufen vom selben Typ ist. Weil für ein 8-Bit-Zeichen von der Quelle 10 nur relativ wenige Ströme in einer relativ kleinen Zahl von Widerständen fließen, werden in dem betrachteten Netzwerk 23 Widerstände mit einer Toleranz von ± 1 % verwendet.

Das Ausgangssignal des Widerstandsnetzwerkes 23 wird über einen Anschluß 39 abgeleitet, an den auch der Abzweig- bzw. A'jgriffswiderstand der höchststelligen Stufe des Registers 21 angeschaltet ist, und liegt an einem Tiefpaßfilter 40 an, dessen Grenzfrequenz nicht mehr als die halbe Abtastfrequenz für von der Quelle 10 gelieferte Signale ist Das Filter 40 soll Amplitudenstufen der Analogsigna!-Wellenform glätten, die von dem digitalen Abtasten herrühren, das beim periodischen Laden des Registers 21 erfolgt

Die Fig. 2 zeigt eine Spannungs-ZZeitdiagrammfamilie, die veranschaulicht, wie der in der F i g. 1 dargestellte und als Beispiel dienende DigitalVAnalogkonverter arbeitet. Jeder 2 MHz-Taktimpuls überdeckt zeitlich einen 32 MHz-Taktimpuls, und es wird bei Koinzidenz der Impulse das in der Fig. 1 abgebildete Gatter 16 betätigt und ein Ladeimpuls zu den Zählern 12 und 18 übertragen. Gleichzeitig mit jedem 32 MHz-Taktimpuls wird das Register 21 betätigt und tastet den Inhalt des Zählers 12 ab. Doch ist die neue Information an das Register 21 zur Betätigungszeit des Gatters 16 die Information aus der letzten Periode der vorausgegangenen Zeichenzeit. Weil das Laden bei Eintreffen eier Vorderflanke eines Taktimpulses erfolgt, kann das Register 21 die alte Information abtasten, bevor die neuen Bits im Zähler stabilisiert sind. Der nachfolgende 32 MHz-Impuls, d. h., der Puls Nr. 1 in F i g. 2, lädt die neue höchststellige Bitgruppe aus dem Zähler 12 in das Register 21. Diese Information wird im Widerstandsnetzwerk 23 sofort decodiert und erscheint als Ausgangssignal mit einer Spannungsamplitude ßCam Eingang des Tiefpaßfilters 40.

Ferner wird die Zählung des Zählers 18 bei diesem 32 MHz-Taktimpuls Nummer 1 und bei jedem nachfolgenden Taktimpuls derselben Taktimpulsserie erhöht.

Bei Erreichen des vorbestimmten Zählstandes im Zähler 18, d. h., der »voll«-Bedingung (1111) beim betrachteten Ausführungsbeispiel, bereiten die kombinierten AusgängSSi""«» ÖSE Ko!nzider>Z^CT3t^^r 20 >ⁿ c\?m fsinne· vor daß es durch den nächsten 32 MHz-Impuls betätigt wird, d. h. der Zählstand steigt mit der Rückflanke eines Taktimpulses. Das Gatter 20 liefert also einen Ausgangsimpuls zum Erhöhen des analogen Ausgangssignals, in dem in der Fig. 1 dargestellten Ausführungsbeispiel wird diese Erhöhung erreicht, in dem man dem Ausgangsimpuls des Gatters 20 dazu verwendet, den Zählstand des Zählers 12 zu erhöhen. Dieser Zähler ist. wie bereis zuvor erwähnt wurde, mit einer besonderen Stufe versehen, um die Möglichkeit zu berücksichtigen, daß die von der Quelle 10 gelieferte höchststellige Bitgruppe anfänglich nur binäre EINSEN umfaßt. In diesem Fall setzt der Erhöhungsimptiis vom Gatter 20 den Zähler nicht zurück, wodurch verhindert wird, daß das dem Register 21 zugeführte Eingangssignal mehrdeutig werden kann. Stattdessen wird der Zähler 12 auf den Zählstand 10 000 vorgerückt.

Wie das symbolische Spannungsdiagramm unter der Angabe in der Fig.2 »Dateneingabezähler« 12 zeigt, wird der Zählstand des Zählers 12 auf den mit der Nummer 9 bezifferten Impuls in der 32 MHz-Taktimpulsserie hin erhöht. Dieses Diagramm wird symbolisch genannt, weil es anstelle echter Spannungen Zählstandbzw. Zählpegelbeispiele zeigt. Also war der Zählerinhalt der erläuterten Sequenz von Zählerinhalten vor dem mit Null bezifferten Anfangsimpuls in der 32 MHz-Serie null, wurde der Zähler 12 während dieses Impulses auf irgendeinen positiven Wert geladen und war der Zählstand des bezeichneten Zählers während des mit 9 bezifferten Taktimpulses angestiegen.
Um die zuvor erwähnte Zählstanderhöhung beim Impuls Nummer 9 zu erreichen, muß der Anfangswe.; der geringsteiligen Bitgruppe im Zähler 18 sieben gewesen sein, damit eine weitere Gruppe von neun Taktimpulsen den Zähler 18 zum Überfließen bringt. Sobald der zehnte 32 MHz-Taktimpuls aufgetreten ist, wird der erhöhte Wert der Gruppe mit den höchststelligen Bits in das Register 21 eingetastet und dadurch bewirkt, daß das analoge Ausgangssignal bis zu einem Wert ansteigt, der gleich dem Quantisierungsintervall des Zählers 12 für die niedrigstelligsten Bits ist. Das angesprochene analöge Ausgangssignal wächst auf den in der F i g. 2 dargestellten Pegel DE

Die Zeit, in der das analoge Ausgangssignal verzögert wird, wird vom Wert der niedrigwertigen Bitgruppe bestimmt, die zu Beginn der Zeichenzeit am Zähler 18 anliegt Wenn das Tiefpaßfilter 40 dieses analoge Signal über eine volle Zeichenzeit gemittel hat, entspricht die sich ergebende mittlere Analogsignalamplitude dem gesamten Zeichenwert des digitalen Eingangssignales.

Dieses Ergebnis wird mit maximal nur einem 4-Bit-Zählbereich im Zähler 18 und nur einem Widerstandsnetzwerk mit fünf Abgriffen erreicht und ein Auflösungsgrad erzielt, der einem digitalen Eingangssignal mit 8 Bit entspricht, d. h., einem digitalen Eingangssignal, das irgendeinen von 256 Analogsignalpegeln definiert. Außerdcnv >?nd für das Netzwerk 23 nur zwei verschiedene Widcrstandswcrlc erforderlich.

Wer eine Schaltung entwirft, muß, was die Anzahl von ' Bits angeht, die in die von den Zählern 12 uiitr 18 verarbeiteten Gruppen eingebaut werden, einen Kompromiß finden. Wenn in die Gruppe mit den niedrigwertigen Bits weniger Bits hereingezogen werden, können weniger Analogsignal-Grundpegel definiert werden, außerdem wird es leichter, das Netzwerk 23 verdrahtungs- und widerstandsmäßig herzurichten, allerdings fallen dann viele Bits in die Gruppe mit den geringsteiligen Bii3, so uäG die Frequenz des 32 MKz Tsk'iiTipüiscs ;n eine wesentlich höhere Frequenz geändert werden muß, damit über den vollen Bereich hinweg gezählt werden kann, der während einer Zeichenzeit von diesen geringstelligen Bits dargestellt wird.

Weil das in der F i g. 1 dargestellte Ausführungsbeispiel in Form von Operationen beschrieben wurde, die sich über die volle Zeichenzeit erstrecken, ist es in dieser Betriebsart ein kanalweise arbeitender Decoder. Das heißt, daß ein Converter für jeden Informationssignalkanal vorgesehen werden muß. Diese Anordnung hat Vorzüge in Form geringeren Libersprechens zwischen den Kanälen. Doch wenn das Übersprechen kein schwerwiegendes Problem ist und sich für einen speziellen Anwendungsfall höhere Taktfrequenzen einrichten lassen, können die Mehrfachkanäle des in der F i g. 1 abgebildeten Konverters zeitteilig bzw. im Zeitmultiplex arbeiten. Im Zeitmultiplex zu arbeiten hat den Vorzug, daß die Konverteranlage billiger wird, weil weniger Konverter erforderlich sind. Außerdem ist es möglich, das Signal-Rauschverhältnis am Ausgang des Filters 40 für irgendeinen vorgegebenen Kanal zu vermindern. Diese Verminderung würde dadurch entstehen, daß jede Zeichenzeit bei demselben zweistufigen Analogsignal kürzer dauert Also wird das aus solchen Stufen resultierende Rauschen in einen höheren Frequenzbereich gedrängt und kann vom Filter 40 leichter herausgeführt werden.

Das in der F i g. 3 dargestellte Teilschaltbild zeigt eine modifizierte Anordnung zum Ankoppeln des Ausgangssignals des Zählers 12 an das decodierende Widerstandsnetzwerk zum Erzeugen des gewünschten Ausgangs-Analogsignals. In der Fig. 3 wird für jeden Ausgangssignalpegel ein Widerstandsabgriff verwendet. Diese Anordnung ist etwas komplizierter als die in der Verbindung mit der F i g. 1 beschriebene, aber sie liefert ein analoges Ausgangssignal, das gegen Ungenauigkeiten sehr unempfindlich ist und bei Obergängen zwischen Analogsignalpegeln weniger überschwingt Die in F i g. 3 verwendeten Bezugszeichen sind dieselben oder ähnlich wie die in der F i g. 1 entsprechende Schaltungselemente verwendeten.

Das vom Zähler 12 (F i g. 1) abgegebene 5-Bit-Ausgangssignal wird über einen Codewandler 41 (F i g. 3) an die jeweiligen Stufeneingänge des Registers 21 angelegt Der Wandler 41 wandelt binärcodierte Eingangssignale in Ausgangssignale n-aus-m derart, daß eine eingangsseitige, binärcodierte Anzahl N in einen Ausgangscode überführt wird, bei dem die N obersten Ausgangsleitungen des Wandlers 41 (wie in der Fig.3 dargestellt) leitend werden und die übrigen Leitungen nichtleitend bleiben. Wenn man annimmt, daß das binäre Eingangssignal des Wandlers 41 m diskrete Analogsignalpegel wiedergeben kann, dann gibt der 5-Biteingang des angeführten Ausführungsbeispieles siebzehn mögliche Pegel vor, wobei der Zähler 12 von der Quelle 10 4 Bit als höchststellige Bitgruppen empfängt und seine Zählung während einer Zeichenzeit um eine weitere Stufe erhöhl werden kann. Weil das Ausgangssignal »insgesamt Null« des Zählers 12 einfach anzeigt, daß

ίο das Register 2Γ kein Ausgangssignal an das Widerstandsnetzwerk 23' anlegt, kann der Wandler 41 diesen Binärsignalzustand ignorieren und nur 16 Ausgangssignale an das Register 21' abgeben. Nachfolgend soll in Verbindung mit der F i g. 4 ein schematisch dargestelltes Ausführungsbeispiel eines solchen Wandlers diskutiert werden, der fünf eingangsseitige binäre Bits in 16 Ausgangsbits umwandelt.

Düs Register 2!' ist vctii seibsn Typ wie das bereits zuvor im Zusammenhang mit der F i g. 1 beschriebene Register 21, weist aber statt fünf (F i g. 1) 16 Stufen auf. Das Widerstandsnetzwerk 23' ist gegenüber dem in der Fig. 1 dargestellten Netzwerk abgeändert und umfaßt 16 Widerstände 44. die sämtlich denselben Widerstandswert z. B. 10 kOhm haben, und zwischen den jeweiligen Stufenausgängen des Registers 21' sowie dem gemeinsamen Ausgangsanschluß 39' liegen. Das Netzwerk 23' empfängt n-aus-m codierte Eingangszeichen und erzeugt ein analoges Ausgangssignal mit Amplituden, die sich über einen entsprechenden linearen Bereich ändern können. In diesem Ausführungsbeispiel ist der zwischen dem Anschluß 39 und Erde liegende Belastungswiderstand 27' um etwa zwei Größenordnungen kleiner als jeder der Widerstände 44 und ihm also ein Widerstandswert von etwa 100 Ohm zugeordnet. Weil für ein von der Quelle 10 abgegebenes 8-Bitzeichen relativ wenige Ströme in einer relativ kleinen Zahl von Widerständen fließen, können die Widerstandswerte der im Netzwerk 23' angeordneten Widerstände (für das in der Fig.3 dargestellte Ausführungsbeispiel) in die Toleranzklasse von plus oder minus 10% gehören.

Bei dem in der F i g. 3 abgebildeten Ausführungsbeispiel wird ein analoges Signal mit kleineren Signalstufenübergängen, geringerem Überschwingen bei Signalübergängen, geringerem Rauschen und weiter bemessenen Widerstandstoleranzen erzeugt. Man erreicht das um den Preis einer größeren Anzahl von Widerständen und Leitungen im Widerstandsnetzwerk 23' und in Verbindung mit Register 2Γ. Doch sind nur zwei verschiedene Widerstandswerte erforderlich.

Die F i g. 4 zeigt ein schematisch dargestelltes Detail einer möglichen Ausführungsform des Wandlers 41 in F i g. 3. Fünf Eingangsleitungen A, B, C, D und fkoppeln Signale von Zähler 12 in den Wandler ein. Diese Signale liegen an einer Gruppe 42 logischer AND- oder Koinzidenzgatter an, deren Ausgangssignal dann wiederum einer Gruppe 43 logischer OR-Gatter zugeführt werden. Einige der an spezieile Eingangs'eitungen des in der Fig.4 abgebildeten Wandlers anstoßenden AND-Gatter weisen eingangsseitig lange Verbindungswege zu Eingangsleitungen auf, die in bezug auf diese Gatter relativ weit fort liegen.

In diesen Fällen sind die mit diesen entfernten Leitungen verbundenen Eingänge einfach durch ein eingekreistes Bezugszeichen gekennzeichnet, das einer solchen entfernt liegenden Leitung entspricht. Auch das unterste (in der Fig. 4 dargestellte) Gatter 45 der Gruppe 42 erhält über den Ausgang des obersten Gatters 54 derselben Gruppe ein Eingangssignal Dieses

Eingangssignal ist durch das eingekreist dargestellte Bezugszeichen AB gekennzeichnet, das angibt, wie das Ausgangssignal dieses obersten Gatters beschaffen ist. Das angesprochene Ausgangssignal ist nämlich eine »logische EINS« und entsteht bei Koinzidenz der über die Wandlereingangsleitungen A und B zugeführten Signale »logisch BINS«. Außerdem erhalten bestimmte OR-Gatter in utzf Gruppe 43 ihre Eingangssignale direkt von den Wandlereingangsleitungen A bis E Ganz ähnlich liefern die OR-Gatter 15 der jeweiligen Ausgangssignale des Wandlers 41 über ihre Ausgangsanschlüsse, und es ist der Eingang E direkt durch den Wandler durchgeschaltet, um den sechzehnten Ausgangsanschluß zu bilden.

Die Zwischen- bzw. Querverbindungen im Wandler 41 können praktisch zusammengefaßt werden. So löst jedes Wandlereingangssignal entweder direkt oder nur über ein OR-Gatter ein Wandlerausgangssignal aus, das einem Dezimalwert entspricht, der gleich einem 5-Bit Binärzeichen ist, in welchem dieses Eingangssignal die einzige Ziffer »binär Eins« aufwies. Außerdem ist jeder Wandlereingang derart über Gatter der OR-Gattergruppe 43 angeschaltet, daß sämtliche Wandlerausgänge, die sich, (wie die F i g. 4 zeigt) oberhalb des entsprechenden Ausgangs befinden, der, wie gerade ausgeführt, betätigt wurde, aktiviert werden. Jeder Wandlereingang dient ferner zum Ansteuern von AND-Gattern in der Gruppe 42 und ist (F i g. 4) Wandlereingängen unterhalb des zuerst erwähnten Wandlereingangs zugeordnet. Die bezeichneten AND-Gatter sind an Eingänge von OR-Gattern angeschaltet, welch letztere die Signalpegel an den Wandlerausgängen in Dezimalwerten festlegen, die anderen 5-Bit-Binärsignalausdrücken entsprechen, einbegriffen einer logische Eins an einer derartigen, zuvor erwähnten Eingangs.

Man nehme z. B. an, daß nur der Eingang Caktiviert wird. Das dort anliegende Eingangssignal zeigt in binaren Termen den Dezimalwert 4 an. Folglich wird dieses Eingangssignal über die OR-Gattergruppe 43 zum Wandlerausgang 4 übertragen, und es ist der Eingang C ferner über eine Leitung 4fi mit Eingängen der OR-Gatter 47,48 bzw. 49 verbunden, welch letztere die Signalpegel an den Wandlerausgängen 1,2 bzw. 3 bestimmen.

Für den Fall schließlich, daß auch andere Wandlereingänge ais der Eingang Cvon Binärzeichen aktiviert werden, die ebenfalls eine Eins am Eingang C erfordern, wird dasselbe Eingangssignal am bezeichneten Eingang Cauch über die AND-Gatter 50,51,52 bzw. 53 übertragen, um evtl. die Wandlerausgänge 5,6,7 bzw. 12 bis 15 zu betätigen.

In der F i g. 5 ist eine weitere Ausführungsform abgebildet, mit deren Hilfe sich segmentierte pulscodemodulierte oder logarithmisch kompandierte Signale aus der digitalen in die analoge Signalform überführen lassen. Bei dieser Ausführungsform ist das höchststellige Bit des mit 8 Bit binärcodierten und von der Signalquelle 10 (Fig. 10) gelieferten Wortes das Vorzeichenbit. Dieses Bit wird übertragen, um den Signalstatus eines 1-Bit-Registers 56 zu steuern. Die übrigen 3 Bit der höchststelligen Bitgruppe definieren verschiedene Amplitudensegmente von logarithmisch anwachsender Segmentgrößc um den vollen Bereich von Analogsignalamplituden zu überdecken, die wiedergegeben werden sollen. Diese drei Bits liegen an Eingängen eines Zählers 12' an und werden bei dieser Ausführungsform zu den drei geringstelligen Stufen von vier Zählerstufen übertragen. Schließlich definieren die vier Bits der geringstelligen Bitgruppe gleichgroße Amplitudenintervalle, die dazu dienen, den voller/¹ Bereich jedes der zuvor erwähnten Amplitudensegmente zu unterteilen. Diese geringstelligen Bits werden zu dem in der Fi g. 1 dargestellten Zähler 18 übertragen und in derselben Weise ausgewertet, wie das in Verbindung mit der F i g. 1 beschrieben wurde, um den Zählstand des Zähler 12' einmal während jeder Zeichenzeit zu erhöhen.

Die vier Ausgangssignale des Binärzählers 12' werden an einen Wandler 4Γ angelegt, der vom selben Typ wie der in der F i g. 4 dargestellte ist, bei dem nun aber nur 4 Eingangs- und 8 Ausgangsanschlüsse vorgesehen sind. Also entspricht der Wandler 41' dem oberen Teil von Fig.4 bis herunter zum Eingang D und zum Ausgange, vorausgesetzt, daß sämtliche Schaltungen unterhalb des letztgenannten Eingangs und Ausgangs enifernt sind. Das Register 21" weist acht Stufen auf und ist sonst dasselbe wie das Register in Fig. 1. Das Widerstandsnetzwerk 23" ist vom selben Typ wie das Netzwerk 23 in Fig. 1. Aber weil es n-aus-m codierte Eingangssignalzeichen erhält, bildet es ein analoges Ausgangssignal mit Amplituden, die sich über einen entsprechenden logarithmisch anwachsenden Bereich von Amplitudensegmenten ändern können. Das Neuwerk 23" weist zwei Gruppen von gleichen Abzweig- bzw. Abgriffswiderständen auf, über die Ausgangssignale des Registers 21" auf Abgriffe der in Serie geschalteten 500 Ohm-Widerstände 28 bis 31 übertragen werden können. Doch sind den Abgriffwiderständen in diesem Ausführungsbeispiel Widerstandswerte von 2 kOhm zugeordnet. Das Register 21" legt seine Ausgangssignale über eine erste Gruppe 57 logischer AND-Gatter jeweils an Abgriffswiderstände einer Gruppe im Netzwerk 23" an. Diese Registerausgangssignale liegen ferner über eine zweite Gruppe 58 von AND-Gattern an der anderen Gruppe von Abgriffswiderständen im Netzwerk 23" an. jedes der Gatter der letztgenannten Gruppe ist über einen Signaiinvcricr, i. B. die inverier 59, 60 und 61, die in der Zeichnung speziell dargestellt sind, mit einem entsprechenden Abgriffswiderstand in der zweiten Gruppe der angesprochenen Abgriffswiderstände verbunden.

Die AND-Gatter der beiden Gruppen 57 und 58 werden ferner von Ausgangssignalen in Form komplementärer Signale des 1-Bit-Vorzeichen-Registers 56 betätigt. Also liegen die Ausgangssignale des Registers 21" für ein Vorzeichenbit einer Polarität direkt über die Gattergruppe 57 am Widerstandsnetzwerk 23" an. Aber es werden diese selben Ausgangssignale für ein Vorzeichenbit entgegengesetzter Polarität in Komplementform über die Gattergruppe 58 und den Inverter übertragen. Wenn mit anderen Worten das von einer vorgegebenen Stufe des Registers 21" herkommende Ausgangssignal dem Netzwerk 23" bei der einen Polarität des Vorzeichenbits eine Stromeinheit zuführt, dann führt dasselbe Registerausgangssignal dem Widerstandsnetzwerk 23" keinen Strom zu, wenn das Vorzeichenbit von umgekehrter Polarität ist Folglich bildet ein bipolares, binärcodiertes Eingangssignal sämtliche entsprechenden Amplitudenstufen in einem unipolaren, analogen Ausgangssignalformat. In dem in F i g. 5 dargestellten Ausführungsbeispiel werden zwei Gruppen von Abgriffwiderständen dazu verwendet, zu verhindern, daß eine Wechselwirkung zwischen den Ausgangssignalen von Invertern und AMD-Gattern eintritt, die denselben Abgriff bedienen.

Hierzu 4 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Digital-Analogwandler mit ein^m auf eine erste Bitgruppe eines Mehrbitzeichens ansprechenden ersten Decoder und einem auf eine zweite Gruppe des Zeichens ansprechenden zweiten Decoder, dadurch gekennzeichnet, daß der erste Decoder (11, 12, 21, 23) unter Ansprechen auf die erste Bitgruppe ein Analogsignal erzeugt, daß der zweite Decoder eine auf die zweite Gruppe ansprechende Schaltungsanordnung (17,18) zum Steuern der Zeit aufweist in der das Analogsignal durch eine auf das Ausgangssignal des zweiten Decoders ansprechende Schaltungsanordnung (20,24) entsprechend dem codierten Wert der zweiten Bitgruppe um einen bestimmten Betrag vergrößert wird.

2. Digital-Analogwandler nach Anspruch 1, dadurch gekennzeichnet daß die Schaltungsanordnung (20) ZUi-! Vergrößern des Analog-signals derart an den ersten Decoder (11,12, 21, 23) angeschaltet ist daß die Vergrößerung des Analogsignals gleich einem Quantisierungsschritt des ersten Decoders (11,12,21,23) ist

3. Digital-Analogwandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Bitgruppe die höherwertigen und die zweite Bitgruppe die niedrigerwertigen Bits des Mehrbiueichens umfassen.

4. Digital-Analogwandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet daß der erste Decoder (11,12, 21,23) einen Codewandler (41) zur Umsetzung in einer, n-Aui-m-Code aufweist (F ig. 3).

5. Digital-Analogwandler nact. Anspruch 4 für einen nach einer Segmentkennlinie kompandierten Code, gekennzeichnet durch ein Kettenleiternetzwerk (23"). dessen Querzweigen die Ausgangssignale des Codewandlers (41') zugeführt sind (F i g. 5).

6. Digital-Analogwandler nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgangssignale des Codewandlers (41') abhängig von einem Vorzeichenbit des Mehrbitzeichens den Querzweigen des Kettenleiternetzwerks (23") direkt (über 57) oder invertiert (über 58,59—61) zuführbar sind (F i g. 5).