DE2324691A1 - Verfahren und schaltungsanordnung zur gewichteten bewertung deltacodierter signale mit digitalen koeffizienten und anwendung einer solchen schaltung in digitalen filtern und entzerrern - Google Patents

Description

Verfahren und Schaltungsanordnung zur gewichteten Bewertung deltacodierter Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und Entzerrern.

Die Erfindung betrifft die Verarbeitung von digital codierten Analogsignalen mit Deltamodulationsverfahren und insbesondere die Multiplikation und Gewichtung solcher Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und Entzerrern.

Bei der Signalverarbeitung wird in zunehmendem Maße statt von Analogverfahren die Digitaltechnik angewandt. Insbesondere ergeben sich bei der Datenübertragung aus der Umwandlung des Analogsignals in Digitalsignale viele Vorteile, insbesondere wenn man die Daten digital überträgt und verschiedene Verarbeitungsschritte durchführt, bevor das Signal gleichgerichtet wird.

Die Umwandlung wird üblicherweise so vorgenommen, daß das Analogsignal abgetastet wird und die Abtastwerte kodiert werden. Es gibt dabei zwei Kodierverfahren, nämlich die Pulscodemodulation und die Deltamodulation. Bei der Pulscodemodulation, kurz PCM genannt, wird das zu codierende Analogsignal in regelmäßiger Folge abgetastet, und die Amplitude eines jeden Abtastwertes wird entsprechend einem Quantisierungsmaßstab quantisiert. Die Anzahl der Quantisierungsschritte wird beispielsweise in binärer Form in einem Zweierkomplementcode ausgedrückt. Damit erscheint das dem

JÜ9851/1Ü48

Analogsignal entsprechende Digitalsignal als eine Folge von binären Worten, wobei jedes Wort der Amplitude eines analogen Signalabtastwertes entspricht. Bei der Deltamodulation wird nur das Vorzeichen der Amplitudendifferenz zwischen einem Abtastwert und dem vorhergehenden Abtastwert betrachtet. Dieses Vorzeichen wird mit zwei mögliehen Werten binärcodiert: + 1, wenn das Vorzeichen positiv ist und -1, wenn das Vorzeichen negativ ist. Die digitale Signaldarstellung des Analogsignals tritt damit in der Form einer Folge von binären Elementen auf, wobei jedes Element die Richtung der Amplitudenabweichung des analogen Signalabtastwertes in Bezug auf die Amplitude des vorhergehenden Abtastwertes anzeigt.

Die Erfindung bezieht sich auf das letztgenannte Analog-Digital-Codierverfahren. Bei der Verarbeitung digital codierter Signale müssen deltacodierte Binärelemente (die in der folgenden Beschreibung Deltabits genannt werden) off. mit Koeffizienten multipliziert werden, die in einem beliebigen Binärcode ausgedrückt sein können, der beispielsweise ein Zweierkomplementcode sein kann. Das ist beispielsweise der Fall, wenn man das Signal mit digitaler Technik filtert. Der Ausdruck "Filtern" bezeichnet hier eine Arbeitsweise, bei der das zu filternde Signal einem Netzwerk mit fester übertragungsfunktion (wie das bei Filtern ganz allgemein üblich ist) oder einem Netzwerk mit veränderlicher übertragungsfunktion (wie dies beispielsvreise bei Entzerrerschaltungen der Fall ist) zugeführt wird.

Die Digitalfiltertechnik ist nunmehr allgemein bekannt, und es sei in diesem Zusammenhang auf den Aufsatz von Jackson, Kaiser Mc Donald in IEEE Transactions on Audio and Electroacoustics verwiesen, der im Band AU-16, Nr. 3 unter dem Titel "An approach to the Implementation of Digital Filters" im September I968 erschienen ist, wo besondere Ausführungsformen angegeben sind. In konventioneller Weise besteht ein Digitalfilter aus einem oder mehreren Verzogerungselementen mit Anzapfungen, denen feste oder , variable Multiplikationskoeffizienten zugeordnet sind sowie aus/einem oder mehreren Addieren oder Akkumulatoren, wobei dann am

3 0 9851/1048

Docket FR 971 023

Ausgang eines der Akkumulatoren das gefilterte Signal auftritt.

Gegenwärtig ist der Einsatz von Digitalfiltern durch die Kosten und die Komplexität digitaler Schaltungen beim Aufbau solcher Filter begrenzt. Tatsächlich sind diese beiden Elemente in beträchtlichem Ausmaße miteinander verknüpft, zumindest für den Teil der Schaltungen, der sich mit arithmetischen Berechnungen befaßt. Wenn Filter mit einer großen Anzahl von Koeffizienten erforderlich sind, dann wird die dabei erforderliche Geschwindigkeit der Rechenschaltungen (insbesondere der Addierer oder Akkumulatoren) sehr hoch und dies erfordert entweder Bauelemente mit sehr hohem Durchsatz, d.h. sehr aufwendige Bauelemente, oder eine große Anzahl von Schaltungen, was nicht nur sehr kompliziert ist, sondern auch vom Kostenstandpunkt für praktisch anwendbare Fälle sehr rasch zu untragbaren Verhältnissen führt. Dies trifft insbesondere dann zu, wenn Deltamodulation benutzt wird. Zum Erzielen einer hohen Codiergenauigkeit bei der Umwandlung eines Analogsignals in ein deltacodiertes Digitalsignal ist eine hohe Abtastfrequenz erforderlich, im allgemeinen von mehr als 100 000 Bit/Sekunde. Um einen Begriff für die Größenordnung zu geben, kann man sagen, daß man für ein Filter mit 32 Koeffizienten (wie es derzeit bei Entzerrerfiltern benutzt wird) die Addierschaltung bis zu 32 Binärworte in jeder Periode der Abtastfrequenz addieren muß, d.h. alle 5 oder 10 Mikrosekunden.

Ein weiterer Faktor bereitet in der Praxis digitaler Filter Schwierigkeiten: Nämlich die Notwendigkeit, im Zeitmultiplex zu arbeiten. Tatsächlich kann eine Addierschaltung jeweils nur ein binäres Wort addieren und kann daher in dem gewählten Beispiel die 32 Binärworte nicht gleichzeitig aufnehmen, sie müssen vielmehr im Zeitvielfach übertragen werden. Die üblichen Schaltungen für eine solche Zeitmultiplexübertragung sind im allgemeinen sehr wichtig und ihre Komplexität ist mit^den geforderten Eigenschaften eines handeisfähigen Produktes nicht vereinbar.

Ferner hat es, soweit dies bekannt ist, einen Übertragungsentzerrer, der mit digitalen Schaltungen und Deltacodierung arbeiten kann, bis

Docket FR 971 023

309851/1048

jetzt noch nicht gegeben.

Aufgabe der Erfindung ist es also, den Aufbau von digitalen Filtern, die mit deltacodierten Signalen arbeiten, so weit zu vereinfachen, daß die Möglichkeit ihrer Anwendung in der Praxis wesentlich verbessert wird.

Insbesondere sollen billige und einfache Multiplexschaltungen zum Aufbau solcher Filter in Verbindung mit logischen Rechenschaltungen geschaffen werden, mit deren Hilfe es möglich ist, die Rechengeschwindigkeit für binäre Akkumulatoren herabzusetzen.

Zu diesem Zweck schlägt die Erfindung eine Schaltungsanordnung und ein Verfahren zur Summenbildunp: zweier Deltabit folgen vor, bei der die Bits mit Binärkoeffizienten gexfichtet werden, wobei jedem Deltabit je ein Koeffizient zugeordnet wird. Das Verfahren ist dabei durch folgende Schritte gekennzeichnet: Bilden der Summe und der Differenz derjenigen Koeffizienten, die den Deltabits gleicher Rangordnung in den beiden Folgen entsprechen in Parallelarbeit sweise, Vergleichen der Werte zweier Deltabits des gleichen Rangs in den beiden Bitfolgen. Ermitteln des Zeichens, das die Summe der entsprechenden Koeffizienten darstellt," wenn die Kombination der beiden Bits entweder 11 oder 00 ist, oder desjenigen Zeichens, das die Differenz der Koeffizienten darstellt_s wenn die Kombination der beiden Bits 01 oder 10 ist_s Anlegen des in der vorhergehenden Stufe ermittelten Zeichens_fl wenn die entsprechende Kombination 11 oder 01 ist, oder des binären Zeichens, das stellvertretend für einen Wert antgegengesetzt zu dem durch das im vorhergehenden Schritt erreichten Zeichens ist, wenn die entsprechende Kombination 10 oder 00 ist, an die Eingänge einer Akkümulatorschaltung und Akkumulieren oder Addieren der so er-mittelten Binärzeichen für jeden Bitrang in den beiden Deltabitfolgen.

Insbesondere schlägt die Erfindung ein Verfahren zum Filtern eines Eingangssignals in der Weise vor, daß das Eingangssignal bei einer gegebenen Frequenz deltacodiert wird, die Deltabits einer Folge

Docket FR 971 023 3 0 9 8 5 1/10 4 8

von 2N ElementarverzögerungsgliederntTzugeführt wird, Abnahme des entsprechenden Bits bei der gegebenen Frequenz am Ausgang jedes Verzögerungsgliedes und Serienumwandlung dieser so ermittelten Bits in zwei Bitfolgen, deren erste die Bits mit einer Verzögerung von TT,3?' und (2N-I)Tj und die andere die Bits mit einer Verzögerung von 2~C ', 4cT,...2N . tTenthält. Dann wird jedem so ermittelten Bit ein Gewichtungskoeffizient zugeordnet. Anschließend wird dieses Verfahren zur Bildung der Summe der beiden so mit Gewichtungskoeffizienten versehenen Deltabits angewandt, und es wird während jeder Periode der vorgegebenen Frequenz, wenn der Akkumulierschritt endet, ein differentiell PCM-codiertes Muster des gefilterten Signals erhalten.

Die Erfindung schafft auch eine Anordnung zur Ausführung einer solchen Summenbildung zweier Deltabitfolgen, bei der die Bits durch Koeffizienten gewichtet sind und ein digitales Filter sowie einen Übertragungsentzerrer als Anwendungsgebiete für eine solche Schaltung und ein solches Filter.

Schaltungsmäßig geht man dabei so vor, daß man die aus der Codierung des Eingangssignals sich ergebenden Deltabilts einem umlaufenden Schieberegister zuführt, indem sie mit einer Frequenz umlaufen, die höher ist als die Abtastfrequenz, so daß die vom Schieberegister kommenden Bits automatisch zeitlich ineinander verschachtelt zur Verfügung stehen. Die Multiplexoperation wird in der Weise durchgeführt, daß zu jedem Verschiebezeitpunkt zwei Bits parallel zur Verfügung stehen. Die Gewichtungskoeffizienten werden nunmehr nicht getrennt zugeordnet sondern zwei und zwei paarweise in der Form von Summe und Differenz der Koeffizienten. Die Relativwerte der vom Schieberegister in einem gegebenen Zeitpunkt kommenden zwei Bits steuern die Auswahl der in Parallelform zur Verfügung stehenden binären Zeichen, die repräsentativ sind für die Summe der beiden entsprechenden Koeffizienten oder deren Differenz oder dem der Summe oder der Differenz entgegengesetzten Wert. Diese binären Zeichen werden sukzessiv im Akkumulator aufaddiert, dessen Ausgang einen differentiellen PCM-codierten Abtastwert des gefilterten Sig-

Docket FR 971 023

309851 / 1048

- 6 nals in jeder Periode der Abtastfrequenz liefert.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung udt den beigefügten Zeichnungen näher beschrieben. Dabei zeigt

Fig. 1 die allgemeine Anordnung eines selbsttätig

arbeitenden Transversalfxlterentzerrers gemäß der Erfindung;

Fig. 2A SGhematiseh ein Blockschaltbild der Eingangsschaltungen und der Verzögerungseinrxchtunp; des Entzerrers;

Fig. 2B eine weitere mögliche Ausführungsform der in

Fig. 2A gezeigten Schaltung;

Fig. 3 ein Blockschaltbild der zur Multiplikation der

Koeffizienten und zur Summenbildunp; in dem Entzerrer dienenden Schaltungen;

Fig. 4 ein Blockschaltbild für die Erzeugung des Feh

lersignals zur Berichtigung der Entzerrerkoeffiz.ienten;

Fig. 5 - ein Blockschaltbild der zum Abspeichern und Berichtigen der Koeffizienten in dem Entzerrer benutzten Schaltungen und

Fig. 6 ein Impulsdiagramm zur besseren Verständlich

keit der in den vorangegangenen Figuren gezeigten Schaltungen.

Eine bevorzugte Ausführungsform der Erfindung wird nunmehr in Verbindung mit einem selbständig arbeitenden Transversalübertragungsentzerrers an sich bekannter Bauart beschrieben. Die allge-

Docket PR 97α 023 309851/1048

meinen Prinzipien solcher Entzerrer sind in einem Buch von R.W. Lucky, J. Salz und H. Weldon Jr. beschrieben mit dem Titel: "Principles of Data Communications", Kapitel VI, das 1968 bei McGraw-Hill in New York erschienen ist. Insbesondere wird dabei auf einen Phasenmodulations-übertragungsentzerrer Bezug genonmen, wie er in der französischen Patentanmeldung 72 15578 der Anmelderin vom 26. April 1972 unter dem Titel "Perfectionnements aux egaliseurs pour transmission en modulation de phase" (Verbesserungen an Entzerrern für die übertragung von Phasenmodulation) beschrieben ist.

Fig.J. zeigt die allgemeine Anordnung eines solchen Entzerrers. Der Entzerrer nimmt ein von dem Übertragungsmedium ankommendes Analogsignal auf und besteht aus einem Analog-Digital-Wandler 1 des Deltamodulatortyps, in dem das ankommende Analogsignal in ein deltacodiertes Digitalsignal umgewandelt wird. Die Deltabits werden einem Verzögerungsglied zugeführt, das aus einer Folge von Elementarverzögerungen besteht und 2N-Anzapfungen (nicht gezeigt) aufweist. Die von diesen Anzapfungen abgenommenen Signale werden· in , einer Multiplizierschaltung 3 mit von einem Speicher Ί abgerufenen Koeffizienten multipliziert. Die in der Multiplizierschaltung 3 erhaltenen Produkte werden in einer Addierschaltung 5 zu dem entzerrten Signal hinzuaddiert. Dieses entzerrte Signal wird dem Datendetektor und den Fehlererkennungsschaltungen zugeführt, die sowohl die übertragenen Daten als auch gegebenenfalls Fehlerinformation liefern. Diese binäre Fehlerinformation wird einer Gruppe von Exklusiv-Odei—Schaltungen 7 gleichzeitig mit Information über das Vorzeichen des analogen Eingangssignals zugeführt, das von der Begrenzerstufe 8 kommt. Die Schaltungen der Schaltungsgruppe 7 arbeiten dabei als Korrelatoren und korrelieren das Vorzeichen des Eingangssignals mit dem Vorzeichen des Fehlersignals. Das Ausgangssignal der Schaltungsgruppe 7 wird einer Gruppe von Schaltungen 9 zugeführt, die die Koeffizienten im Speicher 4 auf den neuesten Stand bringen, um αβαμΓοΙι das Fehlersignal zu kompensieren.

Docket FR971 023 3 Ü 9 8 5 1 / 1 CU 8

Die Arbeitsweise eines solchen Entzerrers soll hier nicht weiter betrieben werden, da sie bekannt ist. Eine Beschreibung dieser Arbeitsweise findet sich in einem Aufsatz von Hirsch und Wolf mit dem Titel: "A Simple Adaptive Equalizier for Efficient Data transmission" (Ein einfacher adaptiver Entzerrer für wirksame Datenübertragung) , veröffentlicht bei Wescon IEEE in Wescon Technical Papers, I969, Teil IV, Abschitt 11-2, Die vorliegende Erfindung betrifft die Ausgestaltung von Schaltungen, die insbesondere in solchen Entzerrern mit Vorteil einsetzbar sind und die nunmehr im Zusammenhang mit den Figuren 2 bis 5 im einzelnen beschrieben werden sollen.

Fig. 2A zeigt die Schaltung des Entzerrers, nämlich die Blocks 1 und 2 von Fig. 1. Der Deltacodierer C nimmt ein Analogsignal auf und wandelt es in-ein deltamoduliertes Codesignal um. Die Frequenz der Abtastung des Analogsignals wird mit fl bezeichnet. Die Deltacodierschaltung C kann beispielsweise so aufgebaut sein, wie sie in der französischen Patentanmeldung 71 07550 der Anmelderin vom 25«Februar 1971 mit dem Titel: "Perfectionnements aux modulateurs delta" (Verbesserungen an Deltamodulatoren) beschrieben ist.

Am Ausgang des Deltacodierers wird daher eine Bitfolge mit der Frequenz fl auftreten. Der Ausdruck "Codierbitperiode" wird dabei für die Zeitspanne benutzt, die zwei benachbarte Bits am Ausgang der Codierstufe trennt, nämlich Θ1 = 1 . Diese Bits werden über eine Und-Schaltung Al und eine Oder-Scnaltung 01 einer Verzögerungseinrichtung zugeführt, die aus zwei Schieberegistern SR. und SR₂-besteht, die hintereinandergesehaltet sind* Die Und-Torschaltung Al wird durch ein Taktsignal ti mit der Frequenz fl gesteuert und läßt damit die von der Codierschaltung C kommenden Bits durch. Die Schieberegister SR und SRp werden im Tak.t einer Schiebe frequenz f2 weitergeschaltet. Jedes Schieberegister SR und SR_ hat eine Bitkapazität von N . ^r »-wobei angenommen ist, daß^ein ganzähliges Vielfaches von Θ1 und die Verschiebefrquenz f2 = N . fl ist, was immer möglich erscient. Das Ausgangssignal des Schieberegisters

Docket FR 971 023

309851/1048

SR wird über ein Verzögerungsglied 11, eine Torschaltung A2 und eine Oder-Torschaltung 01 nach dem Eingang des Schieberegisters SR zurückgeführt. In dem Verzögerungsglied 11 wird eine Verzögerung Θ2 eingeführt, die gleich dem Zeitintervall zwischen zwei benachbarten Bits am Ausgang des Schieberegisters SRp ist, nämlich 9 2 = l/f2. Der Ausdruck "Registerbitperiode" wird für die Bezeichnung von θ 2 benutzt und man sieht, daß θ 1 = N . θ 2 ist, da f2 = N . fl. Die Und-Torsehaltung A2 ist so gesteuert, daß sie nur dann gesperrt ist, wenn die Torschaltung Al geöffnet ist. Das entsprechende Steuersignal wurde daher mit Tl bezeichnet. Am Ausgang des Schieberegisters SR tritt auch ein erstes Polaritätssteuersignal dl und nach Inversion in einer Inverterstufe Il auch das Komplementärsignal dT auf. Dieses Ausgangssignal der Schieberegisterstufe SR wird außerdem einer Exklusiv-Oder-Schaltung 12 zugeführt, die ausserdem an ihrer anderen Eingangsklemme ein Ausgangssignal vom Schieberegister SR aufnimmt. Das Ausgangssignal der Exklusiv-Oder-Schaltung liegt an einem Eingang einer Und-Torsehaltung A3 und über eine Inverterstufe 12 an einem Eingang einer Und-Torsehaltung A4. Die Torschaltungen A3 und A4 werden durch zwei komplementäre Taktsignale t3 und "t3" gesteuert. Die Ausgangssignale der Und-Tor— Schaltungen A3 und A4 liegen an einer Oder-Schaltung 02, deren Ausgangssignal als Auswahlsteuersignal d2 und über eine Inverterstufe als Komplementärsignal d2 zur Verfügung steht. In Fig. 2B ist ein Blockdiagramm einer Schaltung gezeigt, die dasselbe Ergebnis liefert, wie die a¹¹?. Schieberegistern und Rückkonplungsschaltung bestehende Anordnung gemäß Fig. 2A. In Fig._2B ist die übliche Schaltung einer Verzögerungseinrichtung; SR eines transversalen Digitalentzerrers bekannter Bauart gezeigt, gefolgt von einer Multiplexeinrichtung MPX für eine nachfolgende Verarbeitung gemäß dem Prinzip der Erfindung. Die Verzögerungseinrichtung SR ist ein Schieberegister mit 2N Anzapfungen und einer Elementarverzögerung von zwischen benachbarten Anzapfungen, welches eingangsseitig von der Codierschaltung C ein deltacodiertes Analogsignal mit der Abtastfrequenz fl aufnimmt. Das Schieberegister SR wird durch ein Taktsignal ti mit der gleichen Frequenz fl beaufschlagt,das alle Θ1 Se-

Docket FR 971 023 _{o n a Q} _ _Λ

30 98.5.1

künden einen Sehiebeimpuls liefert, unter der Annahme, daß 9 1= 1 ist. Die Ausgangssignale 1 bis 2N der entsprechenden Anzapfun-

fl - '■

gen des Schieberegisters SR werden der Multiplexeinrichtung MPX zugeführt a die innerhalb jeder Periode Q zwei parallele Bitfolgen abgibt, wobei die eine Folge die Ausgangssignale der geradzahligen Anzapfungen die andere Folge die Ausgangssignale der ungeradzahligen Anzapfungen enthält. Wenn also x(t) das digitale Eingangssignal darstellt, dann besteht die erste Bitfolge aus den Signalen x(t -V), x(t - 3T) j ... x[t - (2N-l)cT] , während die zxreite Bitfolge, die parallel zur ersten auftritt, aus den Werten .x(t-2£~) , x(t-4T ), ..., x(t-2N Θ) besteht.

Um die Arbeitsweise der in Fig. 2A gezeigten Schaltung zu erläutern, soll zunächst gezeigt werden, daß diese Anordnung der konventionellen Verzögerungseinrichtung mit 2N-Anzapfungen und einer Elementarverzögerung von fin Fig. 2B äquivalent ist, einer Verzögerungseinrichtung, deren Anzapfungen paarweise, wie in Fig. 2B gezeigtj zu MuItiplexbitfolgen zusammengefaßt wird. Betrachtet man nämlich die Ausgangssignale der Schieberegister SfL und SRp zu einem gegebenen Zeitpunkt t, der mit einem der Zeitabschnitte ti für die Öffnung der Torschaltung Al zusammenfällt, dann entspricht das Ausgangssignal von SR. dem von der Torschaltung Al zu einem Zeitpunkt (t-M . 3^ Θ2) in das Schieberegister SR. eingeführten Delta-

öl X

bit, d.h. einem Bit, dem eine zeitliche Verschiebung gleich dem Produkt der Anzahl der Positionen in SR₁, (nämlich N gj ) durch die Registerbitperiode (nämlich Θ2) erteilt wurde. Es war aber bereits gesagt worden, daß Θ1 = N Θ2 ist. Somit ist also das zum Zeitpunkt t y_On SR^-kommende Bit repräsentativ für das zum Zeitpunkt t -Teingegebene Bit, nämlich des Signals x(t -T)-In gleicher Meise kann gezeigt werden, daß das vom Schieberegister SR₂ zum gleichen Zeitpunkt t kommende Bit dem von der Torschaltung Al zum Zeitpunkt (t-2N qJ ^θ2) eingegebenen Bit entspricht, d.h. zum Zeitpunkt (t-2't). D.h. aber, daß zu einem gegebenen Zeitpunkt t die Signale x(t-T ) und x(t-2TT) parallel an den Ausgängen der Schieberegister SR₁ und SR₂ auftreten. Zum Zeitpunkt t + 2Θ, der nächstfolgenden Registerbitperiode, wird das von SR

Docket FR 971 C23 309851/1048

kommende Signal das zuvor bei (t+V 2-t) im SR eingegebene Signal sein. Dieses Eingabebit kommt von der Torschaltung A2, da die Torschaltung Al zum Zeitpunkt (t+ θ 2-t) gesperrt ist und entspricht dem von der Torschaltung Al bei einer vorangegangenen Öffnung dieser Torschaltung eingegebenen Bit, das die beiden Schieberegister SR₁ und SR_ durchlaufen hat, nach dem Eingang von SR zurückgekoppelt wurde und in der Schaltung 11 einer Verzögerung von θ 2 ausgesetzt war. Das zum Zeitpunkt (t-θ 2) von SR. kommende Bit entspricht daher einem Eingabebit in SR , das von der Torschaltung Al zum Zeit- punkt (t-f θ 2)-2N ^₁ Θ2-Θ2-Ν ^9 2, das heißt zum Zeitpunkt t-3T ankommt. In gleicher Weise entspricht das zum gleichen Zeitpunkt t+ θ 2 aus dem Schieberegister SR₂ kommende Bit einem von der Torschaltung Al zum Zeitpunkt t-4c"in das Schieberegister SR₁ eingegebenen Bit. usw. Somit kommen in jeder Registerbitperiode θ 2 zwei Signale parallel aus den Schieberegistern SR. und SR . Während einer Codierbitperiode θ 1 werden damit zwei Folgen aufeinanderfolgender Signale an den Ausgängen der Schieberegister SR und SR er-

1 c. \

halten, die jeweils in der ersten Folge (Ausgang SR₁) einem Signal x(t) entsprechen, das von der Torschaltung Al nach SR₁ abgegeben und ein ungeradzahliges Vielfaches von Tverzögert wurde und in der zweiten Folge (SRp-Ausgang) einem Signal x(t)_s das nach SR₁ in gleicher Weise eingegeben und ein geradzahliges Vielfaches vonVverzögert wurde.

Man sieht ferner, daß am Ausgang des Schieberegisters SR₂ zwei komplementäre Steuersignale dl und dT abgenommen werden. Diese Signale zeigen einfach das Vorzeichen des von SRp kommenden Bits an, und ihre Verwendung wird im Zusammenhang mit Fig. 3 noch erläutert. Die Exklusiv-Oder-Schaltung 12, Und-Torschaltungen A3 und A^ und die Oder-Torschaltung 02 werden für einen Vergleich der parallel aus den Schieberegistern SR. und SRp kommenden Bits verwendet und die Übertragung der beiden komplementären Steuersignale d2 und ~d2 zeigt an, ob diese Bitwerte gleiche oder entgegengesetzte Werte haben. Die Exklusiv-Oder-Schaltung 12 überträgt eine binäre Eins, wenn die Bits entgegengesetzte oder komplementäre Werte haben, und überträgt eine binäre Null,wenn die Bits den gleichen Wert haben,

Docket FR 971 023 dü^851 /10 48

Wenn das Steuersignal t3 anliegt, ist die Und-Torsehaltung A3 entsperrt und d2 reproduziert das Ausgangssignal der Exklusiv-Oder-Sehaltung 12. Ist das Signal t3 nicht vorhanden, ist die Torschaltung A3 gesperrt und die Torschaltung A4 ist entsperrt und d2 reproduziert den Kehrwert des Ausgangssignals der Oder-Schaltung 12. Der Grund für diese Inversion und die Funktion der Signale d2 und d2 wird noch im Zusammenhang mit Fig. 3 näher erläutert.

Fig. 3zeigt schematisch ein Blockschaltbild für den Koeffizientenspeicher des Entzerrers, die Multiplizierstufen und Addierstufen, die in Fig. 1 durch die Blocks 4, 3 bzw. 5 dargestellt sind. Der Koeffizientenspeicher ist in der Fig. 3 oben als ρ parallel angeordneter Schieberegistergruppen dargestellt, wobei jede Gruppe zwei in Serie geschaltete Register enthält. Die Schieberegister sind mit R_Q bis R₂ bezeichnet und weisen jeweils η Bitpositionen auf. Die Verschiebefrequenz für jedes dieser Register ist f2, was durch das Taktsignal t2 angedeutet ist. Die Anzahl der erforderlichen Registergruppen hängt von der Anzahl der zur Darstellung der Entzerrerkoeffizienten erforderlichen gültigen Bits ab. Hierzu muß erwähnt werden, daß die Koeffizienten durch ρ gültige Bits bestimmt sind. Weiterhin wird angenommen₉ daß die Koeffizienten in einem Binärcode dargestellt sind und negative Zahlen in Zweierkomplement form geschrieben werden.

Gemäß der vorliegenden Erfindung werden die erforderlichen 2N Koeffizienten nicht in der Form gesonderter Koeffizienten gespeichert, sondern paarweise in der Form 'von Summen und Differenzen benachbarter Koeffizienten, Bezeichnet man daher die Koeffizienten mit C₁, C₂,.. 'C₂H-I^{3 C}2ⁿI^s &mn werden die Susnmsn C^ + C₂, C, + C₁.,...C_2n-. + C_2n sowie die Differenzen Cg » C₉ 0& - C-... ·^σ2Μ~^σ?Ν-1 in den Registern abgespeichsrt., Die Einspeiöherimg si'folgt parallel über die Eingänge der Register 3 , Rk₃ .. .R„_p, so daß in jedem Register alle Bits des gleichen Rangs der zuvor erwähnten Summen und Differenzen eingespeichert sind. Wenn zu Beginn des Arbeitszyklus jedes der Register geladen ist, dann sind beispielsweise

Docket FR 971 023

309851/1048

die Summen in den ungeradzahligen Registern und die Differenzen in den geradzahligen Registern eingespeichert, wie dies aus Fig. 3 zu ersehen ist. Es muß darauf hingewiesen werden, daß am Ende der Periode Θ2 die η Verschiebungen innerhalb der Register eine Inversion im Bedeutungsinhalt dieser Register verursacht haben werden. Tatsächlich werden die Differenzen der Koeffizienten von den geradzahligen Registern auf die ungeradzahligen Register übergegangen sein und wegen der Ringschaltung, die im Zusammenhang mit Fig. 5 erläutert wird, werden die Summen der Koeffizienten von den ungeradzahligen Registern auf die geradzahligen Register übergegangen sein. Eine solche Inversion in der Bedeutung des Inhalts der geradzahligen bzw. ungeradzahligen Register in jeder Codierbitperiode Θ1 wird durch die Steuersignale t3 und tf3 berücksichtigt, die ebenfalls in jeder Periode Θ1 invertiert werden und die, wie im Zusammenhang mit Fig. 2 erläutert wurde, die Inversion der Werte der Auswahlsteuersignale d2 und cRf bewirken. Aufgrund dieses Hinweises bezieht sich die nachfolgende Beschreibung nur auf das, was sich innerhalb der Perioden Θ1 abspielt, wenn die Ausgangssignale der geradzahligen Register den Differenzen der Koeffizienten und die Ausgangssignale der ungeradzahligen Register den Summen der Koeffizienten entsprechen. In diesem Fall liegt das Steuersignal t3 an. Die andere Situation läßt sich daraus sehr leicht dadurch ableiten, daß die Bedeutung der Ausgangssignale der geradzahligen und ungeradzahligen Register invertiert und das Steuersignal t3 zum Verschwinden gebracht wird, was anzeigt, daß eine Inversion der Auswahlsteuersignale d2 und cE? stattgefunden hat, worauf im Zusammenhang mit Fig. 2A verwiesen wurde.

Je eine logische Auswahlzelle M. bis M ist mit jeder Gruppe der beiden Register verbunden. Dabei ist nur die Zelle M im einzelnen gezeigt. Dadurch wird das Verständnis der Figur erleichtert, und diese Zelle soll nunmehr beschrieben werden. Das Ausgangssignal des Registers R- liegt an einer Und-Torsehaltung A7, die andererseits das von der Oder-SchaItung 02 in Fig. 2A kommende Steuersignal d2 aufnimmt. In gleicher Weise wird das Ausgangssignal des

Docket FR 971 023

309851/1048

Registers R _., über eine Und-Torsehaltung A8 geleitet, die andererseits das Steuersignal d2 von der Oder-Schaltung 02 in Fig. 2A über die Inverterstufe 13 aufnimmt. Die Aus gangs signale der beiden Und-Torsehaltungpn A7 und A8 werden der Oder-Schaltung 03 zugeleitet, deren Ausgangssignal für das Ausgangssignal der Auswahlzelle M repräsentativ ist. Die Aufgabe dieser Zelle besteht in der Auswahl der Summenbits (C. + C.) im Register R_p _,. oder der Differenzbits (C- C. ^) im Register R₀ in Abhängigkeit von den

J J-I 2p

Steuersignalen d2 oder d2, die angeben, ob die von den Registern SR₁ und SR₂ kommenden Deltabits das gleiche Vorzeichen haben oder nicht. Haben sie das gleiche Vorzeichen, dann tritt d2 nicht auf und die Torschaltung A7 ist gesperrt, während d2 auftritt und die Torschaltung A8 entsperrt, so daß dadurch das Summenbit (G. + C_-1) ausgewählt wird. Sind die Bits von entgegengesetzten Vorzeichen, dann ist nur die Torschaltung A7 ent sperrt (das Signal d2 ist vorhanden) und in diesem Fall wird das Differenzbit (C - C_-1) ausgewählt. Was für die Zelle M gilt, gilt auch für alle anderen

Zellen JL bis M _Λ und man findet an den Ausgängen dieser Zellen j. p-i

parallel entweder die Summe C + C_-1) oder die Differenz (C - C_-1 als Funktion des Wertes von d2 zum betrachteten Zeitpunkt t2.

Wird nunmehr die zeitliche Aufeinanderfolge der Zeitpunkte t2 innerhalb einer Bitcodierperiode θ betrachtet, so sieht man, daß die Ausgangssignale der Zellen M₁ bis M fortlaufend die Summen und Differenzen von je zwei benachbarten Koeffizienten darstellen entsprechend der Signalfolge d2, die wiederum der Beziehung zwischen den Werten der zu aufeinanderfolgenden Zeitpunkten t2 von den Schieberegistern SR₁ und SR_ kommenden Deltabits entspricht.

Am Ausgang jeder Zelle M₁ bis M ist eine Pοlaritatsauswahlschaltung P₁ bis P angeordnet, wobei hier nur die Schaltung P im einzelnen dargestellt ist, während die Schaltungen P₁ bis P - 1

Docket FR 971 023 3 0 9 8 5 1/10 4 8

identisch aufgebaut sind. Das Ausgangssignal der Zelle M wird einer Und-Torsehaltung A9 zugeführt, die außerdem durch das Signal dl aus Fig. 2A angesteuert wird. Außerdem liegt das Ausgangssignal der Zelle M über eine Inverterschaltung IM an einer Und-Torschaltung AlO, die ebenfalls durch das Steuersignal dl aus Pig. 2A angesteuert wird. Die Ausgangssignale der beiden Torschaltungen A9 und AlO liegen an einer Oder-Schaltung 04.

Die Polaritätsauswahlschaltung P hat die Aufgabe, das Ausgangssignal der Zelle M dann, wenn das Signal dl vorhanden ist, d.h. wenn ein vom Schieberegister SRp kommendes Bit den Wert +1 annimmt, unmittelbar durchzulassen. Ist dagegen das Signal dl nicht vorhanden, sondern nur das inverse Signal cfT, d.h., wenn das,. vom Schieberegister SR_ kommende Bit den Wert -1 annimmt,/kehrt die Schaltung P das Ausgangssignal der Zelle NI um und liefert ein

P P

invertiertes Ausgangssignal.

Zur Arbeitsweise der Schaltungen in Fig. 3 kann angemerkt werden, daß zu jedem Zeitpunkt t2 die parallelen Ausgangssignale der Polaritatsschaltungen P₁ bis P der Summe (C. + C«) entsprechen, wenn die von den Schieberegistern SR. und SRp kommenden Werte beide den Wert +1 haben, der Differenz C. - C.. , sollten die vom

j J ■*·

Schieberegister SR₁ kommenden Bits den Wert -1 und die vom Schieberegister SRp kommenden Bits den Wert +1 annehmen, der Summe C + C ·_-.» sollten die Bits ,die von den Schieberegistern SR₁ und SR kommen, den Wert -1 annehmen und endlich der Differenz C. - C, sollten die von SR kommender Bits den Wert +1 und die von SR₂ kommenden Bits den Wert -1 annehmen. In den letzten beiden Fällen soll tatsächlich -(C. + C_-1) und -(C. + .C_-1) erreicht werden. Da hier mit binären Zahlen gearbeitet wird,genügt es in der niedrigstwertigen Position der beiden Zahlen C. + C_-1 und C. - C_-1 eine binäre "1" jedesman dann hinzuzuaddieren, wenn das von SR_ kommende Bit den Wert -1 annimmt. Diese Operation wird im Akkumulator 27 durchgeführt.

Die Ausgangssignale der Schaltungen P₁ bis P gelangen parallel in den Akkumulator 13, der zum Zeitpunkt t2 die an diesen Ausgängen

309851 /1048
Docket FR 971 023

-16- 2324631

liegenden Binärzahlen mit den zu vorangegangenen Zeitpunkten t2 aufgenommenen Binärzahlen akkumuliert. Es wird hier ein bekannter Parallelakkumulator benutzt, der nicht besonders beschrieben zu werden braucht. Er kann beispielsweise aus einer Addierschaltung und einem nachfolgenden Register bestehen, dessen Ausgangssignale wiederum den Eingängen der Addierschaltung zugeführt werden. Die Anzahl der erforderlichen Positionen im Akkumulator muß natürlich das mögliche Auftreten von Überträgen und die Tatsache berücksichtigen, daß die zu verarbeitende Zahl negativ sein kann« Man >ann beispielsweise hier einen Akkumulator mit 12 Bitpositionen benutzenr Das von der Schaltung P kommende Bit wird in den vier höchstwertigen Positionen gemäß üblicher Ver*arbeitungsprinzipien für Binärzahlen, die im Zweierkomplementeode geschrieben sind_s eingespeichert. Die niedrigstwertige Position im Akkumulator nimmt das Signal "dl auf₉ das immer dann ⁿI" ist, wenn ein von SRp kommendes Bit -1 ist und das immer gleich 0 ist₅ wenn ein von SR₀ kommendes Bit gleich -1 ist. Die Addition einer binären "1" in der niedrigstwertigen Position im Akkumulator macht es möglich su entsprechenden Zeitpunkten die Werte -(C = 4·. 3. „ ) odei? —CC. -C .) anstelle der Werte Q, * G, _Λ oder C. - Q₄ „ einzuspeichern_s Sie an den Msgangen der Schaltungen P₁ bis P auftreten.

Zu Jedem "Zeitpunkt ti wird der Inhalt des Akkumulators in ein Ausgaberegister 14 überführt, Ss sm3> darauf hingewiesen werden₃ daä dieser Akkumulatorinhalt sinsai ilbtastwert des sntserrten Signals in einem Code entspricht, 3.sp nicht mehr ein Deltacode_s sondern ein differentieller POM-Cocxe ist» Die Ausgangssignale dieses Registers werden dann parallel einer.! differentiellen PCM nach Analogumwandler 15 zugeführt, dam das entzerrte Analog-Äusgangssignal entnommen werden kann.

Die bisherige Beschreibung betraf "die eigentlichen Sntserrerschaltungen, mit denen es möglich ist₉ ein entserrtes Ausgangssignal zu erzeugen. Ss müsssen nun noch dis Schaltungen sup Erzeugung eines Pehlersignals und zur Berichtigung der Koeffizienten in dem Entzerrer in Übereinstimmung mit fisr- Verfahren besehrieben werden.

303851/1048
Docket FR 971 023

wie sie in der zuvor genannten französischen Patentanmeldung 72 15578 angegeben sind. Dies wird im Zusammenhang mit den Figuren ¹I und 5 erfolgen.

In Fig. ¹J sind die Detektorschaltungen zum Feststellen des Vorzeichen des Eingangssignals und des Vorzeichens des Einstellfehlersignals sowie die entsprechenden Multiplizierschaltungen (Blocks 7 und 8 der Fig. 1) dargestellt. Die Schaltungen zum Feststellen des Vorzeichens des Eingangssignals werden zunächst beschrieben. Das analoge Eingangssignal wird einem Verzögerungsglied 16 und anschließend einer Impulsformstufe 17 zugeführt, die daraus Rechteckimpulse ableitet. Das Ausgangssignal der Impulsformstufe 17 wird zu Zeitpunkten tM abgetastet, und das Ergebnis wird in einer Haltestufe 18 abgespeichert. Die Haltestufe 18 ist mit dem Eingang eines Verzögerungsgiiedes verbunden, das eingangsseitig eine Und-Torschaltung All, die durch Impulse zu Zeitpunkten ti entsperrt wird, und eine Oder-Schaltung 05, zwei Schieberegister SR3 und

SR., die miteinander in Reihe geschaltet sind und jeweils N JL ⁴ Θ1

Bitpositionen enthalten und durch die Verschiebetaktfrequenz f2 gesteuert werden, sowie eine Rückkopplungsschleife mit dem Verzögerungsglied 19 mit einer Verzögerung = einer Registerbitperiode und eine Und-Torschaltung A12 enthält, die so angesteuert wird, daß sie immer entsperrt ist mit Ausnahme der Zeitpunkte ti. Ähnlich wie in Fig. 2A treten zu jedem Zeitpunkt t2 an den Ausgängen der Schieberegister SR und SRk parallel zwei Bits auf.

Zur Ermittlung des Vorzeichens des Einstellfehlersignals wird nunmehr das Ausgangssignal des PCM-Analog-Umwandlers $5 (Fig.3) einem Modulator 20, einem Filter 21 und einer Gleichrichterstufe 22 zugeführt. Das Ausgangssignal der Gleichrichterstufe 22 wird in der Vergleichsstufe 23 mit einer Bezugsamplitude verglichen, und das von der Vergleichsstufe abgegebene, das Vorzeichen des Amplitudenfehlers aus dem Vergleich anzeigende Binärsignal wird dem Eingang einer Exklusiv-Oder-Schaltunf 24 zugeführt. Das Ausgangssignal des Filters 21 wird außerdem einer Datendetektorstufe,die nicht gezeigt ist,zuge-

Docket fr 971 023 3 0 9 8 51/10 4 8

leitet. Dieser Teil der Schaltung stellt schematisch die in der obengenannten französischen Patentanmeldung 72 15578 dargestellte Schaltung zur Erzeugung des Einhüllenden-Fehlersignals dar und arbeitet kurz gesagt wie folgt» Das von der Umwandlerstufe 15 kommende Signal wird im Modulator 20 in seiner Frequenz umgesetzt und im Filter 21 wird ein Modulationsseitenband ausgefiltert. Das Signal wird dann gleichgerichtet, damit die Amplitude der Einhüllenden eines solchen Signals mit einer Bezugsamplitude in der Vergleichsstufe 23 verglichen werden kann. Eine solche Vergleichsstufe erzeugt ein binäres Signal, das dem Vorzeichen der Amplitudendifferenz zwischen den Amplituden der Einhüllenden und des Bezugssignals feststellt, worauf dieses Signal einer- Exklusiv-Oder-Schaltung 24 zugeführt wird. Am anderen Eingang der Exklusiv-Oder-Schaltung 2*4 liegt ein von der umwandlerstufe 15 über ein Verzögerungsglied 25 und eine Rechteckimpulsstufe 2β kommendes Analogsignal. Das Ausgangssignal der Exklusiv-Oder-Schaltung 24\fird einer Abtast- und Halteschaltung 27 zugeführt, die durch Taktsignale t5 angesteuert wircU

Das Ausgangssignal der Abtast-.und Halteschaltung 27 wird zwei Exklusiv-Oder-Schaltungen 28 und 29 zugeführt, denen die Bits vom Scbiebereigster SR_ bzw» Schieberegister SR₁, zugeführt werden. Das Ausgangssignal der Exklusiv-Oder-Schaltung 29 liefert das Signal t3. Andererseits liegen die Ausgangssignale der beiden Exklusiv-Oder-Schaltungen 23 und 29 an den Eingängen einer Exklusiv-Oder-Schaltung 30. Das AusgangsSignal dieser Stufe wird unmittelbar einer Und-Tor-Sehaltung Al4 zugeleitet, an der außerdem ein Taktsignal t3 liegt sowie einer Und-Tor-Sehaltung A15, der das Taktsignal t3 über eine Inver-terstufe 15 zugeleitet wird. Die Ausgangssignale der beiden Und-Tor-Sehaltungen liegen an den Eingängen einer Oder-Schaltung 06_s an deren Ausgang das Signal d*i auftritt.

Diese eben beschriebenen Schaltungen haben die Aufgabe, das Vorseichen des EntaerrereingS'igsignals mit dem Vorzeichen des Einstellfehlersignals ?λχ multiplizieren und Eingangs signale für die

Docket FR 971 023 ο * .-· η ·,? ι / « η / r

Schaltungen zur Berichtigung der Koeffizienten im Speicher ¹I zu bilden, die im Zusammenhang mit Fig. 5 noch beschrieben werden. Natürlich muß man sicher gehen, daß der Teil des Eingangssignals, aus dem das Vorzeichen abgeleitet wird, dem Teil entspricht, der das Fehlersignal während des betrachteten Zeitabschnitts definiert, so daß eine brauchbare Korrelation bei der Berichtigung der Koeffizienten möglich ist. Das bedeutet natürlich, daß das Eingangssignal, bevor das Vorzeichen abgeleitet wird, um die Zeitperiode verzögert werden muß, die dieses Signal zum Durchlaufen des eigentlichen Entzerrers und der zur Erzeugung des Fehlersignals dienenden Schaltungen benötigt. Mit anderen Worten, die Stromlaufbahn durch die Blocks 8 und 9 von Fig. 1 muß eine gleichlange Laufzeit haben wie die Stromlaufbahn durch die Blocks 1, 2, 3» 5 und 6 in Fig.l. Das ist die Bedeutung des Verzögerungsgliedes 16, dessen Wert natürlich eine Funktion der für den Aufbau der Schaltungen benutzten Bauelemente ist.

Das auf diese Weise in dem Verzögerungsglied 16 verzögerte Eingangssignal wird in der Impulsformstufe 17 in ein Rechtecksignal umgewandelt und zu Zeitpunkten t4 in der Stufe 18 abgetastet und liefert damit eine Information über das Vorzeichen des Eingangssignals. Die Zeitpunkte tM treten mit einer Frequenz auf, die ein Untervielfaches der Frequenz der Zeitpunkte ti ist. Das Ausgangssignal der Stufe 18 wird zu jedem Zeitpunkt ti für die überführung des entsprechenden Bits in das Schieberegister SR durch die Und-Tor-Schaltung All, über die Oder-Torschaltung 05 abgetastet. Die in den Schieberegistern SR, und SR₁, enthaltenen Bits werden mit der Frequenz f2 verschoben, und nach jeder Verschiebung wird das ausgangsseitig am Schieberegister U auftretende Bit über das Verzögerungsglied θ 2 . 1/fs dem Eingang der Und-Tor-Schaltung A12 zugeführt.

Das Ausgangssignal der Exklusiv-Oder-Schaltung 2M stellt das Einstellfehlersignal dar, das in der Schaltung 27 zu Zeitpunkten t5 abgetastet wird. Diese Zeitpunkte t5 sind die charakteristischen

Docket FR 971 023

309851 /1048

Zeitpunkte, die durch die Datenübertragungsfrequenz definiert sind, mit denen das Datensignal abgetastet werden muß, so daß es gleichgerichtet werden kann. Die Art und Meise wie diese charakteristischen Zeitpunkte ermittelt werden., ist kein Teil der vorliegenden Erfindung und entsprechende Verfahren sind bekannt. Ein Verfahren dieser Art ist in der oben erwähnten französischen Patentanmeldung 72 15578 vorgeschlagen worden. Das Ausgangssignal der Schaltung 27 wird dann den anderen Eingängen der Exklusiv-Oder-Sehalt ungen 28 und 29 zugeleitet.

Die Ausgangssignale dieser beiden Exklusiv-Oder-Schaltungen 28 und 29 wird den Eingängen einer logischen Auswahlschaltung zugeführt, die aus einer Exklusiv-Oder-Sehaltung 30, einer Und-Tor-Sehaltung Al4, einer Inverterstufe 15 _s einer Und-Tor-Sehaltung A15 und einer Oder-Tor-Schaltung 06 besteht. Die Arbeitsweise einer solchen logischen Auswahlschaltung wird am besten verständlich aus der Wahrheitstabelie I, wo s das Ausgangssignal der Stufe 27, S_n das Ausgangssignal des Schieberegisters SR,, s_? das Ausgangssignal des Schieberegisters SR₁^₉ XOR 28 das Aus gangs sign al der Exklusi.v-Oder-S ehalt ung 28 und XOR 29 das Aus gangs signal der Exklusiv-Oder-Sehalt ung 29 darstellt,,

Die sich dabei ergebenden Signale d3 und dH werden zur Berichtigung der Koeffizienten in der bestimmten Meise benutzt _s die nunmehr im Zusammenhang mit Pig_o 5 erläutert wird«"

Tabelle I

se	Sl	S2	XOR 28	XQR 29 ck d3 " (T3fa©$"	i	0 (4T3 tief).
1	1	1	0	0	0	0
1	1	O	0	1	0	1 ■ _
1	O	1	1	0	1	1
1	O	O	1	1	i	O
O	1	1	1	1	0	0
O	1	O	1	0	0 1	I
O O	O O	i O	0 0	1 0	He	1 ο ■■
	(ΠΠΓΒΤ / Ϊ'Ί

Docket FR 971 023

Pig. 5 zeigt die Schaltungsanordnung, mit der es möglich ist, die Koeffizienten (Block 9 in Pig. 1) auf den neuesten Stand zu berichtigen. Zur Verdeutlichung der Beschreibung zeigt Pig. 5 außerdem den Koeffizientenspeicher, der bereits in Fig. 3 gezeigt ist. Dieser Speieher besteht aus ρ Gruppen von je zwei Schieberegistern, wobei jede Gruppe gültige Bits des gleichen Ranges der Koeffizientensummen (C. + C.) und Differenzen (C - C.) enthält. Die Aus-JjJ-j j — J-

gangssignale der ungeradzahligen Register R^, R.... .R„ _. gelangen an die Addierstufe 31, deren Ausgangssignale jeweils den Eingängen der geradzahligen Register R„, R^...Rp zugeführt wird.

Die Addierstufe 31 hat ρ Bitpositionen entsprechend den ρ Gruppen von Schieberegistern. Jede Bitposition nimmt ferner ein Signal d7 auf, dessen Erzeugung noch beschrieben wird. Die niedrigstwertige Bitposition erhält außerdem ein Übertragssignal k, das von der höchstwertigen Bitposition einer weiteren Addierstufe 32 kommt.

Außerdem enthält die Schaltung eine Anordnung von q Gruppen parallel angeordneter Schieberegister R* bis R^so_a> wobei jede Gruppe aus zwei in Reihe geschalteten Schieberegistern besteht. Jedes Schieberegister R' bis R* hat N s-4- Positionen und die Schiebefrequenz ist f2. Diese Register enthalten die ersten neun nichtsignifikanten Bits der Summen (C. + C_-1) und der Differenzen

J J ""->■

(C- C „ ) in gleicher Weise wie die Register R„ bis R„ die ρ J J-J- ι dp

signifikanten Bits der gleichen Summen und Differenzen enthalten. Die Ausgangssignale der ungeradzahligen Register R',, R⁹,,... R' _, werden dem Akkumulator 32 parallel zugeführt und die Ausgangssignale dieses Akkumulators werden den Eingängen der geradzahligen Register R⁵-, R*₂> ^R%s ^R*2a ^{über e}^-^ne Rückkopplungsverbindung zugeführt. Der Akkumulator 32 hat q Bitpositionen, die den q Gruppen von Schieberegistern entsprechen. Allen Positionen im Akkumulator 32 wird das Signal d7 zugeführt, mit Ausnahme der Position der Ordnung 2. Außerdem nimmt die niedrigstwertige Bitposition (Ordnung 1) das Signal d7 zweimal auf (die beiden Eingänge sind in Üblicher Weise der Summeneingang und der übertrags-

Docket PR 971 023 „ _Λ _

309851/1048

eingang in dieser Position). Außerdem nimmt die Position oder Rangordnung zwei im Akkumulator 32 das Signal άβ auf.

Die beiden Signale άβ und d7 werden in den Und-Tor-Sehaltungen A15 und A16 erzeugt. Die Und-Tor-Schaltung A15 hat drei Eingänge, Am ersten Eingang liegt das Signal d4₃ am zweiten Eingang liegt das Signal d3 und am dritten Eingang liegt das Steuersignal d5. Das Ausgangs signal der Torschaltung A15 ist das Signal d.6. Die Und-Tor-Schaltung Αΐβ hat ebenfalls drei Eingänge ₃ am ersten Eingang liegt das Signal d4₃ am zweiten Eingang liegt das Signal d3 über Inverter ±6 und am dritten Eingang liegt das Signal d5. Das Aus gangs signal der Und-Tor-Schaltung A16 ist das Signal d7.

Die Tabelle II gibt die Werte von d6 und d7 in Abhängigkeit von d3 und d4₃ wenn d5 gleichzeitig vorhanden ist (d6, d7 = 0 ₃ wenn d5 nicht vorhanden ist).

	Tabelle II	d6	d7
d3		O	O
O	dk	O	1
O	O	O	O
1	1	1	O
1	O
1

Das Signal d5 tritt in jedem Zeitabschnitt t5 auf und dauert zwei Perioden θ 1. Ein solches Signal ermöglicht die Berichtigung der Summen und der Differenzen der Koeffizienten für jeden, charakteristischen Zeitpunkt t5. Seine zeitliche Dauer ist so gewählt, daß jede Summe und jede Differenz einmal_s und nur einmal die Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit von d5 durchläuft. Die Arbeitsweise der in Fig. 5 gezeigten Schaltungen wird nunmehr beschrieben.

Docket FR 971 023

3 0 9 8 81/10 4

Wegen des Übertrag-Signals k können die beiden Akkumulatoren 31 und 32 als ein Akkumulator betrachtet werden. Die Veränderung des Inhalts eines solchen Akkumulators wird für die möglichen Werte der Signale d6 und d7 bei gleichzeitigem Auftreten von d5 untersucht. Wenn d6 = d7 ⁼ 0, dann wird der Inhalt des Akkumulators nicht verändert und der Gesamtwert der entsprechenden Summe oder Differenz der Koeffizientenj d.h. ein Koeffizient, dessen gültige Bits im Akkumulator 31 und dessen ungültige Bits im Akkumulator 32 zu einem gegeberien Zeitpunkt liegen, wird nicht verändert. Wenn aber d6 = 1 und d7 = 0, wird eine binäre "1" in Position der Rangordnung 2 im Akkumulator 32 eingeführt und der Gesamtwert der entsprechenden Summe oder Differenz der Koeffizienten wird um +2 erhöht. Wenn d6=0 und d7=l ist, wird eine binäre "1" in jede der Positionen in dem Akkumulator 31 und in jeder der Positionen im Akkumulator 32 mit Ausnahme der Position der Größenordnung 2 eingeführt und zusätzlich eine zweite binäre "1" wird in die Position des Ranges 1 (des niedrigsten) im Akkumulator 32 eingeführt» Das hat die Wirkung, daß -2 zum gesamten Wert der entsprechenden Summe oder Differenz der Koeffizienten hirizuaddiert wird, was sich leicht bestätigen läßt.

Wenn das Signal d5 auftritt, wird der gesamte Viert der Summe oder Differenz der Koeffizienten in den Akkumulatoren 31 und 32 durch 0, +2 oder -2 entsprechend den Werten von d6 und d7 modifiziert. Jedesmal wenn eine Summe oder eine Differenz von Koeffzienten die Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit des Signals d5 durchläuft, werden sie durch Signale d6 und d7 berichtigt und das trifft sequentiell für alle Summen und Differenzen der Koeffizienten zu, die zu jedem Zeitpunkt t2 von den Registern R^, R,,.. Rp _„ und den Registern R' , R* ...R'^ . parallel ankommen.

Es ist jedoch immer der Gesamtwert der Summe oder Differenz der Koeffizienten, der bei jedem Durchlauf durch die Akkumulatoren neu bewertet wird. Der Wert einer solchen Summe oder Differenz, d.h. der Wert, der sich aus ρ gültigen Bits ergibt, wird dadurch wesentlich weniger oft modifiziert, d.h. er wird nur dann modifiziert, wenn der Akkumulator 32 überläuft (Übertragssignal k=l).

Docket FR 971 023 309851/1048

Man sieht, daß die Existenz der q nicht gültigen Bits für jede Summe oder Differenz der Koeffizienten und die Tatsache, daß die Signale ä6 und d7 auf diese q nicht gültigen Bits einwirken, ein vollständiges digitales Äquivalent einer Integration der in die Summen und Differenzen der Koeffizienten einzuführenden Korrektur möglich macht.

Die Beschreibung hat sich zwar mit einem bevorzugten Ausführungsbeispiel der Erfindung befaßt. Zur'vollständigen Erläuterung sollte man aber Fig. 6 betrachten, die die zeitlichen Zusammenhänge der verschiedenen Operationen zeigt. Dabei bezieht sich Fig. 6 auf die Zeitimpulsfolgen einer bestimmten Ausf uhrungsform der Erfindung, nämlich eines Phasenmodulationsübertragungssystems mit folgenden Eigenschaften:

Anzahl der verschiedenen Phasen 2₉

übertragungsgeschwindigkeit 4800 Bit pro Sekunde (d.h. eine übertragungsgeschwindigkeit von l600 Baud).

Modulationsträger l800 Hz.

Der Entzerrer hat folgende Eigenschaften? .

Anzahl der Anzapfungen 2N = 32, Elementarversögerung zwischen benachbarten AnzapfungenT= 1/17200 Sekunden,

Diese Elemente reichen zur Definition des Systems und der Entzerrererfordernisse aus. Tatsächlich können N undlTin gewissem Maße durch den Hersteller bestimmt werden. Die Anzahl der Anzapfungen ist eine Funktion der geforderten Entzerrerqualität _s d„h. je größer die Anzahl der Anzapfungen mit gleicher Elementarverzögerung zwischen den Anzapfungen ist, umso besser wird der Entzerrer arbeiten, wobei theoretisch natürlich ein Entzerrer mit unendlicher Länge eine vollständige und vollkommene Entzerrung liefert« Bezüglich des Wertes vont zeigt die Theorie, daß ^ nur kleiner sein muß als ein Grenzwert,

Docket fr 971 023 3 0 9 8 51/1 0 48

der der Kehrwert der Nyquistfrequenz für die hier betrachtete übertragung ist, was dem Hersteller einen gewissen Freiheitsgrad gibt.

Die übertragungsgeschwindigkeit definiert die Zeitabschnitte, die zwei charakteristische Zeitpunkte t5 voneinander trennen, nämlich hier I/I6OO Sekunden. Eine solche Periode ist die Basis der gesamten Taktgabe im System. Diese Periode wird nur durch die Systemeigenschaften erzwungen. Alle anderen zeitlichen Werte können, wie noch zu zeigen ist, davon abgeleitet werden.

Für die Abtastzeitpunkte t4 für das Vorzeichen des Entzerrereingangssignals muß festgestellt werden, daß an den Ausgängen der Schieberegister SR und SR₁J (Fig. 4) die Anwesenheit von Bits sichergestellt sein muß, die diesem Teil des Datensignals entsprechen, das für die Erzeugung des Fehlersignals zum Zeitpunkt eines charakteristischen Zeitpunkts t5 am Ausgang der Schaltung 27 in Fig. 4 benutzt wurde. Daher ist die Frequenz der Zeitpunkte t4 ein Vielfaches der übertragungsgeschwindigkeit und außerdem ein Vielfaches von l/V , wobeiT'die Elementarverzögerung zwischen zwei benachbarten Anzapfungen ist. Die übertragungsgeschwindigkeit beträgt hier I600 he und 1/C - 7200 Hz. Das hier gewählte gemeinsame Vielfache zur Bestimmung der Zeitpunkte t4 ist 14 400 Hz, was der neunfachen übertragungsfrequenz und dem Doppelten von 1/ tentspricht.

Bezüglich der Abtastzeitpunkte ti für das Eingangssignal zur Deltacodierung und die Einführung in die Schieberegister SR. (Fig. 2A) und SR, (Fig. 4) muß die Frequenz fl eine ausreichend genaue Deltacodierung sicherstellen. Um die Erzeugung der Taktsignale zu vereinfachen, kann fl ein Vielfaches der Frequenz, mit der die Zeitabschnitte t4 auftreten, beispielsweise 115 200 Hz sein.

Die Schieberegisterschiebefrequenz f2 ist NfI, wie bereits erwähnt und somit 16 χ 115 200 Hz. Die Zeitpunkte t3 bezeichnen jeweils einen von zwei Zeitpunkten ti. Fig. 6 zeigt außerdem das

Signal d5, das zu jedem Zeitpunkt t5 beginnt und über zwei Perioden ti andauert.

309851/1048

Docket FR 971 023

Claims (8)

PATENTANSPRÜCHE

1. Verfahren zur Summenbildung aus zwei Polgen von mit binären Koeffizienten gewichtheben Delta-Bits, wobei jedem Delta-Bit ein Koeffizient zugeordnet ist, gekennzeichnet durch folgende Verfahrensschritte:

Erstellen der Summen und Differenzen der Koeffizienten der Delta-Bits gleichen Ranges in beiden Polgen parallel, Vergleichen der Werte der Delta-Bits gleichen Ranges in beiden Polgen und übermitteln eines Zeichens, das der Summe der beiden Koeffizienten entspricht, wenn die Kombination der beiden Bits 11 oder 00 ist,

oder eines Zeichens, das der Differenz der beiden Koeffizienten entspricht, wenn die Kombination der beiden Bits 01 oder 10 ist, Überführen des so ermittelten Zeichens, wenn die Kombination der beiden Bits 11 oder 01 ist, oder des dazu entgegengesetzten Zeichens, wenn die Kombination der beiden Bits 10 oder 00 ist, an die Eingänge eines Akkumulators und Akkumulieren der so angelieferten Zeichen für jeden Bit-Rang beider Delta-Bit-Polgen.

2. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Verfahrensschritte:

Delta-Kodieren des Eingangssignals bei einer gegebenen Frequenz fl_s

Zuführen der Delta-Bits einer Folge von 2N Verzögerungsgliedern mit der ElementarverzögerungT, Entnehmen des entsprechenden Bits am Ausgang eines jeden Verzögerungsgiiedes mit vorgegebener Frequenz, Parallel-Serienumwandlung dieser Bits in zwei Bit-Folgen, deren erste die Bits mit Verzögerungen 2T, 3 V .. » (2N-I)TT und deren zweite die Bits mit Verzögerungen 2T ...4£ enthält,

Docket FR 971 023

309851/1048

Zuordnen eines Gevrichtungskoeffizienten zu jedem so abgeleiteten Bit und Durchführen der Verfahrensschritte gemäß Anspruch 1 zur Bildung der Summe der beiden Polgen mit Koeffizienten gewichteter Delta-Bits zum Erzeugen eines differentiell PCM-codierten Abtastwertes des gefilterten Signals während jeder Periode der vorgegebenen Frequenz.

3. Schaltungsanordnung zur Durchführung eines Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß zur Summenbildung der Gewichtungskoeffizienten zweier Delta-Bit-Polgen ein Schieberegister (SR., ^SiO ^mit einer logischen Summenschaltung (Mp) verbunden ist, an der paarweise die Summen bzw. Differenzen benachbarter Koeffizienten als zwei Bitfolgen auftreten, daß Vergleichsschaltungen vorgesehen sind, die die Delta-Bits gleichen Ranges beider Delta-Bitfolgen miteinander vergleichen, um Vorzeichengleichheit oder Ungleichheit festzustellen, daß ferner logische Auswahlschaltungen (Pp) vorhanden sind, die die Summen bzw. Differenzen der Koeffizienten aufnehmen und entsprechend bei Vorzeichengleichheit oder Ungleichheit die Summe bzw. Differenz der Koeffizienten auswählen, worauf dann der Binärwert des einen der Delta-Bits festgestellt wird, und daß zur selektiven Inversion logische Schaltmittel (A9, AlO, 04, Ik) vorgesehen sind, die bei Peststellung sines"ersten Binärwertes ein binäres Zeichen erzeugen, dessen Wert dem der ausgewählten Summe oder Differenz entgegengesetzt ist und bei entgegengesetztem Binärwert das die Summe oder die Differenz darstellende ausgewählte Binärzeichen unverändert durchlassen, und daß endlich eine Akkumulatorschaltung (13) vorgesehen ist, die der Aufnahme der nacheinander aus der selektiven Inversion kommenden Zeichen bei Verarbeitung der beiden Delta-Bit-Polgen dient.

Docket PR 971 023

309851/10 48

4. Schaltungsanordnung nach Anspruch 3 in einem Digital-Filter mit 2N Koeffizienten (Cl bis C2N) und einer Elementarverzögerung vonf, dadurch gekennzeichnet, daß eine Kodierstufe (C) zur Deltakodierung des Eingangssignals mit einer -ersten Frequenz (fl) vorgesehen ist, die ein Vielfaches von 1IX ist, daß die Kodierstufe mit einem im gleichen Takt gesteuerten Schieberegister (SR) verbunden ist, dessen Parallelausgänge (1 bis -2N) mit einer Multiplexschaltung (MPX) verbunden sind, die an ihren zwei Ausgängen zwei parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen Werten von x(t-ltT) liefert.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Schieberegister (SR) aus zwei In Reihe geschalteten Teilen (SR₁, SR„) besteht, wobei der Ausgang des zweiten Schieberegisterteils (SRp) über ein Verzögerungsglied (11) und logische Schaltglieder (A2, 01) mit dem Eingang des ersten Schieberegisterteiles (SR₁) verbunden ist, und daß an den Ausgängen der beiden Sehleberegisterteile (SR₁, SR„) parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen Werten von x(t-l ) auftreten.

6. Schaltungsanordnung nach Anspruch 5» dadurch gekennzeichnet, daß zum Vergleichen der Bits der beiden parallelen Bitfolgen eine logische Vergleichsschaltung (12, 12, A3, A4, 02) vorgesehen ist, an deren Ausgang das Vergleichsergebnis (t2 bzw. d2) anfällt, das anzeigt, ob die Bits gleichen Ranges in beiden Bitfolgen gleiche oder entgegengesetzte Polarität aufweisen.

7. Schaltungsanordnung nach Anspruch 3₉ dadurch gekennzeichnet, daß zur paarweisen Abspeicherung benachbarter Koeffizienten ein Koeffizientenspeicher (4) vorgesehen ist, der aus ρ parallel geschalteten jeweils paarweise in Reihe geschalteten Schieberegistern (RO bis R2p) mit N Bitpositionen besteht und daß die Koeffizienten paarweise als Summe bzw.

Docket FR 971 023

309851/1048

Differenz (C₁ + C₃... C_2n-1 - C^ bzw. C₂ - C₁... Cp„ - Cp_N-1) eingespeichert sind und daß die Einspeicherung parallel in den geradzahligen Registern (R₂J ^Rji»···^r _2d) erfolgt, so daß jedes Schieberegister alle Bits mit gleichem Rang der Summen bzw. Differenzen enthält.

8. Schaltungsanordnung nach Anspruch 7» dadurch gekennzeichnet, daß jeder Koeffizientenspexcherstufe (R_Q - ^R _2l)) eine logische Selektionsschaltung (Ml bis Mp) zugeordnet ist, die entweder das Summenbit (C. + C_-1) im Register (R„ _«.) oder

J ei ir

das Differenzbit (C. - C_-1) im Register (R_? ) auswählt, je nachdem, ob die beiden vom Schieberegister (SR., SRp) kommenden Deltabits das gleiche oder verschiedene Vorzeichen aufweisen, und daß an jeder dieser Selektionsschaltungen eine Pοlaritatsschaltung (Pl bis Pp ; I*f, AlO, All, 0*0 angeschlossen ist, deren Ausgänge an den parallelen Eingängen des Akkumulators (13) liegen, der wiederum mit einem Ausgangsregister (14) verbunden ist, an dessen Ausgang ein entzerrtes differentiell-PCM-kodiertes Ausgangssignal auftritt .

9· Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß an dem Ausgangsregister eine Digital-Analog-Umsetzerschaltung (15) zur Umsetzung der differentie11-PCM-kodierten Signale in entsprechende Analogwerte vorgesehen ist.

Docket PR 971 023 309851/1048