DE2163105B2 - Verfahren und Schaltungsanordnung zum Dekodieren und Korngieren eines sogenannten nichtsystematischen CONVOLUTIONAL CODE - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zum Dekodieren und Korrigieren eines nichtsystematischen Convolutional-Codes, bei dem zwei Folgen von Paritätsbits an Stelle der Nutzinformationsbits übertragen werden, wobei die Paritätsbits durch zwei Generatormatrizen erzeugt werden, die sich lediglich in einer Stelle unterscheiden, mit Hilfe eines Modulo-2-Addierers als erstem Dekodierer und eines den zweiten Dekodierer bildenden Schieberegisters, des- ao sen Stufenanzahl auf die Einflußlänge des Codes abgestimmt ist, wobei jedoch dessen erste Stufe fehlt, und das mit einer dem zugehörigen sendeseitigen Kodierer entsprechenden, aus weiteren Modulo-2-Addierern gebildeten Paritätsbit-Verknüpfung versehen ist.

Der besonders für Telemetrieaufgaben in der Raumfahrttechnik zunehmend benutzte »Convolutional-Code« benutzt eine bestimmte Bitzahl von der sogenannten Einflußlänge, wobei z. B. durch sögenannte Generatormatrizen vorgegebene Kombinationen unterschiedlicher Bits miteinander in Modulo-2-Addierern Parity-Bits erzeugt werden, die z. B. über einen Multiplexschalter abgefragt werden können. Die zu übertragende Information wird dabei in ein Bereitstellungsregister mit einer durch die Einflußlänge gegebenen Stellenzahl eingeschoben, wobei für jeden Schiebetakt, also nach jedem Weiterschieben der Information um eine Stelle in dem Register, von dem Multiplexschalter sämtliche Parity-Bits abgefragt werden, so daß also pro Informationsbit so viel Paritäts-Bits erzeugt und übertragen werden, wie von dem Multiplexschalter abgetastete Schaltpunkte vorgesehen sind. Vorzugsweise wird bei derartigen Kodierern mit einer doppelten Bitrate gearbeitet, d. h. einem Multiplexschalter, der nach jedem Verschieben der Information in dem Register um jeweils eine Stelle zwei unterschiedliche Leitungen abtastet, wobei an der ersten Leitung ein durch Kombination des Inhaltes beliebig vieler der ersten Generatormatrix entsprechenden Stellen des Schieberegisters einschließlich der ersten Stufe gebildetes Paritätsbits ansteht, während auf der zweiten Leitung ein in gleicher Weise jedoch zusätzlich mit dem Inhalt der zweiten Stelle gebildetes Paritätsbit erzeugt wird. Die erste und zweite Generatormatrix unterscheiden sich dann also nur um ein Glied. Die Erzeugung eines solchen »Convolutional-Code« und auch der prinzipielle Aufbau eines dazu geeigneten Kodierers wurde z. B. durch einen Vortrag bekannt, der bei der Diskussionssitzung »Aktuelle Codeprobleme« des Fachausschusses 1 der Nachrichtentechnischen Gesellschaft, in der TU Berlin am 16. März 1970 gehalten wurde und auszugsweise in »Nachrichtentechnische Fachberichte«, VDE-Verlag GmbH, Berlin, Band 40, 1971, S. 156 ff., abgedruckt ist. Ein solcher Kodierer ist schematisch in F i g. 1 dargestellt.

Die in der vorstehend erläuterten Weise kodierten Daten wurden auf der Empfangsseite bisher mit Hilfe eines sequentiellen Decodieren, bestehend aus einem Pufferspeicher zur Speicherung der ankommenden Symbole, einer Nachbildung des Kodierers und einer Berechnungseinheit dekodiert. Die Berechnungsein·- heit ist dabei ein Computer, der Bit-Hypothesen und deren Zuverlässigkeit berechnet. Dadurch ist auch bei stärker gestörten Signalen eine Regenerierung der übertragenen Daten möglich. Selbstverständlich ist die Dekodierung der Daten mit Hilfe eines sequentiellen Decoders mit einem erheblichen Programmierungs- und Computeraufwand verbunden, so daß besonders bei geringen Übertragungsentfernungen und bei Testanlagen das Bedürfnis nach einem einfacheren Verfahren zum Dekodieren dieser Daten besteht, da hier vorausgesetzt werden kann, daß diese Daten bei der Übertragung nur wenig gestört sind.

Aufgabe der Erfindung ist es, ein neues Verfahren und eine Schaltungsanordnung zur Durchführung dieses Verfahrens anzugeben, mit denen in einfacher Weise nach dem eingangs genannten Code verschlüsselte Daten dekodiert werden können und auftretende Fehler erkannt und, sofern höchstens ein Fehler pro zehn aufeinanderfolgend übertragene Paritätsbits auftritt, automatisch korrigiert werden sohen.

Bei einem Verfahren der eingangs genannten Art ist diese Aufgabe gemäß der Erfindung dadurch gelöst, daß m dem aus der Gesamtheit der Paritätsbitpaare bestehenden Gesamtdatenfluß der jeweils einem im sendeseitigen Kodierer aus einem Informationsbit erzeugten Paritätsbitpaar entsprechende Datenfluß D des ersten Modulo-2-Addierers mit einem ersten Datenfluß A verglichen wird, der durch Modulo-2-Addition des ersten Bits des um zwei Bits verzögerten Paritätsbitpaares und des mittels der ersten Generatormatrix aus dem zweiten Dekodierer gewonnenen Verknüpfungsergebnisses entsteht, der weiterhin verglichen wird mit einem zweiten Datenfluß B, der durch Modulo-2-Addition des zweiten Bits des um zwei Bits verzögerten Paritätsbitpaares und des mittels der zweiten Generatormatrix aus dem zweiten Dekodierer gewonnenen Verknüpfungsergebnisses entsteht, wobei die drei Datenflüsse A, B und D in einem Korrekturglied verglichen werden, das an das Schieberegister einen Datenfluß D' nach den Bedingungen

1. wenn A=B = D, dann ist D' = D,

2. wenn Α=ΒφΌ, dann ist D' = 7J,

3. wenn A φ B, dann ist D'= D

Bit für Bit abgibt, wobei die Bedingung 2. eine Korrektur bedeutet.

Bei diesem Verfahren wird unter der Voraussetzung der Verwendung eines oben beschriebener »Convolutional-Code« doppelter Bitrate mit Generator-Matrizen, die sich nur in einem Glied unterscheiden, von der Möglichkeit einer sehr einfachen Dekodierung der empfangenen Signale durch Kombination jeweils zweier aufeinanderfolgender Bits ir einem Modulo-2-Addierer als erstem Dekodierer Gebrauch gemacht, wobei jedes erste eintreffende Paritätsbit auf den einen Eingang und jedes zweite eintreffende Bit auf den anderen Eingang des Modulo-2-Addierers gegeben wird. Der Ausgang dieses Modulo-2-Addierers entspricht dann, unter der Voraus setzung, daß die richtigen aufeinanderfolgenden Bit! zu einem Paar zusammengefaßt werden, dem un kodierten Signal, wobei jedoch auf dem Übertra

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gungsweg aufgetretene Fehler auch hier vorhanden zuführen sind, d. h., das Verfahren arbeitet nicht mehr

_sj_ncj entsprechend seiner vorgegebenen Funktion. Um das

In zwei weiteren auch als Dekodierer arbeitenden Verfahren nun wieder richtig anlaufen zu lassen, muß

Modulo-2-Addierern wird auf den einen Eingang je das Schieberegister mit unkorrigierten Daten gefüllt

ein Bit von einem eintreffenden Parity-Bit-Paar ge- 5 werden. Waren diese Daten fehlerfrei, funktioniert

geben, das jedoch um einen Doppeltakt gegenüber die Fehlerkorrektur wieder einwandfrei nach ihrer

dem obigen verzögert ist. Am jeweils anderen Ein- erneuten Freigabe.

gang des Modulo-2-Addierers ist ein in gleicher Weise Ab dem Zeitpunkt des zweiten Fehlers in der vorwie der benutzte Kodierer aufgebautes, jedoch um gegebenen Anzahl von Bits kann ein Fehlersignal an die erste Stufe verkürztes, und mit einer Parity-Bit- ίο die die dekodierten Daten weiterverarbeitende EinVerknüpfung versehenes Schieberegister angeschlos- richtung gegeben werden. Dieses Signal kann wieder sen, das wiederum Paritätsbits erzeugt. Dabei kann aufgehoben werden, wenn nach dem erneuten Eindas' Schieberegister mit seinen eigenen dekodierten schalten des Korrekturgliedes keine weiteren Korrek-Daten oder aber mit den am Ausgang des ersten türen durchgeführt zu werden brauchen, was bedeu-Modulo-2-Addierers erscheinenden dekodierten 15 tet, daß das Eingangssignal fehlerfrei ist.
Daten gefüllt werden. Wird jetzt außerdem in der Die vorzugebende Anzahl von Eingangs-Bits, in erfindungsgemäßen Weise in dem Korrekturglied ein der nicht mehr als eine Korrektur durchgeführt wer-Vergleich der gebildeten drei dekodierten Datenflüsse den sollte, muß größer als 4 sein, sollte jedoch ein vorgenommen, so kann nicht nur festgestellt werden, Vielfaches davon betragen, da sonst die Gefahr beob das jeweils empfangene und dekodierte Bit richtig 20 steht, daß ein Ausgangssignal entsteht, das bei gestör- oder falsch ist, sondern darüber hinaus im letzteren ter Übertragung durch einen ständigen Korrekturpro-Fall auch eine automatische Korrektur des falschen zeß keinen Bezug zum unkodierten Signal hat, ohne Bits durchgeführt werden, indem der Wert dieses Bits daß dies bemerkt wird. Eine Möglichkeit ist, die vorinvertiert wird. Da für jedes Bit nur zwei logische zugebende Anzahl gleich der Einflußlänge zu wählen. Zustände, nämlich 0 und 1 unterschieden werden, 25 Da die Kombination jeweils benachbarter Bits zu wird ein als falsch festgestelltes Bit durch Inversion einem Bitpaar in zwei unterschiedlichen Weisen mögautomatisch richtig. Die dekodierten und teilweise lieh ist, jedoch zur richtigen Dekodierung der Daten korrigierten Bits stehen dann in dem Schieberegister, nur eine dieser beiden Möglichkeiten zulässig ist, wird aus dem sie zu ihrer weiteren Verarbeitung entnehm- gemäß einer Weiterbildung der Erfindung beim Aufbar sind. 30 treten von mehr als zwei Fehlern innerhalb der vor-

Bei dem Verfahren zum Dekodieren und Korrigie- gegebenen Anzahl von Eingangsbits jeweils die Art ren eines nichtsystematischen »Convolutional-Codes« der Kombination zweier benachbarter Bits geändert, sind lediglich einfache Verfahrenschritte notwendig, d. h. also von drei aufeinanderfolgenden Bits einmal ohne daß die Zuverlässigkeit dieses Verfahrens gegen- entweder die ersten beiden oder aber jeweils die letzüber den bisher verwendeten aufwendigen sequentiel- 35 ^ten beiden zu einem Bitpaar zusammengefaßt,
len Dekodierern verringert wird. Mußte bisher bei Gemäß einer anderen Weiterbildung der Erfindung derartigen sequentiellen Dekodierern zur Korrektur wird eine Schaltungsanordnung zur Durchführung des der eintreffenden Informations-Bits ein Computer erfindungsgemäßen Verfahrens geschaffen, die einen verwendet werden, der Bit-Hypothesen und deren ersten Modulo-2-Addierer, ein Korrekturglied und Zuverlässigkeit sowie das Maß für die Zuverlässig- 40 ein über weitere Modulo-2-Addierer mit einer einem keit einer Entscheidung für die zunächst angenom- ^zu dekodierenden »Convolutional-Code« entspremene Informationsfolge, d. h. die Bit-Hypothese, be- chenden Parity-Bit-Verknüpfung versehenen Schieberechnet und mit einer mitlaufenden Schranke ver- register aufweist und die sich dadurch auszeichnet, gleicht, so wird bei einer Dekodierung gemäß der Er- daß der erste Modulo-2-Addierer mit den den Inforfindung durch die Aufspaltung und Verarbeitung der 45 rnalionsinhalt angebenden Ausgängen eines ersten ankommenden Datenflüsse und deren Vergleich in 2-Bit-Schiebespeichers verbunden ist, dessen Eingang einer einfachen logischen Schaltung der originale die zu dekodierenden Daten Bit für Bit zugeführt Datenfluß auch beim Auftreten von Fehlern wieder sind und dessem Ausgang ein zweiter 2-Bit-Schiebehergestellt. Zwar können mit einem Verfahren gemäß speicher nachgeschaltet ist, dessen den Informationsder Erfindung Datenströme nur dann korrigiert wer- 50 inhalt abgebenden Ausgänge über jeweils einen weiden, wenn die Fehleranzahl nicht zu groß wird, je- teren Modulo-2-Addierer mit zwei Vergleichseingändoch ist die Wahrscheinlichkeit, daß maximal ein gen des Korrekturgliedes verbunden sind, dessen Ein-Fehler pro zehn aufeinanderfolgend übertragene gang mit dem Ausgang des ersten Modulo-2-Addie-Paritätsbits auftritt, sehr gering. Wie eingangs er- rers verbunden ist und dessen Ausgang mit dem Einwähnt, ist demnach ein Verfahren gemäß der Erfin- 55 gang des Schieberegisters verbunden ist, dessen Ausdung besonders bei geringen Übertragungsentfernun- gang oder einer beliebigen Stufe des Schieberegisters gen und bei Testanlagen dem bisher üblichen sequen- je nach gewünschter Verzögerung die dekodierten tiellen Dekodieren vorzuziehen. Daten entnehmbar sind und dessen Parity-Bit-Ver-

Gemäß einer Weiterbildung des erfindungsgemäßen knüpfung mit dem jeweils zweiten Eingang der bei Verfahrens wird überwacht, wie oft innerhalb einer 60 den weiteren Modulo-2-Addierer verbunden ist, und bestimmten Anzahl von Bits die Bedingung 2. auf- daß die logische Verknüpfung des Korrekturgliedes tritt, d. h. eine Fehlerkorrektur durchgeführt wird, derart aufgebaut ist, daß für die an das Schieberegi- und nach einem zweiten Auftreten innerhalb der vor- ster gegebenen Ausgangssignale des Korrekturgliedes gegebenen Anzahl wird eine weitere Korrektur vor- die Bedingung D' = (AB + Ή A) D + AB erfüllt ist, erst unterbunden, da sonst in das Schieberegister fal- 6₅ wobei D das Ansgangssignal des ersten Modulo-2-sche Daten eingeschoben werden und dann die Schal- Addierers und A und B die an die Vergleichseingänge tung Korrekturen durchführt, die nicht nur auf Feh- des Korrekturgliedes gelangenden Signale sind, ler im Eingang, sondern im Schieberegister zurück- Mit Hilfe dieser relativ einfach aufgebauten Schal-

tungsanordniing können die ankommenden Daten nicht nur in sehr einfacher Weise dekodiert, sondern gleichzeitig Fehler erkannt und bis zu einem gewissen Umfange automatisch korrigiert werden.

Gemäß einer Weiterbildung der Erfindung ist ein der Bitrate des zu kodierenden Signals entsprechendes Taktsignal mit Hilfe eines Flip-Flops um den Faktor 2 untersetzt, wobei über zwei UND-Glieder jeweils eine der an je einem Ausgang des Flip-Flops abnehmbaren und gegenseitig um 180° phasenverschobenen Taktfolgen zur Steuerung des ersten und zweiten Schiebespeichers auswählbar sind, wodurch jeweils zwei andere benachbarte Bits zu einem Bitpaar zusammenfaßbar sind.

Mit Hilfe einer solchen in bekannter Weise durch ein Flip-Flop untersetzten Taktimpulsfolge in zwei gegeneinander um 180° phasenverschobene neue Taktfolgen, deren Folgefrequenz jeweils gleich ist, sind in einfacher Weise allein durch Ansteuerung jeweils einer von zwei UND-Schaltungen z. B. von drei aufeinanderfolgenden Bits der ankommenden Datenfolge entweder jeweils die beiden ersten oder aber die beiden letzten Bits zusammenfaßbar.

Gemäß einer weiteren Ausgestaltung der Erfindung ist ein von der untersetzten Taktfolge angesteuerter Zähler vorgesehen, der jeweils auf eine bestimmte, frei wählbare Anzahl von Bits die größer als vier Eingangsbits ist, zählbar ist und beim zweiten Auftreten der Bedingung 2. innerhalb jedes Zählerdurchlaufs zurücksetzbar ist.

Mit Hilfe dieses Zählers wird in einfacher Weise überwacht, ob nur ein oder mehrere Fehler während eines vorgegebenen Bit-Zyklus auftreten, dessen Länge gemäß einer weiteren Ausgestaltung der Erfindung der Einfachheit halber gleich der Einflußlänge des jeweils gewählten Codes gewählt ist. Tritt maximal nur ein Fehler während eines Bit-Zyklus auf, so werden diese Fehler automatisch korrigiert und die dekodierten Daten an eine diese verarbeitende Einrichtung weitergegeben. Treten dagegen zwei oder aber mehrere Fehler während eines Bit-Zyklus auf, so wird die Korrektur der Daten in dem Korrekturgücd unterbunden.

Gemäß einer weiteren Ausgestaltung der Erfindung sind Flip-Flop-Schaltungen und/oder andere logische Schaltelemente vorgesehen, die nach dem zweiten Auftreten der Bedingung 2. innerhalb jedes Zählerdurchlaufs die Korrektur der Ausgangsdaten des ersten Modulo-2-Addierers im Korrekturglied sperren und an eine die Daten weiterverarbeitende Einrichtung ein Fehlersignal geben.

Ein Ausführungsbeispiel der Erfindung wird an Hand der Zeichnung näher erläutert. Im einzelnen zeigt

Fig. 1 den schematischen Aufbau eines Kodierers für den »Convolutional-Code« und

F i g. 2 schematisch ein Ausführungsbeispiel für die erfindungsgemäße Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens.

Wie bereits in der Beschreibungseinleitung kurz erläutert, wird die nach dem »Convolutional-Code« verschlüsselte Information in einem Kodierer kodiert, der aus einem mehrstelligen Schieberegister 1 besteht, das so viele Registerstufen R aufweist, wie Bits für die jeweils gewünschte Einflußlänge benutzt werden. Über mehrere Modulo-2-Addierer 2 werden entsprechend der gewählten Generator-Matrizen die Informationsausgänge einer bestimmten Anzahl der Registerstufen auf einer ersten Leitung Z₁ und mit Hilfe eines zusätzlichen Modulo-2-Addierers 2' auf einer davon getrennten zweiten Leitung I₂ zusammengefaßt, wobei die erste Leitung den Informationsausgang der zweiten Registerstufe R₂ des Schieberegisters nicht berücksichtigt, jedoch die zweite Leitung den' Inforniationsausgang der zweiten Stufe des Schieberegisters mit berücksichtigt. Die beiden Leitungen I₁ und I₂ sind an einen Multiplexschalter 3 geführt, der

ίο bei jedem Weiterrücken der Information in dem Schieberegister beide Leitungen je einmal abfragt, d. h. also zwei Bit pro neuem Informationsbit in dem Schieberegister erzeugt. Die auf diese Weise gewonnenen zwei Parity-Bits werden mit Hilfe geeigneter

is Sende- und Empfangsanlagen übertragen. Am anderen Ende der Übertragungsstrecke wird mit Hilfe eines Dekodierers aus ihnen die jeweils in dem Schieberegister des Kodierers stehende Information wiedergewonnen.

In F i g. 2 ist ein Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung zum Dekodieren und gleichzeitigen Korrigieren der z. B. von einem Kodierer nach F i g. 1 abgegebenen Daten gezeigt. Diese kodierten Daten werden Bit für Bit in zwei erste hintereinandergeschaltete 2-Bit-Schiebespeicher 4 und 5 eingespeichert. Die Informationsausgänge der Stufen des Schiebespeichers 4 sind über einen Modulo-2-Addierer 6 zusammengefaßt, an dessen Ausgang ein erster Datenfluß D abnehmbar ist, der an ein Korrekturglied 7 gegeben wird, dessen logisches Verhalten der Boolschen Gleichung (ΆΒ ΙΈΑ) D ! TAB + ID entspricht, wobei die Bedeutung der einzelnen Buchstaben später näher erläutert wird. Das Korrekturglied 7 erhält über zwei Leitungen zwei weitere Datenflüsse A und B, die ebenfalls Ausgangssignale von Modulo-2-Addierern 8 und 9 sind. Die beiden Addierer 8 und 9 erhalten dabei als ihr eines Eingangssignal jeweils die Informationssignale des ersten und zweiten Bits des in dem zweiten Schiebespeicher 5 gespeicherten Bitpaares, das wegen der Hintereinanderschaltung der beiden Schiebespeicher 4 und 5 gegenüber dem in dem ersten Schiebespeicher 4 eingespeicherten Bitpaar jeweils um ein Bitpaar verzögert ist. Die aus dem Korrekturglied 7 abgegebenen Daten werden als Datenfluß D' an ein Schieberegister 10 gegeben, das einen grundsätzlich gleichen Aufbau wie der in Fig. 1 gezeigte Kodierer hat, wobei lediglich die erste Registerstufe und der Multiplexschalter 3 fortgelassen sind. Die die Paritätsbits führenden Leitungen dieses Schieberegisters 10 sind jeweils auf die noch freien Eingänge der Modulo-2-Addierer 8 und 9 geführt. Am Ausgang bzw. jeder beliebigen Stufe des Schieberegisters 10 sind dann die dekodierten und korrigierten Daten abnehmbar.

Die ersten beiden Schiebespeicher 4 und 5 werden von einer Taktfrequenz gesteuert, die dem Umschalttakt des bei dem in Fig. 1 gezeigten Kodierei verwendeten Multiplexschalter 3 entspricht. Diese gleiche Taktfrequenz wird außerdem auf eine Flip-Flop-Schaltung 11 gegeben, die daher an ihren beiden Ausgängen zwei gegenüber der Eingangsfrequenz um den Faktor 2 untersetzte Taktimpulsfolgen abgibt, die gegenseitig um 180° phasenverschoben sind.

Diese beiden gegenseitig phasenverschobenen Taktimpulsfolgen gelangen auf jeweils einen Eingang zweier UND-Glieder 12 und 13, deren Ausgänge über ein ODER-Glied 14 zusammengefaßt sind, se

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daß am Ausgang des ODER-Glieds 14 eine um den einer weiteren Flip-Flop-Schaltung 37 verbunden, Faktor 2 gegenüber der ursprünglichen Taktfrequenz deren Ausgänge mit den jeweils zweiten Eingängen untersetzte Taktimpulsfolge auftritt, die über einen der UND-Schaltungen 12 und 13 verbunden sind, geeigneten Impulsformer 15 und ein Verzögerungs- wodurch festgelegt wird, welcher der beiden Ausglied 16 an den Takteingang des Schieberegisters 10 5 gänge der Flip-Flop-Schaltung 11 die jeweils um gegeben ist. Außerdem gelangt diese Taktimpulsfolge 180° gegeneinander phasenverschobene Impulsfolgen als Zählsignal auf einen Zähler 17, der so viel Zähl- der um den Faktor 2 untersetzten Eingangs-Taktfrestufen aufweist, daß er maximal die Anzahl der in quenzen führen, durchgeschaltet wird,
dem in Fig. 1 gezeigten Kodierer gleichzeitig ein- Die Wirkungsweise der erfindungsgemäßen Schalspeicherbaren Bits zählen kann, die wiederum der io tungsanordnung und damit die Funktionsweise des Einflußlänge des benutzten Kodes entspricht. erfindungsgemäßen Verfahrens ist folgende:

Das Korrekturglied 7 hat einen zusätzlichen Aus- Nach Einschaltung der in Fig. 2 dargestellten gang, an dem immer dann ein Signal auftritt, wenn Schaltungsanordnung stehen die Flip-Flop-Schaltundie augenblicklichen Werte der Datenflüsse A und B gen 19, 24, 28 sowie der Zähler 17 beliebig. Dadurch einander nicht gleich sind. Dieses Signal A ψ B wird 15 wird die UND-Bedingung des UND-Glieds 29 nicht auf ein UND-Glied 18 gegeben, dessen anderer Ein- erfüllt, und das die Daten weiterverarbeitende System gang ebenfalls von der untersetzten Taktimpulsfolge erhält kein OK-Signal. Soll dieses jedoch erzwungen angesteuert wird. Der Ausgang des UND-Glieds 18 werden, so muß mit dem Einschalten ein Rücksetzist auf den Eingang einer Flip-Flop-Schaltung 19 impuls für diese drei Flip-Flop-Schaltungen erzeugt und außerdem über einen geeigneten Impulsformer ao werden. Die Eingangs-Taktfrequenz wird von dem 20, einen Verstärker 21 auf eine geeignete Fehler- Flip-Flop 11 um den Faktor 2 heruntergeteilt, wobei anzeige 22 geführt. Außerdem ist der Ausgang des einer der Ausgänge des Flip-Flops 11 über die UND-UND-Glieds 18 mit dem Zähleingang des Zählers 23 Glieder 12 oder 13 und das ODER-Glied 14 sowohl verbunden, der die Anzahl der auftretenden Fehler mit dem Korrekturglied 7 und dem Schieberegister zählt. ^a5 10 als auch mit dem Zähler 17 durchverbunden wird.

Der eine Ausgang des Flip-Flops 19 ist mit dem Das Schieberegister 10 enthält zu diesem Zeitpunkt Eingang eines weiteren Flip-Flops 24 verbunden, statistisch verteilte Daten, d. h., die Bedingung dessen einer Ausgang über einen Impulsformer 25 A = B = D ist nicht erfüllt. In kurzer Zeit wird auch mit einem Eingang eines ODER-Glieds 26 verbun- die Bedingung A=B nicht erfüllt sein, so daß das den ist, dessen Ausgang mit dem Rücksetzeingang 3° Flip-Flop 19 umgeschaltet wird und damit über die des Zählers 17 verbunden ist. Die jeweils anderen nicht mehr erfüllte UND-Bedingung des UND-Glieds beiden Ausgänge der Flip-Flops 19 und 24 sind auf 27 der Zähler freigegeben wird. Die Bedingung A = B ein UND-Glied 27 geführt, dessen Ausgang mit dem wird kurz darauf abermals nicht erfüllt sein, da das jeweils anderen Eingang des ODER-Glieds 26 ver- Schieberegister 10 immer noch falsche Daten entbunden ist. Dadurch bleibt der Zähler 17 stehen, so- 35 hält. Daher schaltet auch das Flip-Flop 24 um und lange kein Signal A^-B auftritt. Der Ausgang der setzt über den Impulsformer 25 den Zähler 17 zuletzten Zählstufe des Zählers 17 ist mit dem Eingang rück. Nach dem Umschalten des Flip-Flops 24 erhält einer weiteren Flip-Flop-Schaltung 28 verbunden, das Korrekturglied 7 ein Sperrsignal /, so daß, bis der deren Ausgang mit einem dritten Eingang des UND- Zähler 17 voll ist und die Flip-Flop-Schaltung 24 Glieds 27 und mit einem ersten Eingang eines UND- 40 zurückgesetzt ist, keine Korrektur von Bits im Kor-Glieds 29 verbunden ist, dessen zweiter Eingang mit rekturglied stattfinden kann. Daher werden für die dem invertierten Ausgang des Flip-Flops 24 verbun- Dauer einer EinflußlängeD = D'-Bits in das Schiebeden ist. Der Ausgang des UND-Glieds 29 ist mit register 10 eingeschrieben. Hat die von dem ODER-einer die dekodierten Daten weiterverarbeilenden Glied 14 abgegebene Taktimpulsfolge die richtige Einrichtung, z. B. einem hier nicht gezeigten Com- 45 Phasenlage, d. h., werden jeweils die richtigen beiputer, verbunden, so daß dieser nur dann die an ihn den aufeinanderfolgenden Bits zu einem Bitpaar gegebenen Daten verarbeitet, wenn am Ausgang des zusammengefaßt, so gelangen nur unkorrigierte Bits UND-Glieds 29 ein OK-Signal erscheint. Außerdem in das Schieberegister 10. Hat während dieser Zeit ist der Ausgang des UND-Glieds 29 über einen Ver- der Zähler 17 einen Zählerstand erreicht, der dei stärker 30 mit einer Anzeigeeinrichtung 31 verbun- 50 Einflußlänge entspricht, so verschwindet das Sperrden, die angibt, daß die gerade abgegebenen Daten signal /. Treten während der nächsten gleichen Anrichtig sind und von dem Computer verarbeitet wer- zahl von Bits einer oder kein Fehler auf und warer den. Der Ausgang des Flip-Flops 24 ist zusätzlich in den unkorrigierten Bits keine Fehler enthalten, se mit einem Eingang des Korrekturglieds 7 verbunden, wird das Flip-Flop 28 gesetzt und das Flip-Flop Ii so daß dieses immer dann eine — dann meist fehler- 55 zurückgesetzt, wenn ein Fehler aufgetreten war. Dei hafte — Korrektur des Datenflusses D sperrt, solange Zähler 17 wird dann gestoppt und bleibt gestoppt, di dieser Eingang ein Signal erhält. Dieses gleiche Si- alle Eingänge des UND-Glieds 27 1-Signal erhalten gnal gelangt außerdem an den Eingang eines weite- Da das Flip-Flop 24 und das Flip-Flop 28 an da ren UND-Glieds 32, und außerdem über einen Ver- UND-Glied 29 jeweils ebenfalls 1-Signale abgeben stärker 33 an eine weitere Anzeigeeinrichtung 34, 60 wird das OK-Signal an die die Daten weiterverarbei die angibt, daß die Korrektur unterbrochen ist. Der tende Einrichtung gegeben, und es verlassen richtig zweite Eingang des UND-Glieds 32 wird von dem Daten den Dekodierer.

Ausgangssignal der letzten Zählstufe des Zählers 17 Tritt ein Fehler auf, so steht dieser zuerst in eine

über ein Verzögerungsglied 35 beaufschlagt. Das der beiden Stufen des Schieberegisters 4. Dadurc

Ausgangssignal der letzten Zählstufe des Zählers 17 65 wird auch D falsch und D' wird im Korrekturglied]

gelangt außerdem über einen Impulsformer 36 als korrigiert, da die Bedingung D = A=B nicht erfül

Rück -Jtzsignal an die beiden Flip-Flop-Schaltungen ist. Die Korrektur geschieht während deT Verzöge 19 und 24. Der Ausgang des UND-Glieds 32 ist mit rungszeit des Verzögerungsglieds 16, so daß dan

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durch den Takt in das Schieberegister 10 die kord- Flip-Flop 37 schaltet um. Damit wird aber auch das

gierten Daten eingelesen werden. Danach steht in jeweils andere UND-Glied der UND-Glieder 12 und

einem Teil des Schiebespeichers 5 der Fehler, wo- 13 durchlässig geschaltet, so daß jetzt am Ausgang

durchΑφΒ wird. Dadurch wird das Flip-Flop 19 des ODER-Glieds 14 eine um 180° gegenüber der

gesetzt und der Zähler beginnt seinen Zähldurchgang, 5 vorher abgegebenen verschobene Taktimpulsfolge

da das Rücksetzsignal unterbrochen wird. Tritt wäh- erscheint und auch an das Schieberegister 10 und den

rend der Dauer der Einflußlänge kein weiterer Fehler Zähler 17 gegeben wird, so daß jetzt gerade zwei

auf, so wird das Flip-Flop 19 zurückgesetzt und der andere benachbarte Bits zu einem Bitpaar zusam-

Zähler angehalten, der einzige aufgetretene Fehler mengefaßt werden.

wurde korrigiert. Tritt dagegen ein zweiter Fehler io Auf diese Weise ist sichergestellt, daß jeweils bei während des Zählvorgangs des Zählers auf, so tritt einem zwei- oder mehrmaligen Auftreten von zwei infolge des dann erfolgenden Setzens des Flip-Flops oder aber mehreren Fehlern während eines einzigen 24 das Sperrsignal / auf, und das OK-Signal am Aus- Zählerdurchlaufs die erfindungsgemäße Schaltungsgang des UND-Glieds 29 verschwindet. anordnung kein OK-Signal an den Computer abgibt Wie bereits beschrieben, erfolgte dieser Ablauf 15 und jeweils die Phasenlage der zur Synchronisierung unter der Annahme, daß die am Ausgang des ODER- bzw. Zusammenfassung benachbarter Bits zu jeweils Glieds 14 abgegebene Taktimpulsfolge die richtige einem Bitpaar benutzten Taktimpulsfolge gewechselt Phasenlage hat. Ist dieses dagegen nicht der Fall, so wird.

werden bereits in dem Modulo-2-Addierer 6 jeweils Ohne den Erfindungsgedanken zu verlassen, ist die falschen zwei Bits zu einem Bitpaar zusammen- ao für die Phasenumschaltung des Taktimpulses eine gefaßt. In diesem Fall tritt das gleiche auf, wie vor- funktionell schnellere, schaltungstechnisch dafür aufstehend beschrieben, wobei jedoch nach dem zweiten wendigere Ausführungsform der Vorrichtung zur Zählerdurchlauf des Zählers zusätzliche Fehler auf- Durchführung des beschriebenen Verfahrens denktreten werden. Der zweite Fehler während des zwei- bar. Hierbei sind z. B. der erste Dekodierer, das ten Zählerdurchlaufs veranlaßt das Auftreten von »5 Korrekturglied und der zweite Dekodierer doppelt 1-Signal am Ausgang des UND-Gliedes 32, da der vorzusehen. Sie sind jeweils von den um 180° in der Ausgang der letzten Zählstufe des Zählers 17 eben- Phasenlage gegeneinander verschobenen Taktimpulfalls 1-Signal hat und vom Flip-Flop 24 das UND- sen zu steuern. In einem zusätzlichen Glied wird Glied 32 ebenfalls ein 1-Signal erhält. Durch das verglichen, welche der beiden Schaltungskombinatio-Flip-Flop 24 wird der Zähler 17 zurückgesetzt, wes- 30 nen wenige oder keine Korrekturen durchführt und halb zwischen dem Zählerausgang und dem UND- welche fast dauernd korrigiert. Der Ausgang der Glied 32 eine Verzögerung geschaltet werden muß. Schaltungskombination, die nur wenige oder keine Nach Ablauf der Verzögerung wird auch das Aus- Korrekturen durchführt, ist dann auf die die Daten gangssignal des UND-Glieds 32 wieder 0, und das weiterverarbeitende Einrichtung durchzuschalten.

Hierzu 1 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Verfahren zum Dekodieren und Korrigieren eines nichtsystematischen Convolutional-Codes, bei dem zwei Folgen von Paritätsbits an Stelle der Nutzinformationsbits übertragen werden, wobei die Paritätsbits durch zwei Generatormatrizen erzeugt werden, die sich lediglich in einer Stelle unterscheiden, mit Hilfe eines Modulo-2-Addierers als erstem Dekodierer und eines den zweiten Dekodierer bildenden Schieberegisters, dessen Stufenanzahl auf die Einflußlänge des Codes abgestimmt ist, wobei jedoch dessen erste Stufe fehlt, und das mit einer dem zugehörigen sendeseitigen Kodierer entsprechenden, aus weiteren ModuIo-2-Addierern gebildeten Paritätsbit-Verknüpfung versehen ist, dadurch gekennteichnet, daß in dem aus der Gesamtheit der Paritätsbitpaare bestehenden Gesamtdatenfluß der jeweils einem im sendeseitigen Kodierer aus einem Informationsbit erzeugten Paritätsbitpaar entsprechende Datenfluß (D) des ersten Modulo-2-Addierers (6) mit einem ersten Datenfluß (A) verglichen wird, der durch Modulo-2-Addition des ersten Bits des um zwei Bits verzögerten Paritätsbitpaares und des mittels der ersten Generatormatrix aus dem zweiten Dekodierer (10) gewonnenen Verknüpfungsergebnisses entsteht, der weiterhin verglichen wird mit einem zweiten Datenfluß (B), der durch Modulo-2-Addition des zweiten Bits des um zwei Bits verzögerten Paritätsbitpaares und des mittels der zweiten Generatormatrix aus dem zweiten Dekodierer gewonnenen Verknüpfungsergebnisses entsteht, wobei die drei Datenflüsse A, B und D in einem Korrekturglied (7) verglichen werden, das an das Schieberegister (10) einen Datenfluß D' nach den Bedingungen

1. wenn A=B = D, dann ist D' — D,

2. wenn Α=ΒφΌ, dann ist D' = 75,

3. wenn A φ B, dann ist D' = D

Bit für Bit abgibt, wobei die Bedingung 2. eine Korrektur bedeutet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim mehrmaligen Auftreten der Bedingung 2. während einer bestimmten Anzahl von Eingangsbits, die größer als vier ist, ein Fehler-Signal (Ausgang von 29) an eine die dekodierten Daten verarbeitende Einrichtung gegeben wird.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Häufigkeit des Auftretens der Bedingung 2. gezählt wird.

4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim mehrmaligen Auftreten der Bedingung 2. während der bestimmten Anzahl von Bits eine Korrektur der im Korrekturglied (7) befindlichen Daten für die Einflußlänge des »Convolutional-Code« unterbunden wird.

5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß beim zweimaligen Auftreten des zwei- oder mehrmaligen Erscheinens der Bedingung 2. während der bestimmten Anzahl von Bits jeweils zwei andere benachbarte Bits zu einem Bitpaar zusammengefaßt werden.

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6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß zur Anzeige des Auftretens der Bedingung 2. die anschließend dann zwangläufig auftretende Gegebenheit ΑψΒ dient

7. Schaltungsanordnung mit einem ersten Modulo-2-Addierer, mit einem Korrekturglied und mit einem über weitere Modulo-2-Addierer mit einer einem zu dekodierenden »Convolutional-Code« entsprechenden Parity-Bit-Verknüpfung versehenen Schieberegister zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Modulo-2-Addierer (6) mit den den Informationsinhalt abgebenden Ausgängen eines ersten 2-Bit-Schiebespeichers (4) verbunden ist, dessem Eingang die zu dekodierenden Daten Bit für Bit zugeführt sind und dessen Ausgang ein zweiter 2-Bit-Schiebespeicher (5) nachgeschaltet ist, dessen den Informationsinhalt abgebende Ausgänge über jeweils einen weiteren Modulo-2-Addierer (8, 9) mit Vergleichsemgängen des Korrekturgliedes (7) verbunden sind, dessen Eingang mit dem Ausgang des ersten Modulo-2-Addierers (6) verbunden ist und dessen Ausgang mit dem Eingang des Schieberegisters (10) verbunden ist, dessen Ausgang oder einer beliebigen Stufe des Schieberegisters je nach gewünschter Verzögerung die dekodierten Daten entnehmbar sind, und dessen Parity-Bit-Verknüpfung mit dem jeweils zweiten Eingang der beiden weiteren Modulo-2-Addierer (8, 9) verbunden ist, und daß die logische Verknüpfung des Korrekturgliedes derart aufgebaut ist, daß für die an das Schieberegister gegebenen Ausgangssignale des Korrekturgliedes die Bedingung D' = CiB +ΑΉ) D + AB erfüllt ist, wobei D das Ausgangssignal des ersten Modulo-2-Addierers und A und B die an die Vergleichseingänge des Korrekturgliedes gelangenden Signale sind.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß ein der Bitrate des zu dekodierenden Signals entsprechendes Taktsignal mit Hilfe eines Flip-Flops (11) um den Faktor 2 untersetzt ist, wobei über zwei UND-Glieder (12, 13) jeweils eine der an je einem Ausgang des Flip-Flops abnehmbaren und gegenseitig um 180° phasenverschobenen Taktfolgen zur Steuerung des ersten und zweiten Schiebespeichers (4, 5) auswählbar sind, wodurch jeweils zwei andere benachbarte Bits zu einem Bitpaar zusammenfaßbar sind.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß ein von der untersetzten Taktfolge angesteuerter Zähler (17) vorgesehen ist, der jeweils auf eine bestimmte, frei wählbare Anzahl von Bits, die größer als vier Eingangsbits ist, zählbar ist und beim zweiten Auftreten der Bedingung 2, innerhalb jedes Zählerdurchlaufs zurücksetzbar ist.

10. Schaltungsanspruch nach Anspruch 9, dadurch gekennzeichnet, daß der Zähler (17) zur zusätzlichen Zählung der in das Schieberegister (10) eingebbaren unkorrigierten Bits auf eine mindestens durch die Einflußlänge des benutzten Kodes gegebene, um 1 verminderte Anzahl zählbar ist.

11. Schaltungsanordnung nach Anspruch 9

oder 10, dadurch gekennzeichnet, daß Flip-Flop? und/oder andere logische Schaltelemente (19, 24, 28, 27, 29, 32) vorgesehen sind, die nach dem zweiten Auftreten der Bedingung 2. innerhalb jeden Zählerdurchlaufs die Korrektur der Ausgangs-Daten des ersten Modulo-2-Addierers (6) im Korrekturglied (7) sperren (Signal 7 in 7) und an eine die Daten weiterverarbeitende Einrichtung ein Fehlersignal geben.