DE20219914U1

DE20219914U1 - Benutzervorrichtungs-CDMA-System-Übertragungs-Matrixkoefizienten-Berechnung

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Publication number: DE20219914U1
Application number: DE20219914U
Authority: DE
Original assignee: InterDigital Technology Corp
Current assignee: InterDigital Technology Corp
Priority date: 2001-12-28
Filing date: 2002-12-23
Publication date: 2003-08-21
Anticipated expiration: 2012-12-24
Also published as: CA2471707A1; TWI244283B; US6959034B2; WO2003058837A1; JP3962023B2; KR200308145Y1; KR20040066932A; NO20043122L; EP1466419A1; JP2005514854A; TW200303661A; TWI305982B; KR100895279B1; CN1611012A; CA2471707C; US20030123524A1; DE20219915U1; HK1073733A1; TW200417186A; TWM246902U

Description

I81432GM

BENUTZERVORRICHTUNGS-CDMA-SYSTEM-ÜBERTRAGUNGS-

MATRIXKOEFFIZIENTEN-BERECHNUNG
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HINTERGRUND

Die vorliegende Erfindung betrifft drahtlose digitale Kommunikationssysteme. Insbesondere betrifft die vorliegende Erfindung einen Empfanger einer drahtlosen TD-CDMA-Kommunikations-Benutzervorrichtung (UE), der die Systemübertragungs-Matrixkoeffizienten durch Faltung von Spreizcode, Verwürfelungscode und Kanalantwort berechnet.

Im Verlauf von Kommunikationsvorgängen in einem TD-CDMA-System, wie etwa dem durch das Partnerschaftsprojekt der 3. Generation (3GPP = Third Generation Partnership Project) spezifizierten System, wird jeder Signalburst zwischen zumindest einer Basisstation und einer Benutzervorrichtung (UE) entlang einer Rahmenstruktur übertragen und empfangen, welche in Zeitschlitze geteilt ist. Fig. 1 zeigt den Aufbau eines Kommunikationsburst-Zeitschlitzes, umfassend eine vorbestimmte Mittambel, welche durch eine Basisstation einer UE speziell für Zwecke der Kanalabschätzung zugewiesen ist und zwischen zwei Datensymbolbursts angeordnet ist. Die Mittambelinformation ist durch eine Anzahl von Chips gekennzeichnet, wobei Tc die Chipperiode darstellt und Lm die Länge der Mittambel ist. Die Mittambelchips werden durch einen Filterprozess in dem Empfanger in eine Kanalantwort transformiert, die aus Real- und Imaginärkomponenten besteht. Da es ein TD-CDMA-System gestattet, dass mehrere UEs demselben Zeitschlitz zugewiesen werden, ist jeder mit einem eindeutigen Spreizcode und Spreizfaktor versehen, um die Kanaldarstellung der Mittambel einer UE von der einer anderen zu unterscheiden. Verwürfelungscodes werden an ein Signal angefügt, um eine Basisstation von einer anderen zu unterscheiden, wodurch Störungen zwischen Basisstationen vermieden werden, welche potenziell auftreten, wenn eine UE sich in dem Bereich von zwei nahen Basisstationen befindet.

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Während sich eine drahtlose Übertragung zwischen einem Sender und einem Empfanger durch die Luft bewegt, bilden Signalreflexionen und externe Rauscheinwirkungen ein empfangenes Signal, das sich von seinem ursprünglichen Zustand unterscheidet. Daher ist es nützlich, innerhalb des Kommunikationssystems eine Darstellung der bekannten Systemübertragungseigenschaften zu entwickeln, die für eine bestimmte Basisstation und UE eindeutig sind. In 3GPP-Systemen wird zu diesem Zweck eine Systemübertragungsmatrix A von Koeffizientenwerten und/oder ihre komplex konjugierte Transponierte A verwendet. Die Anwendung des empfangenen Signals auf die Koeffizienten der Systemübertragungsmatrix stellt einen Weg dar, um die ursprünglichen Signaldaten aus dem extern veränderten Signal, das empfangen wurde, zu extrahieren.

ZUSAMMENFASSUNG

Die vorliegende Erfindung stellt eine Benutzervorrichtung (UE) bereit, welche eine Datenverarbeitung ausführt, die insbesondere bei der Kombination von Faltungen des Spreizcodes, des Verwürfelungscodes und der Kanalantwort nützlich ist, um eine Systemübertragungs-Koeffizientenmatrix zu konstruieren, während sie dieselbe Schaltungsgröße und Ausführungszeit, die zur separaten Durchführung jeder einzelnen Faltung erforderlich wäre, beibehält.

Die UE führt unter anderem die Verarbeitung einer Reihe von Datenwerten Vj bis V_x mit zwei Elementen, wie etwa komplexe Zahlendarstellungen, durch, wobei der Datenwert V_m, für jede ganze Zahl m von 1 bis x, einem ersten Element A_m und einem zweiten Element B_m entspricht, mit einem N-Bit-Binärwert, wobei N eine positive gerade ganze Zahl ist, um eine Reihe von Daten werten V'i bis V'_y zu erzeugen, wobei der Daten wert V'_p, für jede ganze Zahl &rgr; von 1 bis y, einem ersten Element A'_p und einem zweiten Element B'_p entspricht. Vorzugsweise stellt die Reihe von Datenwerten V] bis V_x Kanalantwortwerte eines Kommunikationssignals dar, das einen Spreizfaktor von 2^M besitzt, worin M eine ganze Zahl ist und 2^M < N. In einem solchen Fall stellt der N-Bit-Binärwert einen Kanalcodewert dar, der mit dem Kommunikationssignal verbunden ist, und die Reihe der Datenwerte V'i bis V'_y stellt eine Zeile von Werten einer Systemübertragungsmatrix dar. N ist vorzugsweise eine Potenz von 2.

Ein Schieberegister Ri für das erste Element und ein Schieberegister R2 für das zweite Element sind vorgesehen. Jedes Register Ri, R2 besitzt eine Reihe von N Positionen Ci für jede ganze Zahl i von 1 bis N. Jedes Register Ri, R2 ist mit einer Addierschaltung Ai_;i bzw. Ai,2 für die erste Komponente, und einer Addierschaltung A2,i bzw. A2,2 für die zweite Komponente verbunden.

Jede Addierschaltung besitzt eine Reihe von N/2 selektiv steuerbaren Eingängen Ik für jede ganze Zahl k von 1 bis N/2. Jeder Addierschaltungs-Eingang ist mit einer unterschiedlichen Registerposition gekoppelt, um von dieser Daten zu empfangen. Jeder Addierschaltungs-Eingang ist über ein Steuerbit steuerbar, das mit seiner jeweiligen Registerposition verbunden ist, worin die Steuerbits zusammen dem N-Bit-Binärwert entsprechen. Jedes Steuerbit B;, das mit einer Position Ci des Registers Rr verbunden ist, ist dasselbe wie das Steuerbit Bj, das mit der entsprechenden Position Ci des Registers Ri verbunden ist, für jede ganze Zahl i von 1 bis N, so dass der Eingang Daten von der Position, mit welcher er gekoppelt war, als einen Wert oder einen inversen Wert der empfangenen Daten in Abhängigkeit von dem Wert des Steuerbits empfängt. Jede Addierschaltung besitzt einen Ausgang zur Ausgabe der Summe der von ihren jeweiligen steuerbaren Eingängen empfangenen Werte.

Vorzugsweise ist die Addierschaltung &Agr;&igr;,&igr; für die erste Komponente mit dem Register Ri gekoppelt, so dass der Eingang Ik Daten von der Registerposition C2k - 1, für jede ganze Zahl k von 1 bis N/2, empfängt. Die Addierschaltung A2,i für die zweite Komponente ist mit dem Register Ri gekoppelt, so dass der Eingang Ik Daten von der Registerposition C2k, für jede ganze Zahl k von 1 bis N/2, empfangt. Die Addierschaltung A^₂ für die erste Komponente ist mit dem Register R2 gekoppelt, so dass der Eingang Ik Daten von der Registerposition C2k, für jede ganze Zahl k von 1 bis N/2, · empfangt. Die Addierschaltung A2,2 für die zweite Komponente ist mit dem Register R₂ gekoppelt, so dass der Eingang Ik Daten von der Registerposition C2k - 1, für jede ganze Zahl k von 1 bis N/2, empfangt.

Eine Kombinierschaltung für die erste Komponente ist mit den Ausgängen der Addierschaltungen Ai₁I, Ai^ für die erste Komponente gekoppelt, um einen Wert A'_p für

das erste Element eines verarbeiteten Wertes V_p auszugeben. Eine Kombinierschaltung für die zweite Komponente ist mit den Ausgängen der Addierschaltungen A2,i, A2,2 für die zweite Komponente gekoppelt, um einen Wert B'_p für das zweite Element eines verarbeiteten Wertes V'_p auszugeben.

Die Register Rr, Ri dienen dazu, die Daten von deren jeweiligen Positionen zu verschieben und neue Daten zu empfangen, um danach einen nächsten verarbeiteten Wert V'p+i zu erzeugen. Vorzugsweise dienen die Register Ri, R2 dazu, die Daten von jeweiligen Positionen Ci-I auf Positionen Ci für jede ganze Zahl i von 2 bis N zu verschieben und neue Daten in Position Cl zu empfangen und danach den nächsten verarbeiteten Wert zu erzeugen.

Vorzugsweise ist eine Steuerschaltung vorgesehen, die operativ die Register und Addierschaltungen basierend auf dem Spreizfaktor einer Kommunikation entsprechend der zu verarbeitenden Datenwertreihe steuert. Die Steuerschaltung dient dazu, die Reihe von Datenwerten Vi bis V_x, gefolgt von einer Reihe von N-I Nullwerten in die Register N/2^M mal sequenziell einzugeben, um N/2^M Reihen von Datenwerten Vl bis Vy zu erzeugen, wobei y = &khgr; + N - 1, welche je eine Zeile von Werten der Systemübertragungsmatrix darstellen. Die Steuerschaltung dient dazu, die Eingänge der Addierschaltungen selektiv zu aktivieren oder zu deaktivieren, wenn 2^M < N ist, so dass jedes Mal, wenn die Reihe von Datenwerten Vi bis V_x in die Register eingegeben wird, ein unterschiedlicher Satz von 2^M Eingängen von jedem Register aktiviert werden, während alle anderen Addierer-Eingänge deaktiviert werden.

Vorzugsweise sind die Register Ri und R2 vom Typ mit 16 Positionen (N = 16) mit F Bits je Position und werden zum Schieben der Kanalantworten durch die Faltung verwendet. Zur Vereinfachung des Aufbaus wird an Stelle von Multiplizierern eine optimierte minimale Anzahl von Addierern, die in einer Pyramidenanordnung verbunden sind, verwendet, um die notwendige Multiplikation der Codes auszuführen.

Durch Einbeziehen der Kanalcodetransformation von der binären Darstellung bis zur komplexen Darstellung als Teil des Gesamtverfahrens entfallen nicht erforderliche Addierer der Vorrichtung.

Andere Ziele und Vorteile werden dem Fachmann durch die folgenden Beschreibungen ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine Zeitschlitzstruktur, umfassend eine Mittambel von mehreren Chips, mit welcher die vorliegende Erfindung arbeitet.

Fig. 2A zeigt die Vorrichtung zur Faltung des Realteils der Kanalantwort.
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Fig. 2B zeigt die Vorrichtung zur Faltung des Imaginärteils der Kanalantwort.

Fig. 3 zeigt die Vorrichtung zur Summierung der Ausgänge der Vorrichtungen der Fig. 2A und Fig. 2B, um einen reellen und imaginären Ausgang zu erzeugen, der zum Aufbau der Systemübertragungs-Koeffizientenmatrix verwendet wird.

Fig. 4 zeigt eine bevorzugte Schaltung für Addierbaum-Eingänge der Fig. 2A und Fig. 2B.

Fig. 5 zeigt die Dimensionen der komplex konjugiert Transponierten AH einer Systemübertragungsmatrix.

Fig. 6 zeigt die Dimensionen der komplex konjugiert Transponierten AH einer Systemübertragungsmatrix für einen Spreizfaktor von 1.
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BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Derzeit bevorzugte Ausfuhrungsformen werden weiter unten unter Bezugnahme auf die Zeichnungsfiguren beschrieben, worin gleiche Bezugszahlen durchgehend gleiche Elemente bezeichnen.

Unter Bezugnahme auf Fig. 2A und 2B werden die Schaltungsdiagramme 100 bzw. 200 illustriert, welche die Faltung einer Reihe von reellen und imaginären Kanalantwort-

Chipwerten durchfuhren, die zu einem TD-CDMA-Zeitschlitz gehören. Die Kanalantwortwerte werden in einen Realteil CRR und einen Imaginärteil CRI geteilt. Die reelle Kanalantwort CRR wird durch die Schaltung 100 verarbeitet, während die imaginäre Kanalantwort CRI parallel durch die Schaltung 200 verarbeitet wird.
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In Fig. 2A ist das Register RR vorzugsweise ein Register mit 16 Positionen, welches den Realteil der Kanalantwort CRR empfängt. Jede Position Ci (i = 0 bis 15) des Registers RR besitzt F Bits pro Position, wobei F eine ausgewählte Datenbitgröße, vorzugsweise 10, ist. Die Anzahl von Positionen entspricht der bevorzugten Kanalcodegröße, die derzeit in 3 GPP mit 16 spezifiziert ist, und ist numerisch vorzugsweise eine Potenz von 2. Die Realteil-Schaltung 100 umfasst eine Vielzahl von Komponenten Al - A14, jede Addierkomponente besitzt einen Addierer mit zwei Eingänge und einen einzelnen Ausgang, welcher die Summe der zwei Eingänge ist. Die Addierkomponenten Al - A8 sind vorzugsweise wie in Fig. 4 illustriert konfiguriert.

Die Addierkomponenten A9 - Al 4 sind vorzugsweise einfache Addierer.

Die Addierkomponenten Al, A2, A3, A4 empfangen den Eingang von den ungeraden Positionen des Registers RR und fuhren entweder eine Addition oder Subtraktion an ihrem Paar von Eingängen durch. In ähnlicher Weise werden die Addierkomponenten A5, A6, A7 und A8 mit dem Register RR gekoppelt, um eine Addition oder Subtraktion auf den Kanalantwort-Werten durchzuführen; sie wirken jedoch nur auf die geraden Positionen des Registers RR. Zusammen bilden Addierkomponenten Al - A4, A9 - Al 1 eine Addierbaum-Schaltung mit Eingängen, die durch die Komponenten Al - A4 definiert werden, und einem Ausgang, der durch die Komponente Al 1 definiert wird. In ähnlicher Weise bilden die Addierkomponenten A5 - A8. Al2 - A14 eine zweite Addierbaum-Schaltung. Die Addierbaum-Schaltungen sind so mit dem Register RR verbunden, dass reelle und imaginäre Teile der Verarbeitungswerte der durch das Register RR verarbeiteten CRR-Werte berechnet werden.

Ein Kanalcode CC mit Bits CCO bis CC 15, der als ein Steuersignal wirkt, wird den Addierkomponenten Al bis A8 zugeführt. Die binären Kanalcodes steuern, in Abhängigkeit von dem jeweiligen Steuerbit, ob die Addierkomponenten Al bis A8 eine

Addition oder eine Subtraktion durchführen, vorzugsweise eine Addition wenn das Kanalcode-CC-Bit = 0 ist, und eine Subtraktion, wenn das Kanalcode-CC-Bit = 1 ist.

Fig. 4 illustriert einen bevorzugten Aufbau der Eingangsaddierkomponente Al mit einem Addierer AV und zwei Zweierkomplement-Vorrichtungen TCl, TC2. Die Eingänge CRRl und CRR3 empfangen die reellen Kanalantwort-Werte, die in den zweiten und vierten Positionen Cl, C3 des Register RR enthalten sind, welche von den Zweierkomplement-Vorrichtungen TCl, TC2 verarbeitet werden. Die Addition oder Subtraktion der CCR-Werte wird von den Addierern AV durch Summieren des Ausgangs der Zweierkomplement-Vorrichtungen TCl, TC2 erreicht. Die Zweierkomplement-Vorrichtungen TCl, TC2 wirken auf die Eingangswerte, indem sie entweder den Wert oder dessen Zweierkomplement an den Addierer AV weitergeben. Das zweite Bit CCl des 16-Bit-Kanalcode-Steuersignals CC bestimmt die Operation, welche die Zweierkomplement-Vorrichtung TCl ausführt, während das vierte Bit CC3 des Kanalcodes die Operation bestimmt, welche die Zweierkomplement-Vorrichtung TC2 ausführt.

Unter Bezugnahme auf Fig. 2A führt der Addierer A9 eine Summierung der durch Al und A2 erhaltenen Summen durch. Ebenso summiert der Addierer AlO die Summe von A3 mit der Summe von A4, Addierer Al2 ermittelt die Summe von A5 und A6, und Addierer Al3 summiert A7 mit A8. Addierer All erzeugt den Ausgang AC, den Realteil der reellen Kanalantwortwerte, durch Addieren der Summe von A9 zu der Summe von AlO. Der Ausgang j AD, der Imaginärteil der reellen Kanalantwortwerte, ist die von dem Addierer Al4 gebildete Summe, welche die Summe der Ausgänge der Addierer A12 und A13 ist.

Die Verarbeitungsschaltung 200, die in Fig. 2B gezeigt ist, ist ähnlich der in Fig. 2A gezeigten Schaltung 100 aufgebaut. Jedoch empfängt das Schieberegister RI den Imaginärteil der Kanalantwort CRI. Die Addierkomponenten Al5 bis A28 entsprechen den Addierkomponenten Al bis A14, um für das Register RI zwei zugehörige Addierbaum-Schaltungen vorzusehen. Die zwei Ausgänge der Addierbaum-Schaltungen von Schaltung 200, die in Fig. 2B gezeigt werden, sind den in Fig. 2A für die Schaltung 100 gezeigten entgegengesetzt, insofern als ein Wert, der einem als Ausgang BD

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t · ·

gezeigten Realteil entspricht, von den geraden Positionen des Registers RI stammt, und ein Wert, der einem imaginären Ausgang jBC entspricht, die Endsumme der ungerade nummerierten Positionen des Registers RI darstellt. Die Konfigurationen der reellen und imaginären Ausgänge relativ zu den geraden und ungeraden Registerpositionen könnte auch völlig umgekehrt werden, und identische Resultate könnten erzielt werden. Insbesondere würden, bei vertauschten Registern RR und RI in den Fig. 2A und 2B, Ausgang AC und jBC von geraden Registerpositionen und Ausgänge BD und jAD von ungeraden Registerpositionen abgeleitet werden.

Obwohl die Register von Fig. 2A und 2B mit jeweils 16 Positionen dargestellt sind, könnte die erfindungsgemäße Faltung von Kanalantwortwerten im Allgemeinen erreicht werden, wenn Register mit 2N Registerpositionen und einer Kombination von mehr oder weniger Addierern verwendet werden, die alle entsprechend konfiguriert sind, um die Summen über den geraden und ungeraden Registerpositionen zu bilden.

Die vier Ausgangswerte AC, BD, jAD und jBC der Schaltungen 100 und 200 stellen Real- und Imaginärteile einer Multiplikationsoperation dar, wie in Gleichung 1 gezeigt.

A^H = (A+JB) * (C +JD) Gleichung 1

wobei A der Realteil der Kanalantwort ist, B der Imaginärteil der Kanalantwort ist und wobei C den Bits Cl, C3, C5, C7, C9, CIl, C13, C15 des Kanalcodes CC entspricht, und D den Bits CO, C2, C4, C6, C8, ClO, Cl2, C14 des Kanalcodes entspricht. Jedes Kanalcodebit stellt einen Wert dar, der entweder rein real oder rein imaginär ist.

Dementsprechend können die Addierbaum-Schaltungen mit entweder allen ungeraden oder allen geraden Positionen der Register Rr und Ri fest verdrahtet sein. Die Addierbäume, die erfindungsgemäß verwendet werden, um zu bestimmen, welche Kanalcodebits reell oder imaginär sind, machen Multiplizierer überflüssig, welche in größerem Ausmaß Hardwareplatz verbrauchen würden.

Wie in Fig. 3 gezeigt, ist eine zusätzliche Schaltung vorgesehen, um die Ausgänge der Addierbäume der Schaltungen 100, 200 zur Erzeugung von Koeffizientenwerten entsprechend den reellen und imaginären Ausgangswerten, die zur Erzeugung der

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komplex konjugiert Transponierten A^H der Systemsübertragungs-Koeffizientenmatrix verwendet werden, zu kombinieren. Ein Subtrahierer Sl ist mit dem Ausgang AC der Schaltung 100 und dem Ausgang BO der Schaltung 200 verbunden, um den Realteil des verarbeiteten reellen Kanalantwortsignals und den Realteil des imaginären Kanalantwortssignals zu subtrahieren. Ein Addierer A29 ist mit dem Ausgang jBC der Schaltung 200 und jAD der Schaltung 100 verbunden, um den Imaginärteil des verarbeiteten imaginären Kanalantwort-Signals und den Imaginärteil des reellen Kanalantwort-Signals zu summieren. Die durch den Addierer A29 erzeugte Summe wird dann durch die Zweierkomplement-Vorrichtung TC3 für den imaginären Ausgang geführt, welcher die komplex Konjugierte der &Agr;-Matrix erzeugt. In einer alternativen Ausführungsform der vorliegenden Erfindung wird die Vorrichtung TC3 weggelassen, wodurch den Schaltungen der Fig. 2A, 2B und 3 gestattet wird, die &Agr;-Matrix zu erzeugen, was auch bei der Verarbeitung von CDMA-Signalen nützlich sein kann.

Vorzugsweise ist der Kanalcode CC eine 16 Bit lange binäre Zahl, die durch eine EXCLUSIVE OR (XOR)-Operation eines 16 Bit langen Verwürfelungscodes S und eines modifizierten 16 Bit langen Spreizcodes SCM nach Gleichung 2 erzeugt wird.

CC = SXORSCM

Gleichung 2

Um einen 16-Bit SCM zu erzeugen, wird ein Spreizcode SC modifiziert, indem die ersten SF Stellen des Spreizcodes SC wiederholt werden, bis ein 16-Bit-Wert entsteht, wobei SF ein Spreizfaktor-Wert ist. Zum Beispiel ist mit dem Spreizfaktor SF 8 und dem Spreizcode SC = 0011 1111 0000 1010 der modifizierte Spreizcode SCM = 0011 1111 0011 1111, d. h. die ersten acht Bits des SC werden zweimal wiederholt. Ein derartiger Aufbau eines Kanalcodes stellt die Mittel zur Verfügung, die zur Faltung der Kanalantwort-CR (channel response, Kanalantwort)-Werte, des Spreizcodes SC und des Verwürfelungscodes S erforderlich sind. Der Kanalcode CC bleibt für die Dauer des Faltungsprozesses fest, da der Spreizfaktor SF und der Verwürfelungscode S für ein bestimmtes UE-/Basisstations-Kommunikationssignal, das verarbeitet wird, eingestellt werden. Durch Kombinieren all dieser Operationen (d. h., die Kombination des Verwürfelungscodes und des Spreizcodes) auf einmal, anstatt sie in einzelnen

Verarbeitungsstufen durchzuführen, werden Multiplizierer überflüssig. Die Anzahl der erforderlichen Addierer wird mit der offenbarten Konstruktion ebenfalls optimiert.

Der 16 Bit-Kanalcode CC liegt ständig als ein Steuersignal an den Addierkomponenten Al bis A8 der ersten Ebene von Fig. 2A und den Addierkomponenten Al5 bis A22 von Fig. 2B vor, um zu bestimmen, ob die einem Addierer zugeführten Werte vor der Summierung negiert werden oder gleich bleiben müssen. Wie weiter oben ausgeführt, wird jeder Addierer durch ein Kanalcodebit gesteuert, welches mit den Registerpositionen, die in diesen Addierer eingegeben werden, korreliert. Zum Beispiel wird der Addierer Al durch die Kanalcodebits CCl und CC3 gesteuert, was den Positionen Cl und C3 des Registers Rr entspricht, wie in Fig. 2A gezeigt.

Zusätzlich wird die Operation der Schaltungen 100, 200 und der Addierbaum-Schaltungen durch den Spreizfaktor SF gesteuert. In der bevorzugten Ausführungsform, in der Register mit 16 Positionen verwendet werden, sind die möglichen Werte für den Spreizfaktor 1, 2, 4, 8 oder 16. Die Anzahl der vollständigen Verarbeitungszyklen für jeden Satz von Kanalantworten CR, die von jeder der Schaltungen 100, 200 auszuführen sind, basiert auf dem Verhältnis 16/SF. Zum Beispiel arbeiten die Verarbeitungsschaltungen 100, 200 bei einem Spreizfaktor SF = 16 für einen Zyklus, um den Satz von CR-Werten zu verarbeiten; für SF = 4 werden die CR-Werte 4 Mal (16/4) verarbeitet.

Die Register haben anfänglich Nullwerte an allen Positionen. Wenn der Zyklusprozess beginnt, wird der erste CR-Wert zunächst in Position CO eingegeben und der Inhalt jeder Position Ci (Wert = 0) wird um eine Position nach rechts verschoben. Position CO von Register RR empfängt den Realteil und Position CO von Register RI empfängt den Imaginärteil. Ein komplexer Koeffizientenwert wird berechnet und von der Kombinierschaltung nach Fig. 3 basierend auf den Registerwerten und den selektiv gesteuerten Addierbäumen wie oben beschrieben ausgegeben. Die Werte der Registerpositionen werden dann wieder verschoben, so dass die Registerposition Ci für i > 1 den Wert von der Registerposition Ci - 1 empfängt und der nächste CR-Wert in die Position CO eingegeben wird, für jedes Register RR bzw. RI. Der Prozess wiederholt sich dann für die Dauer des Zyklus, während der gesamte Satz von CR-Werten

sequenziell in die Positionen CO - Cl5 eingegeben wird. Wenn alle CR-Werte des Satzes eingegeben sind, geht die Verarbeitung weiter, während ein Nullwert in Position CO und jede nachfolgende Position eingegeben wird, bis der letzte CR-Wert aus der Position Cl5 hinausgeschoben ist. Dementsprechend gibt es für einen CR-Satz von N Werten N + 15 Ausgangswerte während jedes Operationszyklus. Im Allgemeinen erzeugt der Operationszyklus dort, wo das System mit X Registerpositionen aufgebaut ist, N + (X - 1) Ausgangswerte aus einem Satz von N Werten.

Die Anzahl der aktiven Eingänge zu den Addierbaum-Schaltungen in jedem Prozesszyklus ist gleich 16/SF. Ein unterschiedlicher Satz von Eingängen ist für jeden Zyklus aktiv, wenn die CR-Werte mehr als einmal verarbeitet werden, d. h. wenn SF Φ

16. Für einen Spreizfaktor SF = 8 wird der erste Operationszyklus durch die ersten acht Bits des Kanalcodes CCO bis CC7 gesteuert. So sind die Eingänge der Addierkomponenten Al, A2, A5, A6 von Fig. 2A und die Addierkomponenten Al5, Al 6, Al9 und A20 von Fig. 2B aktiv, um Werte von den Positionen CO bis C7 zu empfangen. Während dieser ersten Operation arbeiten alle verbleibenden Eingänge so, als ob sie einen Wert von Null empfangen würden.

Während eines zweiten Zyklus sind die Eingänge für die Addierkomponenten A3, A4, A7, A8 und Al 7, Al 8, A21, A22 aktiv, um Daten von den Registern RR und RI zu empfangen, und die anderen Addierbaum-Eingänge sind deaktiviert. Für einen Spreizfaktor SF = 2 stammen die aktiven Eingänge vorzugsweise von den Registerpositionen CO, Cl für den ersten Zyklus, C2, C3 für den zweiten Zyklus und so weiter bis C14, Cl5 für den letzten, den achten Zyklus. Der Wandler 101 von Fig. 2A und 2B erzeugt ein Aktivierungs-Signal E, das auf den Spreizfaktor SF anspricht, um die Aktivierung der Addierkomponenten-Eingänge von den Registern RR und RI entsprechend zu steuern.

Fig. 5 zeigt einen Block-Tuplett-Aufbau einer Systemübertragungs-Koeffizientenmatrix AH mit den Dimensionen HxW, wobei H = 16 auf einer bevorzugten maximalen Anzahl von möglichen Vektoren für das Kommunikationssystem basiert. Um die sechzehn Zeilen der Matrix zu füllen, werden sechzehn Operationszyklen über einer Kanalantwortsequenz ausgeführt, wobei jeder Operationszyklus durch einen Kanalcode

gesteuert wird, um Werte von einer Zeile von Vektoren auf der AH-Matrix zu bestimmen. Für eine Reihe von N Werten, wobei N = 57, enthält jede Matrixzeile W = 72 Werte, so dass die Reihe verarbeitet wird, bis der letzte N Wert die letzte Registerposition passiert. N, W und H können in Abhängigkeit von dem jeweiligen Kommunikationssystem variieren.

In 3GPP wird eine standardmäßige Ressourceneinheit (resource unit) RU durch einen Spreizfaktor SF definiert. Der Spreizfaktor SF stellt die Anzahl der Chips pro Bit für eine bestimmte RU, bzw. die Bitrate dar. Folglich besitzt eine RU mit einem Spreizfaktor SF = 8 die doppelte Bitrate einer RU mit einem Spreizfaktor SF = 16. So wird, wie in den Zeilen 7 und 8 von Fig. 5 gezeigt, eine Zeile der Matrix AH für jede RU mit einem Spreizfaktor gleich 16 verwendet, da nur ein Verarbeitungszyklus des Satzes von Kanalantwortwerten durch die Register RR und RI notwendig ist. Eine RU mit einem Spreizfaktor gleich 8 erfordert zwei Verarbeitungszyklen und belegt dementsprechend zwei Zeilen der Matrix. Für einen Spreizfaktor gleich 4 belegt eine RU 4 Zeilen der Matrix für vier Durchgänge der Kanalantwort. In ähnlicher Weise füllt eine RU mit einem Spreizfaktor gleich 2 8 Zeilen , und eine RU mit einem Spreizfaktor gleich 1 füllt alle 16 Zeilen. Das System ist so ausgelegt, dass, wenn 15 Zeilen gefüllt sind, die endgültige Operation für eine RU mit einem Spreizfaktor gleich 16 ausgeführt wird. Andernfalls wird die letzte Zeile der Matrix mit Nullen gefüllt, da ein beliebiger anderer Spreizfaktor nicht in eine Matrixzeile passen würde. Ebenso passt sich das System, während die verbleibenden Zeilen belegt werden, für alle anderen Kombinationen entsprechend mit geeigneten Spreizfaktoren an.

Wie in Fig. 5 gezeigt, wird für einen Spreizfaktor von 16 die gesamte Zeile der Matrix mit berechneten Koeffizientenwerten der Faltungsergebnisse gefüllt. Für alle anderen Spreizfaktoren wird auf Grund des Aktivierungs-Signals E, das die Addierbaum-Eingänge steuert, ein Block aufeinanderfolgender Nullen an einem oder an beiden Enden der Matrixzeile erzeugt, was ausgewählte Nullwerteingänge während des Prozesses erzwingt. Zum Beispiel sind bei einem Spreizfaktor SF = 8 die letzten 8 Werte der Zeile 1 Nullen, da nur die Eingänge, die mit den ersten 8 Positionen der Register verbunden sind, aktiv sind, und sie werden während der letzten 8 Zyklen des ersten Operationszyklus einen Nullwert enthalten. In ähnlicher Weise sind die ersten 8

Werte der Zeile 2 in der Matrix (zu den Ergebnissen des zweiten Verarbeitungszyklus gehörig) Nullen, da die Addierbaum-Eingänge, die mit den Positionen CO bis C7 verbunden sind, inaktiv sind, und die Positionen C8 bis Cl5 während der ersten 8 Prozesswiederholungen des zweiten Durchlaufs Werte von Null haben.
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Fig. 6 zeigt die Auswirkung des Aktivierungs-Signals E auf die Addierkomponenten für den Spreizfaktor SF = 1. Während des ersten Durchlaufs der Kanalantwort wird nur der Eingang von Position CO durch die Addierkomponenten A5 und Al9 verarbeitet, da die Addierbaum-Eingänge von den Positionen Cl bis C15 inaktiv werden, wie durch das Aktivierungs-Signal E gesteuert. Während des zweiten Durchlaufs stellt der Eingang von der Registerposition Cl den einzigen Eingang zu den Addierbäumen dar, und so weiter, bis zum sechzehnten Zyklus, wenn nur die Registerposition Cl5 einen aktivierten Eingang zu den Addierern vorsieht.

Obwohl die Erfindung teilweise unter detaillierter Bezugnahme auf bestimmte spezifische Ausfuhrungsformen beschrieben wurde, sind solche Details nur als instruktiv und nicht restriktiv zu verstehen. Für den Fachmann ist einzusehen, dass viele Variationen an Aufbau und Betriebsart vorgenommen werden können, ohne vom Geist und Schutzbereich der Erfindung, wie er in den hierin enthaltenen Lehren offenbart wird, abzuweichen.

Claims

1. Benutzervorrichtung (UE), die empfangene CDMA-Kommunikationsdaten mit einer Systemübertragungsmatrix verarbeitet, worin unter anderem eine Verarbeitung einer Reihe von Datenwerten V₁ bis V_X erfolgt, wobei der Datenwert V_m, für jede ganze Zahl m von 1 bis x, einer komplexen Zahl A_m + jB_m entspricht, wobei j = √-1, mit einem 2^N-Bit-Binärwert, wobei N eine ganze Zahl größer als 1 ist, um eine Reihe von Datenwerten V'₁ bis V'_y zu erzeugen, wobei der Datenwert V'_p, für jede ganze Zahl p von 1 bis y, einer komplexen Zahl A'_p + jB'_p entspricht, umfassend:
ein Realteil-Schieberegister R_R und ein Imaginärteil-Schieberegister R₁;
wobei jedes Register eine Reihe von 2^N Positionen CI für jede ganze Zahl i von 1 bis 2^N besitzt;
jedes Register jeweils mit einer Realteil-Addierschaltung RA_R bzw. RA₁ und einer Imaginärteil-Addierschaltung IA_R bzw. IA_I verbunden ist;
jede Addierschaltung eine Reihe von 2^N-1 selektiv steuerbarer Eingänge I_k für jede ganze Zahl k von 1 bis 2^N-1besitzt;
die Realteil-Addierschaltung RA_R mit dem Register R_R gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k -1 für jede ganze Zahl k von 1 bis 2^N-1 empfängt;
die Imaginärteil-Addierschaltung IA_R mit dem Register R_R gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k für jede ganze Zahl k von 1 bis 2^N-1 empfängt;
die Realteil-Addierschaltung RA_I mit dem Register R_I gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k für jede ganze Zahl k von 1 bis 2^N-1 empfängt;
die Imaginärteil-Addierschaltung IA_I mit dem Register R_I gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k - 1 für jede ganze Zahl k von 1 bis 2 empfängt;
jeder Eingang über ein Steuerbit steuerbar ist, das mit jeder Registerposition verbunden ist, worin die Steuerbits zusammen dem 2^N-Bit-Binärwert entsprechen und jedes Steuerbit B_i, das mit einer Position Ci des Registers R_R verbunden ist, dasselbe ist wie das Steuerbit B_i, das mit der entsprechenden Position Ci des Registers R_I verbunden ist, für jede ganze Zahl i von 1 bis 2^N, so dass der Eingang Daten von der Position, mit welcher er gekoppelt war, als einen Wert oder einen inversen Wert der empfangenen Daten in Abhängigkeit von dem Wert des Steuerbits empfängt;
jede Addierschaltung einen Ausgang zur Ausgabe der Summe der von ihren jeweiligen steuerbaren Eingängen empfangenen Werte besitzt;
eine Realteil-Kombinierschaltung, die mit den Ausgängen der Realteil- Addierschaltungen RA_R, RA_I gekoppelt ist, zur Ausgabe eines kombinierten Realteil-Wertes A'_p eines verarbeiteten Wertes V'_p;
eine Imaginärteil-Kombinierschaltung, die mit den Ausgängen der Imaginärteil- Addierschaltungen IA_R, IA_I gekoppelt ist, zur Ausgabe eines kombinierten Imaginärteil-Wertes jB'_p eines verarbeiteten Wertes V'_p; und
wobei die Register R_R, R_I dazu dienen, die Daten der jeweiligen Positionen Ci - 1 auf Positionen Ci für jede ganze Zahl i von 2 bis 2 N zu verschieben und neue Daten in der Position C1 zu empfangen, um danach einen nächsten verarbeiteten Wert V'_p + 1 zu erzeugen.

2. UE nach Anspruch 1, wobei die Reihe von Datenwerten V₁ bis V_x Kanalantwortwerte eines Kommunikationssignals darstellen, das einen Spreizfaktor von 2^M besitzt, wobei M eine positive ganze Zahl ≤ N ist und der 2^N-Bit-Binärwert einen mit dem Kommunikationssignal verbundenen Kanalcodewert darstellt, und die Reihe von Datenwerten V'₁ bis V'_y eine Zeile von Werten einer Systemübertragungs-Koeffizientenmatrix darstellt, des Weiteren umfassend:
eine Steuerschaltung, die operativ die Register und Addierschaltungen basierend auf dem Spreizfaktor einer Kommunikation entsprechend der zu verarbeitenden Datenwertreihe steuert;
wobei die Steuerschaltung dazu dient, die Reihe von Datenwerten V₁ bis V_x gefolgt von einer Reihe von 2^N - 1 Nullwerten in die Register 2^N-M mal sequenziell einzugeben, um 2^N-M Reihen von Datenwerten V'_I bis V'_y zu erzeugen, wobei y = x + 2 N - 1, die je eine Zeile von Werten der Systemübertragungs-Koeffizientenmatrix darstellen; und
wobei die Steuerschaltung dazu dient, die Eingänge der Addierschaltungen selektiv zu aktivieren oder zu deaktivieren, wenn 2^M < 2^N ist, so dass jedes Mal, wenn die Reihe von Datenwerten V₁ bis V_x in die Register eingegeben wird, ein unterschiedlicher Satz von 2^M Eingängen von jedem Register aktiviert werden, während alle anderen Addierer-Eingänge deaktiviert werden.

3. UE nach Anspruch 2, worin N = 4 ist, so dass jedes Register sechzehn Positionen besitzt, und worin jede Addierschaltung acht Eingänge und einen Baum aus sieben Addierern besitzt.

4. UE nach Anspruch 2, worin jede Addierschaltung einen Baum aus 2^N-1 - 1 Addierern umfasst.

5. UE nach Anspruch 4, worin die Registerpositionsdaten binäre Werte sind und jeder Addierschaltungseingang eine selektiv betätigbare Zweierkomplement- Schaltung umfasst, die einen Wert von den Eingängen entsprechend einer Registerposition empfängt und den empfangenen Wert an den Addierbaum ausgibt, wenn das entsprechende Steuerbit eins ist oder das Zweierkomplement des empfangenen Wertes ausgibt, wenn das Steuerbit Null ist.

6. UE nach Anspruch 5, worin:
die Realteil-Kombinierschaltung einen Subtrahierer umfasst, um den Wert des Ausganges der Realteil-Addierschaltung RA_R, die mit dem Realteil-Register R_R gekoppelt ist, von dem Wert des Ausganges der Realteil-Addierschaltung RA_I, die mit dem Imaginärteil-Register R_R gekoppelt ist, zu subtrahieren, um den kombinierten Realteil-Wert zu erzeugen; und
die Imaginärteil-Kombinierschaltung umfasst:
einen Addierer, um den Wert des Ausganges der Imaginärteil-Addierschaltung IA_R, die mit dem Realteil-Register R_R gekoppelt ist, mit dem Wert des Ausganges der linaginärteil-Addierschaltung RA_I, die mit dem Imaginärteil- Register R_R gekoppelt ist, zu addieren, um einen Summenwert zu erzeugen; und
eine Zweierkomplement-Schaltung, die mit dem Addierer gekoppelt ist, um den Summenwert zu empfangen und ein Zweierkomplement desselben als den kombinierten Imaginärteil-Wert zu erzeugen.

7. UE nach Anspruch 1, worin jede Addierschaltung einen Baum aus 2^N-1 - 1 Addierern umfasst.

8. UE nach Anspruch 7, worin die Registerpositionsdaten binäre Werte sind und jeder Addierschaltungseingang eine selektiv betätigbare Zweierkomplement- Schaltung umfasst, die einen Wert von den Eingängen entsprechend einer Registerposition empfängt und den empfangenen Wert an den Addierbaum ausgibt, wenn das entsprechende Steuerbit eins ist, oder das Zweierkomplement des empfangenen Wertes ausgibt, wenn das Steuerbit Null ist.

9. UE nach Anspruch 8, worin:
die Realteil-Kombinierschaltung einen Subtrahierer umfasst, um den Wert des Ausganges der Realteil-Addierschaltung RA_R, die mit dem Realteil-Register R_R gekoppelt ist, von dem Wert des Ausganges der Realteil-Addierschaltung RA_I, die mit dem Imaginärteil-Register R_R gekoppelt ist, zu subtrahieren, um den kombinierten Realteil-Wert zu erzeugen; und
die Imaginärteil-Kombinierschaltung umfasst:
einen Addierer, um den Wert des Ausganges der Imaginärteil-Addierschaltung IA_R, die mit dem Realteil-Register R_R gekoppelt ist, mit dem Wert des Ausganges der Imaginärteil-Addierschaltung RA_I, die mit dem Imaginärteil- Register R_R gekoppelt ist, zu addieren, um einen Summenwert zu erzeugen; und
eine Zweierkomplement-Schaltung, die mit dem Addierer gekoppelt ist, um den Summenwert zu empfangen und ein Zweierkomplement desselben als den kombinierten Imaginärteil-Wert zu erzeugen.

10. Eine Benutzervorrichtung (UE), die empfangene CDMA-Kommunikationsdaten mit einer Systemübertragungsmatrix verarbeitet, unter anderem zur Verarbeitung einer Reihe von Datenwerten V₁ bis V_x mit zwei Elementen, wobei der Datenwert V_m, für jede ganze Zahl m von 1 bis x, einem ersten Element Am und einem zweiten Element Bm entspricht, mit einem N-Bit-Binärwert, wobei N eine positive gerade ganze Zahl ist, um eine Reihe von Datenwerten V'₁ bis V'_y zu erzeugen, wobei der Datenwert V'_p, für jede ganze Zahl p von 1 bis y, einem ersten Element A'_p und einem zweiten Element B'_p entspricht, des Weiteren umfassend:
ein Schieberegister R₁ für das erste Element und ein Schieberegister R₂ für das zweite Element;
wobei jedes Register R₁, R₂ eine Reihe von N Positionen C_i für jede ganze Zahl i von 1 bis N besitzt;
wobei jedes Register R₁, R₂ mit einer Addierschaltung A_1,1 bzw. A_1,2 für die erste Komponente, und einer Addierschaltung A2, I bzw. A2, 2 für die zweite Komponente verbunden ist;
wobei jede Addierschaltung eine Reihe von N/2 selektiv steuerbaren Eingängen I_k für jede ganze Zahl k von 1 bis N/2 besitzt;
jeder Addierschaltungs-Eingang mit einer unterschiedlichen Registerposition gekoppelt ist, um Daten von dieser zu empfangen;
wobei jeder Addierschaltungs-Eingang über ein Steuerbit steuerbar ist, das mit seiner jeweiligen Registerposition verbunden ist, worin die Steuerbits zusammen dem N-Bit-Binärwert entsprechen und jedes Steuerbit B_i, das mit einer Position Ci des Registers R_R verbunden ist, dasselbe ist wie das Steuerbit B_i, das mit der entsprechenden Position Ci des Registers R_I verbunden ist, für jede ganze Zahl i von 1 bis N, so dass der Eingang Daten von der Position, mit welcher er gekoppelt war, als einen Wert oder einen inversen Wert der empfangenen Daten in Abhängigkeit on dem Wert des Steuerbits empfängt;
wobei jede Addierschaltung einen Ausgang zur Ausgabe der Summe der von ihren jeweiligen steuerbaren Eingängen empfangenen Werte besitzt;
eine Kombinierschaltung für die erste Komponente, welche mit den Ausgängen der Addierschaltungen A_1,1, A_1,2 für die erste Komponente gekoppelt ist, um einen Wert A'_p für das erste Element eines verarbeiteten Wertes V'_pauszugeben;
eine Kombinierschaltung für die zweite Komponente, welche mit den Ausgängen der Addierschaltungen A_2,1, A_2,2 für die zweite Komponente gekoppelt ist, um einen Wert B'_p für das zweite Element eines verarbeiteten Wertes V'_p auszugeben; und
wobei die Register R_R, R_I dazu dienen, die Daten von deren jeweiligen Positionen zu verschieben und neue Daten zu empfangen, um danach einen nächsten verarbeiteten Wert V'_p+1, zu erzeugen.

11. UE nach Anspruch 10, worin:
die Addierschaltung A_1,1 für die erste Komponente mit dem Register R₁ gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k - 1, für jede ganze Zahl k von 1 bis N/2, empfängt;
die Addierschaltung A_2,1 für die zweite Komponente mit dem Register R₁ gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k, für jede ganze Zahl k von 1 bis N/2, empfängt;
die Addierschaltung A_1,2 für die erste Komponente mit dem Register R₂ gekoppelt ist, so dass der Eingang I_k Daten von der Registerposition C2k, für jede ganze Zahl k von 1 bis N/2, empfängt;
die Addierschaltung A_2,2 für die zweite Komponente mit dem Register R2 gekoppelt ist, so dass der Eingang Ik Daten von der Registerposition C2k - 1, für jede ganze Zahl k von 1 bis N/2, empfängt; und
wobei die Register R₁, R₂ dazu dienen, die Daten der jeweiligen Positionen Ci - 1 auf Positionen Ci für jede ganze Zahl i von 2 bis N zu verschieben und neue Daten in der Position C1 zu empfangen, um danach den nächsten verarbeiteten Wert zu erzeugen.

12. UE nach Anspruch 11, die empfangene CDMA-Kommunikationsdaten verarbeitet, wobei die Reihe von Datenwerten V₁ bis V_x Kanalantwortwerte eines Kommunikationssignals darstellen, das einen Spreizfaktor von 2M besitzt, wobei M eine ganze Zahl und 2^M ≤ N und der N-Bit-Binärwert einen mit dem Kommunikationssignal verbundenen Kanalcodewert darstellt, und die Reihe von Datenwerten V'₁ bis V'_y eine Zeile von Werten einer Systemübertragungs- Koeffizientenmatrix darstellt, des Weiteren umfassend:
eine Steuerschaltung, die operativ die Register und Addierschaltungen basierend auf dem Spreizfaktor einer Kommunikation entsprechend der zu verarbeitenden Datenwertreihe steuert;
wobei die Steuerschaltung dazu dient, die Reihe von Datenwerten V₁ bis V_x gefolgt von einer Reihe von N - 1 Nullwerten in die Register N/2^M mal sequenziell einzugeben, um N/2M Reihen von Datenwerten V'₁ bis V'_y zu erzeugen, wobei y = x + N - 1, welche je eine Zeile von Werten der Systemübertragungs-Koefiizientenmatrix darstellt; und
wobei die Steuerschaltung dazu dient, die Eingänge der Addierschaltungen selektiv zu aktivieren oder zu deaktivieren, wenn 2^M < N ist, so dass jedes Mal, wenn die Reihe von Datenwerten V bis V_x in die Register eingegeben wird, ein unterschiedlicher Satz von 2^M Eingängen von jedem Register aktiviert wird, während alle anderen Addierer-Eingänge deaktiviert sind.