DE69616112T2 - Zellulares Kodevielfachzugriffsmobilfunksystem - Google Patents

Description

• Diese Erfindung betrifft Zellenmobilfunksysteme mit Codemultiplexvielfachzugriff (CDMA) und insbesondere die Abwärtsverbindung mit Endgeräten sowie die Notwendigkeit, von einer Basis-Funkstation aus gleichzeitig Signale an ein oder mehrere mobile Endgeräte zu übertragen.
• Bestehende Systeme verwenden eine Übertragung von mehreren Spreizspektrumsignalen, die zusammengefügt sind, so daß orthogonale Codes benutzt werden können, um für eine geringere gegenseitige Störbeeinflussung der verschiedenen Signale zu sorgen. Dies hat den Nachteil, daß die Summe dieser vielen verschiedenen Signale einen großen Abstand zwischen der Spitzensendeleistung und der durchschnittlichen Sendeleistung aufweist, wobei dies für eine große Anzahl von Signalen typisch zu einer Rayleigh-verteilten Hüllkurve strebt. Außerdem wird jedes mobile, die Demodulation eines Signals für Breitbanddaten verlangende Endgerät erfordern, daß mehrere dieser orthogonalen Codes gleichzeitig demoduliert werden. Folglich würde zum Beispiel, wenn die Grundimpulsfolgefrequenz für einen der orthogonalen Codes acht Kilobit pro Sekunde betragen würde und ein bestimmtes mobiles Endgerät einen Dienst anfordern würde, der mit vierundsechzig Kilobit pro Sekunde läuft, das mobile Endgerät acht Codes gleichzeitig demodulieren müssen.
• Das Ziel dieser Erfindung ist es, die zwei zuvor genannten Probleme so zu lösen, daß unter Beibehaltung der orthogonalen Codestruktur Vorteile in der Komplexität und der übertragenen Modulationsleistung erzielt werden und in dem mobilen Endgerät ein vereinfachter Empfänger möglich wird.
• EP-A-0 600 713 offenbart ein Verfahren für den Funktelephonverkehr, bei dem jeweils Gruppen von Funktelephonbenutzern ein Kanal aus einer größeren Anzahl von zueinander orthogonalen Funktelephon-Übertragungskanälen und ein Code aus einer größeren Anzahl von zueinander orthogonalen Spreizcodes zugewiesen sind.
• Gemäß der vorliegenden Erfindung wird ein CDMA-Zellenmobilfunksystem geschaffen, das wenigstens eine Basisstation und wenigstens ein mobiles Endgerät, das so beschaffen ist, daß es mit der wenigstens einen Basisstation über ein Funkmedium kommuniziert, umfaßt, wobei die Basisstation einen Sender zum Senden von Übertragungen an das wenigstens eine mobile Endgerät enthält, wobei die Übertragungen Chips umfassen, die im Zeitmultiplex seriell gesendet werden und zeitlich getrennt sind und daher inhärent orthogonal sind, wodurch eine gegenseitig Störung beseitigt wird; dadurch gekennzeichnet, daß der Sender Chips, die innerhalb einer Bitperiode zeitlich verschachtelt sind, seriell an verschiedene mobile Endgeräte sendet.
• Gemäß einem weiteren Aspekt der Erfindung erfolgen einige der Übertragungen in Form binär phasenumgetasteter Signale auf einer phasengleichen Komponente des Signals, während andere Übertragungen auf einer um 90º phasenverschobenen Komponente des Signals erfolgen.
• Gemäß einem weiteren Aspekt der Erfindung wird ein Vorsignal übermittelt, indem einige Chips in einem Unterrahmen als bekannte Chips gesendet werden, so daß sie in bekannter Weise entspreizt werden können, um eine Kanalschätzung zu erhalten.
• Gemäß einem weiteren Aspekt der Erfindung wird eine Leistungssteuerung durch Mittel geschaffen, die Verbindungsglieder so anordnen, daß sie eine veränderliche Anzahl von Chips pro Bit, die sich zeitlich ändert, besitzen, wobei die Änderung als Leistungssteuerung dient.
• Sehr einfache Elemente der vorliegenden Erfindung werden nun mit Bezug auf die beigefügte Zeichnung beschrieben, worin
• Fig. 1 eine einfache Anordnung von mobilen Einheiten zeigt, die mit einer Basisstation in Verbindung stehen;
• Fig. 2a eine Kanal-Impulsantwort für den Pfad 1 eines Kanals zeigt;
• Fig. 2b die kombinierte Empfängerantwort zeigt;
• Fig. 3a eine Kanal-Impulsantwort für den Pfad 2 eines Kanals zeigt;
• Fig. 3b die kombinierte Empfängerantwort zeigt;
• Fig. 4 ein erstes Sendemuster zeigt;
• Fig. 5 ein erstes Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf eine erste mobile Einheit bezieht, zeigt;
• Fig. 6 ein erstes Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf eine zweite mobile Einheit bezieht, zeigt;
• Fig. 7 ein zweites Sendemuster zeigt;
• Fig. 8 ein zweites Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf eine erste mobile Einheit bezieht, zeigt;
• Fig. 9 ein zweites Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf die zweite mobile Einheit bezieht, zeigt;
• Fig. 10 ein drittes Sendemuster zeigt;
• Fig. 11 ein drittes Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf die erste mobile Einheit bezieht, zeigt;
• Fig. 12 ein drittes Muster für ein RAKE-Prozessor-Ausgangssignal, das sich auf die zweite mobile Einheit bezieht, zeigt;
• Fig. 13 ein Vorchipmuster zeigt;
• Fig. 14 eine Kanal-Impulsantwort zeigt;
• Fig. 15 eine Empfängerantwort zeigt;
• Fig. 16 einen Blockschaltplan eines mittels Chip-TDM vorangepaßten reellen Filters zeigt;
• Fig. 17 einen Blockschaltplan eines mittels Chip-TDM vorangepaßten vollständigen komplexen Filters zeigt,
• Fig. 18 einen Logikplan für die Steuerung eines Korrelators zeigt;
• Fig. 19 einen Blockschaltplan eines Selektors zeigt, wie er mit Bezug auf Fig. 18 verwendet wurde;
• Fig. 20 einen Blockschaltplan eines Kombinierers/Entspreizers zeigt;
• Fig. 21 eine Chipsequenz eines Bits sowie Zwischenspeicher-Schreib- Operationen zeigt;
• Fig. 22 einen Blockschaltplan einer Mehrfach-Addierer/Subtrahierer- Schaltung zeigt.
• In einem Chip-Zeitmultiplexverfahren-Verfahren (TDM) ist ein Chip als ein Signalelement definiert, wovon n gemeinsam ein Bit bilden. Für ein gegebenes Signal grenzen die Chips im allgemeinen nicht aneinander, weshalb die Anzahl an Chips in einem Bit nicht länger gleich dem Bandbreitendehnungsfaktor ist, der nun gleich der Anzahl der Chips ist, die für eine gegebene Chipdauer in den Zeitabschnitt für ein Bit eingefügt werden könnten.
• Bei Spreizspektrurnsignalen wird jedes Datenbit mittels einer Pseudo- Zufallssequenz übertragen, die aus vielen sogenannten Chips besteht, wobei n Chips ein Bit übertragen, wobei n der Bandbreitendehnungsfaktor ist.
• Die vorliegende Erfindung verwendet einen Chip-Zeitmultiplexbetrieb, wobei das Grundschema einen Basisstationssender umfaßt, welcher seriell und zeitlich ineinander verschachtelt Chips an verschiedene mobile Endgeräte sendet. Somit könnte in einer Beispielausführung des Systems ein Grundrahmen, welcher aus einem Zeitabschnitt zur Übertragung eines Bits mit der niedrigsten Bitrate und der Übertragung jedes der Signale mit der niedrigsten Bitrate bestehen würde, beispielsweise aus vier Chips bestehen, wodurch, wenn der Spreizungsfaktor beispielsweise einhundertachtundzwanzig beträgt, zweiunddreißig Nutzer jeweils mit einer Chiprate von vier Chips in einer Bitperiode übertragen könnten. Die Übertragungen sind zeitlich getrennt und daher inhärent orthogonal, wodurch eine gegenseitige Störbeeinflussung ausgeschaltet ist, wenn keine Mehrfachübertragungen vorliegen. An die Abwärtsverbindung eines derartigen Systems könnte die Anforderung gestellt werden, für die Signale, die an verschieden Nutzer übertragen werden, voneinander unabhängige Leistungssteuerungen vorzusehen; dies ist jedoch leicht möglich, da es keine Schwierigkeiten bereitet, die Sendeleistung für einen beliebigen Chip zu verändern, da ein linearer Verstärker erforderlich sein wird.
• Damit der Störeinfluß auf mobile Endgeräte, die von einer anderen Basisstation Signale empfangen, gleichmäßig über diese mobilen Endgeräte verteilt werden kann, wird vorgeschlagen, innerhalb des Rahmens eine zeitliche Verwürfelung der Zuweisung der Chips zu den verschiedenen mobilen Endgeräten vorzusehen, damit kein mobiles Endgerät ständig Störungen von den Chips empfängt, die gerade mit hoher Leistung an ein anderes bestimmtes mobiles Endgerät übertragen werden, sondern daß vielmehr der Störeinfluß auf jedes gegebene Signal immer aus einem Gemisch von Signalen, die mit hoher Leistung übertragen werden, und von Signalen, die mit niedriger Leistung übertragen werden, bestehen wird. Eine mögliche Ausführung dieses Systems würde mit einem Teilen des Grundrahmens, beispielsweise für den Fall von vier Chips in vier Unterrahmen, und einem Verwürfeln der Chips für jeden der Nutzer innerhalb der Unterrahmen verbunden sein. Somit würde für jede Verbindung innerhalb jedes Unterrahmens ein Chip in einer beliebig verwürfelten Reihenfolge übertragen werden, dann im nächsten Unterrahmen der nächste Chip, und bei Abschluß des vierten Unterrahmens wären vier Chips übertragen worden. Das Verwürfeln kann auf eine Weise erfolgen, die dem Fachmann vertraut ist, für praktische Zwecke könnte es jedoch einfacher sein, im voraus einen Satz von verwürfelten Anordnungen (eine geeignete Untermenge aller möglichen verwürfelten Anordnungen) zu berechnen und diese in einem Nur-Lese-Speicher (ROM) zu speichern. Sowohl in der Basisstation, die das zu übertragende Signal erzeugt, als auch in jedem der mobilen Endgeräte, welche das Signal gleichzeitig empfangen, wird eine Pseudo-Zufallssequenz zur Adressierung der Liste benutzt, so daß der Sender und jedes der mobilen Endgeräte in jedem Unterrahmen auf die gleiche Verwürfelungsliste zugreifen. Jedes der mobilen Endgeräte könnte dann das richtige Element der Verwürfelungsliste verwenden, um den Chip auszuwählen, der für seine eigenen Empfangsanforderungen relevant ist.
• Ein weiterer Aspekt dieser Erfindung ist die Übertragung eines Bezeichnungssignals, wobei typisch die Hälfte der Signale eine binäre Phasenumtastung auf der phasengleichen Komponente des Signals verwendet, und eines weiteres Bezeichnungssignals auf der um 90º phasenverschobenen Komponente des Signals. Die phasengleiche und die um 90º phasenverschobene Komponente können, müssen jedoch nicht, die gleiche Chiprandomisierungsliste verwenden.
• Eine häufige Anforderung an diese Systeme ist die Eingliederung eines zu sendenden Vorsignals. Auch dies kann erreicht werden, indem einige Chips in jedem Unterrahmen als bekannte Chips gesendet werden, so daß sie in einer bekannten Weise entspreizt werden können, um eine Kanalschätzung zu erhalten.
• Eine weitere Ausführungsform dieser Erfindung trifft Vorkehrungen dafür, daß bestimmte Verbindungen eine variable Anzahl von Chips aufweisen, die in jeder verfügbar sind, sich jedoch zeitlich nur geringfügig verändern, wobei diese Veränderung als eine Art Leistungssteuerung genutzt wird, so daß diejenigen mobilen Endgeräte, die sich in großer Entfernung von der Basisstation befinden, mehr Chips pro Bit haben würden als diejenigen Endgeräte, die sich sehr nahe bei der Basisstation befinden. Tatsächlich wäre es vorstellbar, Verbindungen zu haben, die überhaupt keinen Spreizfaktor besitzen, sondern für diejenigen mobilen Endgeräte, die sich sehr nahe bei der Basisstation befinden, pro Bit ein Chip aufweisen.
• In Fig. 1 ist eine Basisstation 4 gezeigt, die über Mehrfachübertragungspfade 1 und 2 an zwei Nutzer sendet. Als Beispiel ist in Fig. 2a der Mehrfachübertragungskanal für den Pfad 1 gezeigt.
• In den Fig. 2a und 2b ist ein sehr einfacher Fall von gleicher Amplitude und gleichphasigen Pfaden angenommen. Unter der Voraussetzung eines optimalen RAKE-Empfängers wird die Zusammensetzung aus der Impulsantwort des Kanals und des RAKE-Prozessor-Signals wie in Fig. 2b sein. Die Antworten für den anderen Pfad, die ähnlich sind, sind in den Fig. 3a und 3b gezeigt.
• In den Fig. 3a und 3b ist die Verzögerungsverbreiterung reduziert, wie dies für einen kürzeren Funkübertragungsweg erwartet werden könnte.
• Es wird eine zeitlich verschachtelte Übertragung von Chips bei einem Spreizungsfaktor von vier betrachtet. Jedes Bit ist in vier Teilintervalle unterteilt. Das Übertragungsmuster für ein Bit könnte wie in Fig. 4 gezeigt erscheinen.
• In Fig. 4 entspricht die Strukturierung jedes Chips der der mobilen Vorrichtung, an welche er gesendet wird. In einem regelmäßigen Verschachtelungsmuster könnten die Lücken Übertragungen an weitere mobile Vorrichtungen (nicht gezeigt) entsprechen.
• Nun wird der Empfang der mobilen Vorrichtung 1 über den Pfad 1 betrachtet. Das Signal am Ausgang des RAKE-Prozessors für die mobilen Vorrichtungen 1 und 2 wird die Faltung der Muster von Fig. 4 mit den Impulsantworten der Fig. 2b bzw. 3b sein. Die Antwort für die mobile Vorrichtung ist in Fig. 5 gezeigt.
• Mit Bezug auf Fig. 5 ist zu sehen, daß sich der Mehrfachübertragungsweg so auswirkt, daß eine Überlagerung von Chips entsteht, wobei die störenden Chips mit halber Amplitude über den Nutzchips liegen.
• Nun wird die mobile Vorrichtung 2 betrachtet. Die Antwort ist in Fig. 6 gezeigt. Hier gibt es keine Überlagerung von Chips, denn die Störchips liegen nicht über den Nutzchip-Positionen.
• Es könnte daran gedacht werden, daß ein anderes Übertragungsmuster das Problem abschwächen könnte. Eine Alternative ist in Fig. 7 gezeigt. Die Faltung dieses in Fig. 7 gezeigten Musters mit dem Kanal für die mobile Vorrichtung 1 ist in Fig. 8 gezeigt.
• In Fig. 8 tritt für die mobile Vorrichtung 1 keine Überlagerung von Chips auf. Jedoch zeigt eine Überprüfung der Antwort für die mobile Vorrichtung 2 (Fig. 9), daß nun diese unter einer Chipüberlagerung leidet. In bezug auf Fig. 9 ist es für den obigen Fall selbstverständlich möglich, ein Muster auszuarbeiten, bei dem keine mobile Vorrichtung von einer gegenseitigen Störbeeinflussung der Chips betroffen ist.
• Obiges veranschaulicht jedoch, wie schwierig es ist, die Forderungen nach null Chipüberlagerung für den einfachen Fall gleichzeitig für zwei mobile Vorrichtungen mit zwei Mehrfachübertragungswegen zu erfüllen. Die allgemeine Situation ist weit komplizierter als diese, da sie viele mobile Vorrichtungen und im allgemeinen mehr als zwei Mehrwegkomponenten umfaßt. In vielen Fällen könnte eine vollständige Orthogonalität selbst mit vollkommenen Informationen und einem idealen Algorithmus für die Erzeugung der Übertragungsmuster nicht erreicht werden. Im Prinzip sollte es möglich sein, einen optimalen Zustand minimaler Überlagerung zu erzielen. Dazu müßte jedoch die Basisstation vor der Konstruktion des Übertragungsmusters regelmäßig von jeder mobilen Vorrichtung über die Mehrwegeprofile informiert werden und diese Struktur an die mobilen Vorrichtungen zurück übertragen. Mit sich schnell verändernden Mehrfachübertragungswegen wird dies unzweckmäßig, da der Signalisierungsmehraufwand jeden Kapazitätsgewinn weit übersteigt.
• Die an früherer Stelle erwähnte Alternative besteht darin, ein pseudozufälliges Verwürfeln (,das den mobilen Vorrichtungen bekannt ist,) der Positionen der Chips vorzusehen. Dies ist in Fig. 10 veranschaulicht.
• Für dieses Muster von Fig. 10 ist die Empfänger-RAKE-Antwort für die mobile Vorrichtung 1 in Fig. 11 gezeigt.
• In Fig. 11 erfährt nur der erste Nutzchip eine Überlagerung durch andere Chips. Folglich ist nach dem Entspreizen (zusätzlich zu dem vierfachen Gewinn an Verarbeitungskapazität) die mittlere Überlagerung um den Faktor vier reduziert worden. Die RAKE-Antwort für die mobile Vorrichtung 2 ist in Fig. 12 gezeigt.
• In dem in Fig. 12 gezeigten Fall erfährt nur der dritte Nutzchip eine Überlagerung durch andere Chips, was den gleichen Vorteil wie für die mobile Vorrichtung 1 bietet.
• Folglich ist zu sehen, daß der Effekt der Randomisierung darin besteht, die Wirkungen der Überlagerung durch andere Chips "aufzuteilen". Es könnte sich zeigen, daß nur eine Randomisierung der zeitlichen Einteilung erforderlich ist, wobei die tatsächliche Reihenfolge der Chips für die verschiedenen Nutzer konstant gehalten wird. Dies würde zutreffen, wenn alle Signale mit der gleichen Leistung übertragen werden würden. Wenn jedoch eine Leistungssteuerung der Abwärtsverbindung vorgesehen wird, dann werden die Amplituden der verschiedenen Chips variieren. Dann wird es wichtig, beispielsweise regelmäßige Interferenzen zwischen starken und schwachen Chips zu vermeiden. Dies wird unter der Voraussetzung, daß die Chipreihenfolgen verwürfelt sind, erreicht.
• In gleicher Weise wie für bestehende Spreizspektrumkonzepte für Abwärtsverbindungen ist die Übertragung eines Abwärtsverbindungs-Vorsignals bei einem Chip-TDM-Verfahren vorteilhaft für Synchronisierung und Kanalschätzung. Das Vorsignal ist als zusätzliche Chips mit Zufallscode, jedoch ohne Modulation, welche unter die Datenchips gewürfelt sind, ausgeführt. Für eine Folge von Verzögerungsintervallen muß gegen diese Vorchip-Sequenzen korreliert werden, um die vollständige Kanal-Impulsantwort über die Verzögerungsverbreiterung des Kanals zu erhalten. Eine vorgeschlagene Ausführung ist anhand eines Beispiels beschrieben:
• Betrachtet wird ein Chip-TDM-System mit einer Bitrate von 32 kb/s und einer Chipperiode von 1/fc, wobei fc = 4,096 MHz beträgt. Folglich stehen für Chips pro Bit einhundertachtundzwanzig Plätze zur Verfügung. Wenn der Spreizungsfaktor vier beträgt, gibt es vier Teilintervalle pro Bit und zweiunddreißig verfügbare Chipplätze pro Teilintervall. Es wird angenommen, daß pro Teilintervall zwei Vorchips übertragen werden. (Dies gibt dem Vorsignal mehr Energie als den Grundimpulsfolgesignalen und ist vorteilhaft.) Ein Bitintervall dauert einunddreißig Mikrosekunden. Im Idealfall sollte das vorangepaßte Filter in der Lage sein, eine Verzögerungsverbreiterung von etwa fünfzehn Mikrosekunden zu verarbeiten. Folglich überdeckt die Verzögerungsverbreiterung zwei Teilintervalle. Das bedeutet, daß die über zwei Teilintervalle übertragenen Chips jederzeit auf ein empfangenes Muster einwirken können. Jedoch müssen aufgrund der Randomisierung der zeitlichen Folge der Chips innerhalb der Teilintervalle für jeden gegebenen Zeitpunkt drei Teilintervalle berücksichtigt werden.
• Mit Bezug auf Fig. 13 wird das Muster der in dieser Figur gezeigten Vorchips betrachtet (,wobei auch andere Verkehrschips übertragen, jedoch nicht gezeigt werden).
• Die Chips sind mit i, j indiziert, wobei i die Teilintervallnummer und j die Nummer des Vorchips innerhalb des Teilintervalls ist. Die oben stehende Nummer ist die zeitliche Position innerhalb des Teilintervalls. Somit ist beispielsweise der mit 2, 1 bezeichnete Chip der zweite Vorchip (Nullbezug) im dritten Teilintervall und nimmt den vierundzwanzigsten verfügbaren Platz innerhalb seines Teilintervalls ein.
• Nun wird angenommen, daß das Vorchipsignal von einer bestimmten mobilen Vorrichtung über die in Fig. 14 gezeigte (stilisierte) Kanalimpulsantwort empfangen wird. Die Grundlaufzeitverzögerung ist auf null normiert. Dies bedeutet lediglich, daß ein Synchronisierungsprozeß im Empfänger diese Verzögerung bereits beseitigt hat. In diesem Fall wird das empfangene Signal die Faltung des Vorchipmusters mit der Impulsantwort sein, wie in Fig. 15 gezeigt ist.
• Mit Bezug auf Fig. 15 ist anzumerken, daß die Antworten auf die einzelnen Chips in dem Schaubild nicht zusammengefaßt gezeigt sind, da die Zufallsverteilungssequenz der Vorchips zufällige Additionen und Subtraktionen einführen würde. Außerdem ist anzumerken, daß das aktuelle Bit in Wirklichkeit auch die Impulsantwortnachläufe von Vorchips, die in der vorangegangenen Bitperiode übertragen worden sind, enthalten würde. Diese sind aus Gründen der Übersichtlichkeit weggelassen.
• Es wird angenommen, daß der Empfänger seinen Eingang einmal pro Chip abtastet. Die erste Abtastung des ersten Teilintervalls (Abtastung 0, 0) enthält keine Antwort auf die Chips dieses Teilintervalls. Für den allgemeinen Fall kann dies jedoch nicht garantiert werden. Wenn der Randomisierungsalgorithmus einem Vorchip die Nullposition innerhalb dieses Unterrahmens zugewiesen hätte, dann wäre eine Anwort entstanden. Folglich gibt es potentiell vom Beginn jedes Teilintervalls an Antworten auf Vorchips, die in diesem enthalten sind. Es wird vorausgesetzt, daß zu Beginn eines Teilintervalls der Empfänger die Positionen der Vorchips innerhalb dieses aus dem Randomisierungsalgorithmus berechnet hat. Die Verzögerungszeit, die mit der ersten Abtastung in dem Teilintervall in bezug auf ein Vorchip an der Position n verbunden ist, wird gleich - n sein, d. h. der Chip ist noch nicht angekommen (mit Ausnahme des Falls n = 0, in welchem die Verzögerungszeit null ist). Die Verzögerung, die mit der Abtastung m im ersten Teilintervall für ein Chip an der Position n verbunden ist, wird m - n sein. Folglich liefert der Chip eine nicht verzögerte Antwort, wenn m = n ist. Es wird vorausgesetzt, daß das vorangepaßte Filter einen Satz von vierundsechzig Speicherzellen enthält, die den Impulsantworten zu den Verzögerungen null bis dreiundsechzig entsprechen. Wenn m - n = 0, sollte die nullte Speicherzelle von der empfangenen Abtastung in Abhängigkeit von der Polarität des übertragenen Chips entweder inkrementiert oder dekrementiert werden. Wenn bei der nächsten Abtastung m - n = 1 ist, so sollte die gleiche Operation auf die mit 1 bezeichnete Speicherzelle angewendet werden. Dies kann alternativ auf folgende Weise betrachtet werden:
• Schritt 1: Zu Beginn eines Teilintervalls sind die Positionen und Polaritäten der Chips in dem Teilintervall verfügbar gemacht worden (das gesamte vorangegangene Teilintervall steht dafür zur Verfügung).
• Schritt 2: Für jeden der Vorchips in dem Teilintervall wird ein Zähler mit - n initialisiert, wobei n die Chipposition in dem Teilintervall ist.
• Schritt 3: Für jeden Zähler: Wenn der Zählerwert negativ ist, führe keine Aktion aus, andernfalls inkrementiere/dekrementiere (in Abhängigkeit von der Chippolarität) die durch den Zähler adressierte Speicherzelle um den Abtastwert.
• Schritt 4: Für jede neue Abtastung: Inkrementiere die Zähler um Eins. Wenn die Zählung Vierundsechzig erreicht hat, führe keine Aktion aus, andernfalls wiederhole von Schritt 3 an.
• Es bleibt die Frage, wie und wann die Zuordnung der Zähler aufzuheben ist. Beim Betrachten von Fig. 15 wird deutlich, daß die Antwort auf ein bestimmtes Chip im allgemeinen drei Teilintervalle einnimmt. Folglich kann die Zuordnung eines zu Beginn des nullten Teilintervalls zugeordneten Zählers zu Beginn des dritten Teilintervalls aufgehoben werden - d. h. die Zähler bleiben über drei Teilintervalle aktiv, wobei ein Zähler, der Dreiundsechzig erreicht hat, selbstverständlich deaktiviert werden kann (z. B. um Energie zu sparen); er wird jedoch nicht vor Beginn des folgenden Teilintervalls wieder zugeordnet.
• Folglich ist zu sehen, daß für das beschriebene (realistische) Beispiel sechs derartige Zähler erforderlich sein werden und daß im Mittel pro Abtastung vier Additionen/Subtraktionen, bei einem Maximum von sechs und einem Minimum von zwei, erfolgen. Ein äquivalentes herkömmliches System würde vierundsechzig Additionen/Subtraktionen pro Abtastung erfordern (da jede Abtastung eine potentielle Antwort auf Vorchips aus dem gesamten Verzögerungsverbreiterungsbereich ist). Folglich ist die Einsparung für Chip-TDM beträchtlich.
• Trotz dieser Einsparung sind bei einer digitalen Signalprozessor-Architektur die oben genannten Operationen ziemlich kompliziert, da sie viele Taktzyklen pro Chipmuster benötigen. Die in Fig. 16 gezeigte Gate-Array-Architektur kann jedoch ein Chipmuster in einem einzigen Taktzyklus verarbeiten, wobei sie eine sehr geringe Leistungsaufnahme besitzt.
• In Fig. 16 ist die Hardwareausführung eines mittels Chip-TDM vorangepaßten reellen Filters gezeigt. Es umfaßt ein additionssteuerndes Schieberegister 10 sowie ein subtraktionssteuerndes Schieberegister 12. Die mit 0+ und 0- bis 31+ und 31- bezeichneten Eingänge repräsentieren die Eingänge der Chippositionen. Jeder Korrelationsposition ist ein Addierer/Subtrahierer 14 zugeordnet. Der Analog-/Digital-Umsetzer 18 wird mit dem Takt der Chiprate betrieben, der über eine Eingabeleitung 22 bereitgestellt wird. Der Chipratentakt wird auch auf einen Eingang der Schieberegister 10, 12 gegeben. Der Ausgang jedes Registers 16, das mit jedem Addierer/Subtrahierer 14 verbunden ist, wird auf einen Eingang des Addierers/Subtrahierers 14 zurückgeführt und erzeugt außerdem das entsprechende Korrelationsausgangssignal für die Korrelatorposition.
• Jedem Korrelationsausgaberegister ist ein Addierer/Subtrahierer zugeordnet. Dies könnte als ein beträchtlicher Überhang erscheinen, ist tatsächlich aber aus zwei Gründen akzeptabel:
• Die Präzision der Chipabtastungen beträgt nur vier Bit und nur etwa sechzehn Abtastungen können korreliert werden, bevor ausgelesen und auf null zurückgesetzt wird. Dies stellt eine weitere wichtige Einsparung im Chip-TDM- Verfahren dar, da die geringere Korrelationslänge zu kürzeren Wortlängen führt. Folglich ist für die Addierer-/Subtrahierer nur eine Präzision von acht Bit erforderlich. Indem die Gates in den Registern selbst Berücksichtigung finden, wird durch die Addierer/Subtrahierer die Gate-Anzahl in diesem Bereich nur etwa verdoppelt.
• Obwohl die Gates in allen vierundsechzig Korrelationsregistern für Additionen/Subtraktionen vorhanden sind, werden im Mittel nur vier Additionen/Subtraktionen für jede Abtastung ausgeführt. Eine CMOS- Ausführung wird deshalb eine sehr geringe Leistungsaufnahme haben.
• Die Architektur kann die vorangepaßte Filterung mit einem einzigen Taktgeber, der mit der Chiprate läuft, durchführen.
• In dieser Architektur ist die Steuerung der Additionen/Subtraktionen stärker implizit als beim Ansatz mit digitaler Signalbearbeitung. Zu Beginn jedes Teilintervalls werden die Positionen der beiden Vorchips berechnet. Wenn der Chip eine Eins ist, wird in beiden Fällen, sowohl für ein Plus als auch für ein Minus die entsprechende Position in den Chippositionseingängen auf hohen Pegel gesetzt. Ansonsten werden die Nullen am oberen Ende des Schieberegisters durchgetaktet. Folglich werden zu Beginn eines Teilintervalls die ersten zweiunddreißig Positionen des Schieberegisters alle Nullen enthalten, mit Ausnahme derjenigen, die Chippositionen in dem Teilintervall entsprechen, wovon die eine oder die andere, in Abhängigkeit von der Chippolarität ein "1" enthalten wird.
• Wenn sich ein Vorchip auf der Position Null befindet, wird dies bewirken, daß die aktuelle Abtastung (in Abhängigkeit von der Polarität des Vorchips) entweder zum Register für den Korrelationsausgang 0 addiert oder von diesem subtrahiert wird. Einen Taktzyklus später wird die neue "1" durch das additions- /subtraktionssteuernde Schieberegister nach unten geschoben sein, was bewirkt, daß die neue Abtastung zu dem Register für den Korrelationsausgang 1 addiert oder von diesem subtrahiert wird (gleiche Operation wie zuvor) usw. Ein Vorchip in der Position n wird n Taktzyklen warten müssen, bevor er eine Addition/Subtraktion zum Register 0 bewirkt. Dreiundsechzig Taktzyklen nach der ersten Addition/Subtraktion für eine Abtastung "fällt" der Steuereintrag für einen gegebenen Vorchip am Ende des Schieberegisters heraus und hat keine weitere Wirkung.
• Um die Erklärung zu vereinfachen ist die obige Beschreibung für eine einzige einfache reelle Korrelation gegeben worden. Die tatsächliche Anforderung ist jedoch eine vollständige komplexe Korrelation, da Vorchips auf dem I-Kanal und auf dem Q-Kanal übertragen werden und der Kanal selbst willkürliche Phasenverschiebungen für die verschiedenen Pfade besitzt. Gewöhnlich würde dies in etwa das Vierfache an Komplexität erfordern. Jedoch kann durch sorgfältiges Design die Komplexität knapp über dem Doppelten derjenigen eines reellen Korrelators gehalten werden.
• Eine mögliche Architektur ist in Fig. 17 gezeigt. Es sind nun zwei Paare von additions-/subtraktionssteuernden Registern 40, 42 vorhanden, wovon ein Paar, nämlich 40, Einsen in den Vorchip-Positionen des I-Codes und das andere, 42, für den Q-Code enthält. Außerdem gibt es zwei Register und Addierer-/Subtrahierer (einen für den I-Ausgang, einen für den Q-Ausgang) für jeden Korrelator. Die Ausgangssignale der Schieberegister werden in eine Logikschaltung 52 eingegeben, welche steuert, ob das I- oder das Q-Signal zu dem I- bzw. Q-Korrelatorregister addiert oder von diesem subtrahiert wird. Es ist anzumerken, daß es nicht möglich ist, Beiträge von Chips einzufügen, die gleichzeitig auf dem I-Kanal und auf dem Q-Kanal übertragen werden, da für jedes Korrelatorregister nur ein Addierer/Subtrahierer vorhanden ist. Es könnte gelingen, die Chiprandomisierungsfunktion so festzulegen, daß dies nie auftritt. Ansonsten wird der Korrelator den Beitrag in Abhängigkeit vom Zustand der "Konflikt- Prioritätsleitung" entweder zum I-Kanal-Chip oder zum Q-Kanal-Chip hinzufügen. Um verlorene Chips "gerecht" aufzuteilen, kann diese Leitung von einem Teilintervall zum nächsten zwischen hohem und niedrigen Pegel hin- und hergeschaltet werden.
• Für jeden der Kanäle I und Q ist ein Analog-/Digital-Umsetzer 56, 58 vorhanden, der jeweils mit einem Bandpaßfilter 60 bzw. 62 verbunden ist. Die Ausgänge der Bandpaßfilter 60, 62 sind mit verschiedenen Eingängen der Wählschaltung 64, 66 verbunden und werden betrieben, um zu bestimmen, welcher Ausgang von welchem Filter 60, 62 mit der jeweiligen Addierer/Subtrahierer-Schaltung 48, 50 verbunden ist.
• Nun werden die in Fig. 17 gezeigten Logikschaltungen 52 mit Bezug auf Fig. 18 sowie auf Fig. 19, welche einen Logikplan für einen Selektor zeigt, wie er in Fig. 18 verwendet wird, beschrieben.
• In Fig. 18 umfaßt die Steuerschaltung ein ODER-Gatter 70 mit zwei Eingängen, wovon einer an das positive imaginäre Vorsignal und der andere an das negative imaginäre Vorsignal bezüglich der Bitposition 1 angeschlossen ist. Der Ausgang des ODER-Gatters 70 ist mit einem Eingang eines Inverters 72 und einem Eingang eines UND-Gatters 74 verbunden. Der Ausgang des Inverters 72 und der Ausgang des UND-Gatters 74 sind beide mit Eingängen eines ODER- Gatters 76 verbunden, dessen Ausgang mit einem Eingang des UND-Gatters 78 verbunden ist. Ein ODER-Gatter 80 besitzt zwei Eingänge, wovon jeder an ein positives und ein negatives Q-Vorsignal bezüglich des ersten Bit angeschlossen ist, wobei der Ausgang des ODER-Gatters 80 mit einem weiteren Eingang des UND-Gatters 78 verbunden ist. Ein Ausgang des UND-Gatters 78 ist mit einem Inverter 82 und mit Eingängen der Selektoren 84, 86, 88 bzw. 90 verbunden. Das positive I-Vorsignal ist an einen weiteren Eingang des Selektors 84 und des Selektors 88 angeschlossen, während das negative Vorsignal an einen weiteren Eingang des Selektors 86 und an den Selektor 90 angeschlossen ist. Ähnlich ist das positive Q-Vorsignal an einen weiteren Eingang des Selektors 86 und an den Selektor 88 angeschlossen, während das negative Q-Vorsignal an einen Eingang des Selektors 84 und an den Selektor 90 angeschlossen ist. Auf einen weiteren Eingang des UND-Gatters 74 wird ein Konflikt-Prioritäts-Signal gegeben.
• Das Ausgangsssignal des Selektors 84 bewirkt eine Addition des Ausgangssignals des Q-Korrelators. Das Ausgangssignal des Selektors 86 bewirkt eine Subtraktion des Ausgangssignals des Q-Korrelators. Das Ausgangssignal des Korrelators 88 bewirkt die Addition des Ausgangssignals des I-Korrelators. Das Ausgangssignal des Selektors 90 bewirkt eine Subtraktion des I-Korrelators. Das Ausgangssignal des UND-Gatters 78 wird auch zur Steuerung des in Fig. 17 gezeigten, mit 64, 66 bezeichneten Selektors verwendet, welcher bewirkt, daß der bestimmte I- oder Q-Kanal ausgewählt wird.
• Mit Bezug auf Fig. 19 wird nun ein Selektor beschrieben. Der Selektor umfaßt ein UND-Gatter 92 und ein UND-Gatter 94, deren Ausgänge mit entsprechenden Eingängen eines ODER-Gatters 96 verbunden sind. Die Eingänge des UND- Gatters 92 nehmen als eine erste Eingangsgröße ein erstes Eingangssignal A und als eine zweite Eingangsgröße ein Auswahlsignal entgegen. Vom ODER-Gatter 96 wird ein Ausgangssignal auf der Ausgangsleitung 98 erzeugt.
• Es wird davon ausgegangen, daß die in den Fig. 18 und 19 beschriebene Schaltung eine bekannte Logikschaltung darstellt, deren Funktion dem Fachmann gut bekannt sein wird.
• Es ist zutreffend, daß die Beschreibung zu den Fig. 18 und 19 in bezug auf eine einzige Bitposition erfolgte und diese Schaltung wird für jede Bitposition wiederholt, wovon es insgesamt zweiunddreißig gibt.
• Die bestmögliche Architektur für einen RAKE-Kombinierer/Entspreizer wird von der Anwendung und daher von der Bitrate des Endgerätes abhängen. Die kostenempfindlichste Anwendung ist wahrscheinlich die Sprachübermittlung, wenn nur Endgeräte nur die Bitrate unterstützen, die einem Satz von Chips pro Bitperiode zugeordnet ist. Deshalb sind in dem RAKE-KombiniererlEntspreizer Operationen möglich, die komplementär zu denen in dem chip-vorangepaßten Filter sind, um signifikante Komplexitätsreduktionen zu erzielen.
• Die in Fig. 20 gezeigte Architektur basiert auf der Tatsache, daß die Signalkomponente jeder empfangenen Abtastung (Abtastung der Chiprate) eine Kombination der verzögerten Antworten von verschiedenen übertragenen Chips ist. Diese Chips werden normalerweise mit einem einzigen übertragenen Bit im Zusammenhang stehen, obwohl eine Abtastung nahe der Grenze zwischen Bits sowohl stark verzögerte Chips vom Ende eines Bits als auch mäßig verzögerte Chips vom Beginn des nächsten Bits enthalten kann. Folglich müssen für den allgemeinen Fall zwei Bits für einen Zeitpunkt betrachtet werden; mehr als zwei Bits würden sich nur ergeben, wenn die Bitraten größer als der Kehrwert der Verzögerungsverbreiterung wären, was für Sprach-Endgeräte unwahrscheinlich ist.
• In Fig. 20 sind die Steuerschieberegister 100, 102 so beschaffen, daß sie die Chippositionseingaben entgegennehmen, wobei das Schieberegister 100 die geradzahligen Positionen und das Schieberegister 102 die ungeradzahligen Positionen verarbeitet. Die Schieberegister werden über die Leitung 104 von dem Chiptakt angetrieben. Eine Bank aus Registern 106, die mit den verschiedenen Bitpositionen der Steuerregister 100, 102 verbunden sind, ist so beschaffen, daß sie die reellen Kanalschätzungen speichert. Ähnlich wird eine Bank von Schieberegistern 108, die mit den jeweiligen Bitpositionen der Steuerregister 100, 102 verbunden sind, dazu verwendet, die imaginären Kanalschätzungen zu speichern. Über einen oberen Bustreiber 105 und einen unteren Bustreiber 107 werden die Ausgangssignale von der Bank aus Schieberegistern 106 auf einen Eingang einer Mehrfach-Additions-/Subtraktions-Schaltung 110 gekoppelt, während die Ausgangssignale von der Bank aus Schieberegistern 108 auf die Eingänge einer Mehrfach-Additions-/Subtraktions-Schaltung 112 gekoppelt werden. Die Additions-/Subtraktions-Schaltungen 110, 112 erhalten mehrere Steuersignale über die Leitungen 114, 116, 118 und 120 über selbsthaltende Schaltungen 109. Auf der Leitung 114 liegt ein Signal, Welches ein geradzahliges/ungeradzahliges Bit repräsentiert, wenn das Teilintervall geradzahlig ist. Auf der Leitung 116 liegt ein Signal, welches das Vorzeichen des Chips für das geradzahlige Teilintervall repräsentiert. Auf der Leitung 118 liegt ein Signal, welches ein geradzahliges/ungeradzahliges Bit für ein ungeradzahliges Teilintervall repräsentiert. Auf der Leitung 120 repräsentiert ein Signal das Vorzeichen des Chips für ein ungeradzahliges Intervall. Modifizierte Versionen dieser Signale werden über die Schaltung 122, die über die Leitung 104, über eine Teilerschaltung 124, von dem Chipratentaktgeber getrieben wird, auch den Mehrfach-Additions-/Subtraktions-Schaltungen 110, 112 zugeführt.
• Die Ausgaben der Mehrfach-Additions-/Subtraktions-Schaltungen 110, 112 werden an die Kombinatorschaltungen 126, 128 weitergegeben. Die Kombinatorschaltung 126 kombiniert ein Ausgangssignal von der Mehrfach- Additions-Subtraktionsschaltung 110 mit einem von den Empfängerfilterausgängen erhaltenen reellen Signal. Ähnlich wird das Ausgangssignal der Additions-/Subtraktionsschaltung 112 von der Kombinatorschaltung 128 mit einem von den Filterausgängen erhaltenen imaginären Signal kombiniert. Die Ausgangssignale der Kombinatoren 126, 128 werden in eine Additionsschaltung 130 gegeben, deren Ausgangssignal für die bestimmte Bitposition über einen Verteiler 132 einem Eingang eines Akkumulators für geradzahlige oder ungeradzahlige Bits zugeführt wird. Es ist einleuchtend, daß es für jede zu bearbeitende Bitposition einen Akkumulator 134 für geradzahlige/ungeradzahlige Bits gibt. Ein ungeradzahlig/geradzahlig steuerndes Signal wird auf der Leitung 136 erhalten und zur Steuerung des Betriebs des Verteilers 132 verwendet, welcher seinerseits auswählt, ob für diese Bitposition der Akkumulator für geradzahlige oder für ungeradzahlige Bits ausgewählt wird, wobei er auch zur Steuerung der Mehrfach-Additions- /Subtraktionsschaltungen 110, 112 verwendet wird.
• Auch wird von jedem der Akkumulatoren ein Ausgangssignal über einen Verteiler 133 auf die Additionsschaltung 130 zurückgekoppelt, wobei der Verteiler von dem Signal gesteuert wird, das auf der Leitung 136 erhalten wird.
• Der weiter oben mit Bezug auf Fig. 20 beschriebene Kombinierer/Entspreizer, der für einen Empfänger für ein gewöhnliches Spreizspektrumsignal Verwendung finden könnte, ist in GB-A-2 295 527 beschrieben.
• Nun wieder zurück zur Fig. 20: Im Gegensatz zum Betrieb eines KombinatorslDespreaders für eine Bandbreitendehnung braucht für die Multiplikation der empfangenen Abtastung nur ein kleiner Teilsatz von Kanalschätzungen zusammengefügt werden.
• Bei während eines beliebigen Teilintervalls empfangenen Mustern können maximal drei Chips zu dem aktuellen Muster beigetragen haben. Diese drei Chips entsprechen einem in dem aktuellen Teilintervall und jeweils einem in den zwei vorhergehenden Teilintervallen, und aufgrund der Randomisierung der Chippositionen ist es sehr gut möglich, daß zwei Chips in kurzem zeitlichem Abstand nacheinander übertragen werden. Folglich muß es für eine Reihe von Kanalschätzungen, die sich über einen Zeitraum von einem Teilintervall erstrecken, möglich sein, ein Maximum von zwei Schätzungen auszulesen (für Addition/Subtraktion). Die betrachtete Verzögerungsverbreiterung erstreckt sich jedoch über zwei Teilintervalle. Folglich sind die Kanalschätzungen in zwei Bänke geteilt, wovon jede den Zeitraum eines Teilintervalls abdeckt und jede zwei Busse besitzt. Eine explizite Steuerung ist erforderlich, um zu bestimmen, welcher Bus die Addierer bedienen wird. Dies wird erreicht, indem für "Ungeradzahlig" und für "Geradzahlig" Steuerschaltungen vorgesehen werden, die aus den Schieberegistern 100, 102 bestehen. Ähnlich wie für das vorangepaßte Filter wird die für den betreffenden Empfänger relevante Chipposition im Kopfende des Schieberegisters als eine "1" gesetzt. Die Chips für aufeinanderfolgende Rahmen werden jedoch abwechselnd in dem linken und in dem rechten Register untergebracht. Dies hat zur Folge, daß die Kanalschätzungen, die den Chips in abwechselnd aufeinanderfolgen Teilintervallen entsprechen, abwechselnd über den unteren und den oberen Bustreiber 107, 105 geleitet werden. Auf diese Weise ist es möglich, zwei Kanalschätzungen zu kombinieren, die durch weniger als ein Teilintervall voneinander getrennt sind. Insgesamt vier Busleitungen für die reellen Kanalschätzungen und weitere vier für die imaginären Kanalschätzungen versorgen die Mehrfach-Addierer/Subtrahierer- Schaltungen 110, 112. Obwohl zu einem beliebigen Zeitpunkt nie mehr als drei davon gleichzeitig aktiv sein werden, ist aus Flexibilitätsgründen erforderlich, daß sie alle vorhanden sind.
• Es ist anzumerken, daß die Steuerung, die durch die Schieberegister 100 auf der linken Seite ausgeübt wird, unabhängig von der Chippolarität und auch unabhängig davon ist, zu welchem Bit irgendeine Schätzung beiträgt. Folglich steuert die Schaltung auf der linken Seite lediglich die Freigabe der Busleitungen. Die weitere Steuerung der Addition/Subtraktion wird von der Schaltung auf der rechten Seite ausgeübt. Zu dem Zeitpunkt, zu dem auf der linken Seite ein Chiptakt ausgelöst wird, werden die entsprechende Chippolarität und der Bitbezug in den entsprechenden Schaltungen einer vierfach-"aus"-Zwischenspeicherschaltung 109 zwischengespeichert. Dort werden sie gehalten, bis das geradzahlige oder das ungeradzahlige Chip das nächste Mal aktualisiert wird, d. h. sie werden für zwei Teilintervalle gehalten. Die Reihenfolge ist demnach wie in Fig. 21 gezeigt.
• In Fig. 21 zeigt das obere Schema eine Reihe von Teilintervallen über mehrere Bits, wobei die für ein bestimmtes Endgerät relevanten Chips durch Buchstaben ausgewiesen sind. Zu Beginn des ersten Unterrahmens im Bit 0 ist die Unterrahmennummer gerade; somit werden die geradzahligen Bits aktualisiert. Dies ist in dem "Zwischenspeicher-Schreib-Operationen-Schema" gezeigt. Jeder Buchstabe in den Gruppen stellt in der Reihenfolge die entsprechende Eingabe in die Zwischenspeicherschaltung 109 von Fig. 20 dar. Ein X gibt an, daß die entsprechende Zwischenspeicherposition nicht aktualisiert worden ist. Folglich wird bei der ersten Aktualisierung das erste Bit auf null gesetzt (,wobei von der Konvention ausgegangen wird, daß 0 = geradzahliges Bit, 1 = ungeradzahliges Bit), und das zweite Bit wird entsprechend der Polarität des Chips "a" gesetzt. Zu Beginn des nächsten Teilintervalls werden die geradzahligen Bits unverändert gelassen und die ungeradzahligen Bits aktualisiert. Die Bitnummer ist noch geradzahlig, so daß die erste Position des Paares noch "0" ist. Die zweite des Paares wird entsprechend der Polarität des Chips "b" gesetzt usw. Das Zwischenspeicher-Zustandsdiagramm gibt den Gesamteffekt dieser Veränderungen an. Die Funktionalität der "Mehrfach-Additions-/Subtraktionsschaltungen" 110, 112 von Fig. 20 ist in Fig. 22 veranschaulicht.
• In bezug auf Fig. 22 muß betont werden, daß dieser Plan lediglich dazu dient, die Funktionalität des Elements näher zu erläutern. In der Praxis würde eine wesentlich effizientere hochintegrierte Ausführung geschaffen werden. Die Funktionsweise der Schaltung von Fig. 20 kann nun mit Bezug auf diese Fig. 22 näher erläutert werden. Fig. 22 veranschaulicht die Mehrfach-Additions- /Subtraktions-Schaltung 110. Die Schaltung 112 ist spiegelbildlich. Eine genauere " Betrachtung der Steuereingangssignale in diese Elemente von Fig. 20 wird zeigen, daß die mit "Pass/Compl" bezeichneten Eingänge durch die Chipwerte gesteuert werden (d. h. die relevante Kanalschätzung wird invertiert, wenn der Chip eine "0" ist, andernfalls nicht). Die Freigabe von Eingaben in den Endaddierer wird von den Bitvergleichsleitungen (d. h. den gespeicherten Versionen von "geradzahliges/ungeradzahliges Bit für geradzahliges Teilintervall" und "geradzahliges/ungeradzahliges Bit für ungeradzahliges Teilintervall" in Verbindung mit der "Invertier-Freigabesteuerungsleitung", welche von der "Ungeradzahlig/Geradzahlig"-Steuerleitung 136 (Fig. 20) getrieben wird, gesteuert. Folglich werden, wenn die "Ungeradzahlig/Geradzahlig"-Steuerleitung auf niedrigem Pegel ist, die richtigen Kanalschätzungen in entsprechender Weise für das "ungeradzahlige" B it akkumuliert und wenn die "Ungeradzahlig/Geradzahlig"-Steuerleitung auf hohem Pegel ist, die richtigen Kanalschätzungen in entsprechender Weise für das "ungeradzahlige" Bit akkumuliert. Diese Leitung wird beide Werte für jedes Chipmuster einmal annehmen, um für Akkumulationen von sowohl ungeradzahligen als auch von geradzahligen Bits zu sorgen. Sobald die Akkumulationen erfolgt sind, werden diese mit den empfangenen Abtastungen multipliziert und zu dem entsprechendem Bit akkumuliert. Wenn die letzte Abtastung, welche zu einem bestimmten Bit beitragen kann, verarbeitet worden ist, wird schließlich der Inhalt des Bitakkumulators für die Demodulation ausgelesen und der Akkumulator wird auf null zurückgesetzt.

Claims (12)

1. CDMA-Zellenmobilfunksystem, das wenigstens eine Basisstation (4) und wenigstens ein mobiles Endgerät, das so beschaffen ist, daß es mit der wenigstens einen Basisstation (4) über ein Funkmedium kommuniziert, umfaßt, wobei die Basisstation (4) einen Sender zum Senden von Übertragungen an das wenigstens eine mobile Endgerät enthält, wobei die Übertragungen Chips umfassen, die im Zeitmultiplex seriell gesendet werden und zeitlich getrennt sind und daher inhärent orthogonal sind, wodurch eine gegenseitige Störung beseitigt wird; dadurch gekennzeichnet, daß der Sender Chips, die innerhalb einer Bitperiode zeitlich verschachtelt sind, seriell an verschiedene mobile Endgeräte sendet.

2. System nach Anspruch 1, bei dem der Sender in Form binär phasenumgetasteter Signale auf einer phasengleichen Komponente des Signals sendet und andere Übertragungen auf einer um 90º phasenverschobenen Komponente des Signals erfolgen.

3. System nach Anspruch 2, bei dem der Empfänger ein vorangepaßtes Filter enthält, das eine Addierer/Subtrahierer-Schaltung (14; 48, 50) besitzt, die jedem Ausgangsregister (16; 44, 46), die für die jeweiligen Korrelationen vorgesehen sind, zugeordnet ist, wobei jede Addierer/Subtrahierer-Schaltung (14; 48, 50) durch ein entsprechendes Steuerschieberegister (10, 12; 40, 42) gesteuert wird, das so beschaffen ist, daß es Eingangssignale entsprechend Chippositionen empfängt.

4. System nach Anspruch 3, bei dem die Addierer/Subtrahierer-Schaltungen (14; 48, 50) über ein Bandpaßfilter (20; 60, 62) ein Grundband-Eingangssignal empfangen.

5. System nach Anspruch 4, bei dem das Grundbandsignal ein komplexes Grundbandsignal ist und jedes Steuerschieberegister (40) so beschaffen ist, daß es jede Addierer/Subtrahierer-Schaltung (48, 50) für die Vor-Chippositionen in einem realen Code des komplexen Grundbandsignals steuert, und bei dem ferner für die Vor-Chippositionen in einem imaginären Code des Grundbandsignals ein Paar Steuerschieberegister (42) vorgesehen sind.

6. System nach Anspruch 5, bei dem die Ausgangssignale, die von jedem Korrelator erzeugt werden, in eine erste Bank aus Registermitteln (106) zum Speichern von Kanalschätzungen in bezug auf Kanalschätzungen des realen Codes und in eine zweite Bank aus Registermitteln (108) zum Speichern von Kanalschätzungen in bezug auf Kanalschätzungen des imaginären Codes eingegeben werden, wobei die ersten und zweiten Bänke aus Registermitteln (106, 108) durch erste bzw. zweite Registermittel (100, 102) gesteuert werden, wovon jedes Informationen über geradzahlige bzw. ungeradzahlige Chippositionen hält.

7. System nach Anspruch 6, bei dem die in der ersten und in der zweiten Bank aus Registermitteln (106, 108) enthaltenen Kanalschätzungen in erste bzw. zweite Addierer/Subtrahierer-Mittel (110, 112) eingegeben werden, um Additions/Subtraktions-Operationen an den realen bzw. imaginären Kanalschätzungen auszuführen.

8. System nach Anspruch 7, bei dem ein Ausgang von jedem der ersten und zweiten Addierer/Subtrahierer-Mittel (110, 112) in entsprechende Kombinationsmittel (126, 128) eingegeben wird, um mit einem phasengleichen bzw. einem um 90º phasenverschobenen Signal kombiniert zu werden.

9. System nach Anspruch 8, bei dem ein Ausgangssignal von jedem Kombinationsmittel (126, 128) in einen Addierer (130) eingegeben wird, dessen Ausgang in einen Akkumulator (134) für geradzahlige Bits oder ungeradzahlige Bits, der dem momentanen Bit zugeordnet ist, eingegeben wird.

10. System nach Anspruch 9, bei dem der Addierer (130) an einem weiteren seiner Eingänge ein Ausgangssignal empfängt, das von dem Akkumulator (134) für ungeradzahlige Bits oder für geradzahlige Bits erzeugt wird.

11. System nach einem der vorhergehenden Ansprüche, bei dem der Sender ein Vorsignal sendet, indem er einige Chips in einem Unterrahmen als bekannte Chips sendet, so daß sie in bekannter Weise entspreizt werden können, um eine Kanalschätzung zu erhalten.

12. System nach einem der vorhergehenden Ansprüche, bei dem die Leistungssteuerung durch Mittel geschaffen wird, die Verbindungsglieder so anordnen, daß sie eine veränderliche Anzahl von Chips pro Bit, die sich zeitlich ändert, besitzen, wobei die Änderung als Leistungssteuerung dient.