DE2041456A1 - Beigeordnete Gedaechtniszelle - Google Patents
Beigeordnete GedaechtniszelleInfo
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Description
Western Electric Company Inc.
195 Broadway
Hew York, N.Y. 10007 / USA A 31 841
Beigeordnete Gedrichtniszelle
Die Erfindung bezieht sich auf eine beigeordnete Gedächtnisζeile
mit einer Datenspeicherzelle zur Darbietung komplementärer Signale an einem ersten und zweiten Anschluß; einem ersten und
zweiten Bit-Zugangsanschluß; einem ersten und zweiten nichtlinearen Impedanzelement zur Verbindung des ersten und zweiten
BitZugangsanschlusses mit dem ersten bzw. zweiten Anschluß;
einer ersten und zweiten gesteuerten Impedanzeinrichtung; von
denen jede einen Steueranschluß sowie einen ersten und zweiten gesteuerten Anschluß aufweist; Bauelementen zur Verbindung der
Steueransehlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung
mit dem ersten bzw. zweiten Anschluß; und Bauelementen zur Verbindung der ersten gesteuerten Anschlüsse der
ersten und zweiten Impedanzeinrichtung miteinander zur Bildung eines Ausgangsanschlusses.
Die Erfindung beruht auf einem Problem in derzeit bestehenden
Digitalrechnern, bei denen Daten in bekannten Gedächtniszellen
gespeichert werden. Um gewünschte Daten wieder zu erhalten, ist es zu wissen erforderlich, wo in dem Gedächtnis die Daten gespeichert
sind. Man muß demgemäß die Spur halten, von wo Daten in dem Gedächtnis gespeichert sind. Ein großer Teil der Programmier
ungszeit des.Rechnern sowie der erforderlichen Bemühungen
wird aufgewendet, um die Spur von Datengedächtnisζeilen
zu halten.
Ein bezüglich des Inhaltes adressierbares Gedächtnis ist eine
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Einrichtung, in welcher Daten an zufälligen Stellen in dem Gedächtnis
mit einer bestimmten Anzahl kodierter Bita gespeichert
sind, um die Art der Daten anzugeben. Um Daten in einem bezüglich des Inhaltes adressierbaren Gedächtnis wieder zu erhalten,
braucht man nicht zu wissen, wo die Daten angeordnet sind. Lediglich durch Einspeisung der Kodierung für die von dem Gedächtnis
gewünschten Daten können diese in entsprechender Weise wieder erhalten werden.
Das bezüglich des Inhaltes adreBsierbare Gedächtnis besitzt einen
weiteren Vorteil insofern, als Daten auf einer Suchgrundlage wieder erhalten werden können. Eine suchende Person braucht
nicht zu wissen, welche Daten in dem Gedächtnis gespeichert sind. Wenn beispielsweise Daten in einem Gedächtnis gespeichert
waren, die sich auf die Transistor-Technologie beziehen, braucht eine derartige Daten suchende Person nicht zu wissen, daß irgendwelche
derartiger Daten oder wie viele solcher Daten oder welche Art von sich hierauf beziehenden Daten dort gespeichert wurden.
Man braucht lediglich die Kodierung für Transistorteohnologie in
das Gedächtnis einzuspeisen. Alle sich darauf beziehenden Daten könnten wieder erhalten werden. Kodierungen für verschiedene
Klassifikationen und Unterklassifikationen können verwendet werden, um ein sehr kompliziertes System zur Wiedererlangung von
Daten aufzubauen.
Die Grundlagen für bezüglich des Inhaltes adressierbare Gedächtnisse
sind bereits einige Zeit bekannt. Es wurde indessen bis jetzt kein in der Praxis anwendbares System entwickelt.
Ein Hindernis zur Erzielung eines annehmbaren, bezüglich dee
Inhaltes adressierbaren Gedächtnisses ist das Fehlen einer bezüglich des Inhaltes adressierbaren Gedächtnisζeile mit geeigneten
Eigenschaften. Eine notwendige Eigenschaft für eine Zelle, welche für ein bezüglich des Inhaltes adressierbares Gedächtnis
geeignet wäre, ist die Einfachheit. Viele der Zellen, welche soweit bekannt wurden und die notwendigen funktioneilen Eigenschaften
für eine bezüglich des Inhaltes adressierbare Gedäoht-
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niszelle besitzen, sind kompliziert und verwenden eine große Anzahl von Bestandteilen· Die große Anzahl von Bestandteilen
begrenzt nicht nur die Geschwindigkeit der Zelle sondern steigert
in Btarkem Maß die Kosten hierfür im Vergleich mit bereits vorliegenden Gedächtniszellen.
Eine bezüglich des Inhaltes adressierbare Gedächtniszelle, welche
in der Praxis Erfolg hat, soll nicht nur einfach im Aufbau sowie im Betrieb sein, sondern muß auch zu einem bezüglich eines
Wortes organisierten Gedächtnis mit zufälligem Zugang organisierbar sein, ohne daß zusätzliche aufwendige Zwisebenverbindungsschaltungen
erforderlich sind. Die Zelle muß auch in der Lage sein, bei hoher Geschwindigkeit mit niedriger Verlustleistung
zu arbeiten.
Erfindungsgemäß ist in einer beigeordneten Gedächtnisζeile ein
Element vorgesehen, um jeden der zweiten gesteuerten Anschlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung mit jeweils
unterschiedlichen ersten und zweiten Bit-Zugangsanschlüssen zu verbinden.
Die Erfindung ist nachstehend anhand der Zeichnungen näher erläutert.
Es zeigen:
Pig. 1 ein Ausführungsbeispiel einer bezüglich des Inhaltes adressierbaren Gedächtnisζeile in Schaltbilddarstellung,
2 eine gegenüber Pig. 1 abgewandelte, bezüglich des Inhaltes
adressierbare erfindungsgemäße Gedächtniszelle für unabhängigen Zugang durch zwei Benutzer, in Schaltbilddarstellung,
Fig. 3 die bezüglich des Inhaltes adressierbare Gedächtnisζeile
nach Fig. 1 in einer bezüglich eines Wortes organisierten Anordnung, teils in Schaltbildarstellung, teils in Blockschaltbilddarstellung.
Eine bezüglich des Inhaltes adressierbare erfindungsgemäße
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Gedächtniszelle 10 umfaßt gemäß Fig. 1 drei Hauptteile: Eine
Speicherzelle oder einen Flip/Flop 11 mit vier P-Kanal-Feldeffekttransistoren
12, 13, 14, 16; eine Lese/Schreib-ZugangB-schaltung
einschließlich P-Kanal-Feldeffekttransistoren 17, 18
und eine bezüglich des Inhaltes adressierbare Zugangsschaltung
19 mit P-Kanal-Feldeffekttransistoren 21, 22, 23.
Der Flip/Flop 11 ist von üblicher Ausbildung, wobei die Feldeffekttransistoren
12, 13 als kreuzgekoppeltes Paar ausgebildet sind und die Feldeffektransiatoren 14, 16 als Ladeimpedanzen
hierfür dienen. Die Verbindung der Feldeffekttransistoren 12, dient als Bitausgangsanschluß 24, v/ahrend die Verbindung der
Feldeffekttransistoren 13, H als Bitausgangsanschluß 26 dient. Bekanntlich ist das Signal an dem Bitausgangsanschluß 24 stets
das Komplement des Signals an dem Bitausgangsanschluß 26.
Die Lese/Schreib-Zugangs-Feldeffekttransistoren 17, 18 sind in
bekannter V/eise zwischen ein Paar von Bitleitungen B, B bzw. die BitausgangsanschlüBse 24, 26 geschaltet. Die Tastelektroden
der Feldeffekttransistoren 17, 18 sind miteinander durch eine Wortzugangsleitung W verbunden.
Gemäß Fig. 3 sind mehrere bezüglich des Inhaltes adressierbare
Gedächtniszellen in einer als Wort organisierten Anordnung vorgesehen. Die Anpassungs-Ausgangsanschlüsse der Zellen in jedem
Wort sind miteinander verbunden, um eine Wort-Anpassungs-Ausgangsleitung
zu schaffen. Wine nichtlineare Impedanz liegt zwischen
jedem Anpassungs-Ausgangsanschluß sowie der Wort-Anpassungs-Ausgangsleitung
vors um die Zellen voneinander zu isolieren
und auf diese Weise die maximale Signalschwingung an der
Wort-Anpassungs-Ausgangsleitung zu steigern. Die Mehrzahl von
bezüglich des Inhaltes adressierbaren Gedächtniszellen, beispielsweise die Zelle 10, sind in einem als Wort organisierten
Gedächtnis angeordnet. Die bezüglich des Inhaltes adressierbaren
GedächtniBzellen 10A, 10B, 1OC, 1CD, 10E, welche gleich der
Zelle 10 aufgebaut sind, erscheinen in Fig. 3 als Schaltungsblöcke. Der Flip/j ,.op 11 in der Inhalts-Gedächtniszelle 10 ist
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BAD OBIQINAl.
ebenfalls als Schaltblock in Fig.- 3 veranschaulicht.
Bei dem Gedächtnis von Fig. 3 sind zwei Wortreihen mit jeweils
drei Bits vorgesehen; demgemäß sind die drei Zellen 10, 1OA,
10B miteinander durch die Wortleitung.¥ verbunden, die durch eine Worttreiberschaltung 27 angetrieben ist. Die bezüglich des
Inhaltes adressierbaren Gedächtniszellen 1OC, 10D, 10E liegen
zusammen an einer Wortleitung W1, welche durch eine Wortleitungs-■schaltung
28 angetrieben ist. Die Zellen 10, 10C weisen gemeinsame
Bitleitungen B, B auf, während die Zelfen 10A, 10D sich in
gemeinsame Bitleitungen B., B. und die Zellen 10B, 10E in gemeinsame
Bitleitungen Bg, Bp teilen. Jede Gruppe von Bitleitungen
liegt an einer Lese/Sehreib-Zugangsschaltung 29, 31 oder
Die Einzelheiten der Lese/Schreib-Zugangsschaltungen 31, 32 sind
gleich denjenigen der Lese/Sehreib-Zugangsschaltung 29. Dieser
Aufbau des Gedächtnisses ist bekannt und wurde vorgesehen, um aufzuzeigen, wie die bezüglich des Inhaltes adressierbare Gedächtniszelle
nach der Erfindung in ein bezüglich Worten organisiertes Gedächtnis einzupassen ist.
Um in die Zelle 10 Informationen einzuspeisen (siehe Fig* 1,3
zusammen), wird die Wortleitung. W beaufschlagt, wobei die FeIdeffektransistoren
17, 18 in den Leitzustand getrieben werden, um Wege von niedriger Impedanz zwischen den Bitleitungen B, B* und
den Bitausgangsanschlüssen 24 bzw. 26 zu schaffen. Ein Signal von einer zentralen Verarbeitungseinheit ermöglicht über eine
Leitung 45, daß ein Sohreib-Flip/Flop 34 eine Treiberspannung
einer der Bitleitungen B oder Ή gemäß Signalen auf einer Setzleitung
41 und einer Rückstelleitung 42 zuführt, wobei einer der Bitausgangsanschlüsse 24, 26 auf das angelegte Potential angehoben
wird. Der andere Bitausgangsanschluß 24 oder 26 wird auf das Komplement der angelegten Spannung durch die Kreuzkopplung
der Feldeffekttransistoren 12, 13 .gebracht. Wenn der Flip/Flop 11 sich in dem gewünschten Zustand befindet, während Schreibsignale
angelegt werden, tritt keine Zustandsänderung auf.
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Um die Informationen aus der Zelle 10 auszulesen, wird die Wortleitung W beaufschlagt, wobei wiederum die Feldeffelttransistoren
17, 18 auf ihre Zustande niedriger Impedanz gebracht werden. Die Spannung an den Bitleitungen B, B' wird abgefühlt,
wenn ein Differentialverstärker 36 von hoher Eingangsimpedanz durch ein Signal an der Leitung 44 von der zentralen Verarbeitungseinheit
eingeschaltet wird, um den Zustand des Flip/Flop 11 nichtzerstörend abzufühlen und ein Ausgangssignal an einer
Leitung 43 zu erzeugen.
Während des normalen Betriebes bei seitens der Worttreiberschaltung
27 aktivierter Wortleitung W sind die drei Lese/Schreib-Zugangsschaltung^^g,
31, 32 gleichzeitig entweder zum Auslesen oder zum Einschreiben in die beigeordneten Gedächtniszellen 10,
10A, 10B aktiviert, welche das durch die Wortleitung W vorgetriebene
Wort enthalten. In gleicher Weise werden die Zellen 10C,
10D, 10E durch die gleiche Lese/Schreib-Zugangsschaltung 29, 31, 32 zugänglich gemacht, wenn die Wortleitung W1 durch die Worttreiberschaltung
23 aktiviert ist.
Wenn ein bezüglich des Inhaltes adressierbares Gedächtnis durch den Inhalt adressiert wird, erfolgt eine Adressierung aller
V/orte gleichzeitig. Wenn beispielsweise in Fig. 3 alle in den gezeigten Zellen gespeicherten Informationen kodierte Bits enthielten,
welche für die Art der gespeicherten Daten in dem Rest jedes Wortes charakteristisch sind, würde das Gedächtnis adressiert,
indem kodierte Signale auf die Bitleitungen B, Έ, B1, "B1,
Β«, Έο übertragen werden, wobei angezeigt wird, welche Daten
gewünscht sind. Alle V/orte mit den gewünschten Informationen ergeben
ein Signal auf einer Vergleichsleitung, beispielsweise M, M1. In dem Fall der erfindungsgemäBen Zellen ist das Vergleichsignal
eine Erdspannung, während eine Nichtübereinstimmung durch eine positive Spannung angezeigt wird.
Um zu sehen, wie die Zelle 10 während der Inhaltadressierung arbeitet,
ist erneut auf Fig. 1 Bezug genommen, wo ersichtlich ist,
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daß bei auf hoher Spannung befindlicher Verbindung 24 und auf niedriger Spannung befindlicher Verbindung 26 der Feldeffekttransistor 21 sich im Einschaltzustand und der Feldeffekttran-
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sistor/im Ausschaltzustand befinden. Um die beigeordnete Gedächtniszelle
10 für einen Vergleich zu prüfen, werden eine positive Spannung auf die Bitleitung B und eine negative Spannung
auf die Bitleitung Ή übertragen. Bei eingeschaltetem Feldeffekttransistor/verläuft
die hohe Spannung auf der Bitleitung B durch diesen hindurch und wird durch den Feldeffekttransistor 23 zu
der Anpassungsleitung M geführt, wobei eine Fehlanpassung angezeigt wird. Wenn andererseits eine niedrige Spannung der Bitleitung
B und eine hohe Spannung der Bitleitung B zugeführt wurden, so würde die hohe Spannung auf der Bitleitung B' durch die
hohe Impedanz des Feldeffekttransistors 22 blockiert und die
niedrige Spannung auf der Bitleitung B würde durch die FeId-effekttransistoren
21, 23 zu der Anpassungsleitung M verlaufen,
wobei eine Anpassung angezeigt würde. Auf diese Weise ergibt sich, daß der Inhalt der bezüglich des Inhalts adressierbaren
Gedächtniszelle auf der Anpassungsleitung M angezeigt werden
kann, indem lediglich Spannungen zu den Bitleitungen B, B" geführt
werden. Ferner ist ersichtlich, daß keine Energie von der Energieversorgungseinrichtung
durch die bezüglich des Inhaltes adressierbare Zugangssehaltung 19 verbraucht wird, ausgenommen
während des Anlassens, und daß keine Schaltzeit der Einrichtungen
eingeschlossen ist, weil die Feldeffekttransistoren 21, 22 sich schon in Zuständen befinden, die durch den Zustand des Flip/Flop
11 bestimmt sind, wenn die Signale den Bitleitungen zugeführt
werden.
Um die Anpaßbarkeit der bezüglich des Inhaltes adressierbaren Gedächtniszelle weiter zu steigern, kann eine Anpassungsanzeige
an der Anpassungsleitung M vorgesehen sein, unbeschadet von dem Zustand des Flip/Flop 11. Dies ist erforderlich, damit ein Gedächtnis
programmiert werden kann, um die Anzahl der Zusatz-Kodierungsbits
in jedem Wort zu ändern. Eine Anpassung ohne Rücksicht auf den Zustand des Flip/Flop 11 wird als "beachte
nicht Anpassung" bezeichnet. Kit der bezüglich des Inhalt adi s~
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sierbaren Gedächtniszelle 10 wird diese Wirkungsweise leicht
erreicht, indem niedrige Spannungen an beiden Bitleitungen B, "Έ
erzeugt werden. Eine Niedriganzeige wird daher stets an der Anpasaungsleitung M erzeugt.
Unter erneuter Bezugnahme auf Pig. 3 wird die Adressierung für den Vergleich erreicht, indem die Schreibteile der Lese/Schreib-Zugangsschaltungen
29, 31 aktiviert werden. Dies erfolgt in Abhängigkeit
zu einer Information von der zentralen Verarbeitungseinheit, welche die Leitungen 45, 46 aktiviert, und durch Abeendung
einer Kodierungsinformation an irgendeine der Leitungen 41, 42 und die Leitungen 47 oder 48. Die Lese/Schreib-Zugangsschaltung
32 wird nicht aktiviert, so daß niedrige Spannungen den Bitleitungen Bp, T^ zugeführt werden und eine Anpassung auftreten
kann, ohne Rücksicht darauf, auf welchen Inhalt die Zellen 10B, 10E haben. Die Worttreiberschaltungen 27, 20 werden
während dieses Zugangsvorganges nicht aktiviert.
Wenn die Informationen in den Zellen 10, 1OA in Anpassung zu den
zugeführten Informationen gelangen, erscheint eine Niederspannung an der Anpassungsleitung M. Wenn andererseits eine oder
mehrere der Zellen 10 oder 1OA die falsche Information enthalten, erscheint eine hohe Spannung an der Anpassungsleitung M. Durch
Überwachung der Anpassungsleitungen M, M1 kann man bestimmen, welche Worte, wenn überhaupt, in dem Gedächtnis die gewünsohten
Daten enthalten. Die darin enthaltenen Daten könnten alsdann durch normale Ablesung dieser Gedächtnisstelle wieder erhalten
werden. Der Feldeffekttransistor 23 ist zum Betrieb des Gedächtnisses nicht notwendig sondern lediglich zur verbesserten elektrischen
Isolation zwischen jeder anpassungsfähigen Gedächtniszelle 10, 1OA, 1OB vorgesehen, um eine Aufladung durch eine angepaßte
oder nicht angepaßte Zelle zu verhindern. Der Feldeffekttransistor 23 könnte durch eine Diode ersetzt sein.
Andere ellgemeine Gedächtniszellen können ebenfalls zum beigeordneten
Betrieb angepaßt werden, indem ein Paar Schaltereinrichtungen zugefir t werden, beispielsweise Feldeffekttransisto-
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ren 21, 22, Beispielsweise können irgendwelche Flip/Flops für den
Flip/Flop 11 eingesetzt werden, genauso wie andere nichtlineare
& ' Zugangs->
Einrichtungen für die Lese/Schreib-fiTeTcTeffekttransistoren 17,
einsetzbar sind. Durch Schaltung der Tastelektroden der Feldeffekttransistoren
21, 22 in der Weise, daß die Tastelektrode des Feldeffekttransistors 21 mit der Verbindung 26 und die Tastelektrode
des Feldeffekttransistors 22 mit der Verbindung 24 verbunden
werden, würde die beigeordnete Gedächtnisaeile 10 in Anpassung
mit Signalen an den Bitleitungen B, B* gelangen, welche die Komplemente der vorangehenden Anpassungssignale sind.
Fig. 2 zeigt eine bezüglich des Inhaltes adressierbare Gedächtnis
zelle, welche unabhängig du.rch zwei Benutzer zugänglich ist.
Der Flip/Flop-Teil 11 ist identisch mit dem Flip/Flop 11 in der bezüglich des Inhaltes adressierbaren Gedächtniszelle 10. Ein
erstes Paar von Feldeffekttransistoren 17A, 18A verbindet die Verbindungen 24, 26 mit einem Paar von Bitleitungen B., IL wie
die Transistoren 17» 18 in Fig. 1 die Verbindungen 24, 26 mit den Bitleitungen B, B' verbinden. Die Tastelektroden der Feldeffekttransistoren
17A, 18A werden durch eine WortZugangsleitung W^ verbunden. Eine bezüglich des Inhaltes adressierbare Zugangsschaltung 19A mit Feldeffekttransistoren 21A, 22A, 25A liegt
zwischen den Verbindungen 24} 26, den Bitleitungen B^5 ^ sowie
der Anpassungsleitung M. genau wie die bezüglich des Inhaltes adressierbare Zugangsschaltung 19 nach Figv 1 angeschlossen ist.
Die beschriebene Schaltung ist demnach identisch mit derjenigen nach Fig. 1 und kann in einem Gedächtnis gemäß Fig. 3 angeschlossen
werden.
Ein zweites Paar von Lese/Schreib-Zugangs-Feldeffekttransistoren
17B-, 18B liegt zwischen den Verbindungen 24, 26 sowie einer zweiten
Gruppe von Bitleitungen B-η, !EL. Die Tastelektroden der
Feldeffekttransistoren T7B, 18B liegen an einer Wortleitung W^.
•Eine zweite hinsichtlich des Inhaltes adressierbare Zugangsschaltung 19B liegt zwischen den Verbindungen 24, 26, den Bitleitungen
B-η, B*-g sowie einer Anpassungsleitung M-g. Auf diese
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Weise Bind zwei vollständige Gruppen von Lese/Schreib- und bezüglich
des Inhaltes adressierbaren Zugangsschaltungen mit einem
einzigen Flip/Flop 11 sowie zwei Gruppen von Bit-Anpassungsund Wortleitungen verbunden. Die Bitleitungen B-g, T£g, die Wortleitung
Wg sowie die Anpassungsleitung M-g können in einer unabhängigen
GedächtniBanordnung gemäß Fig. 3 angeschlossen werden, wobei ein Flip/Flop 11 geschaffen wird, welcher zwei Benutzern
unabhängig einen Zugang ermöglicht.
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Claims (4)
- 2041A5.6Ans g r üche£Beigeordnete Gedächtnisζeile mit einer Datenspeicherzelle zur Darbietung komplementärer Signale an einen ersten und zweiten Anschluß, einem ersten und zweiten Bitzugangsanschluß, einem ersten und zweiten nichtlinearen Impedanzelement zur Verbindung des ersten und zweiten Bitzugangsanschlusses mit dem ersten bzw* zweiten Anschluß, einer ersten und zweiten gesteuerten lapedanzeinrichtung, von denen jede einen Steueranschluß sowie einen ersten und zweiten gesteuerten Anschluß aufweist. Bauelementen zur Verbindung der Steueranschlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung mit dem ersten bzw. zweiten Anschluß und Bauelementen zur Verbindung der ersten gesteuerten Anschlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung miteinander zur Bildung eines Ausgangsanschlusses, gekennzeichnet durch Bauelemente zur Verbindung jedes der zweiten gesteuerten Anschlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung (21, 22) mit jeweils einem verschiedenen Anschluß des ersten und zweiten Bit zuganga anschluss es (B, B).
- 2. Gedächtniszelle nach Anspruch 1, gekennzeichnet durch einen Anpassungsanschluß sowie eine niehtlineare Impedanz (23) zur Verbindung des Ausgangsanschlusses mit dem Anpassungsanschluß.
- 3. Gedäebtniszelle nach einem der Ansprüche 1, 2, dadurch gekennzeichnet , daß die zweiten gesteuerten Anschlüsse der ersten und zweiten gesteuerten Impedanzeinrichtung (21, 22) mit dem ersten bzw. zweiten Bitanschluß (Bf B) verbunden sind.
- 4. Gedächtnisselle nach einem der Ansprüche 1- 3, gekennzeichnet durch Bauelemente (34), welche auf ein Steuersignal ansprechen/ um auswahlmäßig dem ersten und zweiten Bitanschluß (B, !B) Treibersignale zuzuführen.— 2 — ■109810/2153Gedächtniszelle nach Anspruch 4, gekennzeichnet durch ein erstes und zweites nichtlineares Impedanzelement (17, 18), welche eine dritte und vierte gesteuerte Impedanzeinrichtung darstellen, wobei jede Einrichtung einen Steueranschluß sowie ein Paar gesteuerter Anschlüsse aufweist und die nichtlinearen Impedanzelemente auch Worttreiberelemente (27) umfassen, um die Steueranschlüsse der dritten und vierten gesteuerten Impedanzeinrichtung miteinander zu verbinden.G-edächtniszelle nach einem der Ansprüche 1-5, gekennzeichnet durch einen dritten und vierten BitZugangsanschluß TL) ι ein drittes und viertes nichtlineares Impedanzelement (17B, 18B) zur Verbindung des dritten und vierten Bitzugangsanschlusses mit dem dritten bzw. vierten Anschluß (24, 26), eine dritte und vierte gesteuerte Impedanzeinrichtung (21A, 22A), deren jede einen Steueranschluß sowie einen ersten und zweiten gesteuerten Anschluß aufweist, Bauelemente zur Verbindung der Steueranschlüsse der dritten und vierten gesteuerten Impedanaeinrichtung mit dem ersten bzw. zweiten Anschluß (24, 26), Bauelemente zur Verbindung der ersten gesteuerten Anschlüsse der dritten und vierten gesteuerten Impedanzeinrichtung miteinander zur Bildung eines zweiten Ausgangsanschlusses und Bauelemente zur Verbindung jedes der gesteuerten Anschlüsse der dritten und vierten gesteuerten Impedanzeinrichtung mit einem aus dem Paar des dritten und vierten Bitzugangsanschlusses (Bg,Gedächtniszelle nach Anspruch 6, dadurch gekennzeichnet, dfp das erste, zweite, dritte und vierte nichtlineare Impedanzelement (17A, 18A; 17B, 18B) eine fünfte, sechste, siebte bzw. achte gesteuerte Impedanzeinrichtung darstellen, von denen jede einen gesteuerten Anschluß und ein Paar gesteuerter Anschlüsse aufweist, ein erstes Wortantriebselement (W.) zur Verbindung der Steueranschlüsse der fünften und sechsten gesteuerten Impedanzeinrichtung miteinander sowie ein zweites Wortantriebselement (W,,) zur Verbindung der Steueranschlüsse der siebten und achten gesteuerten Impedanzeinrichtung miteinander.109810/2153/3L e e r s e i t e
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