DE19941445A1 - Phasendetektor für eine Phasenregelschleife - Google Patents

Abstract

Es wird ein Phasendetektor (90) für eine Phasenregelschleife vorgeschlagen. Die Erfindung betrifft dabei eine Verbesserung des Phasendetektors (90), der in einer digitalen PLL-Schaltung eingesetzt werden kann. Die Erfindung beinhaltet, daß ein abgetastetes und digitalisiertes Datensignal dem Phasendetektor (90) als Eingangssignal zugeführt wird. Dieses Datensignal wird in einer Verzögerungsstufe (52) um einen Abtasttakt verzögert. Das verzögerte Datensignal sowie das unverzögerte Datensignal wird dann einer Subtraktionsstufe (53) zugeführt. Darin wird die Differenz der beiden Eingangswerte gebildet. Sodann wird der ermittelte Differenzwert in einer Verarbeitungsstufe (54) analysiert und es wird ihm einer von mehreren möglichen Werten zugewiesen. Dies geschieht in Abhängigkeit davon, in welchem Wertebereich der Differenzwert liegt. Der zugewiesene Wert wird dann als Ausgangswert an eine Filter- bzw. Regelungsstufe (60) weitergeleitet, an dessen Ausgang ein Phasenfehler abgreifbar ist. Die beschriebene Lösung läßt sich sehr leicht auf einem Chip integrieren und bietet ein sehr vorteilhaftes Verhalten für die PLL-Regelung.

Description

Die Erfindung betrifft einen Phasendetektor für eine Phasenregelschleife. Insbesondere soll der Phasendetektor bei einer Phasenregelschleife eingesetzt werden, die der Rückgewinnung des Datentaktes eines aufgezeichneten oder übertragenen Datensignals dient. Das aufgezeichnete oder empfangene Datensignal enthält implizit den Datentakt und ist damit selbsttaktend.

Stand der Technik

Die Erfindung geht aus von einem Phasendetektor für eine Phasenregelschleife nach der Gattung des unabhängigen Anspruchs 1. Phasenregelschleifen sind in dem Stand der Technik vielfältig beschrieben. Als Beispiel wird auf das US- Patent US-A-5 693 376 hingewiesen, in dem eine programmierbare Phasenregelschleife beschrieben ist, die ebenfalls auch zum Einsatz kommt für eine Rückgewinnung des Datentaktes bei Auslesen eines auf einem Speichermedium aufgezeichneten Datensignals. Das Speichermedium betrifft laut Beschreibung eine Festplatte oder eine Diskette eines Computers. Das aufgezeichnete Signal wird in der Beschreibung als MFM-Signal bezeichnet. Hierbei bedeutet MFM die Abkürzung für "modified frequency modification". Bei der magnetischen Datenaufzeichnung betreffen die Aufzeichnungssignale sogenannte ternäre Datensignale, d. h. Datensignale die die 3 Zustände +1, -1 und 0 aufweisen können. Das vom Speichermedium gelesene Signal liegt zunächst in analoger Form vor. Dieses Signal wird nach Filterung und Pulsverstärkung direkt der Phasenregelschleife zur Rückgewinnung des Datentaktes zugeführt. Das Signal liegt also nach wie vor als analoges Signal vor und wird in dem Phasendetektor der Phasenregelschleife auch analog verarbeitet.

Bei der Realisierung einer solchen Phasenregelschleife müssen aber hochwertige analoge Komponenten eingesetzt werden, da sonst die alterungs- und temperaturbedingten Bauteilstreuungen sehr leicht zu Verfälschungen in der Phasenregelung führen können. Ein weiterer Nachteil kann auch darin bestehen, daß EMV-Einstrahlungen bei solchen Komponenten leichter möglich sind, wenn sie nicht durch aufwendige Abschirmungsmaßnahmen verhindert werden.

Aufgrund dieser Nachteile besteht das Bedürfnis nach einer digitalen Realisierung einer Phasenregelschleife. Diese soll möglichst leicht auf einem Chip integriert werden können und aber noch so genau arbeiten, daß bei Wiedergabe eines aufgezeichneten oder übertragenen Datensignals der Abtastzeitpunkt zur Rückgewinnung der Daten möglichst optimal gelegt wird, so daß eine optimale Abtastung möglichst in der Mitte des Auges im Augendiagramm erfolgen kann.

Aus der JP-A-8031110 ist eine Lösung für eine digitale Ausführung einer Phasenregelschleife bekannt geworden. Dabei wird ein von einem Magnetband gelesenes Aufzeichnungssignal einem Equalizer zugeführt und anschließend in einem A/D- Wandler digitalisiert. Das digitale Datensignal wird dann einerseits über eine Verzögerungsschaltung geführt und andererseits direkt an eine Subtraktionsschaltung weitergegeben. In der Subtraktionsschaltung wird das unverzögerte Datensignal vom verzögerten Datensignal abgezogen. Das so entstandene Differenzsignal wird einer Abtast- und Halteschaltung zugeleitet. Die Abtast- und Halteschaltung wird getaktet mit dem Ausgangssignal einer Datenmustererkennungsschaltung, der das unverzögerte Datensignal zugeleitet wird. Nur wenn ein spezifisches Datenmuster in dieser Schaltung erkannt wird, wird die Abtast- und Halteschaltung getaktet. Der abgetastete Wert repräsentiert dann eine Phasendifferenz zwischen dem Datentaktsignal und dem Erkennungszeitpunkt des spezifischen Datenmusters. Diese Phasendifferenz wird benutzt um den spannungsgesteuerten Oszillator VCO nachzustellen, mit dem die Abtastfrequenz für das aufgezeichnete Datensignal erzeugt wird. Zwischen Abtast- und Halteschaltung und VCO ist noch ein Schleifenfilter vorgesehen, das zur Stabilisierung der Regelung des VCO dient. Bei der Lösung in diesem Dokument ist eine Phasenregelung nur mit solchen Abtastwerten gegeben, die mit der Erkennung eines bestimmten Musters im Datensignal zusammenfallen. Die Wiederholrate dieser Muster kann allerdings sehr klein sein, so daß sich lange Regelzeiten ergeben können, bis die optimale Taktfrequenz eingestellt ist.

Erfindung

Gegenüber der Lösung in der Druckschrift JP-A-8031110 ist es die Aufgabe der Erfindung, einen verbesserten Phasendetektor zu schaffen, mit dem das Regelverhalten der Phasenregelschleife verbessert werden kann, bei gleichzeitiger Berücksichtigung der Forderung nach einem möglichst einfachen Schaltungsdesign.

Die Aufgabe wird durch die Merkmale des unabhängigen Anspruchs 1 gelöst. Gemäß der Erfindung wird bei dem neuen Phasendetektor ebenfalls auf das bewährte Prinzip der Differenzbildung zwischen verzögerten und unverzögerten Abtastwerten zurückgegriffen. Dann wird aber neu eine Verarbeitungsstufe vorgesehen, in der dem jeweiligen Differenzwert einer von mehreren möglichen Werten zugeordnet wird. Insbesondere kann es sich bei diesen Werten um die Zahlen +1, -1 und 0 handeln, je nachdem ob z. B. der Differenzwert größer, kleiner oder gleich 0 ist. Die so zugewiesenen Werte werden dann einer Filter- oder Regelungsstufe zugeleitet, an dessen Ausgang der Phasenfehler abgreifbar ist. Der so gewonnene Phasenfehler stellt dann wie üblich den spannungsgesteuerten Oszillator nach. Im Prinzip braucht für die Erfindung nicht einmal eine separate Differenzbildung gemacht zu werden. Es reicht schon eine Vergleichsstufe, die überprüft ob der verzögerte Abtastwert größer, kleiner oder gleich Null zu dem unverzögerten Abtastwert ist und eine dementsprechende Zuweisung der Zahlen +1, -1 und 0 vornimmt.

Mit dieser Lösung ergibt sich der Vorteil, daß ein sehr einfacher Phasendetektor verfügbar wird, der noch einfacher auf einem Chip integriert werden kann. Es braucht keine weitere Abtasthalteschaltung vorgesehen werden und ebenfalls auch eine kompliziertere Anordnung zur Datenmustererkennung kann entfallen. Die Verarbeitungsstufe, die den Differenzwerten die zulässigen Werte zuordnet, kann ebenfalls einfach aufgebaut sein. Im einfachsten Fall besteht sie aus einer Anordung zur Vorzeichenerkennung von den Differenzwerten und einem Multiplexer, der abhängig vom Vorzeichen einen der drei möglichen Werte ausgibt. Ein weiterer Vorteil der Anordung besteht noch darin, daß vorhandene Phasenfehler sehr schnell ausgeregelt werden können. Bei dieser Lösung ist es ja so, daß jeder Abtastwert des Datensignals im Phasendetektor berücksichtigt wird und zur Phasenregelung beiträgt.

Weitere Vorteile des beschriebenen Phasendetektors bestehen noch darin, daß bei Verwendung des vorgeschlagenen digitalen Phasendetektors eine Abtastung des analogen Wiedergabesignals mit dem im Datensignal implizit vorhandenen Datentakt erfolgen kann. Es ist keine Überabtastung nötig. Daraus folgt, daß ein einfacher "Low-end" und "Low-cost" -A/D-Wandler verwendet werden kann. Dies bedingt gleichzeitig, daß ggf. auch in der ganzen Phasenregelschleife kein Bauteil nötig ist, das mit höherer Taktfrequenz arbeiten muß. Dies reduziert die Kosten der Implementierung beträchtlich.

Mit der vorgeschlagenen digitalen Phasendetektorstufe wird durch das entsprechende Nachführen der VCO-Frequenz der Abtastzeitpunkt für das Wiedergabesignal immer sehr schnell auf die Mitte der Augenöffnung im Augendiagramm gelegt. Vorhandenes Rauschen im Wiegergabesignal mittelt sich durch die Differenzbildung/Vergleichsoperation schnell heraus. Außerdem funktioniert die Lösung weitgehend amplitudenunabhängig.

Im Fall von Datenausfällen (Drop-outs), besitzt eine Phasenregelschleife mit dem erfindungsgemäßen Phasendetektor sehr schöne Halteeigenschaften, d. h. die Frequenz des spannungsgesteuerten Oszillators bleibt stabil, da sie nur von der Drift des VCO-Bauteils abhängt. Die eingesetzten Komponenten sind sehr leicht digital zu realisieren und bis auf den VCO auf einem Chip zu integrieren.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind weitere vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 genannten Phasendetektors möglich.

Wenn das aufgezeichnete Datensignal ein ternäres Datensignal ist, d. h. ein Datensignal in dem positive und negative Signalanteile aufeinanderfolgen, so ist es sehr vorteilhaft, wenn zur Signalaufbereitung das abgetastete und digitalisierte Datensignal zunächst eine Gleichrichterstufe passiert. Dadurch werden die negativen Anteile des Datensignals in positive Anteile überführt und es entstehen keine Probleme bei der nachfolgenden Differenzbildung/Vergleichsoperation.

Um "Intersymbol-Interference" zwischen benachbarten Signalkomponenten zu vermeiden, hat es sich weiterhin als vorteilhaft erwiesen, wenn positive und negative Signalanteile im Datensignal vor der Gleichrichtung einer Trennstufe zugeführt werden, die das Datensignal nach positiven und negativen Zweig auftrennt. Beide Zweige werden dann separat behandelt, d. h. Verzögerungs- und Subtraktionsstufen sowie die zugehörige Bearbeitungsstufe zur Zuweisung von Daten müssen für jeden Zweig einzeln vorhanden sein. Zusätzlich ist dann noch eine Additionsstufe erforderlich, in der die zugewiesenen Ausgangswerte beider Zweige addiert werden und so kombiniert an die Filter- oder Regelungsstufe weitergeleitet werden.

Um eine noch weitere Optimierung des Fangverhaltens der Phasenregelschleife bei Geräten mit optischer Datenaufzeichnung (DVD, CD) zu erzielen, hat sich noch gezeigt, daß eine kombinierte Lösung mit Phasendetektion einerseits in getrennten Zweigen sowie weiterer Phasendetektion in einem alles umfassenden Zweig noch bessere Ergebnisse liefert. Dabei werden die zugewiesenen Ausgangswerte dreier verschiedener Subtraktionsstufen in der Additionsstufe miteinander kombiniert. Dieser Vorschlag rührt daher, weil sich gezeigt hat, daß für manche Muster im wiedergegebenen Datenstrom die Lösung mit nur einem Zweig bessere Ergebnisse lieferte und für andere Muster die Lösung mit getrennten Zweigen bessere Ergebnisse erzielte. Eine Kombination beider Lösungen ergibt dann eine optimierte Lösung für solche Wiedergabesignale.

Zeichnungen

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer Taktrückgewinnungsstufe mit Phasenregelschleife;

Fig. 2 ein Blockschaltbild des erfindungsgemäßen Phasendetektors sowie zugehörige Signalverläufe;

Fig. 3 die Transferfunktion des in Fig. 2 dargestellten Phasendetektors;

Fig. 4 ein Blockschaltbild eines erfindungsgemäßen Phasendetektors gemäß einem zweiten Ausführungsbeispiel und

Fig. 5 ein Blockschaltbild eines erfindungsgemäßen Phasendetektors gemäß einem dritten Ausführungsbeispiel.

Ausführungsbeispiele der Erfindung

Der erfindungsgemäße Phasendetektor dient zum Einsatz in einer digitalen Realisierung einer Phasenregelschleife. Solche PLL- Schaltungen können vielfältig eingesetzt werden, wo z. B. die auf einem Speichermedium digital aufgezeichneten Daten zurückgewonnen werden müssen oder auch wo ein übertragener Datenstrom empfangen wird dessen Daten ebenfalls zurückgewonnen werden müssen. Sehr häufig sind die aufgezeichneten oder übertragenen Datensignale selbsttaktend, d. h. daß sie so codiert sind, daß genügend Flanken im Datensignal auftreten, daß mit üblichen PLL-Schaltungen zuverlässig der Datentakt zurückgewonnen werden kann. Die Erfindung wird deshalb auch im folgenden am Beispiel dieses wichtigen Anwendungsfalles näher erläutert.

Mit der Bezugszahl 10 ist in Fig. 1 eine Datenquelle bezeichnet. Bekannte Datenaufzeichnungsgeräte sind z. B. digitale Videorekorder nach dem D-VHS-Standard, DVC-Geräte, DVD-Geräte, CD-Geräte, MD-Geräte usw. Beispiele für Geräte, die digital übertragene Daten empfangen, sind z. B. DVB- Receiver, oder DAB-Empfänger. Mit der Bezugszahl 20 ist ein A/D-Wandler indiziert. Darin wird das ausgelesene oder empfangene Signal in digitale Form umgewandelt. Anschließend folgt im Signalverlauf eine Filterstufe 30. Darin findet eine Signalaufbereitung statt. Dies kann beispielsweise mit Hilfe eines rückgekoppelten, digitalen Hochpassfilters geschehen, der das Entscheidungsfenster bzw. Die Entscheidungsschwelle für das Signal auf die Nullachse des Signals legt(dort sind die Abtastwerte digital Null). Solch eine Filterstufe ist aus dem Stand der Technik bekannt. Als Beispiel wird auf den DVD- Standard verwiesen, wo eine solche Komponente ebenfalls beschrieben ist.

Als nächstes folgt mit der Bezugszahl 40 eine Equalizer- Einheit. Die gezeigte Equalizer-Einheit ist eine digitale Einheit. Allerdings muß die Anordnung des Equalizers nicht unbedingt an dieser Stelle sein. Alternativ könnte auch ein analoger Equalizer verwendet werden, der dann allerdings vor dem A/D-Wandler 20 anzuordnen wäre. Daran anschließend folgt eine digitale Vorstufe 50 für die Phasenfehlerermittlung. Auf diese Einheit wird nachfolgend noch detailliert eingegangen. Der Vorstufe 50 nachgeschaltet ist eine Filter- bzw. Regelungsstufe 60. Für die hier beschriebene Anwendung der Taktrückgewinnung hat sich eine PI-Regelungsstufe (Proportional Integral) als vorteilhaft erwiesen. Solche PI- Regelungsstufen sind ebenfalls aus dem Stand der Technik bekannt. In dem hier beschriebenen Ausführungsbeispiel ist eine digitale Realisierung der PI-Regelungsstufe vorgesehen. In einem anderen Ausführungsbeispiel könnte aber auch eine analoge Realisierung der PI-Regelungsstufe verwendet werden.

Im nachfolgenden wird die Filter- bzw. Regelungsstufe 60 als notwendige Komponente des Phasendetektors 90 aufgefasst, da sich gezeigt hat, daß die in der Vorstufe 50 generierten Ausgangswerte nicht unaufbereitet für die Nachsteuerung des VCO geeignet sind und nur das Regelverhalten der Phasenregelschleife verschlechtern würden. Diese Zusammengehörigkeit von Vorstufe und Filter- bzw. Regelungsstufe ist durch schraffierte Umrandung hervorgehoben. Das Ausgangssignal der Filter- bzw. Regelungsstufe 60 wird dann in einem D/A-Wandler 70 in ein analoges Signal umgewandelt womit dann der Steuereingang eines nachgeschalteten spannungsgesteuerten Oszillators 80 beaufschlagt wird. Der VCO 80 erzeugt direkt das Datentaktsignal. Das so erzeugte Datentaktsignal wird dem A/D- Wandler 20 zugeführt. Dies ist möglich, weil der erfindungsgemäße Phasendetektor für die Ermittlung des Phasenfehlers ohne Überabtastung auskommt. Auch alle anderen aufgelisteten Komponenten 30 bis 70 können mit dem gleichen Takt versorgt werden. Wenn diese Komponenten jedoch nicht dazu ausgelegt sind, mit diesem Takt zu arbeiten, kann ihnen ein anderer Takt zugeleitet sein, insbesondere mit erhöhter Taktfrequenz.

Nachfolgend wird auf den Aufbau und die Funktionsweise der digitalen Vorstufe 50 näher eingegangen. Sein Aufbau ist in dem Blockschaltbild im linken Teil der Fig. 2 dargestellt. Das vom Equalizer 40 stammende Signal wird zunächst in einem Gleichrichter 51 gleichgerichtet. Das gleichgerichtete Signal wird dann einer Verzögerungsstufe 52 zugeleitet. Die Verzögerungsstufe 52 verzögert das Datensignal um einen Abtasttakt. Das verzögerte Signal wird einem b-Eingang einer Subtraktionsstufe 51 zugeführt. Dem a-Eingang der Subtraktionsstufe 53 wird das unverzögerte Datensignal zugeleitet. In der Subtraktionsstufe 53 wird der verzögerte Abtastwert am b-Eingang vom unverzögerten, aktuellen Abtastwert am a-Eingang abgezogen. Der resultierende Differenzwert wird anschließend in einer Verarbeitungsstufe 54 analysiert. Die Verarbeitungsstufe 54 weist dem Differenzwert im einfachsten Fall einen von drei möglichen Ausgangswerten zu. Und zwar handelt es sich im einfachsten Fall um die Ausgangswerte +1, 0, -1. Die Zuweisung geht dabei wie folgt vor sich: Sie besteht in einer einfachen Vorzeichenüberprüfung. Ist der Differenzwert größer als 0, so wird ihm der Wert +1 zugeordnet. Ist der Differenzwert im Rahmen der Rechengenauigkeit = 0, so wird dem Differenzwert der Wert 0 zugeordnet. Ist der Differenzwert kleiner als 0, so wird ihm als Ausgangswert der Wert -1 zugeordnet.

Abweichend von dieser Ausgestaltung der Verarbeitungsstufe 54 kann sie auch so ausgelegt sein, daß in ihr bestimmte Bänder festgelegt sind, innerhalb dessen zugehörige Werte zugewiesen werden. Zum Beispiel kann auch ein Band für die Zuweisung des Wertes 0 vorgesehen sein, das dann symmetrisch um den Nullpunkt der Differenzwert-Achse liegt. Eine weitere Ausgestaltung kann darin bestehen, daß mehr als 3 Werte zugewiesen werden, z. B. 5, 7, 9 usw. Für jeden einzelnen Wert muß dann ein zugehöriger Bandbereich vorgesehen sein. Liegt der Differenzwert in dem zugeordnetem Band, wird der entsprechende Ausgangswert zugewiesen.

Noch eine weitere alternative Ausführungsform besteht darin, daß statt getrennter Subtraktionsstufe 53 und Verarbeitungsstufe 54 eine Vergleichsstufe vorgesehen ist, die die den verzögerten mit dem unverzögerten Abtastwert direkt vergleicht und je nach Vergleichsergebnis größer, kleiner und gleich den dementsprechenden Wert zuweist. Beide Ausführungen werden als äquivalent angesehen.

Der zugewiesene Wert ist der Ausgangswert der Phasenvorstufe 50 und wird an die Filter- bzw. Regelungsstufe 60 weitergeleitet. Die Ermittlung des Phasenfehlers ergibt sich erst nach Zusammenfassung bzw. Analyse mehrerer aufeinanderfolgender Ausgangswerte der Phasenvorstufe 50.

Dies wird nachfolgend anhand der Signalverläufe im rechten Teil der Fig. 2 verdeutlicht. Der Signalverlauf des digitalisierten Eingangssignals ist im oberen Teil der Fig. 2 wiedergegeben. Gezeigt ist für 3 verschiedene Fälle die Aufeinanderfolge eines positiven 1T-Pulses (gekennzeichnet durch die drei aufeinanderfolgenden Werte 0, +1, 0) und eines negativen 1T-Pulses (gekennzeichnet durch die drei aufeinanderfolgenden Werte 0, -1, 0). Durch gestrichelte, vertikale Linien sind die Abtastpunkte für das Signal markiert. Im mittleren Teil der Figur ist eine Situation dargestellt, in der der Abtastzeitpunkt optimal im Maximum bzw. Minimum des betrachteten Signalverlaufs erfolgt. Im linken Teil des Bildes ist eine Situation wiedergegeben, in der die Abtastung mit inkorrekter Phase erfolgt, im dargestellten Fall liegt der Abtastpunkt nach links verschoben gegenüber der augenmittigen Abtastung. Im rechten Teil der Fig. 2 liegt ebenfalls eine phasenverschobene Abtastung vor wobei hier eine Situation wiedergegeben ist, in der die Abtastung rechts von der Augenmitte erfolgt. Der Signalverlauf nach Gleichrichtung im Gleichrichter 51 ist im mittleren Teil der Fig. 2 dargestellt. Die negativen Signalanteile werden durch die Gleichrichtung ebenfalls zu positiven Signalanteilen. Die Anzahl der positiven Pulse ist dadurch verdoppelt. Das Ausgangssignal nach Differenzbildung in der Subtraktionsstufe 53 ist im unteren Signaldiagramm von Fig. 2 wiedergegeben. Durch die Differenzbildung zwischen verzögertem und unverzögertem Abtastwert wird für jeden positiven Puls ein Wechselimpuls erzeugt, der sowohl positive wie auch negative Anteile enthält. Ein einfaches Aufsummieren dieser Differenzwerte zu den Abtastzeitpunkten könnte noch nicht zur optimalen Phasenfehlerermittlung herangezogen werden, weil die Werte sich größenmäßig ausgleichen würden. Dies ist auch anhand der Signalverläufe im linken und rechten Teil von Fig. 2 erkennbar. Zwar liegt z. B. für den Fall der Abtastung links von der Augenmitte nur ein Differenzwert im negativen Bereich, jedoch ist dieser Wert absolut gesehen größer als die einzelnen positiven Differenzwerte zu den Abtastzeitpunkten vorher. Im Mittel würde sich so kein eindeutiger Phasenfehler ablesen lassen.

Durch die erfindungsgemäße Zuweisung von Ausgangswerten zu den Differenzwerten in der Verarbeitungsstufe 54 wird diese Situation verändert. Entsprechend der vorhergehenden Beschreibung von der Zuweisung in der Verarbeitungsstufe 54 wird nämlich jedem positiven Abtastwert pauschal der Ausgangswert +1 zugewiesen und jedem negativen Abtastwert pauschal der Ausgangswert -1. Die Abfolge dieser zugewiesenen Werte ist im unteren Abschnitt der Fig. 2 wiedergegeben. Deutlich ist erkennbar, daß schon bei der Aufsummation von 9 aufeinanderfolgenden Abtastwerten als resultierende Summe der Wert +2 ausgegeben wird. Dies gilt für den zuvor erwähnten Fall der Abtastung links von der Augenmitte. Bei phasenrichtiger Abtastung in der Augenmitte entsteht indes als resultierender Wert der Wert 0 und bei der Darstellung im rechten Teil des Signaldiagramms für die Abtastung rechts von der Augenmitte entsteht als resultierender Wert der Ausgangswert -2. Die Aufsummation der so ausgegebenen Werte ist somit ein Maß für den vorliegenden Phasenfehler bei der Abtastung. Für die Erfindung reicht es somit aus, daß die Filter bzw. Regelungsstufe 60 im einfachsten Fall aus einer Zählanordnung besteht, die durch die Ausgangswerte der Verarbeitungsstufe 54 gesteuert wird. Die Steuerung erfolgt dabei so, daß der Zähler inkrementiert wird, wenn als Ausgangswert der Wert +1 ausgegeben wird, dekrementiert, wenn als Ausgangswert der Wert -1 ausgegeben wird und angehalten wird, wenn als Ausgangswert der Wert 0 ausgegeben wird. Dies entspricht andererseits auch einer einfachen Addition der Ausgangswerte. Nach einem vorgegebenen Intervall (hier z. B. 9 Abtastwerte) wird dann der im Zähler stehende Wert ausgewertet und zur Nachsteuerung des VCO verwendet. Wie schon zuvor in der Fig. 1 dargestellt, kann die Filter- bzw. Regelungsstufe 60 auch als PI-Regler aufgebaut sein. Dies hat sich ebenfalls für das Regelverhalten der PLL als vorteilhaft erwiesen.

Die Transferfunktion des beschriebenen Phasendetektors für das gezeigte Beispiel ist in der Fig. 3 wiedergegeben. Eine Phasendifferenz von +90° Grad liegt vor, wenn die Aufsummation der neun zugewiesenen Werte zum Wert +2 führt. Eine Phasenverschiebung um -90° liegt vor, wenn die Aufsummation der neun Zuweisungswerte zum Wert -2 führt. Phasenrichtige Abtastung erfolgt, wenn die Aufsummation wie zuvor beschrieben den Wert. 0 ergibt.

Eine alternative Ausführungsform für den Phasendetektor 90 ist in Fig. 4 gezeigt. In dieser Figur bezeichnen gleiche Bezugszahlen die gleichen Komponenten wie in Fig. 2. Der Unterschied besteht darin, daß die Komponenten 52-54 bei der alternativen Ausführungsform doppelt vorhanden sind. Zusätzlich ist noch eine Trennstufe 55 vorgesehen, in der das Datensignal in einen positiven Zweig und in einen negativen Zweig aufgeteilt wird. In dieser Trennstufe 55 werden alle Abtastwerte größer gleich 0 in den positiven Zweig geleitet und alle Abtastwerte kleiner gleich 0 dementsprechend in den negativen Zweig. Im negativen Zweig ist zusätzlich noch eine Absolutwertbildungsstufe 57 vorgesehen. Hier wird lediglich das negative Vorzeichen der im negativen Zweig vorhandenen Abtastwerte gelöscht. Es liegen danach dann ebenfalls nur positive Werte vor. Diese Anordung hat zur Folge, daß die positiven und negativen Pulse in separaten Verzögerungs- und Subtraktionsstufen behandelt werden. Die von den Verarbeitungsstufen 54 ausgegebenen Werte werden anschließend in einer Additionsstufe 56 kombiniert, d. h. addiert. Somit liegt letztendlich in etwa das gleiche Verhalten vor wie bei der Abfolge von Werten gemäß Fig. 2. Jedoch muß berücksichtigt werden, daß in Fig. 2 die positiven und negativen Pulse um 2 Abtastperioden voneinander getrennt sind. Bei einem real aufgezeichneten Datensignal ist dies nicht immer sichergestellt, was dann zu Verfälschungen führen kann, wenn 2 Pulse sehr nahe beieinanderliegen. In solchen Fällen bietet die alternative Lösung gemäß Fig. 4 Vorteile.

Eine weitere alternative Ausgestaltung eines Phasendetektors 90 ist noch in der Fig. 5 dargestellt. Auch in dieser Figur sind gleiche Komponenten mit den gleichen Bezugszahlen bezeichnet. Die Ausführung in dieser Figur entspricht praktisch einer Kombination der beiden vorher erläuterten Ausführungsformen für den Phasendetektor 90. Neben einem Verarbeitungszweig in dem der positive und negative Zweig des Eingangsdatensignals getrennt verarbeitet werden, ist noch ein dritter Zweig vorgesehen, in dem wieder in der ersten Ausführungsform positiver und negativer Zweig zusammengefasst verarbeitet werden. Die Resultate aller drei Zweige werden dann wieder in der Additionsstufe 56 miteinander kombiniert. Bei Versuchen hat sich gezeigt, daß diese Lösung insbesondere für die Auslesesignale von optischen Aufzeichnungsträgern wie CD und DVD, vorteilhaft ist. Dies hängt mit der Lauflänge solcher Auslesesignale zusammen, die für optisch abgetastete Speichermedien minimal 3 Takt-Perioden entspricht.

Die Umwandlung der von der Filter- oder Regelungsstufe 60 ausgegebenen Werte in analoge Signale über den D/A-Wandler 70, ist nicht zwingend erforderlich. Hierfür kann alternativ auch eine Pulsweitenmodulationsstufe vorgesehen sein, die das digitale Signal in ein pulsweites, moduliertes digitalisiertes Signal umwandelt, welches dann in einer nachgeschalteten Filterstufe aufintegriert wird und zur Verstellung der Frequenz benutzt wird.

Eine Voraussetzung für die Funktionsfähigkeit der beschriebenen Lösungen ist, daß der digitale Summenwert des Eingangssignals für eine bestimmte Anzahl von Bits z. B. für 1000 Bits dem Wert 0 entspricht. Dies ist z. B. für auf magnetischen Speichermedien aufgezeichnete Signale der Fall, ebenfalls auch für optisch aufgezeichnete Signale.

Claims (9)

1. Phasendetektor für eine Phasenregelschleife, dem ein abgetastetes und digitalisiertes Datensignal zugeführt ist, mit einer Verzögerungsstufe (52) zur Verzögerung des Datensignals um eine oder mehrere Abtasttaktperioden, mit einer Subtraktionsstufe (53) der das unverzögerte und das verzögerte Datensignal zugeführt wird, dadurch gekennzeichnet, daß eine Verarbeitungsstufe (54) vorgesehen ist, die dem jeweiligem Differenzwert einen von mehreren möglichen Werten, insbesondere +1, -1, 0, zuweist, je nachdem, in welchem Wertebereich der Differenzwert liegt, und daß die zugewiesenen Werte einer Filter- oder Regelungsstufe (60), insbesondere PI- Regler zugeführt werden an dessen Ausgang der Phasenfehler abgreifbar ist.

2. Phasendetektor für eine Phasenregelschleife, dem ein abgetastetes und digitalisiertes Datensignal zugeführt ist, mit einer Verzögerungsstufe (52) zur Verzögerung des Datensignals um eine oder mehrere Abtasttaktperioden, dadurch gekennzeichnet, daß eine Vergleichsstufe vorgesehen ist, die einen verzögerten Abtastwert mit einem unverzögerten Abtastwert vergleicht und dem jeweiligem Vergleichsergebnis einen definierten von mehreren möglichen Werten, insbesondere +1, -1, 0, zuweist und, daß die zugewiesenen Werte einer Filter- oder Regelungsstufe (60), insbesondere PI-Regler, zugeführt werden, an dessen Ausgang der Phasenfehler abgreifbar ist.

3. Phasendetektor nach Anspruch 1, wobei in der Subtraktionsstufe (53) jeweils der verzögerte digitale Abtastwert von dem unverzögerten, digitalen Abtastwert abgezogen wird.

4. Phasendetektor nach einem der Ansprüche 1-3, wobei ein Gleichrichter (51) zur Signalaufbereitung vorgesehen ist, dem das abgetastete und digitalisierte Datensignal zugeführt ist, wobei das Datensignal insbesondere ein ternäres Datensignal ist.

5. Phasendetektor nach Anspruch 4, wobei das abgetastete und digitalisierte ternäre Datensignal vor der Gleichrichtung einer Trennstufe (55) zugeführt wird, in der das Datensignal nach positivem und negativem Zweig getrennt wird.

6. Phasendetektor nach Anspruch 5, wobei für jeden Zweig separate Verzögerungs-, Subtraktions- und Verarbeitungsstufen (52, 53, 54) oder Verzögerungs- (52) und Vergleichsstufen vorgesehen sind und wobei eine Additionsstufe (56) vorgesehen ist, in der die zugewiesenen Ausgangswerte der Verarbeitungs- (54) oder Vergleichsstufen addiert werden und so kombiniert an die Integrations- bzw. Regelungsstufe (60) weitergeleitet werden.

7. Phasendetektor nach Anspruch 6, wobei zusätzlich zu den separaten Verzögerungs-, Subtraktions- und Verarbeitungsstufen (52, 53, 54) oder Verzögerungs-(52) und Vergleichsstufen für den positiven und negativen Zweig noch separate Verzögerungs-, Subtraktions- und Verarbeitungsstufen (52, 53, 54) oder Verzögerungs-(52) und Vergleichsstufen für einen weiteren Zweig vorgesehen sind, in dem das komplette Datensignal inklusive positivem und negativem Zweig bearbeitet wird und wobei die von den Verarbeitungsstufen (54) oder Vergleichsstufen zugewiesenen Ausgangswerte ebenfalls der Additionsstufe (56) zugeführt werden.

8. Verwendung des Phasendetektors nach einem der Ansprüche 1-­ 7 in einer Phasenregelschleife zur Rückgewinnung des Datentaktes bei einem digitalen Signal.

9. Verwendung nach Anspruch 8, wobei der Abtasttakt für die Abtastung des Datensignals dem Datentakt des Datensignals entspricht.