TWI429203B - 相位數位化裝置及其方法 - Google Patents

Description

相位數位化裝置及其方法

本發明關於一種相位數位化裝置及其方法，特別是有關於一種用以將輸入訊號之相位數位化之相位數位化裝置及其方法。

頻率合成器可以利用振盪器產生所需要頻率範圍的時脈訊號，被廣泛應用在許多設備當中，例如：無線接收器、手機、無線電、衛星接收器與全球衛星定位系統(global positioning system，GPS)等等。頻率合成器可以結合倍頻、除頻及混頻運算以產生所需要的時脈訊號。在目前的無線傳輸系統當中，頻率合成器佔有非常重要的地位。

在實務上，頻率合成器可以用鎖相迴路(phase-locked loop，PLL)來實現。為了合成所需要的頻率，計算頻率之相位差是非常重要的一環。因此，頻率合成器包括一相位差數位化裝置，用以計算相位差，以合成所需要的頻率。第一圖為一習知相位差數位化裝置之功能方塊圖。習知相位差數位化裝置10包括一相位比較器120及一型態轉換器140。

相位比較器120比較兩個輸入訊號Hsync及FBsync之相位，並輸出一1位元(bit)之比較結果CMPout。兩個輸入訊號之相位的差值稱為相位差。當相位差為零或非常小時，兩個輸入訊號的相位則被視為相等。型態轉換器140轉換1位元之比較結果CMPout為7位元的相位差。傳統上，型態轉換器140可將1位元之比較結果CMPout重複七次以產生7位元之相位差，以降低因為雜訊干擾而產生誤判。

習知之相位差數位化裝置大部分電路仍為類比電路，其缺點為價格昂貴、面積大、功耗高，並且容易受電壓、雜訊、溫度及製程的影響。因此，十分殷切需要發展出一種全部以數位電路設計之相位數位化裝置及其方法。

本發明的目的之一在於提供一種全部以數位電路設計之相位數位化裝置及其方法。

本發明提出一種相位數位化裝置，用以針對一輸入訊號之一相位產生一對應的數位值，包括：一粗相位碼產生器，用以根據該輸入訊號之該相位以及一第一時間單位以產生一粗相位碼；一細相位碼產生器，用以根據該輸入訊號之該相位以及一第二時間單位以產生一細相位碼；以及一計算單元，用以根據該粗相位碼及該細相位碼產生該數位值；其中該第一時間單位係大於該第二時間單位。

本發明更提出一種相位數位化方法，用以針對一輸入訊號之一相位產生一相對應的數位值，包括：根據該輸入訊號之該相位以及一第一時間單位以產生一粗相位碼；根據該輸入訊號之該相位以及一第二時間單位以產生一細相位碼；以及根據該粗相位碼及該細相位碼產生該數位值；其中該第一時間單位係大於該第二時間單位。

本發明更提出一種相位差數位化裝置，用以根據一第一輸入訊號之一第一相位及一第二輸入訊號之一第二相位，計算一相位差，包括：一第一粗相位碼產生器，用以根據該第一輸入訊號之該第一相位以及一粗時間單位以產生一第一粗相位碼；一第一細相位碼產生器，用以根據該第一輸入訊號之該第一相位以及一細時間單位以產生一第一細相位碼；一第一計算單元，用以根據該第一粗相位碼及該第一細相位碼產生一第一數位值；一第二粗相位碼產生器，用以根據該第二輸入訊號之該第二相位以及該粗時間單位以產生一第二粗相位碼；一第二細相位碼產生器，用以根據該第二輸入訊號之該第二相位以及該細時間單位以產生一第二細相位碼；一第二計算單元，用以根據該第二粗相位碼及該第二細相位碼產生一第二數位值；以及一相位差計算單元，用以根據該第一數位值及該第二數位值產生該相位差；其中該粗時間單位係大於該細時間單位。

本發明提出一種全部以數位電路設計之相位數位化裝置及其方法，以改進習知相位差數位化裝置難以設計與修改、價格昂貴、面積大、功耗高，並且容易受電壓、雜訊、溫度及製程的影響的缺點。

為了使　鈞局能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

第二圖為根據本發明之第一實施例所繪示之相位數位化裝置之功能方塊圖。相位數位化裝置20包括一粗相位碼產生器210、一細相位碼產生器220以及一計算單元270。粗相位碼產生器210根據輸入訊號In之相位，產生一粗相位碼Cc，其中粗相位碼為一二元碼，亦即，粗相位碼可以二位元0及1表示。細相位碼產生器220根據輸入訊號In之相位，產生一細相位碼Cf。粗相位碼產生器210及細相位碼產生器220係分別依據不同的時間單位來產生粗相位碼Cc及細相位碼Cf。計算單元270根據粗相位碼Cc及細相位碼Cf產生代表輸入訊號In之相位之一相位數位值。

本實施例將相位數位化為一粗相位碼Cc及一細相位碼Cf，將原本只用一個階層表示的相位碼，改由複數個階層表示，使得原本直接產生的相位碼，先分階層產生，再據以決定最後的相位碼。舉例而言，假設原本的相位碼為249，且一個粗相位碼Cc之粗時間單位Tc包含8個細相位碼Cf之細時間單位Tf，則原本的相位碼249可表示為31個粗時間單位Tc加上1個細時間單位Tf，亦即，粗相位碼Cc=31，細相位碼Cf=1。在硬體實作上，使用複數個階層表示相位碼，其所需不同相位的時脈訊號較少，因此，使用複數個階層來表示相位碼遠比使用單一階層來表示相位碼節省面積與成本。

第三圖為粗相位碼產生器210之一較佳實施例之功能方塊圖。粗相位碼產生器210包括一格雷碼產生器212以及一相位碼轉換器214。在此較佳實施例中，輸入訊號In先經過格雷碼產生器212，產生一對應於輸入訊號In之相位之格雷碼。再經由相位碼轉換器214將格雷碼轉換為粗相位碼Cc。由於相鄰之格雷碼其不同的位元數僅有一個，因此，在利用脈衝編碼調變(pulse-code modulation，PCM)時，可用格雷碼取代二元碼，以降低時脈訊號同步之誤差所造成的干擾。

第四圖為根據本發明之一實施例所繪示之產生粗相位碼與細相位碼之示意圖。在此實施例中，粗時間單位及細時間單位係依據一壓控振盪器(voltage-controlled oscillator，VCO)之時脈訊號所產生的，壓控振盪器的1個時脈週期記為1T。在此實施例中，壓控振盪器的1個時脈週期對應2個粗時間單位Tc，而1個粗時間單位Tc對應4個細時間單位Tf，也就是說，壓控振盪器的1個時脈週期，對應8個細時間單位Tf。熟習此技藝人士可知，壓控振盪器的每個時脈週期所對應的粗時間單位Tc，以及每個粗時間單位Tc所對應的細時間單位Tf可依使用者自訂，非用以限定本發明。

對一預定時間內的各粗時間單位Tc，依序以格雷碼編碼而產生一粗尺規Rc，在此實施例中該預定時間為4T，而粗尺規Rc可具有循環性，亦即，相距為4T時間之倍數的格雷碼，其值是相同的。在第四圖中，粗尺規Rc從000開始，依序為001、011、010、110、111、101、100，經過4T時間之後，再循環回到000，而與其相對應之二元碼分別為000(0)、001(1)、010(2)、011(3)、100(4)、101(5)、110(6)、111(7)。其中，格雷碼的編碼不只一種，可依使用者之習慣、喜好或需求自訂，非用以限定本發明。熟習此技藝人士可知，亦可直接使用二元碼編碼產生粗尺規Rc，其粗尺規編碼之方式非用以限定本發明。

將壓控振盪器之時脈訊號依序延遲一細時間單位Tf，以產生複數個不同相位之時脈訊號，藉由該些時脈訊號彼此間的相位差，可將一時間長度分割成多個細時間單位Tf，並依序對該些細時間單位進行編碼以產生細尺規Rf，如第四圖中之細尺規Rf。在第四圖之實施例中，壓控振盪器的一個時脈週期內，壓控振盪器的時脈訊號依序被延遲T/8時間，以產生8個相互差1個細時間單位Tf的時脈訊號FCLK[1]～[8]，其相對應之細尺規Rf則從1編碼至8。

在第四圖之實施例中，粗相位碼產生器210、細相位碼產生器220可藉由偵測輸入訊號In之正緣觸發(positive edge triggered)的時間點，決定其相位所對應之粗相位碼Cc及細相位碼Cf。當粗相位碼產生器210偵測到輸入訊號In之正緣時，即可依據粗尺規Rc產生粗相位碼Cc。同樣地，當細相位碼產生器220偵測到輸入訊號In之正緣時，即可依據時脈訊號FCLK[1]～[8]來產生細相位碼Cf。舉例而言，根據輸入訊號In之正緣觸發時，時脈訊號FCLK[1]～[8]分別所處的位準，依序決定其相對應之數值，若處於高位準，則對應數值1，反之，若處於低位準，則對應數值0，藉由FCLK[1]～[8]所分別對應之數值即可決定代表輸入訊號In之正緣之細相位碼Cf。熟習此技藝人士可知，亦可用負緣觸發(negative edge triggered)來偵測輸入訊號In之相位，其偵測輸入訊號In之相位之方式非用以限定本發明。

在第四圖中，直線L係代表輸入訊號In之正緣觸發的時間點，此時，格雷碼產生器212根據粗尺規Rc以及輸入訊號In之相位產生的格雷碼為110，以十進制表示即為4，因此，相位碼轉換器214將格雷碼110轉換為二元碼100，亦即，粗相位碼產生器210輸出粗相位碼Cc為100。需注意的是，粗相位碼亦可使用其他進制方式表示，不一定要使用二進制，其粗相位碼之表示方式非用以限定本發明。

同樣地，細相位碼產生器220偵測到輸入訊號In之正緣時，則分別根據時脈訊號FCLK[1]至FCLK[8]所處之位準依序所產生的對應值為[1 1 0 0 0 0 1 1]，接著，判定其1變0之邊界落在細尺規Rf編碼為2的地方，也就是說，細相位碼產生器220輸出細相位碼Cf為2，亦可用二元碼表示為010。

第五圖為根據本發明之一實施例所繪示之相位數位化計算之示意圖。在此實施例中，一個粗時間單位Tc包含8個細時間單位Tf。計算單元270係用以將粗相位碼Cc及細相位碼Cf換算為以細時間單位Tf為單位的相位數位值，以代表輸入訊號In之相位。以第五圖中之直線L0為例，Cc=7，Cf=2，則計算如下：

7Tc*8Tf/Tc+2Tf=58個細時間單位Tf

第六圖為根據本發明之另一實施例所繪示之相位數位化裝置之功能方塊圖。相位數位化裝置60包括一粗相位碼產生器630、一細相位碼產生器640、一相位校正單元660以及一計算單元680。其中，粗相位碼產生器630、細相位碼產生器640及計算單元680分別與前述之粗相位碼產生器210、細相位碼產生器220及計算單元270類似，故於此不再贅述。

由於細時間單位Tf具有較小的時間單位，因此，其產生方式可利用如第四圖所示之實施例，產生細時間單位Tf時可以利用與產生粗時間單位Tc相同的時脈訊號。或者，粗時間單位Tc與細時間單位Tf亦可分別由不同來源的時脈訊號所產生。因此，由於不同來源的時脈訊號或電路的訊號延遲所造成之誤差，將導致粗時間單位Tc的起始點與細時間單位Tf的起始點沒有對齊，即存在相位誤差。而在計算相位數位值時，計算單元680會因為粗時間單位Tc與細時間單位Tf本身的相位誤差，因而造成誤判相位數位值。

所以，計算單元680在計算相位數位值之前，相位校正單元660可以先校正粗相位碼Cc與細相位碼Cf，校正因粗時間單位Tc的起始點與細時間單位Tf的起始點的差值所產生的粗相位碼Cc與細相位碼Cf的誤差，以便計算單元680可以求得更精準的相位數位值。有關相位校正單元660之詳細運作如下。

第七圖為根據本發明之一實施例所繪示之相位校正之示意圖。在一較佳實施例中，相位校正單元660可以細相位碼Cf為準，校正粗相位碼Cc。需注意的是，亦可以粗相位碼Cc為準來校正細相位碼Cf。在第七圖中，最上排為理想狀況時，粗時間單位Tc的起始點與細時間單位Tf的起始點是對齊的。第二排為延遲狀況，亦即，粗時間單位Tc的起始點比細時間單位Tf的起始點晚。最下排為提早狀況，亦即，粗時間單位Tc的起始點比細時間單位Tf的起始點早。以上狀況可由下述方式偵測出：

1.　當細相位碼在1至2之間時，粗相位碼應為奇數。但若粗相位碼為偶數，則可知粗時間單位Tc的起始點係落後於細時間單位Tf的起始點，如第七圖中之第一條虛線D1。此時，將粗相位碼加1以校正相位碼。

2.　當細相位碼在3至4之間時，粗相位碼應為奇數。但若粗相位碼為偶數，則可知粗時間單位Tc的起始點係提早於細時間單位Tf的起始點，如第七圖中之第二條虛線D2。此時，將粗相位碼減1以校正相位碼。

3.　當細相位碼在5至6之間時，粗相位碼應為偶數。但若粗相位碼為奇數，則可知粗時間單位Tc的起始點係落後於細時間單位Tf的起始點，如第七圖中之第三條虛線D3。此時，將粗相位碼加1以校正相位碼。

4.　當細相位碼在7至8之間時，粗相位碼應為偶數。但若粗相位碼為奇數，則可知粗時間單位Tc的起始點係提早於細時間單位Tf的起始點，如第七圖中之第四條虛線D4。此時，將粗相位碼減1以校正相位碼。

上述之判斷方法，係假設粗時間單位Tc的起始點與細時間單位Tf的起始點之誤差，不會超過2個粗時間單位Tc。然而，當此假設不成立時，亦可由其他方式校正粗相位碼Cc與細相位碼Cf，熟習此技藝人士可用其他任何校正相位之方法，其相位校正方式非用以限定本發明。

第八圖是根據本發明之一實施例所繪示之相位差數位化裝置之功能方塊圖。相位差數位化裝置80包括相位數位化裝置802、804以及相位差計算單元890。其中，相位數位化裝置802以及804可由前述之相位數位化裝置20或60實現。相位差數位化裝置80根據兩個輸入訊號In1及In2之相位，經由相位數位化裝置802及804分別得到輸入訊號In1及In2之相位數位值，再透過相位差計算單元890計算輸入訊號In1及In2兩個輸入訊號之相位數位值之差值，以產生相位差。

第九圖為根據本發明之一實施例所繪示之相位差數位化計算之示意圖。相位數位化裝置802、804之運作方式均與前述雷同，在第九圖中，差別僅在1個粗時間單位Tc包含9個細時間單位Tf，粗尺規Rc從0編碼到63，細尺規Rf由0編碼到17。在一較佳實施例中，如第九圖中之直線L11，相位數位化裝置802根據輸入訊號In1之粗相位碼Cc=22及細相位碼Cf=6，將其換算為細時間單位Tf以產生相位數位值如下：

22Tc*9Tf/Tc+6Tf=204個細時間單位Tf

而如第九圖中之直線L12，相位數位化裝置804根據輸入訊號In2之粗相位碼Cc=38及細相位碼Cf=5，將其換算為細時間單位Tf以產生相位數位值如下：

38Tc*9Tf/Tc+5Tf=347個細時間單位Tf

則其相位差為347-204=143個細時間單位Tf。

在另一實施例中，如第九圖中之直線L21，相位數位化裝置802根據輸入訊號In1之粗相位碼Cc=14及細相位碼Cf=3，將其換算為細時間單位Tf以產生相位數位值如下：

14Tc*9Tf/Tc+3Tf=129個細時間單位Tf

而如第九圖中之直線L22，相位數位化裝置804根據輸入訊號In2之粗相位碼Cc=51及細相位碼Cf=2，將其換算為細時間單位Tf以產生相位數位值如下：

51Tc*9Tf/Tc+2Tf=461個細時間單位Tf

則其相位差為461-129=332個細時間單位Tf。由於粗時間單位Tc所產生的粗尺規Rc具循環性，因此，當相位差超過粗尺規Rc的一半時，以第九圖為例，即，32Tc=32*9=288Tf，表示輸入訊號In2的相位其實是提早於輸入訊號In1的相位，亦即，以第九圖為例，輸入訊號In2的相位其實是落在調整後的直線L22’的相位，而非原本計算出的直線L22的相位。故在此實施例中，調整後的相位差為288*2-332=244。

也就是說，由於粗尺規Rc具循環性，當有兩種以上相位差的可能性時，可以選取相位差比較小的那種情形。在此實施例中，當輸入訊號In2的相位落後於輸入訊號In1的相位時，其相位差為332；然而，當輸入訊號In2的相位提早於輸入訊號In1的相位時，其相位差為244，由於244小於332，故判斷應為相位差較小的244的狀況。也就是說，輸入訊號In2的相位提早於輸入訊號In1的相位，其相位差為244個細時間單位Tf。需注意的是，當VCO非常不準確時，亦可以選取相位差比較大的那個狀況。

第十圖為根據本發明之一實施例之相位數位化方法之流程圖。步驟1020，根據輸入訊號之相位以及一粗時間單位Tc，以產生一粗相位碼。粗時間單位Tc在一預定時間內，以格雷碼編碼依序產生一粗尺規Rc，亦即，相距為預定時間之倍數的格雷碼，其值是相同的。以第四圖為例，粗尺規Rc從000開始，依序為001、011、010、110、111、101、100，經過4T時間之後，再循環回到000，而與其相對應之二元碼分別為000(0)、001(1)、010(2)、011(3)、100(4)、101(5)、110(6)、111(7)。在第四圖之實施例中，偵測到的相位如直線L所示。則根據粗尺規Rc以及輸入訊號In之相位產生其格雷碼為110，亦即，4，再將格雷碼110轉換為二元碼100，亦即，粗相位碼Cc為100。

接著步驟1040，根據輸入訊號之相位以及一細時間單位Tf，以產生一細相位碼。在第四圖之實施例中，偵測到的相位如直線L所示，分別根據時脈訊號FCLK[1]至FCLK[8]之位準依序所產生的對應值為[1 1 0 0 0 0 1 1]，接著，判定其1變0之邊界落在細尺規Rf編碼為2的地方，亦即，細相位碼Cf為2，亦可用二元碼表示為010。

最後，步驟1060，根據粗相位碼及細相位碼計算數位值。舉例而言，如第五圖中之直線L0，粗相位碼Cc=7，細相位碼Cf=2，則可計算如下：

7Tc*8Tf/Tc+2Tf=58個細時間單位Tf

本發明所提出之相位數位化裝置可用在任何需要計算相位差之系統或電路，例如：鎖相迴路或頻率合成器。當前述裝置，例如鎖相迴路，利用本發明計算相位差時，考慮裝置之系統穩定性，以及避免叢發錯誤(burst error)所導致的誤判，相位不宜一次調整太多。因此，可以設一相位差上限值。當相位差大於此上限值時，則將相位差設為此上限值。在一較佳實施例中，此上限值可設為35個細時間單位Tf，亦即，不超過1T。由於上述兩個實施例中之相位差均大於上限值35，因此，可將最後輸出的相位差設定為35，熟知此技藝者可知，亦可以仍然輸出原相位差，而由後級裝置判斷是否超過上限值。

綜上所述，本發明提出一種全部以數位電路設計之相位數位化裝置及其方法，以改進習知相位差數位化裝置價格昂貴、面積大、功耗高，並且容易受電壓、雜訊、溫度及製程的影響的缺點。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

10．．．相位差數位化裝置

120．．．相位比較器

140．．．型態轉換器

20、60、802、804．．．相位數位化裝置

210、630．．．粗相位碼產生器

212．．．格雷碼產生器

214．．．相位碼轉換器

220、640．．．細相位碼產生器

270、680．．．計算單元

660．．．相位校正單元

80．．．相位差數位化裝置

890．．．相位差計算單元

本案得藉由下列圖式及說明，俾得更深入之了解：

第一圖為一習知相位差數位化裝置之功能方塊圖。

第二圖為根據本發明之第一實施例所繪示之相位數位化裝置之功能方塊圖。

第三圖為粗相位碼產生器之一較佳實施例之功能方塊圖。

第四圖為根據本發明之一實施例所繪示之產生粗相位碼與細相位碼之示意圖。

第五圖為根據本發明之一實施例所繪示之相位數位化計算之示意圖。

第六圖為根據本發明之另一實施例所繪示之相位數位化裝置之功能方塊圖。

第七圖為根據本發明之一實施例所繪示之相位校正之示意圖。

第八圖是根據本發明之一實施例所繪示之相位差數位化裝置之功能方塊圖。

第九圖為根據本發明之一實施例所繪示之相位差數位化計算之示意圖。

第十圖為根據本發明之一實施例之相位數位化方法之流程圖。

20．．．相位數位化裝置

210．．．粗相位碼產生器

220．．．細相位碼產生器

270．．．計算單元

Claims (18)

1. 一種相位數位化裝置，用以針對一輸入訊號之一相位產生一對應的數位值，包括：一粗相位碼產生器，用以根據該輸入訊號之該相位以及一第一時間單位以產生一粗相位碼；一細相位碼產生器，用以根據該輸入訊號之該相位以及一第二時間單位以產生一細相位碼；以及一計算單元，用以根據該粗相位碼及該細相位碼產生該數位值；其中該第一時間單位係根據一第一時脈所產生，該第二時間單位係根據一第二時脈所產生，該第一時間單位係大於該第二時間單位。
2. 如申請專利範圍第1項所述之相位數位化裝置，其中該第一時間單位係包含N個該第二時間單位，其中N為正整數。
3. 如申請專利範圍第2項所述之相位數位化裝置，其中該計算單元係根據該第一時間單位及該第二時間單位之關係，對該粗相位碼及該細相位碼進行計算，以產生該數位值。
4. 如申請專利範圍第3項所述之相位數位化裝置，其中該計算單元係先將該粗相位碼乘以N倍，再與該細相位碼相加以產生該數位值。
5. 如申請專利範圍第1項所述之相位數位化裝置，其中該第一時脈之頻率係小於該第二時脈之頻率。
6. 如申請專利範圍第1項所述之相位數位化裝置，更包括一相位校正單元，用以判斷該第一時脈與該第二時脈之相位關係，並據以校正該粗相位碼及該細相位碼。
7. 如申請專利範圍第1項所述之相位數位化裝置，其中該粗相位碼產生器包括：一格雷碼產生器，用以根據該輸入訊號之該相位，產生一格雷碼；以及一相位碼轉換器，用以將該格雷碼轉換為一二元碼以產生該粗相位碼。
8. 如申請專利範圍第1項所述之相位數位化裝置，其中該第一時間單位係用以產生一尺規，且該尺規係用以產生該粗相位碼，該尺規係具有循環性。
9. 一種相位數位化方法，用以針對一輸入訊號之一相位產生一對應的數位值，包括：根據該輸入訊號之該相位以及一第一時間單位以產生一粗相位碼；根據該輸入訊號之該相位以及一第二時間單位以產生一細相位碼；以及根據該粗相位碼及該細相位碼產生該數位值；其中該第一時間單位係根據一第一時脈所產生，該第二時間單位係根據一第二時脈所產生，該第一時間單位係大於該第二時間單位。
10. 如申請專利範圍第9項所述之相位數位化方法，其中該第一時間單位係包含N個該第二時間單位，其中N為正整數。
11. 如申請專利範圍第10項所述之相位數位化方法，其中，該根據該粗相位碼及該細相位碼產生該數位值之步驟係根據該第一時間單位及該第二時間單位之關係，對該粗相位碼及該細相位碼進行計算，以產生該數位值。
12. 如申請專利範圍第11項所述之相位數位化方法，其中，該根據該粗相位碼及該細相位碼產生該數位值之步驟係先將該粗相位碼乘以N倍，再與該細相位碼相加以產生該數位值。
13. 如申請專利範圍第9項所述之相位數位化方法，其中該第一時脈之頻率係小於該第二時脈之頻率。
14. 如申請專利範圍第9項所述之相位數位化方法，更包括判斷該第一時脈與該第二時脈之相位關係，並據以校正該粗相位碼及該細相位碼。
15. 如申請專利範圍第9項所述之相位數位化方法，其中該產生該粗相位碼之步驟，包括：根據該輸入訊號之該相位產生一格雷碼；以及將該格雷碼轉換為一二元碼，以產生該粗相位碼。
16. 如申請專利範圍第9項所述之相位數位化方法，其中該第一時間單位係用以產生一尺規，且該尺規係用以產生該粗相位碼，該尺規係具有循環性。
17. 一種相位差數位化裝置，用以根據一第一輸入訊號之一第一相位及一第二輸入訊號之一第二相位，計算一相位差，包括：一第一粗相位碼產生器，用以根據該第一輸入訊號之該第一相位以及一粗時間單位以產生一第一粗相位碼； 一第一細相位碼產生器，用以根據該第一輸入訊號之該第一相位以及一細時間單位以產生一第一細相位碼；一第一計算單元，用以根據該第一粗相位碼及該第一細相位碼產生一第一數位值；一第二粗相位碼產生器，用以根據該第二輸入訊號之該第二相位以及該粗時間單位以產生一第二粗相位碼；一第二細相位碼產生器，用以根據該第二輸入訊號之該第二相位以及該細時間單位以產生一第二細相位碼；一第二計算單元，用以根據該第二粗相位碼及該第二細相位碼產生一第二數位值；以及一相位差計算單元，用以根據該第一數位值及該第二數位值產生該相位差；其中該粗時間單位係大於該細時間單位。
18. 如申請專利範圍第17項所述之相位差數位化裝置，其中當該相位差存在複數個可能值時，選擇該些可能值中之較小者做為該相位差計算單元之輸出。