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DE19904542A1 - Schaltbare Multi Bit Halbleiterspeichervorrichtung - Google Patents

Schaltbare Multi Bit Halbleiterspeichervorrichtung

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Publication number
DE19904542A1
DE19904542A1 DE19904542A DE19904542A DE19904542A1 DE 19904542 A1 DE19904542 A1 DE 19904542A1 DE 19904542 A DE19904542 A DE 19904542A DE 19904542 A DE19904542 A DE 19904542A DE 19904542 A1 DE19904542 A1 DE 19904542A1
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DE
Germany
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mode
bit line
blm
bls
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19904542A
Other languages
English (en)
Inventor
Takashi Itou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Withdrawn legal-status Critical Current

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Abstract

Ein schaltbarer Mehr-Bit-DRAM wird zusätzlich zu dem Hauptbitleitungspaar (BLM, /BLM) und dem Hauptleseverstärker (26) mit einem Nebenbitleitungspaar (BLS, /BLS) und einem Nebenleseverstärker (27) ausgestattet. Zwischen dem Hauptbitleitungspaar (BLM, /BLM) und dem Nebenbitleitungspaar (BLS, /BLS) sind die Transistoren (28, 29) miteinander verbunden und ein Transistor (30), ein Referenzkondensator (31) und ein Transistor (32) sind zwischen der Hauptbitleitung (BLM) und der inversen Nebenbitleitung (BLS) miteinander verbunden. Durch Kontrolle dieser Komponenten wird es möglich, die Speicherzelle (20) als 4-wertigen Speicher oder als binären Speicher zu benützen. Deshalb kann die Speicherkapazität und der Stromverbrauch umgeschaltet werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und genauer gesagt auf einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM), der umschaltbar ist zwischen einem binären (2-wertigen) Speicher und einem mehr-wertigen Speicher.
Im allgemeinen wird ein 1-Bit Datensignal in eine Speicherzelle durch Aufladung eines Speicherzellenkondensators auf VCC (Versorgungsspannung) oder GND (Massespannung) geschrieben. Ein Speicher, der das Schreiben von zwei verschiedenen Werten in eine Speicherzelle erlaubt, wird binärer Speicher genannt.
Eine Speicherzelle, die das Schreiben von drei oder mehr verschiedenen Werten in eine Speicherzelle erlaubt, wird mehr-wertiger Speicher genannt. Ein 4-wertiger Speicher zum Beispiel erlaubt das Schreiben von einem Datensignal mit 2 Bits in eine Speicherzelle durch Aufladung des Speicherzellenkondensators auf VCC, (2/3).VCC, (1/3).VCC oder GND. Deshalb kann die Speicherkapazität des mehr-wertigen Speichers erheblich gesteigert werden, verglichen mit einem binären Speicher, während die Steuerschaltung zum Schreiben und Lesen kompliziert wird.
Bei einem Personal Computer in Form eines Notebooks zum Beispiel wird bevorzugt, daß der Hauptspeicher eine große Speicherkapazität besitzt, während ein Anwendungsprogramm aktiv ist, wohingegen es bevorzugt wird, daß der Hauptspeicher einen geringen Stromverbrauch im aufgehängten Zustand (stand by) besitzt.
Die Speicherkapazität reicht jedoch nicht aus, da der binäre Speicher im allgemeinen für den Hauptspeicher verwendet wird. In dem binären Speicher wird die kapazitive Impedanz des Kondensators klein gemacht, um die Speicherkapazität zu erhöhen, was einen kürzeren Auffrischungszyklus und einen größeren Stromverbrauch bewirkt.
Obwohl es möglich ist, einen mehr-wertigen Speicher für den Hauptspeicher zu benützen, gibt es den Nachteil, daß der mehr-wertige Speicher eine zu große Speicherkapazität im aufgehängten Zustand besitzt, was einen großen Stromverbrauch zur Folge hat.
Deshalb ist es eine Aufgabe der vorliegenden Erfindung eine Halbleiterspeichervorrichtung mit einer großen Speicherkapazität und einem kleinen Stromverbrauch zu liefern.
Gemäß der vorliegenden Erfindung beinhaltet die Halbleiterspeichervorrichtung eine Mehrzahl von dynamischen Speicherzellen und eine Schreib-/Leseschaltung. Jede der dynamischen Speicherzellen beinhaltet einen Speicherkondensator. Die Schreib-/Leseschaltung schreibt ein Datensignal in eine dynamische Speicherzelle durch Aufladen des Speicherkondensators auf eine einer ersten Anzahl von Spannungen und liest das Datensignal von der dynamischen Speicherzelle in einem ersten Modus. Die Schreib-/Leseschaltung schreibt ein Datensignal in die dynamische Speicherzelle durch Aufladen des Speicherkondensators auf eine einer zweiten Anzahl von Spannungen, welche größer als die erste Anzahl von Spannungen ist, und liest das Datensignal aus der dynamischen Speicherzelle in einem zweiten Modus.
In der Halbleiterspeichervorrichtung ist die Speicherkapazität in dem zweiten Modus größer als die Speicherkapazität in dem ersten Modus. Dies erlaubt ein Umschalten der Speicherkapazität.
Bevorzugt enthält die Halbleiterspeichervorrichtung zusätzlich eine Auffrischungs­ schaltung. Die Auffrischungsschaltung frischt die dynamische Speicherzelle in einem ersten Zyklus in dem ersten Modus auf und frischt die dynamische Speicherzelle in einem zweiten Zyklus, der kürzer als der erste Zyklus ist, in dem zweiten Modus auf.
Deshalb ist in dem ersten Modus, in welcher die Speicherkapazität klein ist, der Auffrischungszyklus verlängert worden. Hier ist die kapazitive Impedanz des Kondensators ausreichend groß für den ersten Modus und deshalb kann die dynamische Speicherzelle mit Sicherheit aufgefrischt werden. Zusätzlich kann der Stromverbrauch reduziert werden, da der Auffrischungszyklus in dem ersten Modus lang ist.
Bevorzugt ist die Halbleiterspeichervorrichtung eine Synchron- Halbleiterspeichervorrichtung, welche in Synchronisation mit einem Taktsignal arbeitet. Die Halbleiterspeichervorrichtung enthält außerdem ein Modusregister. Das Modusregister speichert ein Auswahlsignal, welches den ersten und zweiten Modus kennzeichnet.
Deshalb, wenn das Auswahlsignal, welches den ersten Modus kennzeichnet, in das Modusregister eingeschrieben wird, geht die Synchron-Halbleiterspeichervorrichtung in den ersten Modus und wenn das Auswahlsignal, welches den zweiten Modus kennzeichnet, eingeschrieben wird, geht die Synchron-Halbleiterspeichervorrichtung in den zweiten Modus. Deshalb sind die Modi frei umschaltbar.
Bevorzugt wird die Mehrzahl der dynamischen Speicherzellen in eine Mehrzahl von Banken aufgeteilt, welche unabhängig voneinander betrieben werden können. Die Schreib- /Leseschaltung setzt eine aus der Mehrzahl der Banken in den ersten Modus und setzt die verbleibenden Banken in den zweiten Modus.
Deshalb ist eine Modusumschaltung von Bank zu Bank möglich. Deswegen können die Speicherkapazität und der Stromverbrauch, der Notwendigkeit entsprechend, wie gewünscht umgeschaltet werden.
Bevorzugt beinhaltet die Halbleiterspeichervorrichtung außerdem eine Anschlußfläche und eine Auswahlsignalerzeugungsschaltung. Die Auswahlsignalerzeugungsschaltung erzeugt das Auswahlsignal, den ersten und zweiten Modus anzeigend, in Antwort auf eine Spannung an der Anschlußfläche.
Deshalb ist es möglich den Modus durch die Kontaktauswahl umzuschalten. Dieses erlaubt ein Festsetzen des Modus.
Bevorzugt beinhaltet die Halbleiterspeichervorrichtung außerdem eine Sicherung und die Auswahlsignalerzeugungsschaltung. Die Auswahlsignalerzeugungsschaltung erzeugt das Auswahlsignal, den ersten und zweiten Modus anzeigend, gemäß der Sicherung.
Deshalb ist es möglich den Modus durch die Sicherungsauswahl umzuschalten. Dieses erlaubt ein Festsetzen des Modus.
Bevorzugt enthält die Halbleiterspeichervorrichtung außerdem eine interne Stromversorgungsschaltung. Die interne Stromversorgungsschaltung erhält eine externe Versorgungsspannung, sie liefert eine erste interne Versorgungsspannung, die geringer als die externe Versorgungsspannung in dem ersten Modus ist, und liefert eine zweite interne Versorgungsspannung, die höher als die erste interne Versorgungsspannung und niedriger als die externe Versorgungsspannung in dem zweiten Modus ist.
Deshalb wird die interne Versorgungsspannung in dem ersten Modus gegenüber der internen Versorgungsspannung in dem zweiten Modus verringert. Deshalb kann der Stromverbrauch in dem ersten Modus reduziert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben aus der Beschreibung von Ausführungsbeispielen anhand der Figuren, von denen:
Fig. 1 ein Blockdiagramm ist, welches eine SDRAM-Struktur gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockdiagramm ist, welches die Struktur jeder in Fig. 1 gezeigten Bank darstellt;
Fig. 3 ein schematisches Diagramm ist, welches eine in Fig. 2 gezeigte Struktur eines Hauptleseverstärkers oder eines Nebenleseverstärkers, darstellt;
Fig. 4 ein Blockdiagramm ist, welches eine Schreib-/Lesesteuerschaltung für die Steuerung des in Fig. 1 gezeigten Speicherzellenfeldes darstellt;
Fig. 5 ein Blockdiagramm ist, welches eine Struktur der in Fig. 4 gezeigten Schreib- /Lesesteuerschaltung darstellt;
Fig. 6 ein Blockdiagramm ist, welches eine Hauptstruktur einer in Fig. 1 gezeigten Steuerschaltung 16 darstellt;
Fig. 7 ein Zeitablaufdiagramm ist, welches einen Betrieb der in Fig. 6 gezeigten Steuerschaltung darstellt;
Fig. 8 ein Blockdiagramm ist, welches eine Schaltung für die Auffrischung des in Fig. 1 gezeigten Speicherzellenfeldes darstellt;
Fig. 9 ein Blockdiagramm ist, welches einen Teil des in Fig. 2 gezeigten Speicherzellenfeldes darstellt;
Fig. 10 ein Zeitablaufdiagramm ist, welches einen Lesebetrieb in dem in Fig. 9 gezeigten Speicherzellenfeld darstellt, wenn der Speicherkondensator auf (2/3) VCC aufgeladen wird;
Fig. 11 ein Zeitablaufdiagramm ist, welches einen der Fig. 10 folgenden Wiederherstellungsbetrieb darstellt;
Fig. 12 eine Übereinstimmung zwischen den Datensignal-Bits und der Ladespannung zeigt, wenn die in Fig. 9 gezeigte Speicherzelle als 4-wertiger Speicher verwendet wird;
Fig. 13 ein Zeitablaufdiagramm ist, welches einen Lesebetrieb in dem in Fig. 9 gezeigten Speicherzellenfeld darstellt, wenn der Speicherkondensator auf VCC aufgeladen wird;
Fig. 14 ein Zeitablaufdiagramm ist, welches einen Lesebetrieb in dem in Fig. 9 gezeigten Speicherzellenfeld darstellt, wenn der Speicherkondensator auf (1/3) VCC aufgeladen wird;
Fig. 15 ein Zeitablaufdiagramm ist, welches einen Lesebetrieb in dem in Fig. 9 gezeigten Speicherzellenfeld darstellt, wenn der Speicherkondensator auf GND aufgeladen wird;
Fig. 16 ein Zeitablaufdiagramm ist, welches einen Lesebetrieb darstellt, wenn man die in der Fig. 9 gezeigte Speicherzelle als binären Speicher verwendet;
Fig. 17 ein Zeitablaufdiagramm ist, welches einen der Fig. 16 folgenden Wiederherstellungsbetrieb darstellt;
Fig. 18 ein Blockdiagramm ist, welches eine Struktur eines Hauptabschnitts der SDRAM gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 19 eine Betriebsart der in der Fig. 18 gezeigten SDRAM zeigt;
Fig. 20 ein Schaltungsdiagramm ist, welches eine Struktur einer Modusauswahlsignal­ erzeugungsschaltung in der SDRAM gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 21 ein Schaltungsdiagramm ist, welches eine Struktur einer Modusauswahlsignal­ erzeugungsschaltung in der SDRAM gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt; und
Fig. 22 ein Schaltungsdiagramm ist, welches eine Struktur einer internen Stromversorgungsschaltung in der SDRAM gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt.
Ausführungsformen der vorliegenden Erfindung werden im folgendem mit Bezug zu den Diagrammen ausführlich beschrieben.
In den Figuren werden gleiche oder sich beziehende Teile durch die selben Bezugsziffern beschrieben und die Beschreibung davon wird nicht wiederholt werden.
Erste Ausführungsform
Fig. 1 ist ein Blockdiagramm, welches eine Struktur eines synchronen dynamischen Speichers mit wahlfreiem Zugriff (SDRAM), gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Bezüglich Fig. 1 arbeitet der SDRAM in Synchronisation mit einem externen Taktsignal CLK. Der SDRAM beinhaltet einen Taktpuffer 10, einen Adreßpuffer 11, einen Steuersignalpuffer 12, ein Speicherzellenfeld 13, einen Dateneingabe- /Datenausgabepuffer 14, ein Modusregister 15 und eine Steuerschaltung 16.
Der Taktpuffer 10 ist in Antwort auf ein Taktfreigabesignal CKE aktiviert, und erzeugt ein internes Taktsignal in Antwort auf ein externes Taktsignal CLK. Das interne Taktsignal wird an verschiedene interne Schaltungen, die den Adreßpuffer 11, den Steuersignalpuffer 12 und die Steuerschaltung 16 enthalten, in dem SDRAM geliefert.
Der Adreßpuffer 11 erzeugt interne Adreßsignale INTA0 bis INTA12 in Antwort auf externe Adreßsignale A0 bis A12, und in Antwort auf externe Bankadreßsignale BA0 und BA1 und erzeugt interne Adreßsignale INTBA0 und INTBA1.
Der Steuersignalpuffer 12 erzeugt verschiedene interne Steuersignale in Antwort auf ein Chipauswahlsignal /CS, eine Zeilenadreßabtastsignal /RAS, eine Spaltenadreßabtastsignal /CAS, ein Schreibaktivierungssignal /WE und ein Eingabe-/Ausgabedatenmaskensignal DQM. Das Speicherzellenfeld 13 ist in vier Banken #1 bis #4 unterteilt.
Der Dateneingabe-/Datenausgabepuffer 14 schreibt extern die Eingabedatensignale DQ0 bis DQ7 in das Speicherzellenfeld 13, und gibt die aus dem Speicherzellenfeld 13 gelesenen Datensignale DQ0 bis DQ7 extern aus.
Das Modusregister 15 erlaubt eine Registrierung der externen festgesetzten CAS(Spaltenadreßabtastsignal)-Latenzzeit und der gleichen und erlaubt unter anderem die Registrierung eines Modusauswahlsignals MLT. Der SDRAM schaltet in den 4-wertigen Speichermodus, wenn sich das Modusauswahlsignal MLT auf dem H-Pegel befindet, und schaltet in den binären Speichermodus, wenn sich das Modusauswahlsignal MLT auf dem L- Pegel befindet, wovon später eine ausführliche Beschreibung geliefert werden wird.
Die Steuerschaltung 16 steuert allgemein die interne Schaltung des SDRAM, einschließlich des Speicherzellenfeldes 13, des Dateneingabe-/Datenausgabepuffers 14 und des Modusregisters 15. Es wird hier darauf hingewiesen, daß die Steuerschaltung 16 das Modusauswahlsignal MLT in das Modusregister 15 registriert.
Fig. 2 ist ein Blockdiagramm, welches die Struktur jeder in Fig. 1 gezeigten Bank #1 bis #4 darstellt. Bezüglich Fig. 2 beinhaltet jede Bank eine Mehrzahl von dynamischen Speicherzellen 20, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen WL0 bis WLn+1, die in einer Mehrzahl von Zeilen angeordnet sind und eine Mehrzahl von Bitleitungspaaren BL, /BL, die in einer Mehrzahl von Spalten angeordnet sind. Jede der Speicherzellen 20 beinhaltet einen Zugriffstransistor 21 und einen Speicherkondensator 22. Der Zugriffstransistor 21 ist mit der entsprechenden Bitleitung BL oder /BL und dem Speicherkondensator 22 verbunden, und besitzt ein Gate, welches mit der entsprechenden Wortleitung verbunden ist. Jedes Bitleitungspaar BL, /BL beinhaltet eine Bitleitung BL und eine Bitleitung /BL, invers (komplementär) zur Bitleitung BL. Jede Bitleitung BL ist unterteilt in eine Hauptbitleitung BLM und eine Nebenbitleitung BLS. Jede Bitleitung /BL ist unterteilt in eine Hauptbitleitung /BLM und eine Nebenbitleitung /BLS. Außerdem enthält jede Bank einen Zeilendekoder 23 zum Dekodieren eines Zeilenadreßsignals RA, eine Wortleitungsansteuerung 24 für das ausgewählte Ansteuern der Wortleitungen WL0 bis WLn+1 in Antwort auf ein dekodiertes Signal vom Zeilendekoder 23 und einen Spaltendekoder 25 für das ausgewählte Ansteuern einer Spaltenauswahlleitung CSL in Antwort auf ein Spaltenadreßsignal CA.
Außerdem enthält jede Bank eine Mehrzahl von Hauptleseverstärkern 26, die entsprechend der Mehrzahl von Hauptbitleitungspaaren BLM, /BLM vorgesehen sind, und eine Mehrzahl von Nebenleseverstärkern 27, die entsprechend der Mehrzahl von Nebenbitleitungspaaren BLS, /BLS vorgesehen sind. Jeder Hauptleseverstärker 26 ist mit der entsprechenden Hauptbitleitung BLM und der Hauptbitleitung /BLM verbunden, und verstärkt die dazwischen erzeugte Potentialdifferenz. Jeder Nebenleseverstärker 27 ist mit der entsprechenden Nebenbitleitung BLM und der Nebenbitleitung /BLS verbunden, und verstärkt die dazwischen erzeugte Potentialdifferenz.
Außerdem enthält jede Bank ein oberes Eingangs-/Ausgangsleitungspaar UIO, /UIO, das gemeinsam für die Mehrzahl von Hauptbitleitungspaaren BLM, /BLM vorgesehen ist, ein unteres Eingangs-/Ausgangsleitungspaar LIO, /LIO, das gemeinsam für die Mehrzahl von Nebenbitleitungspaaren BLS, /BLS vorgesehen ist, eine Mehrzahl von Spaltenauswahlgates UCS, die entsprechend der Mehrzahl von Hauptbitleitungspaaren BLM, /BLM vorgesehen sind, und eine Mehrzahl von Spaltenauswahlgates LCS, die entsprechend der Mehrzahl von Nebenbitleitungspaaren BLS, /BLS vorgesehen sind. Jedes Spaltenauswahlgate UCS ist mit dem entsprechenden Hauptbitleitungspaar MBL, /MBL und dem oberen Eingangs- /Ausgangsleitungspaar UIO, /UIO verbunden und besitzt ein Gate, verbunden mit der entsprechenden Spaltenauswahlleitung CSL. Jedes Spaltenauswahlgate LCS ist mit dem entsprechenden Nebenbitleitungspaar SBL, /SBL, und dem unteren Eingangs- /Ausgangsleitungspaar LIO, /LIO verbunden, und besitzt ein Gate, verbunden mit der entsprechenden Spaltenauswahlleitung CSL.
Außerdem enthält jede Bank N-Kanal MOS-Transistoren 28 und 29, einen N-Kanal MOS-Transistor 30, einen Referenzkondensator 31 und einen N-Kanal MOS-Transistor 32. Der Transistor 28 ist mit der Hauptbitleitung BLM und der Nebenbitleitung BLS verbunden. Der Transistor 29 ist mit der Hauptbitleitung /BLM und der Nebenbitleitung /BLS verbunden. Der Transistor 30 ist mit der Hauptbitleitung BLM und dem Referenzkondensator 31 verbunden. Der Transistor 32 ist mit der Nebenbitleitung /BLS und dem Referenzkondensator 31 verbunden.
Fig. 3 ist ein Schaltungsdiagramm, welches die Struktur eines in Fig. 2 gezeigten Hauptleseverstärkers 26 oder Nebenleseverstärkers 27 darstellt. Bezüglich Fig. 3 enthält der Hauptleseverstärker 26 die P-Kanal MOS-Transistoren 33 bis 35 und die N-Kanal MOS- Transistoren 36 bis 38. Der Nebenleseverstärker 27 besitzt eine ähnliche Struktur wie der Hauptleseverstärker 26. Der Hauptleseverstärker 26 und der Nebenleseverstärker 27 besitzen beide die herkömmliche Struktur.
Der SDRAM enthält außerdem solch eine Schreib-/Lesesteuerschaltung 40, wie sie in Fig. 4 dargestellt ist. Die Schreib-/Lesesteuerschaltung 40 erzeugt Steuersignale TG0, TGNL0, TGZBL1, /MS0P, /MS0N, /SS0P und SS0N in Antwort auf ein Modusauswahlsignal MLT. Das Steuersignal TG0 wird an die Gates der in Fig. 2 gezeigten Transistoren 28 und 29 angelegt. Das Steuersignal TGBL0 wird an das Gate des Transistors 30 angelegt. Das Steuersignal TGZBL1 wird an das in Fig. 2 gezeigte Gate des Transistors 32 angelegt.
Das Steuersignal /MS0P wird an das Gate des Transistors 33 in dem in Fig. 3 gezeigten Hauptleseverstärkers 26 angelegt. Das Steuersignal MS0N wird an das Gate des Transistors 36 in dem in Fig. 3 gezeigten Hauptleseverstärkers 26 angelegt. Das Steuersignal /SS0P wird an das Gate des Transistors 33 in dem in Fig. 3 gezeigten Nebenleseverstärkers 27 angelegt. Das Steuersignal SS0N wird an das Gate des Transistors 36 in dem in Fig. 3 gezeigten Nebenleseverstärkers 27 angelegt.
Fig. 5 ist ein Blockdiagramm, welches die Struktur einer in Fig. 4 gezeigten Schreib- /Lesesteuerschaltung 40 darstellt. Bezüglich Fig. 5 enthält die Schreib-/Lesesteuerschaltung 40 eine Inverterschaltung 41, eine NAND-Schaltung 41, eine Verzögerungsschaltung 43 und eine NAND-Schaltung 44. Diese Schaltungen 41 bis 44 erzeugen das Steuersignal TG0 in Antwort auf ein Aktivierungssignal ATC und das Modusauswahlsignal MLT.
Außerdem enthält die Schreib-/Lesesteuerschaltung 40 eine Verzögerungsschaltung 45, eine NAND-Schaltung 46 und eine Inverterschaltung 47. Diese Schaltungen 45 bis 47 erzeugen die Steuersignale /MS0P und MS0N in Antwort auf ein Aktivierungssignal ACT.
Die Schreib-/Lesesteuerschaltung 40 enthält außerdem eine NAND-Schaltung 48, eine Inverterschaltung 49, eine Verzögerungsschaltung 50, eine NAND-Schaltung 51 und eine Inverterschaltung 52. Diese Schaltungen 48 bis 52 erzeugen die Steuersignale /SS0P und SS0N in Antwort auf das Steuersignal MS0N und das Modusauswahlsignal MLT.
Die Schreib-/Lesesteuerschaltung 40 enthält außerdem eine TGBL0 Steuerschaltung 53, um den in Fig. 2 gezeigten Transistor 30 zu steuern, und eine TGZBL1 Steuerschaltung 54, um den in Fig. 2 gezeigten Transistor 32 zu steuern. Die TGBL0 Steuerschaltung 53 erzeugt das Steuersignal TGBL0 in Antwort auf das Aktivierungssignal ACT und das Modusauswahlsignal MLT. Die TGZBL1 Steuerschaltung 54 erzeugt das Steuersignal TGZBL1 in Antwort auf das Aktivierungssignal ACT und das Modusauswahlsignal MLT.
Fig. 6 ist ein Blockdiagramm, welches die Struktur der in Fig. 1 gezeigten Steuerschaltung darstellt. Bezüglich Fig. 6 enthält die Steuerschaltung 16 eine Mehrzahl von Halteschaltungen (Verriegelungsschaltungen) 60 bis 68, die entsprechend der Mehrzahl von Bits MA0 bis MA8 des Modusregisters 15 vorgesehen sind, eine Mehrzahl von getakteten Inverterschaltungen 70 bis 78, die entsprechend der Mehrzahl von Halteschaltungen 60 bis 68 vorgesehen sind, einen Befehlsdekoder 80 und eine Inverterschaltung 81.
Jede der Halteschaltungen 60 bis 68 enthält zwei miteinander verbundene Inverterschaltungen.
Die getakteten Inverterschaltungen 70 bis 78 übertragen die internen Adreßsignale INTA0 bis INTA8 vom Adreßpuffer 11 jeweils zu den Halteschaltungen 60 bis 68.
Der Befehlsdekoder 80 dekodiert einen Befehl, extern angelegt durch den Steuersignalpuffer 12, und erzeugt ein Steuersignal entsprechend dem Befehl. Wenn zum Beispiel ein Modusregistersetzbefehl für das Erlauben des Setzens des Modusregisters 15 angelegt wird, erzeugt der Befehlsdekoder 80 ein Modusregistersetzsignal /MSET auf dem L- Pegel. Das Modusregistersetzssignal /MSET wird direkt an die getakteten Inverterschaltungen 70 bis 78 angelegt und durch die Inverterschaltung 81 so invertiert, daß es ein Modusregistersetzsignal MSET wird, welches an die getakteten Inverterschaltungen 70 bis 78 angelegt wird. Wenn zum Beispiel ein automatischer Auffrischungsausführungsbefehl für die Anweisung der Ausführung einer Auffrischung extern angelegt wird, erzeugt der Befehlsdekoder 80 ein automatisches Auffrischungssignal ARF.
Wie in Fig. 7 gezeigt, ist, wenn das Chipauswahlsignal /CS auf dem L-Pegel ist, die Zeilenadreßabtastsignal /RAS auf dem L-Pegel, das Schreibaktivierungssignal /WE ist auf dem L-Pegel und die Spaltenadreßabtastsignal /CAS ist auf dem L-Pegel beim Anstieg des Taktsignals CLK und der Befehlsdekoder 80 erkennt diese Signale als einen Modusregistersetzbefehl. Dementsprechend wird das Modusregistersetzsignal /MSET, welches auf dem L-Pegel für einen vorgeschrieben Zeitraum gehalten wird, erzeugt. Zum Beispiel werden in Antwort auf das Modusregistersetzsignal /MSET auf dem L-Pegel die getakteten Inverterschaltungen 70 bis 78 aktiviert und interne Adreßsignale INTA0 bis INTA8 werden jeweils in den Halteschaltungen 60 bis 68 gehalten (verriegelt). Die Signale, die in den Halteschaltungen 60 bis 68 gehalten werden, werden in den Bits MA0 bis MA8 des Modusregisters 15 registriert. Unter diesen Bits repräsentieren zum Beispiel die Bits MA0 bis MA2 die Impulslänge. Obwohl MA8 in der herkömmlichen SDRAM nicht verwendet wird, wird es hier verwendet, zum Repräsentieren des mehr-wertigen Speichermodus. Genauer bedeutet das, daß, wenn ein H-Pegel Signal im Bit MA8 registriert wird, der SDRAM in den 4-wertigen Speichermodus geht, und daß, wenn ein L-Pegel Signal im Bit MA8 registriert wird, der SDRAM in den binären Speichermodus geht. Deshalb wird, wenn der SDRAM im 4-wertigen Speichermodus verwendet werden soll, das externe Adreßsignal A8 in den H-Pegel gesetzt, und es wird, wenn er im binären Speichermodus verwendet wird, das externe Adreßsignal A8 in den L-Pegel gesetzt. Das Bit MA8 des Modusregisters 15 wird als Modusauswahlsignal MLT an die in den Fig. 4 und 5 gezeigte Schreib- /Lesesteuerschaltung geliefert.
Fig. 8 ist ein Blockdiagramm, welches eine Schaltung für die Auffrischung des in Fig. 1 gezeigten Speicherzellenfeld 13 darstellt. Hier gibt es einen Selbstauffrischungsmodus und einen automatischen Auffrischungsmodus.
Bezüglich Fig. 8 enthält der SDRAM außerdem einen Auffrischungszeitgeber 84, einen Multiplexer (MUX) 85, Übertragungsgates (Übertragungsgatter) 86 und 87, eine Frequenz­ teilerschaltung 88 und einen Auffrischungszähler 89. Der Auffrischungszeitgeber 84 erzeugt ein Selbstauffrischungssignal SRF in einem vorbestimmten Zeitraum. Der Multiplexer 85 erhält das Selbstauffrischungssignal SRF vom Auffrischungszeitgeber 84 und dem automatischen Auffrischungssignal ARF von dem in Fig. 6 gezeigten Befehlsdekoder 80, und wählt das Selbstauffrischungssignal SRF in dem Selbstauffrischungsmodus und das automatische Auffrischungssignal ARF in dem automatischen Auffrischungsmodus. Das Auffrischungssignal RF, ausgewählt vom Multiplexer 85, wird an die Übertragungsgates 86 und 87 geliefert. Die Übertragungsgates 86 und 87 schalten sich ein/aus in Antwort auf das Modusauswahlsignal MLT vom Modusregister 15. In dem 4-wenigen Modus schaltet sich, in Antwort auf das H-Pegel Modusauswahlsignal MLT und auf das L-Pegel Modusauswahlsignal /MLT, das Übertragungsgate 86 ein und das Übertragungsgate 87 aus. In dem binären Modus schaltet sich, in Antwort auf das L-Pegel Modusauswahlsignal MLT und auf das H-Pegel Modusauswahlsignal /MLT, das Übertragungsgate 86 aus und das Übertragungsgate 87 ein. Deshalb teilt die Frequenzteilerschaltung 88 das vom Multiplexer 85 gelieferte Auffrischungssignal RF bei einem bestimmten Verhältnis einer Frequenzteilung (zum Beispiel bei 1/3) in dem binären Speichermodus.
Der Auffrischungszähler 89 erzeugt erfolgreich das Zeilenadreßsignal RA in Antwort auf das Auffrischungssignal RF, direkt geliefert vom Multiplexer 85, oder in Antwort auf das Auffrischungssignal RF, frequenzgeteilt durch die Frequenzteilerschaltung 88.
Der Betrieb der SDRAM, mit der oben beschriebenen Struktur, wird im folgendem beschrieben werden. Hier werden die Kondensatoren des Speicherkondensators 22 als Cs, der Störwiderstand von jeder der Hauptbitleitungen BLM und /BLM als Cbm, die Störkapazitäten von jeder der Nebenbitleitungen BLS und /BLS als Cbs und die Kapazität eines Referenzkondensators 31 als zCs (z-mal die Kapazität Cs des Speicherkondensators 22), wie in Fig. 9 gezeigt, bezeichnet.
(1) In dem 4-wertigen Speichermodus
Der SDRAM ist in den 4-wertigen Speichermodus gesetzt, ein H-Pegel Signal ist im Bit MA8 des Modusregisters 15 in Fig. 6 dargestellt, registriert. Folglich wird ein H-Pegel Modusauswahlsignal MLT vom Modusregister 15 erzeugt. Das H-Pegel Modusauswahlsignal MLT wird an die in Fig. 4 gezeigte Schreib-/Leseschaltung 40, genauer gesagt an die NAND- Schaltung 42, die NAND-Schaltung 48, die TGBL0 Steuerschaltung 53 und die TGZBL1 Steuerschaltung 54 in der Schreib-/Lesesteuerschaltung 40 in der Fig. 5 geliefert. Daraufhin erzeugt die Schreib-/Lesesteuerschaltung 40 die Steuersignale TG0, MS0N, /MS0P, SS0N, /SS0P, TGBL0 und TGZBL1, wie in Fig. 10 und 11 gezeigt. In dem Mehrspeichermodus, bezüglich Fig. 12, wird der Speicherkondensator 22 auf VCC, (2/3) VCC, (1/3) VCC oder GND aufgeladen und ein Datensignal von 2 Bits wird in eine dynamische Speicherzelle geschrieben. Hier entspricht VCC einem Datensignal von (11), (2/3) VCC einem Datensignal von (10), (1/3) VCC einem Datensignal von (01) und GND einem Datensignal von (00). Bezüglich dem Zeitablaufdiagramm in Fig. 10 wird ein Ablauf, bei dem ein Datensignal von (10) aus der Speicherzelle 20 gelesen wird, im folgendem beschrieben.
Bevor ein Lese- oder ein Auffrischungsanfragesignal von dem in Fig. 6 gezeigten Befehlsdekoder 80 erzeugt wird, sind alle Steuersignale TG0, TGBL0 und TGZBL1 auf dem H-Pegel. Das Steuersignal MS0N ist auf dem L-Pegel und das Steuersignal MS0P ist auf dem H-Pegel. Zu dieser Zeit ist das Steuersignal SS0N auf dem L-Pegel und das Steuersignal SS0P auf dem H-Pegel. Zu diesem Zeitpunkt sind die Bitleitungen BL und /BL durch eine Ausgleichs-/Vorladeschaltung 90 ausgeglichen und vorgeladen auf (1/2) VCC. Deshalb sind alle Spannungen der Hauptbitleitungen BLM und /BLM als auch der Nebenbitleitungen BLS und /BLS auf (1/2) VCC.
Wenn ein Lese- oder ein Auffrischungsanfragesignal vom Befehlsdekoder 80 erzeugt wird, erreichen zuerst die Steuersignale TGBL0 und TGZBL1 den L-Pegel und die Transistoren 30 bis 32 schalten sich aus.
Danach wird durch den Wortleitungstreiber 24, dargestellt in Fig. 2 und 5, die Spannung der Wortleitung WL erhöht und der Zugriffstransistor 21 schaltet sich an. Dementsprechend fließen Ladungen, die in dem Speicherkondensator 22 gespeichert wurden, zu der Hauptbitleitung BLM und der Nebenbitleitung BLS ab. Genauer gesagt werden alle Ladungen, gespeichert in den Kapazitäten Cs, Cbm und Cbs, neu auf die Kapazitäten Cs, Cbm und Cbs verteilt. Hier gilt, da der Speicherkondensator 22 auf (2/3) VCC aufgeladen ist, die folgende Gleichung (1) unter der Annahme, daß die Spannungen der Hauptbitleitung BLM und der Nebenbitleitung BLS nach der Umverteilung n1 VCC (n1-mal der Versorgungsspannung VCC) betragen.
Deshalb kann die Spannung n1 VCC nach der Umverteilung durch folgende Gleichung (2) dargestellt werden.
Da die Spannung der anderen Hauptbitleitung /BLM und der anderen Nebenbitleitung /BLS auf (1/2) VCC gehalten werden, wird dort eine Potentialdifferenz ΔV zwischen den Hauptbitleitungen BLM und /BLM (zwischen den Nebenbitleitungen BLS und /BLS) erzeugt, die durch die folgenden Gleichungen (3) und (4) dargestellt wird.
Danach schalten sich, wenn das Steuersignal TG0 den L-Pegel erreicht, die Transistoren 28 und 29 aus und die Nebenbitleitungen BLS und /BLS sind elektrisch von den Hauptbitleitungen BLM und /BLM getrennt.
Danach beginnt der Hauptleseverstärker 26, wenn das Steuersignal MS0N den H- Pegel erreicht und die Steuersignale /MS0P den L-Pegel erreichen, seinen Ablauf, die Spannung der Hauptbitleitung BLM an der höheren Potentialseite erreicht die Versorgungsspannung VCC und die Spannung der Hauptbitleitung /BLM an der niedrigeren Potentialseite erreicht die Massespannung GND. Zu diesem Zeitpunkt wird die Potentialdifferenz zwischen den Nebenbitleitungen BLS und /BLS, da die Nebenbitleitungen BLS und /BLS von den Hauptbitleitungen BLM und /BLM getrennt sind, auf ΔV gehalten.
Nachdem die Verstärkung durch den Hauptleseverstärker 26 vervollständigt ist, erreicht das Steuersignal TGBL0 den H-Pegel und wird auf dem H-Pegel für einen bestimmten Zeitraum gehalten und demzufolge schaltet sich der Transistor 30 ein. Zu diesem Zeitpunkt ist die Spannung der Hauptbitleitung BLM konstant auf der Versorgungsspannung VCC durch den Hauptleseverstärker 26 eingestellt und deshalb wird der Referenzkondensator 31 auf VCC aufgeladen.
Nachdem ein Steuersignal TGBL0 auf den L-Pegel zurückgekehrt ist, erreicht das Steuersignal TGZBL1 den H-Pegel und wird für einen bestimmten Zeitraum auf dem H-Pegel gehalten und demzufolge schaltet sich Transistor 32 ein. Folglich werden die gesamten Ladungen, gespeichert in den Kapazitäten zCs und Cbs, neu auf diese Kapazitäten zCs und Cbs verteilt. Da die Kapazität zCs auf VCC und die Kapazität Cbs auf (1/2) VCC aufgeladen werden, gilt die folgende Gleichung (5), wobei n2VCC die Spannung der Nebenbitleitung /BLS nach der Umverteilung darstellt.
Deshalb kann die Spannung n2 VCC nach der Umverteilung durch folgende Gleichung (6) ausgedrückt werden.
Deshalb wird die an der Nebenbitleitung /BLS erzeugte Spannungsschwankung ΔVref durch folgende Gleichungen (7) und (8) dargestellt.
Angenommen die Störkapazität Cbm der Hauptbitleitung BLM sei m-mal die Kapazität Cs des Speicherkondensators 22 (Cbm = mCs), die Störkapazität Cbs der Nebenbitleitung sei s-mal die Kapazität Cs des Speicherkondensators 22 (Cbs = sCs) und die folgende Gleichung (9) gelte, dann ergibt sich folgende Gleichung (10).
ΔVref = 2ΔV (9)
Wenn man annimmt, daß m = 1.5 und s = 1.5 ist, dann ist z = 3/10.
Danach, wenn das Steuersignal SS0N den H-Pegel und das Steuersignal SS0P den L- Pegel erreichen, beginnt der Nebenleseverstärker 27 seinen Ablauf, die Spannung der Nebenbitleitung /BLS an der höheren Potentialseite erreicht die Versorgungsspannung VCC und die Spannung der Nebenbitleitung BLS an der niedrigeren Potentialseite erreicht die Massespannung GND.
Das Datensignal, eingelesen in das Hauptbitleitungspaar BLM und /BLM, wird extern durch das Spaltenauswahlgate UCS, das in Fig. 2 gezeigte obere Eingangs- /Ausgangsleitungspaar UIO, /UIO und dem in Fig. 1 gezeigten Dateneingabe- /Datenausgabepuffer 14 ausgegeben. Das Datensignal, eingelesen in das Nebenbitleitungspaar BLS und /BLS, wird extern durch das Spaltenauswahlgate LCS und dem in Fig. 2 gezeigte unteren Eingangs-/Ausgangsleitungspaar LIO und /LIO und ebenso durch den in Fig. 1 gezeigten Dateneingabe-/Datenausgabepuffer ausgegeben. Wenn der Speicherkondensator 22 wie oben beschrieben auf (2/3) VCC aufgeladen wird, wird ein Datensignal von 2 Bits (10) ausgegeben.
Ein Datensignalrückstellablauf (Datensignalwiederherstellablauf) wird anhand des Zeitablaufdiagramms aus Fig. 11 beschrieben werden.
Nachdem das Datensignal ausgegeben ist, wenn das Steuersignal MS0N den L-Pegel, das Steuersignal /MS0P den H-Pegel, das Steuersignal SS0N den H-Pegel und das Steuersignal /SS0P den L-Pegel erreichen, beenden der Hauptleseverstärker 26 und der Nebenleseverstärker 27 ihre Abläufe. Danach, wenn das Steuersignal TG0 den H-Pegel erreicht, schalten sich die Transistoren 28 und 29 an und die Ladungen werden zwischen der Hauptbitleitung BLM und der Nebenbitleitung BLS neu verteilt. Hier beträgt die Spannung der Hauptbitleitung BLM VCC und die Spannung der Nebenbitleitung BLS beträgt GND (0V), deshalb ist es zum wiederholten Laden des Speicherkondensators 22 auf (2/3) VCC notwendig, daß die folgende Gleichung (11) gilt.
Wie oben beschrieben ist Cbm = mCs und Cbs = sCs und deshalb kann die Gleichung (11) in die folgenden Gleichungen (12) und (13) modifiziert werden.
Wenn der Speicherkondensator 22 auf VCC aufgeladen wird, das tritt ein, wenn das Datensignal von (11) in der Speicherzelle 20 gespeichert wird, wird eine Potentialdifferenz von 3ΔV zwischen den Hauptbitleitungen BLM und /BLM und ebenso zwischen den Nebenbitleitungen BLS und /BLS erzeugt. Deshalb wird die Spannung der Hauptbitleitung BLM auf die Versorgungsspannung VCC verstärkt und die Spannung der Hauptbitleitung /BLM wird auf die Massespannung GND durch den Hauptleseverstärker 26 verstärkt. Die Spannung der Nebenbitleitung BLS wird auf die Versorgungsspannung VCC verstärkt und die Spannung der Nebenbitleitung /BLS wird auf die Massespannung GND durch den Nebenleseverstärker 27 verstärkt.
Deshalb wird in diesem Fall ein Datensignal von (11) ausgegeben.
Wenn der Speicherkondensator 22 auf (1/3) VCC aufgeladen wird, das tritt ein, wenn das Datensignal von (01) in der Speicherzelle 20 gespeichert wird, wird eine Potentialdifferenz von ΔV zwischen den Hauptbitleitungen BLM und /BLM und zwischen den Nebenbitleitungen BLS und /BLS erzeugt, wie in Fig. 14 dargestellt. In diesem Fall verringert sich die Spannung der Hauptbitleitung BLM und deswegen werden die Spannung der Hauptbitleitung BLM auf die Massespannung GND und die Spannung der Hauptbitleitung /BLM auf die Versorgungsspannung VCC durch den Hauptleseverstärker 26 verstärkt.
Außerdem wird die Spannung der Nebenbitleitung BLS in diesem Fall, da sich eine Spannung der Nebenbitleitung /BLS verringert, auf die Versorgungsspannung VCC verstärkt und die Spannung der Nebenbitleitung /BLS wird auf die Massespannung GND durch den Nebenleseverstärker 27 verstärkt.
Deshalb wird in diesem Fall ein Datensignal von (01) ausgegeben.
Wenn der Speicherkondensator 22 auf den Massewert GND aufgeladen wird, das tritt ein, wenn das Datensignal von (00) in der Speicherzelle 20 gespeichert wird, werden die Spannungen der Hauptbitleitung BLM und der Nebenbitleitung BLS um 3ΔV verringert, wie in Fig. 15 dargestellt. Deshalb werden die Spannung der Hauptbitleitung BLM auf die Massespannung GND und die Spannung der Hauptbitleitung /BLM auf die Versorgungsspannung VCC durch den Hauptleseverstärker 26 verstärkt. Die Spannung der Nebenbitleitung BLS wird auf die Massespannung GND und die Spannung der Nebenbitleitung /BLS wird die Versorgungsspannung VCC durch den Nebenleseverstärker 27 verstärkt.
Deshalb wird in diesem Fall ein Datensignal von (00) ausgegeben.
Wie oben beschrieben wird beim 4-wertigen Modus ein Datensignal von 2 Bits in eine Speicherzelle 20 geschrieben und ein Datensignal von 2 Bits aus einer Speicherzelle gelesen. Wenn der Speicherkondensator 22 auf VCC aufgeladen wird, wird das Signal von (11) gelesen, wenn der Speicherkondensator 22 auf (2/3) VCC aufgeladen wird, wird das Signal von (10) gelesen, wenn der Speicherkondensator 22 auf (1/3) VCC aufgeladen wird, wird das Signal von (01) gelesen und wenn er auf GND aufgeladen wird, wird das Signal von (00) gelesen, wie unten in der Tabelle 1 dargestellt.
In dem 4-wertigen Speichermodus erreicht das Modusauswahlsignal MLT den H-Pegel und das in Fig. 8 gezeigte Übertragungsgate 86 schaltet sich deshalb ein und das Übertragungsgate 87 schaltet sich aus. Dementsprechend wird das Auffrischungssignal RF vom Multiplexer 85 direkt an den Auffrischungszähler 89 gelegt, nicht durch die Frequenzteilerschaltung 88. Deshalb erzeugt der Auffrischungszähler 89 in Antwort auf das nicht geteilte Auffrischungssignal RF das Zeilenadreßsignal RA.
In dem Selbstauffrischungsmodus wird das Selbstauffrischungssignal SRF vom Auffrischungszeitgeber 84 als Auffrischungssignal RF an den Auffrischungszähler 89 angelegt. Deshalb wird die Auffrischung in einem bestimmten Zeitraum durchgeführt. In dem automatischen Auffrischungsmodus wird das automatische Auffrischungssignal ARF vom Befehlsdekoder 80 als Auffrischungssignal RF an den Auffrischungszähler 89 angelegt und deshalb wird die Auffrischung zu einem Zeitpunkt eines externen angelegten automatischen Auffrischungsbefehls durchgeführt.
(2) In dem binären Speichermodus
Wenn der SDRAM in den binären Speichermodus gesetzt ist, wird ein L-Pegel Signal im Bit MA8 des Modusregisters 15, in Fig. 6 dargestellt, registriert. Folglich wird ein L-Pegel Modusauswahlsignal MLT vom Modusregister 15 erzeugt. Das L-Pegel Modusauswahlsignal MLT wird an die in Fig. 4 und 5 gezeigte Schreib-/Leseschaltung 40 geliefert. Wenn das Modusauswahlsignal MLT auf dem L-Pegel ist, erzeugt die Schreib-/Lesesteuerschaltung 40 die Steuersignale MS0N, /MS0P, SS0N, /SS0P, TH0, TGBL0 und TGZBL1, wie in Fig. 16 und 17 gezeigt. In diesem Fall, da das L-Pegel Modusauswahlsignal MLT an die NAND- Schaltung 48 in der Schreib-/Lesesteuerschaltung 40 angelegt wird, wird das Steuersignal SS0N auf dem L-Pegel und das Steuersignal /SS0P auf dem H-Pegel gehalten. Deshalb ist der Nebenleseverstärker 27 nicht aktiviert.
Der Lesebetrieb wird anhand dem Zeitablaufdiagramm in Fig. 16 beschrieben werden.
Vor dem Anstieg der Wortleitung WL befinden sich alle Steuersignale TG0, TGBL0 und TGZBL1 auf dem H-Pegel und die Hauptbitleitungen BLM und /BLM ebenso wie die Nebenbitleitungen BLS und /BLS sind auf (1/2) VCC vorgeladen.
Danach erreichen die Steuersignale TGBL0 und TGZBL1 den L-Pegel und die Transistoren 30 und 32 schalten sich aus. In dem binären Speichermodus bleiben die Transistoren 30 und 32 bis zur Beendigung der Wiederherstellung des Datensignals ausgeschaltet.
Wenn die Wortleitung WL danach ansteigt, wird dort eine Potentialdifferenz ΔV zwischen den Hauptbitleitungen BLM und /BLM erzeugt. Angenommen, daß der Speicherkondensator 22 in Fig. 16 auf VCC aufgeladen wird, wurde die Spannung der Hauptbitleitung BLM gesteigert. Deshalb wird die Spannung der Hauptbitleitung BLM, wenn der Speicherkondensator 22 auf GND aufgeladen wird, verringert. Da die Ladungen des Speicherkondensators 22 wegen der Verbindung der Nebenbitleitungen BLS und /BLS mit den Hauptbitleitungen BLM und /BLM abfließen, ist die hier erzeugte Potentialdifferenz ΔV dieselbe als die in dem oben beschriebenem 4-wertigen Modus.
Danach erreicht das Steuersignal TG0 den L-Pegel und die Transistoren 28 und 29 schalten sich aus. Folglich sind die Nebenbitleitungen BLS und /BLS von den Hauptbitleitungen BLM und /BLM getrennt. Hier sind die Nebenbitleitungen BLS und /BLS von den Hauptbitleitungen BLM und /BLM getrennt, um zu dem Zeitpunkt der Verstärkung durch den Hauptleseverstärker 26 die Belastung zu vermindern. Deshalb könnte, wenn es nicht notwendig ist, die Belastung zum Zeitpunkt der Verstärkung zu vermindern, das Steuersignal TG0 auf dem H-Pegel gehalten werden.
Dann, wenn das Steuersignal MS0N den H-Pegel und das Steuersignal /MS0P den L- Pegel erreicht, beginnt der Hauptleseverstärker 26 seinen Ablauf, die Hauptbitleitung BLM erreicht die Versorgungsspannung VCC und die Hauptbitleitung /BLM erreicht die Masse GND.
Auf diese Weise wird das in das Hauptbitleitungspaar BLM, /BLM eingelesene Datensignal extern durch das Spaltenauswahlgate UCS und das in Fig. 2 gezeigte obere Eingangs-/Ausgangsleitungspaar UIO, /UIO und den in Fig. 1 gezeigten Dateneingabe- /Datenausgabepuffer 14 ausgegeben. Da die Hauptbitleitung BLM auf der Versorgungsspannung VCC in dem Beispiel von Fig. 16 liegt, wird ein 1 Bit Datensignal von (1) ausgegeben. Wenn der Speicherkondensator 22 auf die Massespannung GND aufgeladen wird, ist die Spannung der Hauptbitleitung BLM auf der Massespannung GND und deshalb wird in diesem Fall ein 1 Bit Datensignal (0) ausgegeben.
Ein Datensignalwiederherstellungsablauf wird anhand des Zeitablaufdiagramms in Fig. 17 beschrieben werden.
Die Wortleitung WL fällt bevor der Hauptleseverstärker 26 seinen Betrieb einstellt, wenn das Steuersignal MS0N den L-Pegel und das Steuersignal MS0P den H-Pegel erreicht.
Deshalb wird die Spannung der Hauptbitleitung BLM auf der Versorgungsspannung VCC festgehalten und der Hauptkondensator 22 wird deshalb wieder auf VCC aufgeladen.
Wie oben beschrieben wird in dem binären Modus ein 1-Bit Datensignal in eine Speicherzelle 20 geschrieben und ein 1-Bit Datensignal wird aus einer Speicherzelle 20 gelesen.
Außerdem erreicht das Modusauswahlsignal MLT in dem binären Modus den L-Pegel und die in Fig. 8 gezeigten Übertragungsgates 86 und 87 schalten sich deshalb jeweils aus und ein. Deshalb wird das Auffrischungssignal RF vom Multiplexer 85 an die Frequenzteilerschaltung 88 angelegt und das frequenzgeteilte Auffrischungssignal RF wird an den Auffrischungszähler 89 angelegt. Deshalb erzeugt der Auffrischungszähler 89 das Zeilenadreßsignal RS in Antwort auf das frequenzgeteilte Auffrischungssignal RF.
Entsprechend ist, wenn das Verhältnis der Frequenzteilung durch die Frequenzteilerschaltung 88 l/3 beträgt, der Auffrischungszeitraum in dem binären Modus 3-mal der Auffrischungszeitraum in dem 4-wertigen Speichermodus, wie oben beschrieben.
Wie oben in der ersten Ausführungsform beschrieben ist eine Umschaltung zwischen dem 4-wertigen und dem binären Speicher möglich. Wenn zum Beispiel solch ein SDRAM in einem Personal Computer in Form eines Notebooks eingebaut wird, und der SDRAM ist in dem 4-wertigen Speichermodus in einem normalen Zustand eingestellt, wo eine Anzahl an Anwendungsprogrammen aktiv ist, kann die Speicherkapazität zum Beispiel auf 128 Megabyte vergrößert werden. Durch das Einstellen der SDRAM, in den binären Modus in dem aufgehängten Zustand, ist die Speicherkapazität zum Beispiel auf 64 Megabyte verringert. Da nicht viel Arbeitsplatz im aufgehängten Zustand benötigt wird, wäre die Speicherkapazität in dieser Stufe ausreichend. Angenommen, daß der Auffrischungszeitraum in dem 4-wertigen Speichermodus 64 msec beträgt, würde der Auffrischungszeitraum in dem binären Speichermodus 128 msec betragen. Auf diese Weise wird der Auffrischungszeitraum in dem binären Speichermodus verlängert. Da die Kapazität des Speicherkondensators 22 ausreichend groß für den binären Speicher ist, ist genug Auffrischung möglich. Außerdem, da der Auffrischungszeitraum verlängert wird, wird der Stromverbrauch in dem binären Speichermodus verringert. Deshalb kann der Stromverbrauch in dem aufgehängten Zustand, wenn ein SDRAM in einem Personal Computer in Form eines Notebooks eingebaut ist, verringert werden.
Die meisten der Schaltungen, die in dem 4-wertigen und dem binären Speichermodus arbeiten, sind gängig. Deshalb wird eine Erhöhung in der Layoutfläche, notwendig für die Schaltung, unterdrückt. Deshalb ist der Nebenleseverstärker 27 im binären Speichermodus außer Kraft und deshalb kann der Stromverbrauch reduziert werden. Außerdem kann der SDRAM, da ein Logikpegel des Modusauswahlsignals MLT durch eine externe Registrierung eines gewünschten Signals in das Modusregister 15 bestimmt wird, frei in den 4-wertigen oder den binären Speichermodus eingestellt werden.
Da für einen Frequenzteiler 88 gesorgt ist, ist es nicht notwendig für zwei verschiedene Auffrischungszeitgeber für den 4-wertigen und den binären Speichermodus zu sorgen. Da das automatische Auffrischungssignal ARF auch durch eine Frequenzteilerschaltung 88 geteilt wird, was notwendig ist, ist es einfach, den automatischen Auffrischungsbefehl in einem bestimmten Zeitraum, egal ob der Ablauf im 4-wertigen oder im binären Speichermodus abläuft, anzuwenden und deshalb ist die Steuerung, notwendig für die automatische Auffrischung, einfach.
Zweite Ausführungsform
Fig. 18 ist ein Blockdiagramm, welches eine Hauptstruktur der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. In der oben beschriebenen ersten Ausführungsform ist die Schreib- /Lesesteuerschaltung 40 für alle Banken #1 bis #4 vorgesehen und die Schreib- /Lesesteuerschaltung 40 steuert alle Banken #1 bis #4 als Antwort auf ein Modusauswahlsignal MLT. In der zweiten Ausführungsform sind die vier Schreib- /Lesesteuerschaltungen 91 bis 94 entsprechend für jeweils die vier Banken #1 bis #4 vorgesehen, wie in Fig. 18 gezeigt, und die Schreib-/Lesesteuerschaltungen 91 bis 94 steuern die Banken #1 bis #4 unabhängig voneinander. Genauer gesagt erzeugt die Schreib- /Lesesteuerschaltung 91 die Steuersignale TG0#1, TGBL0#1, TGZBL1#1, /MS0P#1, /MS0N#1, /SS0P#1 und SS0N#1 in Antwort auf ein Modusauswahlsignal MLT#1 und liefert diese Signale an Bank #l, auf ähnliche Weise wie die in Fig. 4 gezeigte Schreib- /Lesesteuerschaltung 40. Die Schreib-/Lesesteuerschaltungen 92 bis 94 arbeiten auf ähnliche Weise wie die Schreib-/Lesesteuerschaltung 91.
In solch einer SDRAM zum Beispiel, wenn das Modusauswahlsignal MLT#1 auf dem L-Pegel und die Modusauswahlsignale MLT#2 bis #4 auf dem H-Pegel sind, geht nur die Bank #1 in den binären Speichermodus über und andere Banken #2 bis #4 gehen in den 4- wertigen Speichermodus, wie in Fig. 19 gezeigt, über. Deshalb wird die Speicherkapazität der Banken #2 bis #4 doppelt so groß (32 Megabyte) wie die Speicherkapazität (16 Megabyte) der Bank #1 sein, während der Auffrischungszeitraum der Bank #1 (384 msec) dreimal so groß wie der Auffrischungszeitraum der Banken #2 bis #4 (128 msec) ist.
Gemäß der zweiten Ausführungsform steht, wenn Anwendungsprogramme, die aktiv sind, in den Banken #2 bis #4 gespeichert werden und Daten in dem aufgehängten Zustand, bei welchem die Zugangsfrequenz niedrig ist, in der Bank #1 gespeichert werden, ein SDRAM zur Verfügung, welcher eine notwendige und ausreichende Speicherkapazität und einen geringen Stromverbrauch besitzt. Besonders in solch einem Halbleiterchip mit fester Speicherkapazität, zum Beispiel ein SDRAM enthaltender Mikroprozessor, ist es möglich, die Speicherkapazität und den Stromverbrauch zweckmäßig durch Umschaltung einzustellen.
Dritte Ausführungsform
In der oben beschriebenen ersten Ausführungsform wird das Modusauswahlsignal MLT durch das Modusregister 15 erzeugt. In der dritten Ausführungsform wird das Modusauswahlsignal MLT durch die Verbindungsbauart, wie in Fig. 20 gezeigt, erzeugt. Genauer gesagt ist der SDRAM mit einer Modusauswahlsignalerzeugungsschaltung, einschließlich einer Anschlußfläche 95, und den Inverterschaltungen 96 und 97 ausgestattet. Wenn eine Leitung der Versorgungsspannung VCC mit der Anschlußfläche 95 verbunden wird, erreicht das Modusauswahlsignal MLT den H-Pegel. Wenn eine Leitung des Massewertes GND mit der Anschlußfläche 95 verbunden wird, erreicht das Modusauswahlsignal MLT den L-Pegel. Deshalb ist es möglich den SDRAM in den 4- wertigen oder den binären Speichermodus durch die Verbindungsbauart zu schalten.
Deshalb ist es möglich den SDRAM in dem 4-wertigen Speichermodus festzusetzen, wenn der hergestellte SDRAM eine ausreichend große Speicherzellenspanne besitzt und den SDRAM in dem binären Speichermodus festzusetzen, wenn die Speicherzellenspanne in dem Aufbauzustand nicht ausreichend groß ist. Genauer gesagt ist es möglich einen SDRAM, welcher als mehr-wertiger Speicher verwendet werden kann, in dem 4-wertigen Speichermodus festzusetzen und den SDRAM in dem binären Speichermodus festzusetzen, wenn die Speicherzellenspanne nicht ausreichend groß ist. Andersherum kann der SDRAM, welcher nicht als mehr-wertiger Speicher verwendet werden kann, als binärer Speicher verwendet werden. Deswegen kann die Herstellungsleistung verbessert werden.
Vierte Ausführungsform
In der oben beschriebenen dritten Ausführungsform wird das Modusauswahlsignal MLT durch die Verbindungsbauart erzeugt. In der vierten Ausführungsform wird das Modusauswahlsignal MLT durch die Sicherungsbauart, wie in Fig. 21 gezeigt, erzeugt. In der SDRAM werden eine Sicherung 98 und ein Widerstandselement 99 anstelle der in Fig. 20 gezeigten Anschlußfläche 95 bereitgestellt. Die Sicherung 98 ist zum Beispiel aus polykristallinem Silikon hergestellt und sie kann zum Beispiel durch einen Laserabgleich (Laserschneiden/Lasertrimmen) getrennt werden. Das Widerstandselement 99 besitzt einen hohen Widerstandswert in der Größenordnung MΩ. Deshalb wird, wenn die Sicherung 98 nicht durchgebrannt ist, ein Eingang der Inverterschaltung 96 auf die Versorgungsspannung VCC hochgelegt und das Modusauswahlsignal MLT erreicht den H-Pegel. Wenn die Sicherung 98 durchgebrannt ist, wird ein Eingang der Inverterschaltung 96 auf die Massespannung GND runtergelegt und das Modusauswahlsignal MLT erreicht den L-Pegel.
Deshalb ist es vor der Zerteilungsstufe (Vereinzelungsstufe) möglich den SDRAM in dem mehr-wertigen Speichermodus festzusetzen, wenn die Speicherzellenspanne des auf dem Wafer gebildeten SDRAM ausreichend groß ist und den SDRAM in dem binären Speichermodus festzusetzen, wenn die Speicherzellenspanne nicht ausreichend ist. Deshalb kann, wie in der dritten Ausführungsform, der SDRAM, der nicht als der mehr-wertige Speicher verwendet werden kann, als der binäre Speicher verwendet werden und die Herstellungsleistung kann verbessert werden.
Fünfte Ausführungsform
Es ist möglich den SDRAM gemäß der dritten Ausführungsform zusätzlich mit solch einer internen Versorgungsschaltung, wie in Fig. 22 gezeigt, auszustatten. Die interne Versorgungsschaltung erhält eine externe Versorgungsspannung EVCC und liefert eine interne Versorgungsspannung IVCC, die niedriger als die externe Versorgungsspannung EVCC ist, an zum Beispiel das in Fig. 1 gezeigte Speicherzellenfeld 13.
Bezüglich Fig. 22 enthält die interne Versorgungsschaltung die Übertragungsgates 100 und 101, einen Differenzverstärker 102 und ein P-Kanal MOS-Transistor 103. Das Übertragungsgate 100 schaltet sich in Antwort auf die Modusauswahlsignale MLT und /MLT an/aus und liefert wahlweise eine Referenzspannung VrefL an ein Umkehreingangsterminal des Differenzverstärkers 102. Das Übertragungsgate 101 schaltet sich in Antwort auf die Modusauswahlsignale MLT und /MLT an/aus und liefert wahlweise einen Referenzwert Vrefirl, der größer als die Referenzspannung VrefL ist, an das Umkehreingangsterminal des Differenzverstärkers 102. Die interne Versorgungsspannung IVCC wird zu dem Nichtumkehreingangsterminal des Differenzverstärkers 102 zurückgekoppelt und der Differenzverstärker 102 steuert den Transistor 103 so, daß die interne Versorgungsspannung IVCC gleich der gelieferten Referenzspannung VrefL oder VrefH ist.
In dem 4-wertigen Speichermodus, der tritt ein, wenn das Modusauswahlsignal MLT auf dem H-Pegel ist und das Modusauswahlsignal /MLT auf dem L-Pegel ist, schaltet sich das Übertragungsgate 100 aus und das Übertragungsgate 101 ein. Deshalb wird eine größere Referenzspannung VrefH an den Differenzverstärker 102 geliefert und daraus resultierend liefert die interne Versorgungsschaltung die interne Versorgungsspannung IVCC, welche gleich der Referenzspannung VrefH ist.
In dem binären Speichermodus, der tritt ein, wenn das Modusauswahlsignal MLT auf dem L-Pegel ist und das Modusauswahlsignal /MLT auf dem H-Pegel ist, schaltet sich das Übertragungsgate 100 ein und das Übertragungsgate 101 aus. Deshalb wird eine geringere Referenzspannung VrefL an den Differenzverstärker 102 geliefert und daraus resultierend liefert die interne Versorgungsschaltung die interne Versorgungsspannung IVCC, welche gleich der Referenzspannung VrefL ist.
Gemäß der fünften Ausführungsform erreicht die interne Versorgungsspannung IVCC einen höheren Wert in dem 4-wertigen Speichermodus und die Schreib-/Lesespannen der Speicherzelle werden deshalb vergrößert. Außerdem verkleinert sich die interne Versorgungsspannung IVCC in dem binären Speichermodus, deshalb kann der Stromverbrauch reduziert werden, während ausreichende Schreib-/Lesespannen sichergestellt werden.

Claims (12)

1. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von dynamischen Speicherzellen (20), von denen jede einen Speicherkondensator (22) aufweist; und
einer Schreib-/Leseeinrichtung (WL, BLM, /BLM, BLS, /BLS, 26-32, 40), zum Schreiben eines Datensignals in die dynamische Speicherzelle (20) durch Aufladen des Speicherkondensators (22) auf eine einer ersten Anzahl von Spannungen und zum Lesen des Datensignals aus der dynamischen Speicherzelle (20) in einem ersten Modus und zum Schreiben eines Datensignals in die dynamische Speicherzelle (20) durch Aufladen des Speicherkondensators (22) auf eine einer zweiten Anzahl von Spannungen, welche größer als die erste Anzahl ist und zum Lesen des Datensignals von der dynamischen Speicherzelle (20) in einem zweiten Modus.
2. Halbleiterspeichervorrichtung nach Anspruch 1, welche außerdem umfaßt eine Auffrischungseinrichtung (84-89) zum Auffrischen der dynamischen Speicherzelle (20) in einem ersten Zeitraum in dem ersten Modus und zum Auffrischen der dynamischen Speicherzelle (20) in einem zweiten Zeitraum, der kürzer ist als der erste Zeitraum, in dem zweiten Modus.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, in welcher die Schreib-/Leseeinrichtung
eine Wortleitung (WL), die verbunden ist mit der dynamischen Speicherzelle (20),
eine erste Bitleitung (BLM), die verbunden ist mit der dynamischen Speicherzelle (20),
eine zweite Bitleitung (/BLM), die invers zu der ersten Bitleitung (BLM) ist,
einen ersten Leseverstärker (26), der verbunden ist zwischen der ersten Bitleitung (BLM) und der zweiten Bitleitung (/BLM),
eine dritte Bitleitung (BLS),
eine vierte Bitleitung (/BLS), die invers zu der dritten Bitleitung (BLS) ist,
einen zweiten Leseverstärker (27), der verbunden ist zwischen der dritten Bitleitung (BLS) und der vierten Bitleitung (/BLS),
einen ersten Transistor (28), der verbunden ist zwischen der ersten Bitleitung (BLM) und der dritten Bitleitung (BLS),
einen zweiten Transistor (29), der verbunden ist zwischen der zweiten Bitleitung (/BLM) und der vierten Bitleitung (/BLS),
einen Referenzkondensator (31),
einen dritten Transistor (30), der verbunden ist zwischen der ersten Bitleitung (BLM) und dem Referenzkondensator (31), und
einen vierten Transistor (32), der verbunden ist zwischen der vierten Bitleitung (/BLS) und dem Referenzkondensator (31)
aufweist.
4. Halbleiterspeichervorrichtung nach Anspruch 3, in welcher die Schreib- /Leseeinrichtung außerdem
eine Steuereinrichtung für das Anschalten des ersten und zweiten Transistors (28, 29) und das Ausschalten des dritten und vierten Transistors (30, 32), danach Aktivieren der Wortleitung (WL), danach Ausschalten des ersten und zweiten Transistors (28, 29), danach Aktivieren des ersten Leseverstärkers (26), danach Anschalten des dritten Transistors (30), danach Anschalten des vierten Transistors (32) und danach Aktivieren des zweiten Leseverstärkers (27) in dem zweiten Modus, aufweist.
5. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, in welchem die folgende Gleichung
z/(2(s + z)) = 1/(3(m + s + 1))
erfüllt ist, wobei die Störkapazität (Cbm) der ersten oder zweiten Bitleitung (BLM, /BLM), die Störkapazität (Cbs) der dritten oder vierten Bitleitung (BLS, /BLS) und die Kapazität (zCs) des Referenzkondensators (31) das Verhältnis von m : s : z besitzen.
6. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, in welcher die Steuereinrichtung (40), nach Aktivieren des zweiten Leseverstärkers (27), den ersten und zweiten Leseverstärker (26, 27) deaktiviert, danach den ersten und zweiten Transistor (28, 29) anschaltet und danach die Wortleitung (WL) deaktiviert.
7. Halbleiterspeichervorrichtung nach Anspruch 6, in welcher die folgende Gleichung
m = 2s-1
erfüllt ist, wobei die Störkapazität (Cbm) der ersten oder zweiten Bitleitung (BLM, /BLM) und die Störkapazität (Cbs) der dritten oder vierten Bitleitung (BLS, /BLS) das Verhältnis von m : s besitzen.
8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, in welcher die Halbleiterspeichervorrichtung eine Synchron-Halbleiterspeichervorrichtung ist, die in Synchronisation mit einem Taktsignal (CLK) arbeitet, und die Vorrichtung außerdem ein Modusregister (15) für das Speichern eines Auswahlsignals (MLT), das den ersten und zweiten Modus anzeigt, aufweist.
9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, in welcher die Mehrzahl von dynamischen Speicherzellen (20) in eine Mehrzahl von Banken (#1-­ #4), die unabhängig voneinander betriebsfähig sind, aufgeteilt ist; und die Schreib-/Leseeinrichtung (91-94) irgendeine der Mehrzahl von Banken (#1-#4) in den ersten Modus und die verbleibenden Banken in den zweiten Modus setzt.
10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, die außerdem eine Anschlußfläche (95); und eine Auswahlsignalerzeugungseinrichtung (96, 97) zum Erzeugen eines Auswahlsignals (MLT), das den ersten und zweiten Modus anzeigt, in Antwort auf die Anschlußfläche (95) aufweist.
11. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 10, die außerdem eine Sicherung (98); und eine Auswahlsignalerzeugungseinrichtung (96, 97) zum Erzeugen eines Auswahlsignals (MLT), das den ersten und zweiten Modus anzeigt, in Antwort auf die Sicherung (98) aufweist.
12. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 11, die außerdem eine interne Versorgungsspannungsschaltung (100-103), die eine externe Versorgungsspannung (EVCC) zum Liefern einer ersten internen Versorgungsspannung (IVCC), die niedriger ist als die externe Versorgungsspannung (EVCC) in dem ersten Modus erhält und die eine zweite interne Versorgungsspannung (IVCC) liefert, die höher ist als die erste interne Versorgungsspannung (IVCC) und niedriger als die externe Versorgungsspannung (EVCC) in dem zweiten Modus, aufweist.
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