DE60000159T2

DE60000159T2 - Halbleiter-Vorrichtung mit niedrigerem Leistungsverbrauch

Info

Publication number: DE60000159T2
Application number: DE60000159T
Authority: DE
Inventors: Kazutami Arimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-10
Filing date: 2000-09-08
Publication date: 2002-11-07
Anticipated expiration: 2020-09-09
Also published as: KR20010070067A; DE60000159D1; KR100351083B1; EP1083571A1; JP2001084768A; US6304494B1; EP1083571B1; TW475175B

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen und speziell auf die Potentialsteuerung eines dynamischen Direktzugriffsspeichers.
Ein Personal-Computer und eine Workstation enthalten jeweils einen Speicher zum Speichern von Daten. Ein Beispiel für den Speicher ist ein DRAM (dynamischer Direktzugriffsspeicher) mit einer großen Kapazität, von dem und in den Daten gelesen und geschrieben werden können. Das DRAM wird in dem Personal- Computer, der Workstation und dergleichen als ein Hauptspeicher verwendet. In den vergangenen Jahren wurde ein eingebettetes DRAM, das aus einem DRAM und einem logischen Schaltkreis, wie zum Beispiel einem arithmetischen Schaltkreis, die auf dem gleichen Chip angebracht sind zusammengesetzt ist, in einer digitalen Standbildkamera und einem Notebook-Personal- Computer verwendet.
Eine Speicherzelle des DRAMs besteht aus einem Transistor und einem Kondensator. Eine Speicherzelle speichert 1 Bit an Information in Abhängigkeit davon, ob Ladungen in dem Kondensator gespeichert sind oder nicht. Im allgemeinen wird die Versorgungsspannung verringert, um den Leistungsverbrauch des DRAM herabzusetzen. Gerade die Verringerung der Versorgungsspannung resultiert jedoch in einer Verringerung der Anzahl an Ladungen, die in der Speicherzelle gespeichert sind. Um diese Verringerung zu vermeiden, kann die Kapazität des Kondensators erhöht werden. Die Vergrößerung der Kapazität wird dadurch erzielt, daß zum Vergrößern der Fläche der Kondensatorelektrode der Kondensator als ein Stapelkondensator mit einer dreidimensionalen Struktur gebildet wird oder zur Erhöhung der relativen Dielektrizitätskonstante ein dielektrischer Film des Kondensators aus einem Material mit einer hohen Dielektrizitätskonstante (Hoch-Dielektrikums-Material) gebildet wird.
Die Techniken des Bildens des Kondensators mit der dreidimensionalen Struktur oder des Bildens des dielektrischen Films aus einem Material hoher Dielektrizitätskonstante sind beide angewandt worden. Zur weiteren Verringerung des Leistungsverbrauchs durch Reduzieren der Spannung ist jedoch ein Kondensator einer komplizierteren dreidimensionalen Struktur oder ein Material mit einer höheren Dielektrizitätskonstante erforderlich. Dies verkompliziert das Herstellungsverfahren, was in erhöhten Herstellungskosten resultiert.
Weiterhin gibt es beim Verringern der Spannung das Problem, daß eine Betriebsgeschwindigkeit abnimmt. Die Druckschrift US 5,719,814 offenbart eine dynamische Halbleiterspeichervorrichtung, bei der die Lesegeschwindigkeit verbessert werden kann. Dies geschieht durch Anheben der Versorgungsspannung für eine kurze Zeit gegen Ende eines Wiedereinschreib- oder Auffrisch- Vorgangs. Dieser Schritt verringert jedoch zumindest den Leistungsverbrauch nicht weiter, sondern hat die Verbesserung der Geschwindigkeit eines Lese-Vorgangs zum Ziel.
Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Halbleitervorrichtung mit verringertem Leistungsverbrauch.
Eine Halbleitervorrichtung gemäß eines Aspekts der vorliegenden Erfindung weist ein Paar Bitleitungen, eine erste und eine zweite Source-Leitung, einen Leseverstärker und eine Source- Potentialsteuerschaltung auf.
Eine Mehrzahl von Speicherzellen ist mit dem Paar Bitleitungen verbunden. Der mit dem Paar von Bitleitungen und der ersten und zweiten Source-Leitung verbundene Leseverstärker verstärkt das Potential auf einer der Bitleitungen auf das Potential der ersten Sourceleitung und verstärkt das Potential auf der anderen Bitleitung auf das Potential der zweiten Sourceleitung. Wenn ein Schreibvorgang angefordert wird, legt die Source- Potentialsteuerschaltung nach der Zufuhr der Schreib-Daten an das Paar von Bitleitungen ein erstes Potential an die erste Sourceleitung, ein zweites Potential, das niedriger als das erste Potential ist, an die zweite Sourceleitung und ein drittes Potential, das höher als das erste Potential ist, an die erste Sourceleitung an.
Gemäß eines weiteren Aspekts der Erfindung weist eine Halbleitervorrichtung ein erstes und ein zweites Paar von Bitleitungen, einen N-Kanal-Leseverstärker, ein erstes Paar N-Kanal- MOS-Transistoren, ein zweites Paar N-Kanal-MOS-Transistoren, einen ersten und einen zweiten P-Kanal-Leseverstärker, eine Source-Potentialsteuerschaltung und einen Zeilendekodierer auf.
Eine Mehrzahl von Speicherzellen ist sowohl mit dem ersten als auch mit dem zweiten Paar von Bitleitungen verbunden. Das erste und das zweite Paar von Bitleitungen teilen sich den N- Kanal-Leseverstärker. Das erste Paar von N-Kanal-MOS- Transistoren ist zwischen den N-Kanal-Leseverstärker und das erste Paar von Bitleitungen geschaltet. Das zweite Paar von N- Kanal-MOS-Transistoren ist zwischen den N-Kanal-Leseverstärker und das zweite Paar von Bitleitungen geschaltet.
Der erste und der zweite P-Kanal-Leseverstärker sind entsprechend mit dem ersten und dem zweiten Paar von Bitleitungen verbunden. Jeder der P-Kanal-Leseverstärker ist mit einer Sourceleitung verbunden und verstärkt das Potential auf einer der Bitleitungen des damit verbundenen Bitleitungspaares auf das Potential auf der Sourceleitung.
Wenn ein Schreibvorgang angefordert wird, legt die Source- Potentialsteuerschaltung ein erstes Potential an die Sourceleitung an und legt ein zweites Potential, das höher als das erste Potential ist, an die Sourceleitung an, nachdem dem ersten oder zweiten Paar von Bitleitungen die Schreib-Daten zugeführt wurden. Der Zeilendekodierer legt ein vorbestimmtes Potential, das kleiner oder gleich einem zweiten Potential ist, an die Gates des ersten und des zweiten Paares von N- Kanal-MOS-Transistoren an.
Gemäß einer Ausführungsform der Erfindung ist eine Anordnung einer ersten und zweiten Bank vorgesehen, von denen jede eine Halbleitervorrichtung eines der obigen Aspekte aufweist, wobei der in der zweiten Bank durchgeführte Schreibvorgang mit dem Schreibvorgang in der ersten Bank überlappt.
Ein Hauptvorteil der vorliegenden Erfindung ist folglich, daß durch Erniedrigen des Potentials auf der Sourceleitung während der Durchführung des Schreibvorgangs die Leistungsaufnahme verringert werden kann.
Ein weiterer Vorteil der Erfindung ist, daß das Gate-Potential der Transistoren des Isolationsgliedes, das zwischen den Bitleitungen und dem N-Kanal-Leseverstärker vorgesehen ist, verringert werden kann und somit eine Verringerung des Leistungsverbrauchs möglich ist.
Noch ein weiterer Vorteil der Erfindung ist, daß durch den Bank-Betrieb die Erniedrigung der Geschwindigkeit aufgrund des erniedrigten Potentials auf der Sourceleitung bei dem Schreibvorgang vermieden werden kann.
Die voranstehenden und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden sich deutlicher zeigen anhand der folgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den beigefügten Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das ein ein DRAM enthaltendes LSI in einer ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 2 ist ein Blockdiagramm, das ein DRAM in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung.
Fig. 3 ist ein Blockdiagramm, das ein Speicherfeld in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 4 ist ein Schaltplan, der das Speicherfeld in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 5 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 6 ist ein Ablaufdiagramm, das einen Schreibvorgang in dem DRAM in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 7 ist ein Ablaufdiagramm, das einen Lese-Vorgang in dem DRAM in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 8 ist ein Ablaufdiagramm, das einen Auffrisch-Vorgang in dem DRAM in dem ein DRAM enthaltenden LSI der ersten Ausführungsform der Erfindung veranschaulicht.
Fig. 9 ist ein Blockdiagramm, das ein ein DRAM enthaltendes LSI einer zweiten Ausführungsform der Erfindung veranschaulicht.
Fig. 10 ist ein Blockdiagramm, das ein ein DRAM enthaltendes LSI einer dritten Ausführungsform der Erfindung veranschaulicht.
Fig. 11 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung in einem ein DRAM enthaltenden LSI einer vierten Ausführungsform der Erfindung veranschaulicht.
Fig. 12 ist ein Schaltplan, der einen Spannungs-Herabsetzer in dem ein DRAM enthaltenden LSI der vierten Ausführungsform der Erfindung veranschaulicht.
Fig. 13 ist ein Ablaufdiagramm, das einen Schreibvorgang in einem DRAM in dem ein DRAM enthaltenden LSI der vierten Ausführungsform der Erfindung veranschaulicht.
Fig. 14 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung in einem ein DRAM enthaltenden LSI einer fünften Ausführungsform der Erfindung veranschaulicht.
Fig. 15 ist ein Ablaufplan, der einen Schreibvorgang in dem DRAM in dem ein DRAM enthaltenden LSI der fünften Ausführungsform der Erfindung veranschaulicht.
Fig. 16 ist ein Ablaufplan, der Lese- und Schreib-Vorgänge in dem DRAM in dem ein DRAM enthaltenden LSI der fünften Ausführungsform der Erfindung veranschaulicht.
Fig. 17 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung in einem ein DRAM enthaltenden LSI einer sechsten Ausführungsform der Erfindung veranschaulicht.
Fig. 18 ist ein Schaltplan, der eine Datenbus-Vorladeschaltung in einem ein DRAM enthaltenden LSI einer siebten Ausführungsform der Erfindung veranschaulicht.
Fig. 19 ist ein Schaltplan, der eine Datenbus-Vorladeschaltung in einem ein DRAM enthaltenden LSI einer achten Ausführungsform der Erfindung veranschaulicht.
Fig. 20 ist ein Schaltplan, der ein Speicherfeld in einem ein DRAM enthaltenden LSI einer neunten Ausführungsform der Erfindung veranschaulicht.
Fig. 21 veranschaulicht einen Schreibvorgang in einem ein DRAM enthaltenden LSI einer elften Ausführungsform der Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Ein ein DRAM enthaltendes LSI gemäß einer Ausführungsform der Erfindung wird hier im Folgenden in Verbindung mit den Fig. 1 bis 8 beschrieben.
Bezugnehmend auf Fig. 1 weist das ein DRAM enthaltende LSI ein DRAM 100 und eine Logikschaltung 200 auf, die auf dem gleichen Chip CH gebildet sind. Das DRAM 100 und die Logikschaltung 200 sind über einen Datenbus mit einer großen Breite von beispielsweise 128 Bit oder 256 Bit verbunden, um untereinander Daten DQ zu liefern und zu empfangen. Das DRAM 100 und die Logikschaltung 200 sind ebenfalls über einen Steuerbus zum Übertragen eines Kommandos CMD von der Logikschaltung 200 zu dem DRAM 100, das einen Betrieb des DRAMs 100 bezeichnet, verbunden. Weiterhin sind das DRAM 100 und die Logikschaltung 200 über einen Adreßbus zum Übertragen eines Adreßsignals ADD von der Logikschaltung 200 zu dem DRAM 100 verbunden.
Das ein DRAM enthaltende LSI weist weiterhin Versorgungsspannungs-Pins 1 bis 4 auf. Die Versorgungsspannungspotentiale VDD1, VDD2 VDD3 und VSS werden entsprechend den Versorgungsspannungs-Pins 1 bis 4 extern zugeführt. In dieser Ausführungsform sind die Versorgungsspannungspotentiale VDD1, VDD2, VDD3 und VSS entsprechend 2.0 V, 1.0 V, 2.5 V und 0 V (Erde). Die Versorgungsspannungspotentiale VDD1, VDD2 und VDD3 werden als Hochpegel- Potential verwendet und das Versorgungsspannungspotential VSS wird als Niedrigpegel-Potential verwendet.
Das DRAM 100 nimmt zum Betrieb die Versorgungspotentiale VDD1, VDD2, VDD3 und VSS entgegen. Das DRAM 100 führt einen Vorgang entsprechend des von der Logikschaltung 200 zugeführten Kommandos CMD durch. Wenn durch das Kommando CMD ein Lese-Vorgang angefordert wird, gibt das DRAM 100 in einer Speicherzelle einer Adresse, die durch das Adreßsignal ADD bezeichnet wird, gespeicherte Daten an die Logikschaltung aus. Wenn ein Schreibvorgang angefordert wird, speichert das DRAM 100 von der Logikschaltung 200 zugeführte Daten in einer Speicherzelle einer durch das Adreßsignal ADD bezeichneten Adresse. Das DRAM 100 weist ein Speicherfeld auf, das zum Betrieb die Versorgungspotentiale VDD1 und VDD2 entgegennimmt, und eine periphere Schaltungsanordnung und eine Eingabe/Ausgabe-Schaltung, die zum Betrieb das Versorgungspotential VDD3 entgegennehmen.
Die Logikschaltung 200 nimmt zum Betrieb die Versorgungspotentiale VDDB und VSS entgegen. Die Logikschaltung 200 liest in dem DRAM 100 gespeicherte Daten, führt eine Operation auf den gelesenen Daten aus, und schreibt die durch die Operation erhaltenen Daten in das DRAM 100. Die Operation weist sowohl eine logische Operation als auch eine arithmetische Operation auf. Beispiele der arithmetischen Operation sind beispielsweise eine Addition und eine Multiplikation. Eine weitere mögliche Operation ist dadurch gegeben, daß in dem DRAM 100 ein Programm gespeichert wird, die Logikschaltung 200 das Programm als Daten DQ von dem DRAM 100 liest und danach das gelesene Programm ausgeführt wird.
Fig. 2 ist ein schematisches Blockdiagramm des DRAMs 100. Bezugnehmend auf Fig. 2 weist das DRAM 100 einen Befehlsdekodierer 110 auf. Der Befehlsdekodierer 110 hält synchron mit dem Taktsignal CLK mehrere Steuersignale von der Logikschaltung 200 (z. B. das Takt-Freigabe-Signal CKE, das Chip-Auswahl- Signal /CS, das Zeilenadreß-Hinweis-Signal /RAS, das Spaltenadreß-Hinweis-Signal /CAS, das Schreib-Freigabe-Signal /WE und das Datenmaskierungssignal DM), um diese Steuersignale zu dekodieren. Ein Operationsbefehl wird durch eine logische Kombination dieser Steuersignale bezeichnet. Die Steuersignale werden in Fig. 1 durch CMD dargestellt. Als Antwort auf das Kommando dekodiert der Befehlsdekodierer 110 ein zugeführtes Kommando zum Ausgeben von mehreren Arten von internen Steuersignalen, um den Betrieb des DRAMs 100 zu steuern.
Das DRAM 100 weist weiterhin einen Zeilenadreß- Puffer/Auffrisch-Zähler 120 auf. Der Zeilenadreß- Puffer/Auffrisch-Zähler 120 nimmt das von der Logikschaltung 200 zugeführte Adreßsignal ADD, das eine Mehrzahl von Adreßsignal-Bits enthält, entgegen und gibt ein Zeilenadreßsignal und ein internes Bankadreßsignal aus. Der Zeilenadreß- Puffer/Auffrisch-Zähler 120 führt das Adreßsignal ADD als ein Zeilenadreßsignal und ein internes Bankadreßsignal zu, wenn ein internes Steuersignal von dem Befehlsdekodierer 110 anzeigt, daß ein Lese- oder Schreibvorgang angefordert wird.
Wenn ein internes Steuersignal von dem Befehlsdekodierer 110 anzeigt, daß ein Auffrisch-Vorgang angefordert wird, erzeugt und liefert der Zeilenadreß-Puffer/Auffrisch-Zähler 120 ungeachtet des Adreßsignals ADD von selbst ein Zeilenadreßsignal und ein internes Bankadreßsignal.
Das DRAM 100 weist weiterhin einen Spaltenadreßpuffer 130 auf. Der Spaltenadreßpuffer 130 nimmt das Adreßsignal ADD von der Logikschaltung 200 entgegen und gibt ein Spaltenadreßsignal und ein internes Bankadreßsignal aus. Als Antwort auf ein internes Steuersignal von dem Befehlsdekodierer 110 liefert der Spaltenadreßpuffer 130 ein Adreßsignal ADD als ein Spaltenadreßsignal und ein internes Bankadreßsignal.
Das DRAM 100 weist weiterhin eine Mehrzahl von Bänken 140 auf, auf die als Bänke A, B, C und D Bezug genommen wird. Jede Bank weist ein Speicherfeld 141 mit einer Mehrzahl von in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordneten Speicherzellen, einen Zeilendekodierer 142 zum Auswählen einer Zeile des Speicherfeldes 141 und einen Spaltendekodierer 143 zum Auswählen einer Spalte des Speicherfeldes 141 auf. Jede Bank 140 ist so strukturiert, daß eine Speicherzelle einer von einer Adresse einer in einer anderen Bank ausgewählten Speicherzelle unabhängigen Adresse ausgewählt werden kann. Mit anderen Worten, in jeder Bank kann eine beliebige Speicherzelle ausgewählt werden, ungeachtet einer in einer anderen Bank ausgewählten Speicherzelle.
Der Zeilendekodierer 142 dekodiert ein Zeilenadreßsignal und ein internes Bankadreßsignal von dem Zeilenadreß- Puffer/Auffrisch-Zähler 120. Der Zeilendekodierer 142 wählt entsprechend des Zeilenadreßsignals in der dem internen Bankadreßsignal entsprechenden Bank 140 eine Speicherzelle einer Zeile aus.
Der Spaltendekodierer 143 dekodiert ein Spaltenadreßsignal und ein internes Bankadreßsignal von dem Spaltenadreßpuffer 130. Der Spaltendekodierer 143 wählt entsprechend des Spaltenadreßsignals in der dem internen Bankadreßsignal entsprechenden Bank 140 Daten einer Spalte aus.
Das DRAM 100 weist weiterhin einen Daten- Steuer/Eingabe/Ausgabe-Puffer 150 auf. Als Antwort auf ein internes Steuersignal von dem Befehlsdekodierer 110, gibt der Daten-Steuer/Eingabe/Ausgabe-Puffer 150 in Synchronisation mit dem Taktsignal CLK Daten DQ von dem Speicherfeld 141 an die Logikschaltung 200 aus. Als Antwort auf ein internes Steuersignal von dem Befehlsdekodierer 110 führt der Daten- Steuer/Eingabe/Ausgabe-Puffer 150 in Synchronisation mit dem Taktsignal CLK Daten DQ von der Logikschaltung 200 dem Speicherfeld 141 zu.
Im Lesebetrieb nimmt der Daten-Steuer/Eingabe/Ausgabe-Puffer 150 eine Spaltenadresse entgegen, um mit der Ausgabe der Daten DQ zu beginnen, wenn die Zyklen des Taktsignals CLK, die dem Wert der /CAS-Latenz entsprechen, vergangen sind. Der Datenblocklänge entsprechende Daten werden seriell an jeden einer Mehrzahl von Datenbussen (z. B. 128 Bit), die das DRAM 100 und die Logikschaltung 200 verbinden, ausgegeben. Der Daten- Steuer/Eingabe/Ausgabe-Puffer 150 kann durch den Spaltendekodierer 143 ausgewählte Daten von dem Speicherfeld 141 seriell an jeden Datenbus ausgeben.
Im Schreibbetrieb nimmt der Daten-Steuer/Eingabe/Ausgabe- Puffer 150 nacheinander Schreib-Daten entsprechend der Datenblocklänge entgegen, die synchron mit dem Taktsignal CLK in serieller Weise jedem der Mehrzahl von Datenbussen, die das DRAM 100 und die Logikschaltung 200 verbinden, zugeführt werden, und führt die Schreib-Daten einer durch den Spaltendekodierer 143 ausgewählten Spalte eines Speicherfeldes zu. Durch ein Datenmaskiersignal DM ist es möglich, zu verhindern, daß ein Teil der Schreib-Daten entgegengenommen wird.
Unter den in Fig. 2 veranschaulichten Blöcken des DRAMs 100 sind der Befehlsdekodierer 110, der Zeilenadreß- Puffer/Auffrisch-Zähler 120, der Spaltenadreßpuffer 130, der Zeilendekodierer 142, der Spaltendekodierer 143 und der Daten- Steuer/Eingabe/Ausgabe-Puffer 150 in der peripheren Schaltungsanordnung und der Eingabe/Ausgabe-Schaltung enthalten, die in Fig. 1 gezeigt sind. Das DRAM 100 weist weiterhin eine interne Potentialerzeugungsschaltung 160 zum Ausgeben eines Potentials, wie z. B. eines Vorladepotentials VBL auf einer Bitleitung, das einem Zwischenpotential (VDD1 + VSS)/2 zwischen den Versorgungspotentialen VDD1 und VSS entspricht, auf.
Fig. 3 ist eine schematische Ansicht, die eine Struktur eines Speicherfeldes 141 veranschaulicht. Bezugnehmend auf Fig. 3 weist das Speicherfeld 141 eine Mehrzahl von Speicherblöcken MB1-MBn auf. Jeder Speicherblock MB1 (i = 1 - n) weist eine Mehrzahl von Paaren von Bitleitungen 141a auf. Das Speicherfeld 141 weist eine Mehrzahl von Leseverstärkerbändern SB1-SBn+1 auf. Jedes Leseverstärkerband 5% (j = 1 - n + 1) weist eine Mehrzahl von Leseverstärkern 141b auf. Ein zwischen Speicherblöcken angeordnetes Leseverstärkerband teilen sich die Speicherblöcke auf seinen beiden Seiten. Mit anderen Worten, das Speicherfeld 141 verwendet eine sogenannte Leseverstärker- Teilungs-Struktur.
Fig. 4 ist ein Schaltplan, der zu einem Teil das Speicherfeld 141 zeigt. Bezugnehmend auf Fig. 4 weisen die Speicherblöcke MB1 und MBi+1 jeweils eine Mehrzahl von Speicherzellen 141c auf, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Die Speicherblöcke MB1 und MBi+1 weisen jeweils eine Mehrzahl von Wortleitungen 141d auf, die in einer Mehrzahl von zugeordneten Zeilen angeordnet sind, und jede Wortleitung ist mit Speicherzellen 141c, die in einer zugeordneten Zeile angeordnet sind, verbunden. Die Wortleitung 141d wird mit dem in Fig. 2 gezeigten Zeilendekodierer 142 verbunden. Der Zeilendekodierer 142 wählt die Wortleitung 141d entsprechend eines Zeilenadreßsignals aus und das erhöhte Potential VPP wird an die ausgewählte Wortleitung 141d angelegt. Das beispielsweise auf 3.0 V gesetzte erhöhte Potential VPP wird durch die Internpotentialerzeugungsschaltung 160 in Fig. 2 erzeugt und dem Zeilendekodierer 142 zugeführt.
Jeder der Speicherblöcke MBi und MBi+1 weist weiterhin eine Mehrzahl von Bitleitungspaaren 141a auf, die in einer Mehrzahl von zugeordneten Spalten angeordnet sind, und jedes Bitleitungspaar ist mit in einer zugeordneten Spalte angeordneten Speicherzellen 141c verbunden. Jede Speicherzelle 141c weist einen Speicherkondensator CP auf, dessen eine Elektrode das Zellenplattenpotential VcP entgegennimmt, das ein Zwischenpotential (VDD1 + VSS)/2 zwischen den Versorgungspotentialen VDD1 und VSS ist. Das Zellenplattenpotential Vcp wird durch die Internpotentialerzeugungsschaltung 160 erzeugt. Jede Speicherzelle 141c weist weiterhin einen N-Kanal-Speichertransistor TR auf, der zwischen die andere Elektrode des Speicherkondensators CP und eine Bitleitung eines entsprechend zugeordneten Bitleitungspaares 141a geschaltet ist.
Das Leseverstärkerband SBi weist eine Mehrzahl von Leseverstärkern 141b auf. Jeden der Leseverstärker 141b teilen sich Bitleitungspaare 141a in den Speicherblöcken MBi und MBi+1 und jeder der Leseverstärker 141b ist mit einem entsprechend zugeordneten Bitleitungspaar 141a verbunden. Jeder der Leseverstärker 141a ist mit den gemeinsamen Sourceleitungen 141e und 141f verbunden. Jeder Leseverstärker 141b verstärkt das Potential auf einer Bitleitung des mit ihm verbundenen Bitleitungspaares 141a auf das Potential auf der gemeinsamen Sourceleitung 141e und verstärkt das Potential auf der anderen Bitleitung auf das Potential auf der gemeinsamen Sourceleitung 141f.
Der Leseverstärker 141b weist P-Kanal-MOS-Transistoren P1 und P2 auf, die einen P-Kanal-Leseverstärker eines Kreuzkopplungs- Typs bilden. Die P-Kanal-MOS-Transistoren P1 und P2 sind mit ihren Sources mit der gemeinsamen Sourceleitung 141e verbunden. Der P-Kanal-Leseverstärker verstärkt das Potential auf einer Bitleitung des mit ihm verbundenen Bitleitungspaares 141a auf das Potential auf der gemeinsamen Sourceleitung 141e. Der Leseverstärker 141b weist N-Kanal-MOS-Transistoren N1 und N2 auf, die einen N-Kanal-Leseverstärker des Kreuzkopplungs- Typs bilden. Die Sources der N-Kanal-MOS-Transistoren N1 und N2 sind mit der gemeinsamen Sourceleitung 141f verbunden. Der N-Kanal-Leseverstärker verstärkt das Potential auf der anderen Bitleitung des mit ihm verbundenen Bitleitungspaares 141a auf das Potential auf der gemeinsamen Sourceleitung 141f.
Das Leseverstärkerband SB1 weist eine Mehrzahl von Bitleitungs-Abgleichern 141g auf. Jeden der Bitleitungs-Abgleicher 141g teilen sich Bitleitungspaare 141g in den Speicherblöcken MB1 und MBi+1 und jeder der Bitleitungs-Abgleicher 141g ist mit einem entsprechend zugeordneten Bitleitungspaare 141a verbunden, wie der Leseverstärker 141b. Jeder der Bitleitungs- Abgleicher 141g nimmt das Vorladepotential VBL und das Bitleitungs-Abgleich-Signal BLEQi entgegen, gleicht in Reaktion auf das Bitleitungs-Abgleich-Signal BLEQi das Potential auf jeder Bitleitung des Bitleitungspaares 141a ab und lädt diese auf das Vorladepotential VBL vor.
Der Bitleitungs-Abgleicher 141g weist einen N-Kanal-MOS- Transistor N3 zum Abgleichen der Potentiale auf den Bitleitungen, die in dem entsprechend zugeordneten Bitleitungspaar 141a enthalten sind, auf. Der Bitleitungs-Abgleicher 141g weist weiterhin N-Kanal-MOS-Transistoren N4 und N5 zum Vorladen der Potentiale auf den Bitleitungen, die in dem entsprechend zugeordneten Bitleitungspaar 141a enthalten sind, auf das Vorlade- Potential VBL auf. Die Gates der N-Kanal-MOS-Transistoren N3, N4 und N5 nehmen das Bitleitungs-Abgleich-Signal BLEQi entgegen.
Das Leseverstärkerband SBi weist weiterhin eine Mehrzahl von Paaren von N-Kanal-Transistoren 141h auf, die zwischen das Bitleitungspaar 141a im Speicherblock MBi und den Leseverstärker 141b und zwischen das Bitleitungspaar 141a im Speicherblock MBi+1 und den Leseverstärker 141b geschaltet sind. Das N- Kanal-Transistorpaar 141h spricht auf das Bitleitungs- Isolations-Signal BLI2i-1 oder BLI2i an, um das entsprechend zugeordnete Bitleitungspaar 141a mit dem Leseverstärker 141b und dem Bitleitungs-Abgleicher 141g zu verbinden und das entsprechend zugeordnete Bitleitungspaar 141a von dem Leseverstärker 141b und dem Bitleitungs-Abgleicher 141g zu trennen.
Jedes N-Kanal-Transistor-Paar 141h weist N-Kanal-MOS- Transistoren N6 und N7 auf. Die Gates der N-Kanal-MOS- Transistoren N6 und N7 nehmen das Bitleitungs-Isolations- Signal BLI2i-i oder BLI2i entgegen. Das Bitleitungs-Isolations- Signal wird durch den Zeilendekodierer 142 erzeugt und in Reaktion auf ein Zeilenadreßsignal selektiv auf einen Niedrigpegel (Versorgungspotential VSS) gesetzt. Der Pegel des Bitleitungs-Isolations-Signals schwankt zwischen dem erhöhten Potential VPP und dem Versorgungspotential VSS.
Das Leseverstärkerband SBi weist weiterhin eine Mehrzahl von Transfer-Gattern 141j auf, die zwischen das Bitleitungspaar 141a und den lokalen Datenbus 141i geschaltet sind. In Reaktion auf die Spaltenauswahlsignale CSL1-CSL4, die von dem Spaltendekodierer 143 zugeführt werden, verbinden die Transfer- Gatter 141j in selektiver Weise eines der den angrenzenden vier Leseverstärkern 141b in dem Speicherblock MBi oder MBi+1 entsprechend zugeordneten vier Bitleitungspaare elektrisch mit dem lokalen Datenbus 141i. Jedes Transfer-Gatter 141j weist N- Kanal-MOS-Transistoren N8 und N9 auf. Die Gates der N-Kanal- MOS-Transistoren N8 und N9 nehmen irgendeines der Spaltenauswahlsignale CSL&sub1;-CSL&sub4; entgegen. Die Amplitude der Spaltenauswahlsignale CSL&sub1;-CSL&sub4; entspricht VDD3-VSS.
Der lokale Datenbus 141i weist ein Paar Eingabe/Ausgabe- Leitungen auf. Einen lokalen Datenbus 141i teilen sich vier zueinander benachbarte Leseverstärker 141b. Mit anderen Worten, den lokalen Datenbus 141i teilen sich vier Paare von Bitleitungen 141a in dem Speicherblock MB1. Den lokalen Datenbus 141i teilen sich ebenfalls vier Paare von Bitleitungen 141a in dem Speicherblock MBi+1. Der lokale Datenbus 141i erstreckt sich entlang der Wortleitung 141d.
Der globale Datenbus 141k ist mit einer Mehrzahl von lokalen Datenbussen 141i in einer Mehrzahl von Leseverstärkerbändern SB1 gemeinsam verbunden. Der globale Datenbus 141k weist ein Paar Eingabe/Ausgabe-Leitungen auf. Der globale Datenbus 141k erstreckt sich über eine Mehrzahl von Speicherblöcken entlang des Bitleitungspaares 141a. Beim Schreibvorgang werden über das sich in dem leitenden Zustand befindliche Transfer-Gatter 141j Schreib-Daten vom globalen Datenbus 141k und lokalen Datenbus 141i dem Bitleitungspaar 141a zugeführt.
Das Speicherfeld 141 weist eine Datenbus-Vorladeschaltung 141m auf, die mit dem lokalen Datenbus 141i und dem globalen Datenbus 141k verbunden ist. Die Datenbus-Vorladeschaltung 141m spricht auf das Datenbus-Abgleich-Signal /DBEQ an, um die Datenbusse 141i und 141k auf das Versorgungspotential VDD1 vorzuladen und bei einem Lese-Vorgang und einem Schreibvorgang das Vorladen der Datenbusse 141i und 141k zu beenden. Die Datenbus-Vorladeschaltung 141m weist ein Paar P-Kanal-Transistoren P3 und P4 auf, die mit einer Versorgungsspannungsleitung, an die das Potential VDD1 angelegt wird, und den Datenbussen 141i und 141k verbunden sind. Die Gates der P-Kanal-Transistoren P3 und P4 nehmen das Datenbus-Abgleich-Signal /DBEQ entgegen. Das Datenbus-Abgleich-Signal /DBEQ wird durch den Befehlsdekodierer 110 erzeugt und auf einen hohen Pegel (Versorgungspotential VDD3) eines inaktiven Zustands gesetzt, wenn der Lese- Vorgang und der Schreibvorgang angefordert werden. Wenn der Auffrisch-Vorgang angefordert wird, wird das Datenbus- Abgleich-Signal auf dem niedrigen Pegel (Versorgungspotential VSS) eines aktiven Zustands gehalten.
Das Leseverstärkerband SBi weist eine Source-Potential- Steuerschaltung 141n auf, die mit den gemeinsamen Sourceleitungen 141i und 141f verbunden ist. Wenn ein internes Steuersignal von dem Befehlsdekodierer 110 anzeigt, daß der Schreibvorgang angefordert wird, spricht die Source- Potentialsteuerschaltung 141n darauf an und führt das Versorgungspotential VDD2, das niedriger ist als das Versorgungspotential VDD1, der gemeinsamen Sourceleitung 141e zu. Nachdem die Schreib-Daten dem Bitleitungspaar 141a zugeführt sind, legt die Source-Potentialsteuerschaltung 141n das Versorgungspotential VDD1 an die gemeinsame Sourceleitung 141e an. Wenn der Lese-Vorgang oder der Auffrisch-Vorgang, nicht der Schreibvorgang, angefordert wird, legt die Source- Potentialsteuerschaltung 141n nicht das Versorgungspotential VDD2 an die gemeinsame Sourceleitung 141e an und legt an diese lediglich das Versorgungspotential VDD1 an.
Die Source-Potentialsteuerschaltung 141n legt bei allen Lese-, Schreib- und Auffrisch-Vorgängen das Erdpotential VSS an die gemeinsame Sourceleitung 141f an. Die Source- Potentialsteuerschaltung 141n gleicht die Potentiale auf den gemeinsamen Sourceleitungen 141e und 141f ab und lädt die gemeinsamen Sourceleitungen 141e und 141f auf das Vorlade- Potential VBL vor, wenn das Potential auf dem Bitleitungspaar 141a abgeglichen/vorgeladen wird.
Fig. 5 ist ein Schaltplan, der die Source- Potentialsteuerschaltung 141n veranschaulicht. Bezugnehmend auf Fig. 5 weist die Source-Potentialsteuerschaltung 141n einen Potentialschalter 141na auf, der mit einem das Versorgungspotential VDD1 empfangenden Versorgungsspannungsknoten 100a und einem das Versorgungspotential VDDa empfangenden Versorgungsspannungsknoten 100b verbunden ist. Der Potentialschalter 141na spricht auf das Potentialerniedrigungssignal LVDD1 an, um eines der Versorgungspotentiale VDD1 und VDD2 an eine Lese-Versorgungsspannungsleitung 141nb anzulegen. Die Potentialerniedrigungssignale LVDDi und /LVDDi sind komplementär zueinander. Die Potentialerniedrigungssignale LVDDi und /LVDDi werden von dem Befehlsdekodierer 110 zugeführt und ihre Amplitude entspricht VDD3-VSS. Die Potentialerniedrigungssignale LVDDi und /LVDDi sprechen auf ein dem Befehlsdekodierer 110 zugeführtes Kommando an. Der Potentialschalter 141na weist die P-Kanal-Transistoren P5 und P6 auf.
Als Antwort auf die Anforderung eines Schreibvorgangs nehmen die Potentialerniedrigungssignale LVDDi bzw. /LVDD1 den hohen Pegel bzw. den niedrigen Pegel an. Folglich wird ein Versorgungspotential VDD2, das niedriger als ein Versorgungspotential VDD1 ist, an die Lese-Versorgungsspannungsleitung 141nb angelegt, die auf das Versorgungspotential VDD1 geladen wird. Mit anderen Worten, in Reaktion auf die Anforderung des Schreibvorgangs trennt der Potentialschalter 141na den Versorgungsspannungsknoten 100a von der Lese- Versorgungsspannungsleitung 141nb. Wenn danach die Schreib- Daten dem Bitleitungspaar 141a zugeführt werden, nehmen die Potentialerniedrigungssignale LVDDi bzw. /LVDDi den niedrigen Pegel bzw. hohen Pegel an, bevor die ausgewählte Wortleitung 141d zurückgesetzt wird. Auf diese Weise wird das Versorgungspotential VDD1 an die Lese-Versorgungsspannungsleitung 141nb angelegt.
Wenn eine Anforderung eines Lese-Vorgangs oder Auffrisch- Vorgangs ausgegeben wird, werden die Potentialerniedrigungssignale LVDD1 bzw. /LVDDi auf dem niedrigen bzw. hohen Pegel gehalten. Folglich ist der Transistor PS noch angeschaltet und der Transistor P6 ist noch ausgeschaltet, so daß lediglich das Versorgungspotential VDD1 kontinuierlich an die Lese- Versorgungsspannungsleitung 141nb angelegt wird.
Die Source-Potentialsteuerschaltung 141n weist weiterhin einen P-Kanal-Transistor 141nc auf, der zwischen die Lese- Versorgungsspannungsleitung 141nb und die gemeinsame Sourceleitung 141e geschaltet ist. Das Gate des P-Kanal-Transistors 141nc empfängt das P-Kanal-Leseverstärker-Freigabe-Signal /SEPi. Die Source-Potentialsteuerschaltung 141n weist weiterhin einen N-Kanal-Transistor 141nd auf, der zwischen einen Versorgungsspannungsknoten 100c, welcher das Versorgungspotential (Erdpotential) VSS empfängt, und die gemeinsame Sourceleitung 141f geschaltet ist. Das Gate des N-Kanal-Transistors 141nd empfängt das N-Kanal-Leseverstärker-Freigabe-Signal SE- Ni.
Die Source-Potentialsteuerschaltung 141n weist weiterhin einen Sourceleitungs-Abgleicher 141ne auf, der mit den gemeinsamen Sourceleitungen 141e und 141f verbunden ist. Als Antwort auf das Bitleitungs-Abgleich-Signal BLEQi gleicht der Sourceleitungs-Abgleicher 141ne die Potentiale auf den gemeinsamen Sourceleitungen 141e und 141f ab und lädt die gemeinsamen Sourceleitungen 141e und 141f auf das Vorladepotential VBL vor. Der Sourceleitungs-Abgleicher 141ne weist zum Abgleich einen N-Kanal-MOS-Transistor N10 auf. Der Sourceleitungs-Abgleicher 141ne weist weiterhin N-Kanal-MOS-Transistoren N11 und N12 zum Vorladen auf. Die Gates der N-Kanal-MOS-Transistoren N10, N11 und N12 nehmen das Bitleitungs-Abgleich-Signal BLEQi entgegen.
Als nächstes wird ein Betrieb beschrieben. Fig. 6 ist ein Ablaufdiagramm, das den Schreibvorgang veranschaulicht. Hier wird das Schreiben in die Speicherzelle 141nc in dem linken unteren Teil des Speicherblocks MBi (siehe Fig. 4) beschrieben. In Fig. 6 werden in die Speicherzelle, in der Daten des hohen Pegels gespeichert sind, Schreib-Daten des niedrigen Pegels geschrieben. In dem Bereitschaftszeitraum, der dem Zeitpunkt t&sub1;, zu welchem der Schreibvorgang angefordert wird, vorangeht, ist das Bitleitungs-Abgleich-Signal BLEQi auf den hohen Pegel (VDD3) gesetzt. Die Potentiale BL und /BL auf den das Bitleitungspaar 141a bildenden Bitleitungen werden durch den Bitleitungs-Abgleicher 141g entsprechend vorgeladen und auf das Vorlade-Potential VBL abgeglichen.
Zu diesem Zeitpunkt ist das Bitleitungs-Abgleich-Signal BLEQi auf dem hohen Pegel und die Leseverstärker-Freigabe-Signale SENi bzw. /SENi sind auf dem inaktiven niedrigen Pegel bzw. hohen Pegel, so daß die Potentiale auf den gemeinsamen Sourceleitungen 141e und 141f durch den Sourceleitungs-Abgleicher 141ne vorgeladen und auf das Vorlade-Potential VBL abgeglichen werden. Da das Potentialerniedrigungssignal LVDDi auf den inaktiven niedrigen Pegel gesetzt ist, ist das Lese- Versorgungsspannungspotential VDS auf der Lese- Versorgungsspannungsleitung 141nb auf dem Versorgungsspannungspotential VDD1. Da das Datenbus-Abgleich-Signal /DBEQ auf dem aktiven niedrigen Pegel ist, werden weiterhin die Potentiale IO und /IO auf dem globalen Datenbus 141k und dem lokalen Datenbus 141i vorgeladen und auf das Versorgungsspannungspotential VDD1 abgeglichen.
In Reaktion auf die Anforderung eines Schreibvorgangs wechselt das Potentialerniedrigungssignal LVDD1 zum Zeitpunkt t&sub1; auf den aktiven hohen Pegel (VDD3)- Folglich wechselt das Potential VDS auf der Lese-Versorgungsspannungsleitung 141nb auf das Versorgungspotential VDD2. Wenn das Bitleitungs-Abgleich-Signal BLEQi auf den inaktiven niedrigen Pegel wechselt, werden das Abgleichen und Vorladen des Bitleitungspaares 141a und der gemeinsamen Sourceleitungen 141e und 141f beendet. Wenn das Datenbus- Abgleich-Signal /DBEQ auf den inaktiven hohen Pegel (VDD3) wechselt, werden das Abgleichen und Vorladen des globalen Datenbusses 141k und des lokalen Datenbusses 141i beendet.
Wenn das Bitleitungs-Isolations-Signal BLI2i auf den niedrigen Pegel wechselt, wird das in dem Speicherblock MBi+1 enthaltene Bitleitungspaar 141a von dem Leseverstärker 141b und dem Bitleitungs-Abgleicher 141g getrennt. Da das Bitleitungs- Isolations-Signal BLI2i-1 auf dem hohen Pegel (VPP) bleibt, ist das in dem Speicherblock MB1 enthaltene Bitleitungspaar 141a elektrisch mit dem Leseverstärker 141b verbunden.
Zum Zeitpunkt t&sub2; wird die unterste einer Mehrzahl von Wortleitungen 141d, die in dem Speicherblock MBi enthalten sind (siehe Fig. 4), ausgewählt. Das Potential WL auf der ausgewählten Wortleitung 141d wechselt von dem inaktiven niedrigen Pegel (VSS) auf den aktiven hohen Pegel (VPP). Folglich werden Ladungen von der mit der ausgewählten Wortleitung 141d verbundenen Speicherzelle 141c zu einer mit der Speicherzelle 141c verbundenen Bitleitung des Bitleitungspaares 141a übertragen und folglich erhöht sich das Potential /BL auf dieser Bitleitung ausgehend von dem Vorlade-Potential VBL ein wenig.
Zum Zeitpunkt t3 nimmt das N-Kanal-Leseverstärker-Freigabe- Signal SENI den hohen Pegel (VDD3) an, der die Freigabe der N- Kanal-Leseverstärker anzeigt. Folglich werden die gemeinsame Sourceleitung 141f und der Versorgungsspannungsknoten 100c, der das Versorgungspotential VSS entgegennimmt, leitungsfähig und das Potential auf der gemeinsamen Sourceleitung 141f wechselt auf das Versorgungspotential VSS. Folglich ist der aus den Transistoren N1 und N2 gebildete N-Kanal-Leseverstärker des Leseverstärkers 141b aktiviert und das Potential BL auf der Bitleitung wird auf das Potential auf der gemeinsamen Sourceleitung 141f verringert. Folglich wechselt das Potential BL auf der Bitleitung auf das Versorgungspotential VSS.
Zum Zeitpunkt t&sub4; erreicht das P-Kanal-Leseverstärker-Freigabe- Signal /SEPi den niedrigen Pegel, was die Freigabe der P- Kanal-Leseverstärker anzeigt. Folglich werden die gemeinsame Sourceleitung 141e und die Lese-Versorgungsspannungsleitung 141nb leitungsfähig und das Potential VDS auf der Lese- Versorgungsspannungsleitung 141nb oder das Versorgungspotential VDD2 wird an die gemeinsame Sourceleitung 141e angelegt. Der aus den Transistoren P1 und P2 gebildete P-Kanal- Leseverstärker des Leseverstärkers 141b ist somit aktiviert und das Potential /BL auf der Bitleitung ist folglich auf das Potential auf der gemeinsamen Sourceleitung 141e erhöht. Daraus resultierend wechselt das Potential /BL auf der Bitleitung auf das Versorgungspotential VDD2.
Zum Zeitpunkt t&sub5; nimmt das Spaltenauswahlsignal CSL&sub1; den aktiven hohen Pegel (VDD3) an. Die anderen Spaltenauswahlsignale CSL&sub2;-CSL&sub4; werden auf dem inaktiven niedrigen Pegel gehalten. Wenn andererseits Schreib-Daten zu dem globalen Datenbus 141k und dem lokalen Datenbus 141i übertragen werden, nehmen die Potentiale IO bzw. /IO der den Datenbus bildenden Eingabe/Ausgabe-Leitungen den hohen Pegel bzw. den niedrigen Pegel an. Auf diese Weise werden die Schreib-Daten über das Transfer-Gatter 141j von dem lokalen Datenbus 141i an das Bitleitungspaar 141a übertragen. Daraus resultierend werden die Potentiale BL bzw. /BL auf den Bitleitungen entsprechend auf den hohen Pegel (VDD2) bzw. den niedrigen Pegel (VSS) invertiert.
Wenn das Potentialerniedrigungssignal LVDDi zum Zeitpunkt t&sub6; auf den inaktiven niedrigen Pegel wechselt, wird die Lese- Versorgungsspannungsleitung 141nb in Fig. 5 mit dem Versorgungsknoten 100a verbunden, an welchen das Versorgungspotential VDD1 angelegt ist. Folglich wird das Versorgungspotential VDD1 an die gemeinsame Sourceleitung 141e angelegt. Folglich wechselt das Potential BL auf der Bitleitung von dem Versorgungspotential VDD2 auf das Versorgungspotential VDD1.
Hiernach wird das Potential WL auf der ausgewählten Wortleitung 141d auf den niedrigen Pegel zurückgesetzt und folglich wird in dem Kondensator CP der Speicherzelle 141c das Versorgungspotential VSS gespeichert. Zum Zeitpunkt t&sub7; nimmt das Bitleitungs-Abgleich-Signal BLEQi den hohen Pegel an, so daß die Potentiale BL und /BL auf den Bitleitungen durch den Bitleitungs-Abgleicher 141g vorgeladen und auf das Vorladepotential VBL abgeglichen werden. Andererseits nimmt das Datenbus- Abgleich-Signal /DBEQ den niedrigen Pegel an, so daß die Potentiale IO und /IO auf den globalen und lokalen Datenbussen 141k und 141i entsprechend vorgeladen und auf das Versorgungspotential VDD1 abgeglichen werden.
Fig. 7 ist ein Ablaufdiagramm, das den Lese-Vorgang veranschaulicht. In Fig. 7 werden in der Speicherzelle 141c des Speicherblocks MBi auf der linken unteren Seite (siehe Fig. 4) gespeicherte Daten des hohen Pegels gelesen. Bei dem Lese- Vorgang bleibt das Potentialerniedrigungssignal LVDDi auf dem niedrigen Pegel (VDD3). Das Potential auf der Lese- Versorgungsleitung 141nb wird somit auf dem Versorgungspotential VDD1 gehalten. In Reaktion auf die Anforderung des Lese- Vorgangs nimmt das Bitleitungs-Abgleich-Signal BLEQi zum Zeitpunkt t&sub1; den inaktiven niedrigen Pegel an. Dann werden das Abgleichen und Vorladen des Bitleitungspaares 141a und der gemeinsamen Sourceleitungen 141e und 141f beendet. Wenn das Datenbus-Abgleich-Signal /DBEQ den inaktiven hohen Pegel (VDD3) annimmt, werden das Abgleichen und Vorladen des globalen Datenbusses 141k und des lokalen Datenbusses 141i beendet.
Wenn das Bitleitungs-Isolations-Signal BLI2i auf den niedrigen Pegel wechselt, wird das Bitleitungspaar 141a in dem Speicherblock MBi+1 von dem Leseverstärker 141b und dem Bitleitungs- Abgleicher 141g getrennt. Da das Bitleitungs-Isolations-Signal BLI2i-1 auf dem hohen Pegel (VPP) gehalten wird, ist das Bitleitungspaar 141a in dem Speicherblock MB1 elektrisch mit dem Leseverstärker 141b verbunden.
Zum Zeitpunkt t&sub2; wird unter einer Mehrzahl von Wortleitungen 141d in dem Speicherblock MBi die unterste Wortleitung 141d (siehe Fig. 4) ausgewählt. Das Potential WL auf der ausgewählten Wortleitung 141d wechselt von dem inaktiven niedrigen Pegel (VSS) auf den aktiven hohen Pegel (VPP). Folglich bewegen sich Ladungen von der Speicherzelle 141c, die mit der ausgewählten Wortleitung 141d verbunden ist, zu einer Bitleitung des Bitleitungspaares 141a, mit welcher die Speicherzelle 141c verbunden ist. Folglich erhöht sich das Potential /BL auf dieser Bitleitung ausgehend von dem Vorladepotential VBL ein wenig.
Zum Zeitpunkt t&sub3; nimmt das N-Kanal-Leseverstärker-Freigabe- Signal SENI den hohen Pegel (VDD3) an, was die Freigabe der N- Kanal-Leseverstärker anzeigt. Folglich werden die gemeinsame Sourceleitung 141f und der das Versorgungspotential VSS erhaltende Versorgungsspannungsknoten 100c leitungsfähig und das Potential auf der gemeinsamen Sourceleitung 141f wechselt auf das Versorgungspotential VSS. In Reaktion hierauf wird der aus den Transistoren N1 und N2 gebildete N-Kanal-Leseverstärker des Leseverstärkers 141b aktiviert, um das Potential BL auf der Bitleitung auf das Potential auf der gemeinsamen Sourceleitung 141f zu erniedrigen. Als ein Ergebnis wechselt das Potential BL auf der Bitleitung auf das Versorgungspotential VSS.
Zum Zeitpunkt t&sub4; wechselt das P-Kanal-Leseverstärker-Freigabe- Signal /SEPi auf den niedrigen Pegel, was die Freigabe des P- Kanal-Leseverstärkers anzeigt. Folglich werden die gemeinsame Sourceleitung 141e und die Lese-Versorgungsspannungsleitung 141nb leitungsfähig und die gemeinsame Sourceleitung 141e erhält das Potential VDS auf der Lese-Versorgungsspannungsleitung 141nb, d. h. das Versorgungspotential VDD1. Der aus den Transistoren P1 und P2 gebildete P-Kanal-Lese-Verstärker des Leseverstärkers 141b ist aktiviert, so daß das Potential /BL auf der Bitleitung auf das Potential auf der gemeinsamen Sourceleitung 141e anwächst. Daraus resultierend wechselt das Potential /BL auf der Bitleitung auf das Versorgungspotential VDD1.
Zum Zeitpunkt t&sub5; nimmt das Spaltenauswahlsignal CSL1 den aktiven hohen Pegel (VDD3) an. Die anderen Spaltenauswahlsignale CSL&sub2;-CSL&sub4; werden auf dem inaktiven niedrigen Pegel gehalten. Das durch den Leseverstärker 141b verstärkte Potential auf dem Bitleitungspaar 141a wird über das Transfer-Gatter 141j zu dem lokalen Datenbus 141i und dem globalen Datenbus 141k übertragen. Folglich nehmen die Potentiale IO bzw. /IO auf den Eingabe/Ausgabe-Leitungen, die den Datenbus bilden, den niedrigen bzw. den hohen Pegel an. Auf diese Weise werden Lese-Daten an den globalen Datenbus 141k ausgegeben.
Das Potential WL auf der ausgewählten Wortleitung 141d wird danach auf den niedrigen Pegel zurückgesetzt, so daß in dem Kondensator CP der Speicherzelle 141c das Versorgungspotential VDD1 gespeichert wird. Zum Zeitpunkt t6 nimmt das Bitleitungs- Abgleich-Signal BLEQi den hohen Pegel an, so daß die Potentiale BL und /BL auf den Bitleitungen durch den Bitleitungs- Abgleicher 141g vorgeladen und auf das Vorlade-Potential VBL abgeglichen werden. Andererseits erreicht das Datenbus- Abgleich-Signal /DBEQ den niedrigen Pegel, so daß die Potentiale IO und /IO auf den Eingabe/Ausgabe-Leitungen des globalen und lokalen Datenbusses 141k und 141i vorgeladen und auf das Versorgungspotential VDD1 abgeglichen werden.
Fig. 8 ist ein Ablaufdiagramm, das den Auffrisch-Vorgang veranschaulicht. In Fig. 8 werden Daten des hohen Pegels in der untersten Speicherzelle 141c des Speicherblockes MBi (siehe Fig. 4) gespeichert und die Zeile der Speicherzelle 141c wird aufgefrischt. Bei dem Auffrischvorgang wird wie bei dem Lese- Vorgang das Potentialerniedrigungssignal LVDD1 auf dem niedrigen Pegel (VDD3) gehalten. Das Potential auf der Lese- Versorgungsspannungsleitung 141nb wird somit auf dem Versorgungspotential VDD1 gehalten. Zusätzlich bleibt das Datenbus- Abgleich-Signal /DBEQ auf dem niedrigen Pegel. Folglich werden die Potentiale IO und /IO auf dem globalen Datenbus 141k und dem lokalen Datenbus 141i noch abgeglichen und auf das Versorgungspotential VDD1 vorgeladen. Die Spaltenauswahlsignale CSL&sub1;- CSL&sub4; bleiben alle auf dem inaktiven niedrigen Pegel.
In Reaktion auf die Anforderung des Auffrisch-Vorgangs zum Zeitpunkt t&sub1; erreicht das Bitleitungs-Abgleich-Signal BLEQi den inaktiven niedrigen Pegel, so daß das Abgleichen und Vorladen des Bitleitungspaares 141a und der gemeinsamen Sourceleitungen 141e und 141f beendet werden. Wenn das Bitleitungs-Isolations- Signal BLI2i auf den niedrigen Pegel wechselt, wird weiterhin das Bitleitungspaar 141a in dem Speicherblock MBi+1 von dem Leseverstärker 141b und dem Bitleitungs-Abgleicher 141g getrennt. Da das Bitleitungs-Isolations-Signal BLI2i-1 noch auf dem hohen Pegel (VPP) ist, ist das Bitleitungspaar 141a in dem Speicherblock MBi elektrisch mit dem Leseverstärker 141b verbunden.
Zum Zeitpunkt t&sub2; wird unter einer Mehrzahl von Wortleitungen 141d in dem Speicherblock MBi die unterste Wortleitung 141d (siehe Fig. 4) ausgewählt. Das Potential BL auf der ausgewählten Wortleitung 141d wechselt vom inaktiven niedrigen Pegel (VSS) auf den aktiven hohen Pegel (VPP). Folglich bewegen sich Ladungen von der mit der ausgewählten Wortleitung 141d verbundenen Speicherzelle 141c zu der Bitleitung des Bitleitungspaares 141a, mit der die Speicherzelle 141c verbunden ist, so daß das Potential /BL auf dieser Bitleitung ausgehend von dem Vorlade-Potential VBL sich leicht erhöht.
Zum Zeitpunkt t&sub3; nimmt das N-Kanal-Leseverstärker-Freigabe- Signal SENi den hohen Pegel (VDD3) an, was die Freigabe des N- Kanal-Leseverstärkers anzeigt. Folglich werden die gemeinsame Sourceleitung 141f und der das Versorgungspotential VSS erhaltende Versorgungsknoten 100c leitungsfähig, so daß das Potential auf der gemeinsamen Sourceleitung 141f auf das Versorgungspotential VSS wechselt. In Reaktion hierauf wird der aus den Transistoren N1 und N2 gebildete N-Kanal-Leseverstärker des Leseverstärkers 141b aktiviert und das Potential BL auf der Bitleitung wird auf das Potential auf der gemeinsamen Sourceleitung 141f erniedrigt. Daraus resultierend wechselt das Potential BL auf der Bitleitung auf das Versorgungspotential VSS.
Zum Zeitpunkt t&sub4; wechselt das P-Kanal-Leseverstärker- Aktivierungssignal /SEPi auf den niedrigen Pegel, was die Aktivierung des P-Kanal-Leseverstärkers anzeigt. Folglich werden die gemeinsame Sourceleitung 141e und die Lese- Versorgungsleitung 141nb leitend verbunden, so daß das Potential VDS auf der Lese-Versorgungsleitung 141nb, d. h. das Versorgungspotential VDD1, an die gemeinsame Sourceleitung 141e angelegt wird. In Reaktion hierauf wird der aus den Transistoren P1 und P2 gebildete P-Kanal-Leseverstärker des Leseverstärkers 141b aktiviert, so daß das Potential /BL auf der Bitleitung auf das Potential auf der gemeinsamen Sourceleitung 141e ansteigt. Daraus resultierend wechselt das Potential /BL auf der Bitleitung auf das Versorgungspotential VDD1.
Danach wird das Potential WL auf der ausgewählten Wortleitung 141d auf den niedrigen Pegel zurückgesetzt und das Versorgungspotential VDD1 wird in dem Kondensator CP der Speicherzelle 141c gespeichert. Zum Zeitpunkt t&sub5; nimmt das Bitleitungs- Abgleich-Signal BLEQi den hohen Pegel an, so daß die Potentiale BL und /BL auf den Bitleitungen durch den Bitleitungs- Abgleicher 141g vorgeladen und auf das Vorlade-Potential VBL abgeglichen werden.
Wie im vorhergehenden beschrieben, wird bei der ersten Ausführungsform der hohe Pegel der Bitleitung auf VDD2 gesetzt, was niedriger ist als das Versorgungspotential VDD1 in dem Schreibvorgang. Wenn folglich eine invertierte Version der in der Speicherzelle 141c gespeicherten Daten geschrieben werden soll, wird die Bitleitung auf dem hohen Pegel, die in der Zukunft auf den niedrigen Pegel entladen werden wird, wenn Schreib-Daten dem Bitleitungspaar zugeführt werden, lediglich auf das Versorgungspotential VDD2 geladen, ohne sie auf das Versorgungspotential VDD1 zu laden, das höher ist als das Versorgungspotential VDDa. Auf diese Weise ist die Leistungsaufnahme bei dem Schreibvorgang verringert.
Bei den Lese- und Auffrisch-Vorgängen wird der hohe Pegel der Bitleitung auf das Versorgungspotential VDD1 gesetzt, ohne ihn auf das Versorgungspotential VDD2 zu setzen, was bei dem Schreibvorgang nicht geschieht. Die Verringerung der Geschwindigkeit, wie es bei dem Schreibvorgang erforderlich ist, ist bei den Lese- und Auffrisch-Vorgängen nicht notwendig. Daraus resultierend wird ein DRAM mit verringerter Leistungsaufnahme bei dem Schreibvorgang erzielt, ohne die Geschwindigkeit der Lese- und Auffrisch-Vorgänge zu verringern.
Wenn in der ersten Ausführungsform der Schreibvorgang angefordert wird, wird der hohe Pegel der Bitleitung ständig auf VDDa gesetzt, was niedriger als das Versorgungspotential VDD1 ist. Ein Niedrigverbrauch-Schreib-Befehl kann jedoch dergestalt neu definiert werden, daß der hohe Pegel der Bitleitung auf VDD2, was niedriger als VDD1 ist, gesetzt wird, wenn der Niedrigverbrauch-Schreib-Befehl eingegeben wird. Wenn ein derartiger neuer Niedrigverbrauch-Schreib-Befehl definiert wird, wird auf eine Anforderung eines normalen Schreibvorgangs hin ein normaler Schreibvorgang durchgeführt.

Zweite Ausführungsform

Eine weitere Ausführungsform der vorliegenden Erfindung wird jetzt in Verbindung mit Fig. 9 beschrieben. Ein Unterschied zwischen einem ein DRAM enthaltenden LSI bei der zweiten Ausführungsform und dem das DRAM enthaltenden LSI bei der ersten Ausführungsform ist, daß bei der ersten Ausführungsform die Versorgungspotentiale VDD1 und VDD2 von außerhalb des Halbleiter-Chips CH über die Versorgungsspannungs-Pins 1 und 2 angelegt werden, während bei der zweiten Ausführungsform das externe Versorgungspotential VDD4 extern über einen Versorgungsspannungs-Pin 5 angelegt wird und die Versorgungspotentiale VDD1 und VDD2 basierend auf dem externen Versorgungspotential VDD4 intern erzeugt werden. Abgesehen hiervon gibt es keinen Unterschied zwischen der ersten und der zweiten Ausführungsform. Dieser Unterschied wird unten beschrieben.
Fig. 9 ist ein zum Vergleich mit Fig. 1 gezeigtes schematisches Blockdiagramm, das das ein DRAN enthaltende LSI veranschaulicht. Bezugnehmend auf Fig. 9 ersetzt ein Versorgungsspannungs-Pin 5 in dem ein DRAM enthaltenden LSI zwei in Fig. 1 gezeigte Versorgungsspannungs-Pins 1 und 2. Das externe Versorgungspotential VDD4 wird an den Versorgungsspannungs-Pin 5 angelegt. Das Versorgungspotential VDD4 ist beispielsweise ein Potential von 3.3 V. Ein DRAM 100 weist einen Spannungs- Herabsetzer 161 auf, der basierend auf dem externen Versorgungspotential VDD4 ein Versorgungspotential VDD1 erzeugt. Das DRAM 100 weist weiterhin einen Spannungs-Herabsetzer 162 auf, der das externe Versorgungspotential VDD4 entgegennimmt, um basierend auf dem externen Versorgungspotential VDD4 das Versorgungspotential VDDa zu erzeugen. Andere Schaltungen sind ähnlich denen bei der ersten Ausführungsform. Die Spannungs- Herabsetzer 161 und 162 sind in der in Fig. 2 gezeigten Internpotential-Erzeugungsschaltung 160 enthalten.

Dritte Ausführungsform

Noch eine weitere Ausführungsform der Erfindung wird jetzt in Verbindung mit Fig. 10 beschrieben. Ein Unterschied zwischen einem ein DRAM enthaltenden LSI bei der dritten Ausführungsform und jenem bei der zweiten Ausführungsform ist, daß bei der zweiten Ausführungsform das externe Versorgungspotential VDD4 extern über den Versorgungsspannungs-Pin 5 angelegt wird, um basierend auf dem externen Versorgungspotential VDD4 intern die Versorgungspotentiale VDD1 und VDD2 zu erzeugen, während wie bei der ersten Ausführungsform ein Versorgungsspannungs-Pin 1 anstelle des Versorgungsspannungs-Pins 5 verwendet wird und das externe Versorgungspotential VDD1 von außerhalb des Chips über den Versorgungsspannungs-Pin 1 zugeführt wird, um basierend auf dem externen Versorgungspotential VDD1 intern das Versorgungspotential VDD2 zu erzeugen. Abgesehen hiervon gibt es keinen Unterschied zwischen der ersten und der dritten Ausführungsform. Der Unterschied wird unten beschrieben.
Fig. 10 ist ein das ein DRAM enthaltende LSI veranschaulichendes schematisches Blockdiagramm, das zum Vergleich mit Fig. 1 oder Fig. 9 gezeigt wird. Bezugnehmend auf Fig. 10 verwendet das ein DRAM enthaltende LSI den Versorgungsspannungs-Pin 1 anstelle des in Fig. 9 gezeigten Versorgungsspannungs-Pins 5. Der in Fig. 1 gezeigte Versorgungsspannungs-Pin 2 wird hier nicht verwendet. Das externe Versorgungspotential VDD1 wird an den Versorgungsspannungs-Pin 1 angelegt. Ein DRAM 100 weist anstelle der Spannungs-Herabsetzer 161 und 162 einen Spannungs-Herabsetzer 163 auf, der das externe Versorgungspotential VDD1 entgegennimmt, um basierend auf dem externen Versorgungspotential VDD1 das Versorgungspotential VDD2 zu erzeugen. Die anderen Schaltungen sind ähnlich denen bei der ersten oder zweiten Ausführungsform. Der Spannungs-Herabsetzer 163 ist in der Internpotentialerzeugungsschaltung 160 in Fig. 2 enthalten.

Vierte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird jetzt in Verbindung mit den Fig. 11 bis 13 beschrieben. Ein Unterschied zwischen einem ein DRAM enthaltenden LSI in der vierten Ausführungsform und jenem in der zweiten Ausführungsform ist die Struktur der Source-Potentialsteuerschaltung 141n.
Fig. 11 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung 141n veranschaulicht. Bezugnehmend auf Fig. 11 weist die Source-Potentialsteuerschaltung 141n zusätzlich zu der in Fig. 5 gezeigten Schaltung einen Kondensator 141nf auf, der mit einer Lese-Versorgungsspannungsleitung 141nb verbunden ist. Der Kondensator 141nf stellt eine Kombination aus einer parasitären Kapazität der Lese- Versorgungsspannungsleitung 141nb und einem als ein Element ausgebildeten Kondensator dar. Der Kondensator kann als ein MOS-Kondensator oder als eine Übergangskapazität zwischen einem P-Halbleitersubstrat und einer auf dem P- Halbleitersubstrat gebildeten N-Wanne ausgebildet sein.
Fig. 12 ist ein Schaltplan, der einen Spannungs-Herabsetzer 162 veranschaulicht. Bezugnehmend auf Fig. 12 weist der Spannungs-Herabsetzer 162 einen Komparator 162a zum Vergleichen eines Referenzpotentials VREF eines gewählten Wertes des Versorgungspotentials VDD2 mit dem Versorgungspotential VDD2. Das Referenzpotential VREF ist beispielsweise 1.5 V. Das Referenzpotential VREF wird durch die in Fig. 2 gezeigte Internpotentialerzeugungsschaltung 160 erzeugt. Der Komparator 162a nimmt zum Betrieb das externe Versorgungspotential VDD4 entgegen. Zum Aktivieren des Potentialerniedrigungssignals LVDD1 wird der Komparator 162a aktiv, um einen Vergleich durchzuführen, wenn das Hauptpotentialerniedrigungssignal LVDDM, das vor der Aktivierung des Potentialerniedrigungssignals aktiviert wird, den aktiven hohen Pegel annimmt. Das Hauptpotentialerniedrigungssignal LVDDM wird durch den Befehlsdekodierer 110 erzeugt und seine Amplitude ist VDD3-VSS.
Der Komparator 162a gibt in dem aktiven Zustand ein Niedrigpegel-Signal aus, wenn das Versorgungsspannungspotential VDD2 niedriger ist als das Referenzpotential VREF. Der Komparator 162a gibt in dem aktiven Zustand ein Hochpegel-Signal aus, wenn das Versorgungspotential VDD2 höher ist als das Referenzpotential VREF. Der Komparator 162a weist die P-Kanal- Transistoren P7 und P8 und die N-Kanal-Transistoren N13, N14 und N15 auf.
Der Spannungs-Herabsetzer 162 weist weiterhin einen P-Kanal- Treibertransistor 162b auf, der zwischen einen Knoten, der das externe Versorgungspotential VDD4 erhält und einen Versorgungsspannungsknoten 100b, der das Versorgungspotential VDD2 anlegt, geschaltet ist. Der Treibertransistor 162b nimmt an seinem Gate die Ausgabe des Komparators 162a entgegen. Der Spannungs- Herabsetzer 162 weist weiterhin eine Pegelumsetzerschaltung 162d auf, die die Amplitude VDD3-VSS des Haupt- Potentialerniedrigungssignals LVDDM in die Amplitude VDD4-VSS umsetzt.
Der Spannungs-Herabsetzer 162 weist weiterhin einen P-Kanal- Transistor 162c auf, der zwischen einen Knoten, der das externe Versorgungspotential VDD4 erhält, und das Gate des Treibertransistors 162b geschaltet ist. Der P-Kanal-Transistor 162c nimmt an seinem Gate die Ausgabe der Pegelumsetzerschaltung 162d entgegen, wird leitend, wenn das Haupt- Potentialerniedrigungssignal LVDDM den niedrigen Pegel erreicht, und schaltet somit den Treibertransistor 162b ab. Wenn das Haupt-Potentialerniedrigungssignal LVDDM auf dem niedrigen Pegel ist, wird der Treibertransistor 162b ungeachtet der Beziehung zwischen dem Versorgungspotential VDD2 und dem Referenzpotential VREF abgeschaltet. Wenn andererseits das Haupt- Potentialerniedrigungssignal LVDDM sich auf dem hohen Pegel befindet, wird der Treibertransistor 162b angeschaltet, wenn das Versorgungspotential VDD2 niedriger ist als das Referenzpotential VREF und abgeschaltet, wenn das Versorgungspotential VDD2 höher ist als Referenzpotential VREF.
Fig. 13 ist ein den Schreibvorgang veranschaulichendes Ablaufdiagramm, das zum Vergleich mit Fig. 6 gezeigt ist. Bei dem in Fig. 13 gezeigten Schreibvorgang wird, sogar wenn das Potentialerniedrigungssignal LVDDi den hohen Pegel annimmt und folglich der Versorgungsspannungsknoten 100b und die Lese- Versorgungsspannungsleitung 141nb elektrisch verbunden sind, das Potential VDS auf der Lese-Versorgungsspannungsleitung 141nb auf das Versorgungspotential VDD1 geladen und ist somit höher als das Referenzpotential VREF zu diesem Zeitpunkt. Folglich ist der Treibertransistor 162b in dem Spannungs- Herabsetzer 162 noch abgeschaltet und das Potential VDS auf der Lese-Versorgungsspannungsleitung 141nb wird auf dem Pegel des Versorgungspotentials VDD1 gehalten.
Zum Zeitpunkt t&sub4; werden die gemeinsame Sourceleitung 141e und die Lese-Versorgungsspannungsleitung 141nb verbunden und Ladungen bewegen sich vom Kondensator 141nf, der mit der Lese- Versorgungsspannungsleitung 141nb verbunden ist, zu der gemeinsamen Sourceleitung 141e. Das Potential VDS auf der Lese- Versorgungsspannungsleitung 141nb wird somit niedriger als das Versorgungspotential WREF und das Versorgungspotential VDD2 wird mit dem Potential VDS ebenfalls niedriger als das Referenzpotential VREF. Folglich wird der Treibertransistor 162b in dem Spannungs-Herabsetzer 162 angeschaltet und der Spannungs- Herabsetzer 162 ist zum Setzen des Versorgungspotentials VDD2 auf den Pegel des Referenzpotentials VREF in Betrieb.
Auf diese Weise wird das Versorgungspotential VDD1, das höher ist als das in dem Kondensator 141nf gespeicherte Versorgungspotential VDD2, an die gemeinsame Sourceleitung 141e angelegt, wenn der aus den Transistoren P1 und P2 gebildete P-Kanal- Leseverstärker des Leseverstärkers 141b aktiviert wird. Folglich kann auf schnelle Weise die Verstärkung der Bitleitung auf den hohen Pegel bewerkstelligt werden. Mit anderen Worten, ein Hochgeschwindigkeits-Lese-Betrieb wird verwirklicht. Ein derartiger Aufbau ist auf die dritte Ausführungsform anwendbar. Wenn der P-Kanal-Transistor PS in der Source- Potentialsteuerschaltung 141n angeschaltet wird, ist der Treibertransistor 162b in dem Spannungs-Herabsetzer 162 abgeschaltet. Deshalb ist es möglich, den P-Kanal-Transistor P6 in der Source-Potentialsteuerschaltung 141n wegzulassen und die Drain des Treibertransistors 162b direkt mit der Lese- Versorgungsspannungsleitung 141nb zu verbinden.

Fünfte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird hier im folgenden in Verbindung mit den Fig. 14 bis 16 beschrieben. Ein ein DRAM enthaltendes LSI in der fünften Ausführungsform unterscheidet sich von jenem in der ersten bis dritten Ausführungsform darin, daß die fünfte Ausführungsform keine Spannungsversorgung aufweist, die das Versorgungsspannungspotential VDD2 anlegt. Der Aufbau der Source-Potentialsteuerschaltung 141n ist ebenfalls unterschiedlich zu jenem bei der ersten bis dritten Ausführungsform.
Fig. 14 ist ein Schaltplan, der eine Source- Potentialsteuerschaltung 141n veranschaulicht. Bezugnehmend auf Fig. 14 weist die Source-Potentialsteuerschaltung 141n nicht einen Potentialschalter 141na auf, der in Fig. 5 gezeigt ist. Die Source eines P-Kanal-Transistors 141nc ist direkt mit einem Versorgungsspannungsknoten 100a verbunden, der das Versorgungspotential VDD1 erhält. Weiterhin ist die Source- Potentialsteuerschaltung 141n zwischen den Versorgungsspannungsknoten 100a und eine gemeinsame Sourceleitung 141e geschaltet und weist zusätzlich einen N-Kanal-Transistor 141ng mit einer Schwelle Vth auf. Die Source-Potentialsteuerschaltung 141n weist eine Pegelumsetzerschaltung 141nh auf, die die Amplitude VDDB-VSS des P-Kanal-Leseverstärker-Aktivierungs- Signals SEP1i auf die Amplitude VDD1-VSS umsetzt.
In Reaktion auf die P-Kanal-Leseverstärker-Aktivierungs- Signale SEP1i und /SEP2i werden der P-Kanal-Transistor 141nc bzw. der N-Kanal-Transistor 141ng angeschaltet. In Reaktion auf die Anforderung eines Schreibvorgangs wird der N-Kanal- Transistor 141ng zuerst angeschaltet. Zu diesem Zeitpunkt nimmt der N-Kanal-Transistor 141ng an seinem Gate das Versorgungspotential VDD1 entgegen, so daß das Potential VDD1-Vth, das niedriger ist als das Versorgungspotential VDD1, an die gemeinsame Sourceleitung 141e angelegt wird. Wenn die Schwellspannung Vth des N-Kanal-Transistors 141ng beispielsweise auf 0.5 V gesetzt wird, wird das Potential 1.5 V an die gemeinsame Sourceleitung 141i angelegt, wie dies bei der ersten Ausführungsform geschieht. Hiernach werden Schreib-Daten an das Bitleitungspaar 141a angelegt und danach wird der P-Kanal-Transistor 141nc vor dem Rücksetzen des Potentials auf der ausgewählten Wortleitung 141d angeschaltet. Deshalb wird das Versorgungspotential VDD1 an die gemeinsame Sourceleitung 141e angelegt.
Fig. 15 ist ein den Schreibvorgang veranschaulichendes Ablaufdiagramm, das zum Vergleich mit Fig. 6 gezeigt wird. Wenn, bezugnehmend auf Fig. 15, das P-Kanal-Leseverstärker- Aktivierungs-Signal SEP1i zum Zeitpunkt t&sub4; den aktiven hohen Pegel annimmt, wird das Potential VDD1 an das Gate des N-Kanal- Transistors 141 ng in der Source-Potentialsteuerschaltung 141n angelegt. Das Potential VDD1-Vth wird somit der gemeinsamen Sourceleitung 141e zugeführt und das Potential /BL auf der Bitleitung wird auf das Potential VDD1-Vtn erhöht. Die Schreib- Daten werden dann dem Bitleitungspaar 141a zugeführt und die Potentiale BL und /BL auf den Bitleitungen werden zum Zeitpunkt t&sub5; invertiert. Zum Zeitpunkt t&sub6; nimmt das P-Kanal- Leseverstärker-Aktivierungs-Signal /SEP2i den aktiven niedrigen Pegel an und der P-Kanal-Transistor 141nc in der Source- Potentialsteuerschaltung 141n wird angeschaltet. Das Versorgungspotential VDD1 wird somit der gemeinsamen Sourceleitung 141e zugeführt, so daß das Potential BL auf der Bitleitung auf das Versorgungspotential VDD1 steigt.
Fig. 16 ist ein Ablaufdiagramm, das die Lese- und Auffrisch- Vorgänge veranschaulicht. Wenn, bezugnehmend auf Fig. 16, Lese- und Auffrisch-Vorgänge angefordert werden, wird das P- Kanal-Leseverstärker-Aktivierungs-Signal SEP1i auf dem inaktiven niedrigen Pegel gehalten. Das P-Kanal-Leseverstärker- Aktivierungs-Signal /SEP2i wechselt zum Zeitpunkt t&sub4; auf den aktiven niedrigen Pegel. Bei den Lese- und Auffrisch-Vorgängen wird das Potential /BL auf der Bitleitung sofort auf das Versorgungspotential VDD1 angehoben, ohne, wie bei dem Schreibvorgang, VDD1-Vth zu erreichen. Daraus resultierend ist die Geschwindigkeit der Lese- und Auffrisch-Vorgänge nicht herabgesetzt und folglich kann der Leistungsverbrauch bei dem Schreibvorgang verringert werden.

Sechste Ausführungsform

Eine weitere Ausführungsform der Erfindung wird jetzt in Verbindung mit Fig. 17 beschrieben. Ein Unterschied zwischen einem ein DRAM enthaltenden LSI in der sechsten Ausführungsform und jenem in der fünften Ausführungsform liegt in dem Aufbau der Source-Potentialsteuerschaltung 141n. Fig. 17 ist ein Schaltplan, der eine Source-Potentialsteuerschaltung 141n veranschaulicht. Bezugnehmend auf Fig. 17 weist die Source- Potentialsteuerschaltung 141n nicht den in Fig. 14 enthaltenen P-Kanal-Transistor 141nc auf. Das Gate eines N-Kanal- Transistors 141ng ist mit einer Gate-Potentialsteuerschaltung 141ni anstelle der Pegelumsetzerschaltung 141nh verbunden. Die an die Gate-Potentialsteuerschaltung 141m angelegten P-Kanal- Leseverstärker-Aktivierungssignale SEP1i und /SEP2i sind ähnlich zu diesen Signalen in der fünften Ausführungsform.
Wenn sich das Leseverstärker-Aktivierungssignal SEP1i auf dem aktiven hohen Pegel befindet und sich das Leseverstärker- Aktivierungssignal /SEP2i auf dem inaktiven hohen Pegel befindet, legt die Gate-Potentialsteuerschaltung 141m das Versorgungspotential VDD1 an das Gate des N-Kanal-Transistors 141ng an. Wenn das Leseverstärker-Aktivierungssignal /SEP2i sich auf dem aktiven niedrigen Pegel befindet, legt die Gate- Potentialsteuerschaltung 141m das erhöhte Potential VPP an das Gate des N-Kanal-Transistors 141ng an. Wenn die Leseverstärker-Aktivierungssignale SEP1i bzw. /SEP21 sich auf dem inaktiven niedrigen Pegel bzw. hohen Pegel befinden, legt die Gate- Potentialsteuerschaltung 141ni ein Potential auf einem niedrigen Pegel (VSS) an das Gate des N-Kanal-Transistors 141ng an.
Als Antwort auf die Anforderung eines Schreibvorgangs empfängt somit der N-Kanal-Transistor 141ng das Versorgungspotential VDD1 an seinem Gate und empfängt an seinem Gate das erhöhte Potential VPP, das höher oder gleich dem Potential (VDD1 + Vth) ist, welches um die Schwellspannung Vth des N-Kanal-Transistors 141ng höher ist als das Versorgungspotential VDD1, nachdem die Schreib-Daten dem Bitleitungspaar 141a zugeführt sind und vor dem Rücksetzen des Potentials WL auf der ausgewählten Wortleitung 141d.
Der N-Kanal-Transistor 141ng wird abgeschaltet, wenn ein Potential eines niedrigen Pegels an sein Gate angelegt wird. Wenn das Versorgungspotential VDD1 an das Gate des N-Kanal- Transistors 141ng angelegt wird, wird das Potential VDD1-Vth über den N-Kanal-Transistor 141ng an die gemeinsame Sourceleitung 141e angelegt. Das Versorgungspotential VDD1, das zu diesem Zeitpunkt an das Gate des N-Kanal-Transistors 141ng angelegt wird, entspricht dem Potential, das um die Schwellspannung größer ist als das an die gemeinsame Sourceleitung 141e angelegte Potential. Wenn das erhöhte Potential VPP an das Gate angelegt wird, wird der N-Kanal-Transistor 141ng angeschaltet, um das Versorgungspotential VDD1 an die gemeinsame Sourceleitung 141e anzulegen.
Wenn die Lese- und Auffrisch-Vorgänge angefordert werden, befindet sich das P-Kanal-Leseverstärker-Aktivierungssignal SEP1i auf dem inaktiven niedrigen Pegel, so daß das Potential /BL auf der Bitleitung mit der Änderung des Pegels des P- Kanal-Leseverstärker-Aktivierungssignals /SEP2i auf den niedrigen Pegel sofort auf das Versorgungspotential VDD1 angehoben wird, ohne wie bei dem Schreibvorgang VDD1-Vth zu erreichen.

Siebte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird jetzt in Verbindung mit Fig. 18 beschrieben. Ein Unterschied zwischen einem ein DRAM enthaltenden LSI in der siebten Ausführungsform und jenem in der ersten bis vierten Ausführungsform liegt darin, daß das Vorladepotential des lokalen Datenbusses 141i und des globalen Datenbusses 141k in der ersten bis vierten Ausführungsform das Versorgungspotential VDD1 ist, während in der siebten Ausführungsform das Vorladepotential auf ein Potential (speziell das Versorgungspotential VDD2) gesetzt wird, das niedriger ist als das Versorgungspotential VDD1 Deshalb ist der Aufbau einer Datenbus-Vorladeschaltung 141m in der siebten Ausführungsform unterschiedlich zu jenem in Fig. 4.
Bezugnehmend auf Fig. 18 weist eine Datenbus-Vorladeschaltung 141m einen N-Kanal-Transistor N16 auf, der zwischen die Eingabe/Ausgabe-Leitungen 141ia und 141ib geschaltet ist, die einen lokalen Datenbus 141i bilden, und an seinem Gate das Datenbus- Abgleichsignal DBEQ entgegennimmt. Die Datenbus- Vorladeschaltung 141m weist weiterhin einen N-Kanal-Transistor N17 auf, der zwischen einen Versorgungsspannungsknoten 100b und eine Eingabe/Ausgabe-Leitung 141ia geschaltet ist und an seinem Gate das Datenbus-Abgleichsignal DBEQ entgegennimmt. Die Datenbus-Vorladeschaltung 141m weist weiterhin einen N- Kanal-Transistor N18 auf, der zwischen den Versorgungsspannungsknoten 100b und die andere Eingabe/Ausgabe-Leitung 141ib geschaltet ist und an seinem Gate das Datenbus-Abgleichsignal DBEQ entgegennimmt.
Das Datenbus-Abgleichsignal DBEQ ist eine invertierte Ausführung des Datenbus-Abgleichsignals /DBEQ in der ersten bis vierten Ausführungsform und hat die Amplitude VDD3-VSS. Die Datenbus-Vorladeschaltung 141m spricht zum Vorladen des Potentials auf dem Datenbus 141i auf das Datenbus-Abgleichsignal DBEQ an, um das Potential VDD2 zu liefern, das niedriger ist als das Versorgungspotential VDD1 und mindestens gleich dem Versorgungspotential VDD2 ist.
Der Leistungsverbrauch wird somit erniedrigt, indem das Vorlade-Potential auf dem Datenbus kleiner gemacht wird, als das Versorgungspotential VDD1. Insbesondere ist das Ausmaß der Verringerung der Leistungsaufnahme in einem ein DRAM enthaltenden LSI mit einem breiten Datenbus groß. Es wird angemerkt, daß die unbegrenzte Verringerung des Vorlade-Potentials auf dem Datenbus unmöglich ist und in dem Schreibvorgang die Verringerung des Vorlade-Potentials durch Verringern des Treiberpotentials des Leseverstärkers auf das Versorgungspotential VDD2 bewerkstelligt wird. Der Grund ist, daß, wenn die Amplitude der Schreib-Daten, die über den Datenbus übertragen werden, kleiner ist als die Amplitude der in dem Leseverstärker gespeicherten Daten, viel Zeit für das Invertieren der in dem Leseverstärker gespeicherten Daten zum Schreiben der Daten verbraucht wird. Auf diese Weise wird die Verringerung des Leistungsverbrauchs erzielt, während eine hinreichende Fähigkeit des Invertierens der in dem Leseverstärker gespeicherten Daten in die Schreib-Daten aufrechterhalten wird.
Die Inversion der in dem Leseverstärker gespeicherten Daten aufgrund der Verringerung des Verlade-Potentials auf dem Datenbus unter das Versorgungspotential VDD1 kann bei dem Masken- Schreibvorgang vermieden werden. Der Masken-Schreibvorgang wird jetzt in Verbindung mit Fig. 4 beschrieben. Der Masken- Schreibvorgang wird getätigt, um zu verhindern, daß ein Teil einer Mehrzahl von Bits der Schreib-Daten geschrieben wird. Bei dem Masken-Schreibvorgang wird das Transfer-Gatter 141j entsprechend den Spaltenauswahlsignalen CSL&sub1;-CSL&sub4; angeschaltet. Die Schreib-Daten werden jedoch nicht dem lokalen Datenbus 141i und dem globalen Datenbus 141k zugeführt und die Potentiale IO und /IO auf dem Datenbus werden vorgeladen gehalten.
Je höher folglich das Vorlade-Potential gegenüber dem Treiberpotential des Leseverstärkers ist, desto größer ist die Möglichkeit der Inversion der in dem Leseverstärker 141b gespeicherten Daten. Der Masken-Schreibvorgang wird getätigt, um ohne Inversion der in dem Leseverstärker 141b gespeicherten Daten zu verhindern, daß ein Teil der Bits der Schreib-Daten geschrieben wird. Deshalb ist eine Inversion der gespeicherten Daten nicht vorzuziehen. Dieses Problem kann durch Verringern des Vorlade-Potentials auf dem Datenbus überwunden werden.

Achte Ausführungsform

Ein weiteres Ausführungsbeispiel der Erfindung wird unten in Verbindung mit Fig. 19 beschrieben. In der fünften und sechsten Ausführungsform wird das Versorgungspotential VDD2 nicht angelegt, so daß eine Verringerung des Potentials auf dem Datenbus mit der Datenbus-Vorladeschaltung 141m, wie in Fig. 18 gezeigt, unmöglich ist. Gemäß der achten Ausführungsform ist eine Datenbus-Vorladeschaltung 141m zum Verringern eines Potentials auf dem Datenbus, wie dies in der siebten Ausführungsform geschieht, wie in Fig. 19 gezeigt strukturiert.
Bezugnehmend auf Fig. 19 enthält die Datenbus-Vorladeschaltung 141m zusätzlich zu den Komponenten der in Fig. 18 gezeigten Datenbus-Vorladeschaltung 141m neu einen N-Kanal-Transistor N19, der zwischen einen Versorgungsspannungsknoten 100a und die Transistoren N17 und N18 geschaltet ist und an seinem Gate das Versorgungspotential VDD1 entgegennimmt. Der N-Kanal- Transistor N19 hat die Schwellspannung Vth. An der Source des Transistors N19 ist das Potential VDD1-Vth vorhanden und folglich kann das Vorlade-Potential, das auf dem Versorgungspotential VDD1 auf dem Datenbus ist, verringert werden.

Neunte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird jetzt in Verbindung mit Fig. 20 beschrieben. Ein Unterschied zwischen der neunten Ausführungsform und der siebten und achten Ausführungsform liegt darin, daß in der neunten Ausführungsform die entsprechend in den zueinander benachbarten Speicherblöcken MBi und MBi+1 enthaltenen Bitleitungspaare 141a sich nicht den P-Kanal-Leseverstärker des Leseverstärkers teilen. Ein weiterer Unterschied liegt darin, daß in der neunten Ausführungsform die Bitleitungs-Isolationssignale BLI2i und BL12i-1 nicht auf das erhöhte Potential VPP erhöht sind.
Bezugnehmend auf Fig. 20 weist der Leseverstärker einen N- Kanal-Leseverstärker 141ba, den sich die in den zueinander benachbarten Speicherblöcken MBi und MBi+1 entsprechend enthaltenen Bitleitungspaare 141a teilen und mit den in den zueinander benachbarten Speicherblöcken MBi und MBi+1 entsprechend enthaltenen Bitleitungspaaren 141a verbundene P-Kanal-Leseverstärker 141bb auf. Gemeinsame Sourceleitungen 141ea und 141eb sind entsprechend den P-Kanal-Leseverstärkern 141bb vorgesehen und jeweils mit dem entsprechend zugeordneten Leseverstärker 141bb verbunden. Jeder der P-Kanal-Leseverstärker 141bb verstärkt das Potential auf einer mit ihm verbundenen Bitleitung des Bitleitungspaares 141b auf das Potential auf der Sourceleitung 141ea oder 141eb.
Die Bitleitungs-Isolationssignale BLI2i-1 und BLI2i werden durch einen Zeilendekodierer 142 erzeugt. Der hohe Pegel der Bitleitungs-Isolationssignale entspricht nicht dem erhöhten Potential VPP. Der hohe Pegel ist auf das nicht erhöhte Potential des Versorgungspotentials VDD3 oder VDD1 verringert, nicht auf das erhöhte Potential VPP. Mit anderen Worten, der Zeilendekodierer 142 führt das nicht erhöhte Potential dem Gate des N-Kanal- Transistorpaares 141h zu. Der Leistungsverbrauch ist folglich erniedrigt, da der hohe Pegel des Bitleitungs- Isolationssignals von dem erhöhten Potential VPP auf das nicht erhöhte Potential VDD3 oder VDD1 erniedrigt ist.
Das Potential des hohen Pegels wird durch den lokalen Datenbus 141i auf das Versorgungspotential VDD2 oder VDD1-Vth gesetzt, welches niedriger ist als das Versorgungspotential VDD1. Wenn deshalb die Schwellspannung der N-Kanal-MOS-Transistoren N6 und N7 kleiner oder gleich VDD1-VDD2 oder Vth ist, kann das Potential des hohen Pegels (VDD2 oder VDD1-Vth) zu der Bitleitung 141a übertragen werden, ohne die Bitleitungs-Isolationssignale BLI2i-1 und BLI2i zu erhöhen und ohne Verringerung der Spannung aufgrund der Schwelle der N-Kanal-MOS-Transistoren N6 und N7.
Wenn der Speicherblock MBi ausgewählt wird, erreichen die Bitleitungs-Isolationssignale BLI2i-1 und BLI2i entsprechend den hohen Pegel (VDD3 oder VDD1) und den niedrigen Pegel (VSS) und folglich wird das Bitleitungspaar 141a in dem Speicherblock MBi+1 von dem N-Kanal-Leseverstärker 141ba getrennt. Wenn der Speicherblock MBi+1 ausgewählt wird, nehmen die Bitleitungsisolationssignale BLI2i-1 und BLI2i entsprechend den niedrigen Pegel (VSS) und den hohen Pegel (VDD3 oder VDD1) an, so daß das Bitleitungspaar 141a in dem Speicherblock MBi von dem N-Kanal- Leseverstärker 141ba getrennt wird.
Die Source-Potentialsteuerschaltung 141n lädt die Potentiale auf den gemeinsamen Sourceleitungen 141ea, 141eb und 141f auf das Vorlade-Potential VBL und gleicht die Potentiale auf den gemeinsamen Sourceleitungen 141ea, 141eb und 141f auf das Vorlade-Potential VBL ab, wenn sich das Bitleitungs-Abgleich- Signal BLEQi auf dem hohen Pegel befindet. Wenn das Bitleitungs-Abgleich-Signal BLEQi sich auf dem niedrigen Pegel befindet, beendet die Source-Potentialsteuerschaltung 141n das Vorladen und Abgleichen der gemeinsamen Sourceleitungen 141ea, 141eb und 141f.
Als Antwort auf die Anforderung von Schreib-, Lese- und Auffrisch-Vorgängen legt die Source-Potentialsteuerschaltung 141n das Versorgungspotential VSS an die gemeinsame Sourceleitung 141f an. Die Source-Potentialsteuerschaltung 141n spricht auf die Anforderung des Schreibvorgang an, um das Potential (VDD2 oder VDD1-Vth), das niedriger als das Versorgungspotential VDD1 ist, irgendeiner der gemeinsamen Sourceleitungen 141ea und 141eb zuzuführen, die einem ausgewählten Speicherblock entsprechend zugeordnet ist, und an diese gemeinsame Sourceleitung das Versorgungspotential VDD1 anzulegen, nachdem die Schreib-Daten dem Bitleitungspaar 141a zugeführt sind.
Wenn ein Lese- oder Auffrisch-Vorgang ausschließlich eines Schreibvorgangs angefordert wird, legt die Source- Potentialsteuerschaltung 141n lediglich das Versorgungsspannungspotential VDD1 an irgendeine der gemeinsamen Sourceleitungen 141ea und 141eb, die einem ausgewählten Speicherblock entsprechend zugeordnet ist, an und legt nicht das Potential (VDD2 oder VDD1-Vth) an, das niedriger ist als das Versorgungspotential VDD1.

Zehnte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird jetzt unten beschrieben. Ein Unterschied zwischen der zehnten Ausführungsform und der siebten bis neunten Ausführungsform liegt darin, daß das Potential des hohen Pegels der Spaltenauswahlsignale CSL&sub1;-CSL&sub4; auf das Versorgungspotential VDD1 gesetzt wird, das niedriger ist als das Versorgungspotential VDD3. Folglich ist der Leistungsverbrauch erniedrigt. Die Verringerung des Leistungsverbrauchs wird erzielt durch das Absenken des Potentials des hohen Pegels, das durch den globalen oder lokalen Datenbus 141k oder 141i übertragen wird, wird auf das Potential VDD2 oder VDD1-Vth erniedrigt, das niedriger ist als das Versorgungspotential VDD1. Wenn die Schwelispannung der N-Kanal-MOS- Transistoren N6 und N7 in dem Transfer-Gatter 141j kleiner oder gleich VDD1-VDD2 oder Vth ist, kann das Potential des hohen Pegels (VDDa oder VDD1-Vth) ohne Spannungsabfall aufgrund der Schwellspannung zu der Bitleitung 141a übertragen werden.
Die Geschwindigkeit der Lese- und Schreib-Vorgänge könnte durch die Herabsetzung des Potentials des hohen Pegels der Spaltenauswahlsignale CSL&sub1;-CSL&sub4; langsamer werden. Der hohe Pegel kann durch Setzen des hohen Pegels auf VDD3, das höher ist als das Versorgungspotential VDD1, wenn die Erhöhung der Geschwindigkeit unter Opferung des Leistungsverbrauchs erforderlich ist, und durch Setzen des hohen Pegels auf das Versorgungspotential VDD1, wenn unter Opferung der Erhöhung der Geschwindigkeit die Verringerung des Leistungsverbrauchs erforderlich ist, umgeschaltet werden.

Elfte Ausführungsform

Eine weitere Ausführungsform der Erfindung wird unten in Verbindung mit Fig. 21 beschrieben. In der oben diskutierten ersten bis zehnten Ausführungsform wird bei dem Schreibvorgang das Potential auf einer Bitleitung des Bitleitungspaares auf ein Potential verstärkt, das niedriger ist als das Versorgungspotential VDD1, und dann auf das Versorgungspotential VDD1 verstärkt. Deshalb wird, verglichen zu dem herkömmlichen DRAM, in dem das Potential zunächst einfach auf das Versorgungspotential VDD1 verstärkt wird, viel Zeit von dem Beginn des Lese- Vorgangs durch den Leseverstärker bis zum Abschluß des Schreibvorgangs benötigt. Dies bedeutet, die Schreibvorgangs- Zykluszeit könnte länger sein.
Zum Lösen dieses Problems wird in der elften Ausführungsform die Multi-Bank-Struktur, die Bänke A-D des DRAMs in der ersten bis zehnten Ausführungsform aufweist, zum Verwirklichen eines Pipeline-Betriebs einer Mehrzahl von Bänken verwendet. Sogar wenn die Schreibvorgangs-Zykluszeit in jeder Bank länger wird, überlappt die Zykluszeit den Schreibvorgangs-Zyklus in der folgenden Bank. Folglich kann die effektive Schreib-Zykluszeit verkürzt werden.
Fig. 21 veranschaulicht eine Schreibvorgangs-Sequenz in dem DRAM 100 gemäß der ersten bis zehnten Ausführungsform. Bezugnehmend auf Fig. 21 dekodiert in dem Schreibvorgangs-Zyklus zunächst der Zeilendekodierer ein Zeilenadreßsignal, um eine Wortleitung auszuwählen, der Leseverstärker erfaßt als nächstes die auf dem Bitleitungspaare erzeugte Potentialdifferenz und verstärkt sie, die Schreib-Daten werden dann in eine Speicherzelle geschrieben, das Bitleitungspaar und der Datenbus werden schließlich vorgeladen und der Schreibvorgang-Zyklus wird abgeschlossen.
Wie in Fig. 21 gezeigt, ist der Beginn des Schreibvorgangs in Bank B nicht nach dem Abschluß des Schreibvorgangs-Zyklus in Bank A. Die Schreib-Vorgänge in den Banken A und B sind zum Verkürzen der Zeit für zwei aufeinanderfolgende Schreibvorgangs-Zyklen auf die Zeit, die kürzer ist als die Zeit, die dem Doppelten des einen Schreibvorgangs-Zyklus entspricht, überlappt.
Obwohl die erste bis elfte Ausführungsform auf das ein DRAM enthaltende LSI angewendet werden, ist die Erfindung auf ein normales DRAM anwendbar.
Obwohl die vorliegende Erfindung im Detail beschrieben und veranschaulicht wurde, ist klar, daß Selbiges lediglich als Veranschaulichung und Beispiel geschah und nicht als Begrenzung heranzuziehen ist, da der Umfang der vorliegenden Erfindung lediglich durch die Worte der beigefügten Ansprüche begrenzt wird.

Claims

1. Halbleiter-Vorrichtung mit:

einer Mehrzahl von Bitleitungspaaren (141a), von denen jedes mit einer Mehrzahl von Speicherzellen (141c) verbunden ist;

einer ersten und einer zweiten Sourceleitung (141e, 141f);

einer Mehrzahl von Leseverstärkern (141b), die entsprechend den Paaren von Bitleitungen (141a) vorgesehen sind und von denen jeder mit der ersten und der zweiten Sourceleitung (141e, 141f) verbunden ist, um das Potential auf einer Bitleitung eines entsprechenden Bitleitungspaares der Bitleitungspaare (141a) auf das Potential auf der ersten Sourceleitung (141e) zu verstärken, und das Potential auf der anderen Bitleitung auf das Potential auf der zweiten Sourceleitung (141f) zu verstärken,

dadurch gekennzeichnet, daß, wenn ein Schreibvorgang angefordert wird, eine Source-Potentialsteuerschaltung (141n) ein erstes Potential der ersten Sourceleitung (141e) zuführt, ein zweites Potential, das niedriger ist als das erste Potential, der zweiten Sourceleitung (141f) zuführt und ein drittes Potential, das höher ist als das erste Potential, der ersten Sourceleitung (141e) nach der Zuführung der Schreib-Daten an das Bitleitungspaar (141a) zuführt.

2. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der, wenn ein Lese-Vorgang angefordert wird, die Source- Potentialsteuerschaltung (141n) die erste Sourceleitung (141e) und die zweite Sourceleitung (141f) während der Aktivierung der Leseverstärker (141b) entsprechend auf dem dritten Potential und dem zweiten Potential hält.

3. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der, wenn ein Auffrisch-Vorgang angefordert wird, die Source- Potentialsteuerschaltung (141n) die erste Sourceleitung (141e) und die zweite Sourceleitung (141f) während der Aktivierung der Leseverstärker (141b) entsprechend auf dem dritten Potential und dem zweiten Potential hält.

4. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der die Source-Potentialsteuerschaltung (141n)

einen Kondensator (141nf);

eine mit dem anderen Ende des Kondensators (141nf) verbundene Lese-Versorgungsspannungsleitung (141nb) und

einen zum Entgegennehmen eines Leseverstärker- Aktivierungssignals an seinem Gate zwischen die Lese- Versorgungsspannungsleitung (141nb) und die erste Sourceleitung (141e) geschalteten Transistor (141nc) aufweist und

der ersten Sourceleitung (141e) das erste Potential über die Lese-Versorgungsspannungsleitung (141nb) zugeführt wird, wenn das Potential auf der Lese-Versorgungsspannungsleitung (141nb) aufgrund der Verbindung der Bitleitungspaare (141a) mit der ersten und der zweiten Sourceleitung (141e, 141f) in dem Schreibvorgang ausgehend von dem dritten Potential abfällt.

5. Halbleiter-Vorrichtung gemäß Anspruch 4, die weiterhin eine Potentialherabsetzer-Schaltung (162) aufweist, die ein externes Versorgungspotential entgegennimmt, um das dritte Potential der Lese-Versorgungsspannungsleitung (141nb) zuzuführen.

6. Halbleiter-Vorrichtung gemäß Anspruch 4, bei der die Source-Potentialsteuerschaltung (141n) weiterhin einen Schalter (141na) aufweist, der zum Trennen des Versorgungsspannungsknotens (100a) von der Lese-Versorgungsspannungsleitung (141nb) bei Beginn des Schreibvorgangs und zum Verbinden des Versorgungsspannungsknotens (100a) mit der Lese- Versorgungspannungsleitung (141nb) nach der Zuführung der Schreib-Daten an das Bitleitungspaar (141a) zwischen die Lese- Versorgungsspannungsleitung (141nb) einen Versorgungsspannungsknoten (100a), an den das dritte Potential angelegt ist geschaltet ist.

7. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der die Source-Potentialsteuerschaltung (141n) zum Anlegen des ersten Potentials an die erste Sourceleitung einen N-Kanal-MOS- Transistor (141na), der zwischen einen Versorgungsspannungsknoten (100a), an den das dritte Potential angelegt wird, und die erste Sourceleitung (141e) geschaltet ist, und der in dem Schreibvorgang angeschaltet wird, und zum Anlegen des dritten Potentials an die erste Sourceleitung (141e) einen P-Kanal-MOS-Transistor (141nc), der zwischen den Versorgungsspannungsknoten (100a) und die erste Sourceleitung (141e) geschaltet ist und in dem Schreibvorgang angeschaltet wird, nachdem die Schreib-Daten dem Bitleitungspaar (141a) zugeführt sind, aufweist.

8. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der die Source-Potentialsteuerschaltung (141n) einen zwischen einen Versorgungsspannungsknoten (100a), dem das dritte Potential zugeführt wird, und die erste Sourceleitung (141e) geschalteten N-Kanal-MOS-Transistor (141ng) und eine Gate-Potentialsteuerschaltung (141ni) aufweist, die, bevor die Schreib-Daten dem Bitleitungspaar (141a) zugeführt werden, ein Gate des N-Kanal-MOS-Transistors (141ng) mit einem Potential beliefert, das um die Schwellspannung des N-Kanal- MOS-Transistors höher ist als das erste Potentiäl, und die, nachdem die Schreib-Daten dem Bitleitungspaar (141a) zugeführt sind, das Gate des N-Kanal-MOS-Transistors (141ng) mit einem Potential beliefert, das zumindest um die Schwellenspannung höher ist als das dritte Potential.

9. Halbleiter-Vorrichtung gemäß Anspruch 1, die weiterhin einen Datenbus (141i), den sich die Mehrzahl von Bitleitungspaaren (141a) teilt;

eine Mehrzahl von Gatter-Schaltungen (141j), die zwischen die Mehrzahl von Bitleitungspaaren (141a) und den Datenbus (141i) geschaltet ist, zum selektiven und elektrischen Verbinden eines der Mehrzahl von Bitleitungspaaren (141a) mit dem Datenbus (141i); und

eine Vorlade-Schaltung (141m), die das Potential auf dem Datenbus (141i) auf ein Potential vorlädt, das mindestens dem ersten Potential entspricht und niedriger als das dritte Potential ist, aufweist.

10. Halbleiter-Vorrichtung gemäß Anspruch 9, bei der die Vorlade-Schaltung (141m) einen als Diode geschalteten MOS- Transistor aufweist, der auf einem Pfad angeordnet ist, durch den ein Versorgungsspannungsknoten (100a), der das dritte Potential entgegennimmt, mit dem Datenbus (141i) verbunden ist, wenn der Datenbus (141i) vorgeladen wird.

11. Halbleiter-Vorrichtung gemäß Anspruch 9, bei der jede der Mehrzahl von Gatter-Schaltungen (141j) ein Paar von N- Kanal-MOS-Transistoren aufweist, das zwischen ein entsprechendes Bitleitungspaar (141a) und den Datenbus (141i) geschaltet ist und die Halbleiter-Vorrichtung weiterhin einen Spaltendekodierer (143) zum selektiven Zuführen des dritten Potentials an die Gates des Paares von N-Kanal-MOS-Transistoren aufweist.

12. Halbleiter-Vorrichtung gemäß Anspruch 9, bei der sowohl bei einem Lese-Vorgang als auch bei einem Schreibvorgang der durch den Datenbus (141i) übertragene hohe Pegel der Daten auf dem ersten Potential ist.

13. Halbleiter-Vorrichtung gemäß Anspruch 1, die weiterhin eine Mehrzahl von Vorlade-Schaltungen (141g) aufweist, die die Mehrzahl von Bitleitungspaaren (141a) entsprechend auf ein Zwischenpotential zwischen dem dritten Potential und dem Erdpotential vorladen.

14. Halbleiter-Vorrichtung mit:

einem ersten und einem zweiten Bitleitungspaar (141a), die jeweils mit einer Mehrzahl von Speicherzellen verbunden sind; einem N-Kanal-Leseverstärker (141ba), den sich das erste und das zweite Bitleitungspaar (141a) teilen;

einem ersten Paar von N-Kanal-MOS-Transistoren (141h), die zwischen den N-Kanal-Leseverstärker (141ba) und das erste Bitleitungspaar (141a) geschaltet sind;

einem zweiten Paar von N-Kanal-MOS-Transistoren (141h), das zwischen den N-Kanal-Leseverstärker (141ba) und das zweite Bitleitungspaar (141a) geschaltet ist;

einem ersten und einem zweiten P-Kanal-Leseverstärker (141bb) zum Verstärken einer Bitleitung des mit jedem P-Kanal- Leseverstärker (141bb) verbundenen Bitleitungspaares (141a) auf das Potential auf der Sourceleitung (141ea, 141eb), die entsprechend mit dem ersten und dem zweiten Bitleitungspaar (141a) verbunden sind und jeweils mit einer Sourceleitung (141ea, 141eb) verbunden sind, und

einem Zeilendekodierer (142), der den Gates des ersten und zweiten Paares von N-Kanal-MOS-Transistoren (141h) ein vorbestimmtes Potential liefert;

gekennzeichnet durch eine Source-Potentialsteuerschaltung (141n), die, wenn ein Schreibvorgang angefordert wird, ein erstes Potential der Sourceleitung (141ea, 141eb) zuführt und ein zweites Potential, das höher als das erste Potential ist, der Sourceleitung (141ea, 141eb) nach der Zufuhr der Schreib- Daten an das erste oder das zweite Bitleitungspaar (141a) zuführt.

15. Halbleiter-Vorrichtung gemäß Anspruch 14, bei der das vorbestimmte Potential das zweite Potential ist.

16. Halbleiter-Vorrichtung gemäß Anspruch 14, bei der das vorbestimmte Potential ein nicht erhöhtes Potential ist.

17. System von ersten und zweiten Bänken, von denen jede eine Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis 16 aufweist, dadurch gekennzeichnet, daß der Schreibvorgang in der zweiten Bank den Schreibvorgang in der ersten Bank überlappt.