DE19853432A1 - Halbleiteranordnung und Verfahren zum Herstellen derselben - Google Patents

Abstract

Auf einer SOI-Schicht (3) wird eine erste Isolationsschicht (81) und eine zweite Isolationsschicht (82) in der angegebenen Reihenfolge schichtweise derart aufgebracht, daß eine Gateelektrode (6) und eine Seitenwand (5) bedeckt werden, und die erste Isolationsschicht (81) sowie die zweite Isolationsschicht (82) werden mit unterschiedlichen Ätzraten trockengeätzt (wobei die Ätzrate für die zweite Isolationsschicht (82) kleiner gewählt wird). Anschließend wird ein freigelegter Abschnitt der ersten Isolationsschicht (81) durch Naßätzen entfernt. Durch diese Schritte wird ein Silizidschutzabschnitt (8) lediglich auf einer flachen Oberfläche (3S) der SOI-Schicht (3) ausgebildet, und Silizidschichten (71 und 72) werden in n·+·-Schichten (12 und 13) ausgebildet. Mit Hilfe dieser Struktur kann bei der Ausbildung einer SiO¶2¶-Schicht als Silizidschutz ein Ätzen der SOI-Schicht verhindert werden.

Description

Die vorliegende Erfindung betrifft eine Halbleiteranordnung und ein Verfahren zum Herstellen derselben. Insbesondere betrifft die vorliegende Erfindung eine Technik zum Verbessern der Eigenschaften einer Eingangsschutzschaltung in einer hochintegrierten Schaltung (LSI-Schaltung, Large Scale Integrated Circuit).

Die Ausbildung eines Silizidschutzes ist bei MOSFETs ein sehr bekanntes Verfahren, um die Widerstandsfestigkeit gegenüber Veränderungen der Spannungsamplitude eines an den Source/Drainbereich angelegten Eingangssignals wirkungsvoll zu verbessern. Dieses Verfahren sieht beispielsweise vor, eine SiO₂- Schicht über einer Gateelektrode und Seitenwänden auszubilden und anschließend, wie in Fig. 33 gezeigt ist, einen Oberflächenabschnitt einer nicht mit der SiO₂-Schicht bedeckten n⁺-Schicht zu silizifieren, wodurch der Widerstand des Source/Drainbereichs in der Nähe der Gateelektrode ohne Silifikation dieses Bereichs erhöht wird.

Bei MOS-Strukturen, bei denen die SOI-Technik (Silicon On Insulator) angewendet wird, besteht jedoch die Möglichkeit, daß auch die SOI-Schicht während eines zur Ausbildung der SiO₂- Schicht als Silizidschutz vorgesehenen Ätzschritts geätzt wird, da die SOI-Schicht sehr dünn ist (ihre Dicke beträgt beispielsweise ca. 100 nm (1000 Å)) . Wird auch die SOI-Schicht geätzt, wird aufgrund des Höhenunterschieds ein Teil der SOI- Schicht dünn, und die Silizidschicht, die sich eigentlich von einer Oberfläche der SOI-Schicht in das Innere der SOI-Schicht erstrecken sollte, erreicht eine Grenzfläche zwischen der SOI- Schicht und einer vergrabenen Oxidschicht (Buried Oxide Layer), so daß auf nachteilige Art und Weise ein Leckstrom hervorgerufen und die Silizidschicht entfernt wird.

Dies soll nachfolgend näher anhand von in den Fig. 29 bis 35 gezeigten Querschnittsansichten einzelner Schritte erläutert werden.

Gewöhnlich wird eine Folge von in den Fig. 29 bis 33 gezeigten Schritten ausgeführt, um die Silifikation des in der Nähe der Gateelektrode angeordneten Source/Drainbereichs durch Bedecken dieses Bereichs mit der SiO₂-Schicht zu verhindern. Insbesondere werden eine Gateelektrode und Source/Drainbereiche wie in Fig. 29 gezeigt ausgebildet, und es wird eine SiO₂- Schicht wie in Fig. 30 gezeigt aufgebracht. Wie in Fig. 31 gezeigt ist, wird anschließend auf demjenigen Abschnitt der SiO₂ Schicht, der als Silizidschutzabschnitt dienen soll, ein Resist ausgebildet, und es wird ein Trockenätzvorgang durchgeführt, um eine als Silizidschutzabschnitt dienende SiO₂-Schicht auszubilden. Danach wird der nicht benötigte Resist entfernt. Anschließend wird eine Silizidschicht wie in Fig. 33 gezeigt ausgebildet.

Da die Si-Schicht der SOI-Schicht sehr dünn ist (ihre Dicke beträgt ca. 100 nm (1000 Å)), wird während des Trockenätzvorgangs in einigen Fällen auch die Si-Schicht geätzt, was demzufolge einen lokalen Höhenunterschied in der Oberfläche der Si-Schicht zur Folge hat, wie es in Fig. 34 gezeigt ist. Wird in diesem Fall ein zuvor beschriebener unbedeckter Abschnitt des Source/Drainbereichs silizifiert, kommt es dazu, daß sich die vergrabene Oxidschicht und eine Silizidschicht berühren, was in Fig. 35 gezeigt ist. Da in diesem Fall die Silizidschicht lediglich gering an der vergrabenen Oxidschicht anhaftet, besteht die Möglichkeit, daß die Silizidschicht abhängig von der Stärke der während späterer Schritte angewendeten Wärmebelastung entfernt wird. Des weiteren kann selbst bei Nichtentfernung der Silizidschicht zwischen zwei Silizidschichten ein Leckstrom über die vergrabene Oxidschicht hervorgerufen werden, was einen bedeutenden Einfluß auf die Transistoreigenschaften, wie z. B. eine Fehlfunktion im Transistorbetrieb, zur Folge haben kann.

Diesbezüglich offenbart die offengelegte japanische Patentanmeldeschrift 64-20663, daß beim Trockenätzen zur Ausbildung einer Seitenwand einer Gateelektrode eines MOS- Transistors im voraus eine SiN-Schicht als Ätzstopschicht auf einer Oberfläche einer Halbleiterschicht derart ausgebildet wird, daß beide Seiten der Gateelektrode und eine Gateisolationsschicht bedeckt werden, wobei anschließend eine Seitenwand derart ausgebildet wird, daß die SiN-Schicht bedeckt wird. Dieser Stand der Technik, der im wesentlichen eine Seitenwand mit einer aus der SiN-Schicht und der SiO₂-Schicht bestehenden doppelschichtigen Struktur vorschlägt, kann jedoch keine wirksame Lösung des obigen Problems sein.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiteranordnung sowie ein Verfahren zum Herstellen derselben vorzuschlagen, bei dem das obige Problem nicht auftritt.

Diese Aufgabe wird gemäß der vorliegenden Erfindung durch eine Halbleiteranordnung mit den Merkmalen der Ansprüche 1 oder 5 bzw. ein Verfahren zum Herstellen einer Halbleiteranordnung mit den Merkmalen des Anspruches 8 gelöst. Die Unteransprüche beschreiben bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.

Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die gemäß einem ersten Aspekt der vorliegenden Erfindung umfaßt:
eine Unterlageschicht, eine auf einer Oberfläche der Unterlageschicht vorgesehene Halbleiterschicht, eine auf einem ersten Bereich einer flachen Oberfläche der Halbleiterschicht vorgesehene Gateisolationsschicht, eine auf einer Oberfläche der Gateisolationsschicht vorgesehene Gateelektrode, eine auf einem benachbart zu dem ersten Bereich der flachen Oberfläche der Halbleiterschicht angeordneten zweiten und dritten Bereich vorgesehene Seitenwand, welche Seitenflächen der Gateisolationsschicht und Seitenflächen der Gateelektrode bedeckt, eine auf einem benachbart zu dem zweiten bzw. dritten Bereich der flachen Oberfläche der Halbleiterschicht angeordneten vierten und fünften Bereich sowie auf Oberflächen der Seitenwände und auf einer Oberfläche der Gateelektrode vorgesehene erste Isolationsschicht, eine auf der Oberfläche der ersten Isolationsschicht vorgesehene zweite Isolationsschicht, die aus einem anderen Material als die erste Isolationsschicht gefertigt ist, eine erste Störstellenschicht eines ersten Leitfähigkeitstyps, die sich von einem mittleren Abschnitt des ersten Bereichs in das Innere der Halbleiterschicht erstreckt, eine zweite Störstellenschicht eines zweiten Leitfähigkeitstyps, die benachbart zu der ersten Störstellenschicht ausgebildet ist und sich von peripheren Abschnitten des ersten Bereichs, des zweiten Bereichs, des vierten Bereichs und eines extern benachbart zu dem vierten Bereich angeordneten sechsten Bereichs in das Innere der Halbleiterschicht erstreckt, eine dritte Störstellenschicht des zweiten Leitfähigkeitstyps, die benachbart zu der ersten Störstellenschicht ausgebildet ist und sich von den anderen peripheren Abschnitten des ersten Bereichs, des dritten Bereichs, des fünften Bereichs und eines extern benachbart zu dem fünften Bereich ausgebildeten siebten Bereichs in das Innere der Halbleiterschicht erstreckt, eine auf dem sechsten Bereich und innerhalb der unmittelbar unter dem sechsten Bereich angeordneten zweiten Störstellenschicht vorgesehene erste Silizidschicht, von der eine untere Fläche innerhalb der zweiten Störstellenschicht angeordnet ist, und eine auf dem siebten Bereich und innerhalb der unmittelbar unter dem siebten Bereich angeordneten dritten Störstellenschicht vorgesehene zweite Silizidschicht, von der eine untere Fläche innerhalb der dritten Störstellenschicht angeordnet ist.

Die Halbleiteranordnung des ersten Aspekts umfaßt gemäß einem zweiten Aspekt der vorliegenden Erfindung des weiteren eine auf einer Oberfläche der zweiten Isolationsschicht vorgesehene dritte Isolationsschicht.

Gemäß einem dritten Aspekt der vorliegenden Erfindung sind bei der Halbleiteranordnung des zweiten Aspekts die erste Isolationsschicht und die dritte Isolationsschicht aus demselben Material gefertigt.

Gemäß einem vierten Aspekt der vorliegenden Erfindung ist die Isolationsschicht bei der Halbleiteranordnung des ersten Aspekts durch eine SiO₂-Schicht gebildet.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist die erste Isolationsschicht der Halbleiteranordnung des ersten Aspekts durch eine SiN-Schicht.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung umfaßt die Halbleiteranordnung eine Halbleiterschicht, eine auf einer Oberfläche der Halbleiterschicht ausgebildete Gateisolationsschicht, eine auf einer Oberfläche der Gateisolationsschicht ausgebildete Gateelektrode, eine auf der Oberfläche der Halbleiterschicht ausgebildete und Seitenflächen der Gateisolationsschicht und Seitenflächen der Gateelektrode bedeckende Seitenwand sowie erste und zweite auf der Oberfläche der Halbleiterschicht ausgebildete Isolationsschichten, die in der angegebenen Reihenfolge mit Hilfe eines Trockenätzvorgangs derart ausgebildet werden, daß sie Oberflächen der Seitenwände und eine Oberfläche der Gateelektrode bedecken, wobei bei dem Trockenätzvorgang der Halbleiteranordnung eine Ätzrate der zweiten Isolationsschicht größer als die Ätzrate der ersten Isolationsschicht gewählt ist.

Bei der Halbleiteranordnung des sechsten Aspekts wird gemäß einem siebten Aspekt der vorliegenden Erfindung ein nach dem Trockenätzen nicht von der zweiten Isolationsschicht bedeckter Abschnitt der ersten Isolationsschicht durch Naßätzen entfernt.

Gemäß einem achten Aspekt der vorliegenden Erfindung umfaßt die erste Isolationsschicht der Halbleiteranordnung des siebten Aspekts aus unterschiedlichen Materialien bestehende erste und zweite Isolationsfilme, wobei die Ätzrate der zweiten Isolationsschicht größer als die Ätzrate des benachbart zu der zweiten Isolationsschicht angeordneten zweiten Isolationsfilms gewählt ist.

Die vorliegende Erfindung betrifft auch ein Verfahren zum Herstellen einer Halbleiteranordnung, wobei das Verfahren gemäß einem neunten Aspekt der vorliegenden Erfindung die Schritte umfaßt: (a) Vorsehen einer Halbleiterschicht, einer auf einer Oberfläche der Halbleiterschicht ausgebildeten Gateisolationsschicht, einer auf einer Oberfläche der Gateisolationsschicht ausgebildeten Gateelektrode und einer auf der Oberfläche der Halbleiterschicht ausgebildeten und Seitenflächen der Gateisolationsschicht sowie Seitenflächen der Gateelektrode bedeckenden Seitenwand, (b) Ausbilden einer ersten Isolationsschicht auf Oberflächen der Seitenwand, einer Oberfläche der Gateelektrode und einem freigelegten Abschnitt der Oberfläche der Halbleiterschicht, (c) Ausbilden einer zweiten Isolationsschicht auf einer Oberfläche der ersten Isolationsschicht, (d) Ausbilden einer Resistschicht auf einer Oberfläche der zweiten Isolationsschicht und Mustern der Resistschicht derart, daß sie oberhalb eines Oberflächenbereichs und innerhalb eines den Bereich mit der in der Oberfläche der Halbleiterschicht vorgesehen Seitenwand umgebenden Gebiets angeordnet ist, (e) Ätzen der zweiten Isolationsschicht und der ersten Isolationsschicht durch Trockenätzen, wobei eine Ätzrate der zweiten Isolationsschicht größer als die Ätzrate der ersten Isolationsschicht gewählt ist, (f) Entfernen durch Naßätzen eines freigelegten und nicht durch die zweite Isolationsschicht bedeckten Abschnitts der ersten Isolationsschicht nach dem Trockenätzen und (g) Entfernen der Resistschicht.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung umfaßt die Isolationsschicht bei dem Verfahren des neunten Aspekts einen ersten Isolationsfilm und einen zweiten Isolationsfilm, wobei die Ätzrate für die zweite Isolationsschicht größer als die Ätzrate für den zweiten Isolationsfilm gewählt ist, der Schritt (b) umfaßt die Schritte (b-1) Ausbilden des ersten Isolationsfilms mit einem dem Material der zweiten Isolationsschicht entsprechenden Material auf der Oberfläche der Halbleiterschicht und (b-2) Ausbilden des zweiten Isolationsfilms mit einem anderen Material als die zweite Isolationsschicht auf einer Oberfläche des ersten Isolationsfilms, und der Schritt (f) umfaßt die Schritte (f-1) Entfernen nach dem Trockenätzen eines freigelegten Abschnitts des zweiten Isolationsfilms durch einen ersten Naßätzvorgang und (f-2) Entfernen nach dem ersten Naßätzvorgang eines freigelegten Abschnitt des ersten Isolationsfilms durch einen zweiten Naßätzvorgang.

Gemäß einem elften Aspekt der vorliegenden Erfindung ist der zweite Isolationsfilm bei dem Verfahren des zehnten Aspekts durch eine SiO₂-Schicht gebildet.

Gemäß einem zwölften Aspekt der vorliegenden Erfindung ist bei dem Verfahren des zehnten Aspekts der zweite Isolationsfilm durch eine SiN-Schicht gebildet.

Die erfindungsgemäße Halbleiteranordnung, welche einen Silizidschutzabschnitt aufweist, der eine Gateisolationsschicht, eine Gateelektrode und eine die Seitenflächen der Gateisolationsschicht und der Gateelektrode bedeckende Seitenwand bedeckt, besitzt als ein kennzeichnendes Merkmal, daß der Silizidschutzabschnitt durch eine im wesentlichen aus mehreren Isolationsschichten bestehende Schichtstruktur gebildet ist.

Bei der Halbleiteranordnung gemäß dem ersten bis fünften Aspekt weist die Oberfläche der Halbleiterschicht, da mehrere Isolationsschichten nacheinander auf der Halbleiterschicht vorgesehen sind, keinen Höhenunterschied auf und ist flach ausgebildet, und die Schichtdicke der Halbleiterschicht ist von dem ersten Bereich bis zu dem sechsten Bereich gleich. Daher erreicht die untere Fläche der in dem sechsten Bereich und in der zweiten Störstellenschicht vorgesehenen Silizidschicht niemals die Unterlagenschicht, und die Probleme, wie z. B. das Erzeugen eines Leckstroms und das Entfernen der Silizidschicht, treten niemals auf.

Die Halbleiteranordnung des vierten und fünftens Aspekts ist dahingehend vorteilhaft, daß eine flexible und praktische Isolationsschicht, wie z. B. eine SiO₂-Schicht oder eine SiN- Schicht, als Basis verwendet wird.

Bei der Halbleiteranordnung gemäß dem sechsten Aspekt wird der zu ätzende Abschnitt der zweiten Isolationsschicht entfernt und anschließend das Ätzen an der Oberfläche der ersten Isolationsschicht gestoppt, da beim Trockenätzen das Verhältnis (Ätzrate der zweiten Isolationsschicht) < (Ätzrate der ersten Isolationsschicht) gewählt wird. Insbesondere kann die erste Isolationsschicht als Ätzstopschicht verwendet werden, und durch die Ausbildung der ersten und zweiten Isolationsschicht kann ein Ätzen der Oberfläche der Halbleiterschicht durch Trockenätzen verhindert werden.

Bei der Halbleiteranordnung gemäß dem siebten Aspekt wird, da lediglich der nicht durch den zweiten Isolationsschicht bedeckte Abschnitt der ersten Isolationsschicht durch Naßätzen entfernt wird, eine Struktur erhalten, bei der die erste Isolationsschicht auf der Oberfläche der Halbleiterschicht und die zweite Isolationsschicht auf der Oberfläche der ersten Isolationsschicht ausgebildet ist. Daher wird die freigelegte Oberfläche der Halbleiterschicht nicht durch das Naßätzen geätzt, und es kann eine flache Oberfläche der Halbleiterschicht erzielt werden. Daher kann bei Ausbildung der Silizidschicht in der Halbleiteranordnung diese beispielsweise lediglich auf der Oberfläche der Halbleiterschicht und innerhalb der Halbleiterschicht ausgebildet werden.

Bei der Halbleiteranordnung gemäß dem achten Aspekt wird eine eine dreischichtige Struktur aufweisende Ätzstopschicht erhalten.

Mit Hilfe des Verfahrens gemäß dem neunten bis elften Aspekt kann (i) ein Atzen der Oberfläche der Halbleiterschicht während des Trockenätzschritts verhindert werden, da die erste Isolationsschicht als Stopschicht für das Trockenätzen dienen kann, und (ii) gegebenenfalls eine während des Verfahrens zu keinem Zeitpunkt geätzte flache Oberfläche der Halbleiterschicht erhalten werden, da nach dem Schritt (e) der freigelegte Abschnitt der ersten Isolationsschicht durch Naßätzen entfernt wird. Da somit bei der Ausbildung der Silizidschicht diese lediglich innerhalb der Halbleiterschicht ausgebildet werden kann, ohne in Kontakt mit der Grenzfläche zu kommen, treten die Probleme, wie z. B. das Erzeugen eines Leckstroms und das Entfernen der Silizidschicht, zu keinem Zeitpunkt auf.

Das Verfahren gemäß dem zehnten Aspekt besitzt den Vorteil, daß der zweite Isolationsfilm, welcher von der Oberfläche der Halbleiterschicht weit entfernt angeordnet ist, als Stopschicht für das Trockenätzen dienen kann.

Da bei dem Verfahren gemäß dem elften und zwölften Aspekt die SiO₂-Schicht und die SiN-Schicht als Basis verwendet werden, kann eine flexible und praktische Herstellungstechnik erzielt werden.

Da die Silizidschutzschicht gemäß der vorliegenden Erfindung keinen Höhenunterschied in der Oberfläche des Halbleiters zur Folge hat, kann eine flache Oberfläche der Halbleiterschicht sowie eine gute Silizidschicht erzielt werden.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiteranordnung sowie ein Verfahren zum Herstellen der Halbleiteranordnung zu schaffen, wobei ein Oberflächenbereich einer zur Ausbildung einer Silizidschicht vorgesehenen Halbleiterschicht sowie ein zur Ausbildung einer Silizidschutzschicht vorgesehener Oberflächenbereich eben in Form einer einzigen Oberfläche ausgebildet sind.

Diese Aufgabe und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung der vorliegenden Erfindung unter Bezugnahme auf die beigefügte Zeichnung verständlicher.

Fig. 1 zeigt einen Querschnitt einer Halbleiteranordnung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 2 zeigt eine Draufsicht auf eine Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 3 und 4 zeigen Querschnitte eines ersten Beispiels,

Fig. 5 und 6 zeigen Querschnitte eines zweiten Beispiels,

Fig. 7 und 8 zeigen Querschnitte eines dritten Beispiels,

Fig. 9 und 10 zeigen Querschnitte eines vierten Beispiels,

Fig. 11 bis 28 zeigen Querschnittsansichten bei der Durchführung von Schritten zum Herstellen einer Halbleiteranordnung gemäß einem zweiten bevorzugten Ausführungs­ beispiel der vorliegenden Erfindung, und

Fig. 29 bis 35 verdeutlichen Probleme, die beim Stand der Technik auftreten.

Das erste bevorzugte Ausführungsbeispiel

Fig. 1 zeigt als eine beispielhafte Halbleiteranordnung gemäß der vorliegenden Erfindung eine Querschnittsansicht der Struktur eines auf einer SOI-Schicht angeordneten MOSFET, und Fig. 2 zeigt eine Draufsicht auf den in Fig. 1 dargestellten MOSFET. Anhand der Fig. 1 und 2 ist ersichtlich, daß. Fig. 1 einer Querschnittsansicht entlag der in Fig. 2 gezeigten Linie I-II entspricht.

Fig. 1 und 2 zeigen einen Si-Einkristallwafer 1, eine durch eine vergrabene Oxidschicht (Buried Oxide Layer, BOX) gebildete Unterlageschicht 2 und eine SOI-Schicht (Silicon On Insulator) oder Halbleiterschicht 3 auf einer Oberfläche 2S der Unterlageschicht 2. Gemäß dem ersten Ausführungsbeispiel wird somit die SOI-Schicht 3 durch ein sogenanntes SIMOX-Verfahren (Separation By Implantation Of Oxygen) ausgebildet. Insbesondere werden Sauerstoffatome in den Si-Einkristallwafer von seiner Oberfläche her injiziert und der Wafer anschließend bei einer konstanten Temperatur wärmebehandelt bzw. geglüht, um eine Diffusion der injizierten Sauerstoffatome innerhalb des Wafers ausgehend von dessen Oberfläche und der näheren Umgebung hervorzurufen, wodurch in dem Wafer die SiO₂-Schicht mit einer Dicke von einigen hundert nm (einigen tausend Å) ausgebildet wird. Demzufolge wird die SOI-Schicht 3 zwischen der Oberfläche 2S der vergrabenen Oxidschicht 2 und einer Oberfläche 3S des Si- Einkristallwafers 1 als Halbleiterschicht mit einer Dicke von ca. 100 nm (1000 Å) ausgebildet.

Der MOSFET ist auf der flachen Oberfläche 3S der SOI-Schicht 3 und innerhalb der SOI-Schicht 3 ausgebildet. Insbesondere ist auf einem ersten Bereich R1 der gleichmäßig flachen Oberfläche 3S eine Gateisolationsschicht 4 ausgebildet (ein von den peripheren Abschnitten abweichender und dem größten Teil des Bereichs R1 entsprechender mittlerer Abschnitt R1C entspricht einem Oberflächenbereich einer später beschriebenen p⁻-Schicht 9), und zudem wird auf einer Oberfläche 4S der Schicht 4 eine Gate- oder Steuerelektrode 6 aus Polysilizium oder dergleichen ausgebildet. Eine Seitenwand 5 wird derart ausgebildet, daß sie Seitenflächen 6W der Gateelektrode 6 und Seitenflächen 4W der Gateisolationsschicht 4 auf einem zweiten Bereich R2, auf einem benachbart zu dem ersten Bereich R1 in der flachen Oberfläche 3S angeordneten dritten Bereich R3 und auf Bereichen R8 und R9, wo wie in Fig. 2 gezeigt keine p⁻-Schicht 9 ausgebildet ist, bedeckt. Des weiteren wird in der SOI-Schicht 3 die erste Störstellenschicht 9 (p⁻-Schicht) mit einer relativ geringen Konzentration von ersten Störstellen des ersten Leitfähigkeitstyps (d. h. des p-Typs) derart ausgebildet, daß sie sich ausgehend von dem mittleren Abschnitt R1C des ersten Bereichs R1 in der flachen Oberfläche 3S zu der zweiten Oberfläche 2S der unmittelbar darunter angeordneten vergrabenen Oxidschicht 2 erstreckt. Benachbart zu der ersten Störstellenschicht 9 wird eine zweite Störstellenschicht 10 (z. B. der Sourcebereich) mit zweiten Störstellen des zweiten Leitfähigkeitstyps (d. h. des n-Typs) derart ausgebildet, daß sie sich ausgehend von den Bereichen der flachen Oberfläche 3S, insbesondere ausgehend von einem der benachbart zu dem mittleren Abschnitt R1C angeordneten peripheren Abschnitte RS1 des ersten Bereichs R1, dem zweiten Bereich R2, einem extern benachbart zu dem zweiten Bereich R2 angeordneten vierten Bereich R4 und einem extern benachbart zu dem vierten Bereich R4 angeordneten sechsten Bereich R6, zu der Oberfläche 2S der vergrabenen Oxidschicht 2 erstreckt.

Die zweite Störstellenschicht 9 besteht aus (1) einer n⁻-Schicht 14 mit den zweiten Störstellen relativ geringer Konzentration, die sich ausgehend von dem oben genannten einen peripheren Abschnitt RS1 des ersten Bereichs R1 und einem eine Grenzfläche zu der Seitenwand 5 aufweisenden Abschnitt R21 des zweiten Bereichs R2 in das Innere der Schicht 10 erstreckt, und (2) einer n⁺-Schicht 12 mit den zweiten Störstellen relativ hoher Konzentration, die sich ausgehend von dem Rest des zweiten Bereichs R2 (der extern benachbart zu dem Abschnitt R21 angeordnet ist) und dem benachbart zu dem Rest des Bereichs R2 angeordneten vierten Bereich R4 der flachen Oberfläche 3S in das Innere der Schicht 10 erstreckt. Des weiteren ist eine dritte Störstellenschicht (z. B. der Drainbereich) mit den zweiten Störstellen des zweiten Leitfähigkeitstyps zwischen der ersten Störstellenschicht 9 und der zweiten Störstellenschicht 10 derart ausgebildet, daß sie sich ausgehend von den Bereichen der flachen Oberfläche 3S, insbesondere dem benachbart zu dem mittleren Abschnitt R1C angeordneten anderen peripheren Abschnitt RS2 des ersten Bereichs R1, dem dritten Bereich R3, einem extern benachbart zu dem Bereich R3 angeordneten fünften Bereich R5 und einem extern benachbart zu dem fünften Bereich R5 angeordneten siebten Bereich R7, zu der Oberfläche 2S der vergrabenen Oxidschicht 2 erstreckt.

Ein aus mehreren Schichten bestehender Silizidschutzabschnitt 8 ist derart auf der flachen Oberfläche 3S schichtweise ausgebildet, daß die Gateelektrode 6 und die Seitenwand 5 bedeckt werden. Insbesondere ist auf dem vierten Bereich R4 und dem fünften Bereich R5 der keinen Höhenunterschied aufweisenden flachen Oberfläche 3S sowie auf Oberflächen 5W der Seitenwand 5 und einer Oberfläche 6S der Gateelektrode 6 eine erste Isolationsschicht 81 ausgebildet, und auf einer Oberfläche 81S der Schicht 81 ist eine aus einem anderen Material als die Schicht 81 bestehende zweite Isolationsschicht 82 derart ausgebildet, daß sie die Oberfläche 81S bedeckt. Die Schichten 81 und 82 bestehen aus unterschiedlichen Materialien. Der Silizidschutzabschnitt 8 besitzt somit eine aus mehreren Isolationsschichten bestehende Schichtstruktur und bedeckt die nicht von der später beschriebenen Silizidschicht bedeckten Bereiche R1 bis R5 der flachen Oberfläche 3S. Der Abschnitt 8 erreicht nicht einen hohen Widerstand aufweisende Abschnitte 16 und 17, die in der zweiten bzw. dritten Störstellenschicht 10 bzw. 11 unmittelbar unterhalb des Bereichs R4 bzw. R5 der n⁺- Schicht 12 bzw. 13 ausgebildet sind. Die den hohen Widerstand aufweisenden Abschnitte 16 und 17 der n⁺-Schichten 12 und 13 besitzen somit jeweils dieselbe Dicke wie die in der SOI-Schicht 3 ausgebildeten Schichten 9, 14 und 15. Diese Dicke ist in Fig. 1 mit dem Bezugszeichen d1 bezeichnet.

Auf dem sechsten Bereich R6 der flachen Oberfläche 3S und in der n⁺-Schicht 12 der zweiten Störstellenschicht 10 ist eine erste Silizidschicht 71, welche eine silizifierte n⁺-Schicht darstellt, mit einer auf den Bereich R6 bezogenenen Tiefe von d2 (<d1) ausgebildet. Auf dem siebten Bereich R7 der flachen Oberfläche 3S und in der n⁺-Schicht 13 ist eine zweite Silizidschicht 72, die eine silizifierte n⁺-Schicht darstellt, mit einer auf den Bereich R7 bezogene Tiefe von d2 ausgebildet. Somit sind die unteren Flächen 7B der ersten und zweiten Silizidschicht 71 und 72 in den n⁺-Schichten 12 und 13 angeordnet, ohne die Oberfläche 2S zu berühren, und die ersten und zweiten Silizidschichten 71 und 72 dienen als entsprechende einen niedrigen Widerstand aufweisende Abschnitte (mit beispielsweise einem Flächenwiderstand von 10 Ω/) der zweiten und dritten Störstellenschichten. Der Flächenwiderstand des einen hohen Widerstand aufweisenden Abschnitts in den n⁺-Schichten 12 und 13, wo keine Silizidschichten 71 oder 72 ausgebildet sind, beträgt beispielsweise 100 Ω/. Bei einer Halbleiteranordnung gemäß diesem bevorzugten Ausführungsbeispiel wird zu keinem Zeitpunkt irgendein Abschnitt der SOI-Schicht 3 geätzt, und die SOI- Schicht 3 weist eine gleichmäßige Dicke d1 auf. Zudem erreichen die Silizidschichten 71 und 72 nicht die Grenzfläche (d. h die Oberfläche 2S) zwischen der SOI-Schicht 3 und der Unterlageschicht 2. Daher treten die mit dem Stand der Technik verbundenen Probleme, wie z. B. das Erzeugen eines Leckstroms und das Entfernen der Silizidschicht, zu keinem Zeitpunkt auf.

Des weiteren kann, wie in Fig. 1 durch eine gestrichelte Linie angedeutet ist, auf einer Oberfläche 82S der zweiten Isolationsschicht 82 eine hinsichtlich ihrer Qualität der ersten Isolationsschicht 81 entsprechende Isolationsschicht als eine dritte Isolationsschicht 83 ausgebildet werden. Darüber hinaus können auch mehr Isolationsschichten, z. B. eine vierte Isolationsschicht, eine fünfte Isolationsschicht usw., verwendet werden, um den aus mehreren Schichten bestehenden Silizidschutzabschnitt 8 auszubilden. Diese Strukturen weisen dieselben Vorteile wie die in Fig. 1 gezeigte Struktur auf.

Die Herstellung der oben diskutierten Struktur der Halbleiteranordnung gemäß dem vorliegenden Ausführungsbeispiel, insbesondere der Struktur des Silizidschutzabschnitts 8, kann folgendermaßen ablaufen. Insbesondere werden die in Fig. 1 gezeigten ersten und zweiten Isolationsschichten 81 und 82 in der angegebenen Reihenfolge als erste und zweite Isolationsschichten ausgebildet, um die Oberflächen 5S der Seitenwand 5, die Oberfläche 6S der Gateelektrode 6 und die nicht bedeckte flache Oberfläche 3S zu bedecken. Des weiteren wird zunächst die zweite Isolationsschicht durch Trockenätzen anisotrop geätzt, wobei die geätzte zweite Isolationsschicht die Oberflächen 5S und 6S sowie die Bereiche R4 und R5 bedeckt. Anschließend wird ein sich von der freigelegten Oberfläche der ersten Isolationsschicht durch die unmittelbar darunter befindliche erste Isolationsschicht erstreckender Abschnitt einem Naßätzvorgang unterzogen, um diesen Abschnitt zu entfernen. Die Schichten 81 und 82 weisen somit schließlich die oben beschriebene Struktur auf. Bei dem Trockenätzen werden die Ätzraten der ersten und zweiten Isolationsschichten derart gewählt, daß sie die Bedingung (Ätzrate der zweiten Isolationsschicht) < (Ätzrate der ersten Isolationsschicht) erfüllen. Aufgrund dieser Einstellung wird das Trockenätzen an der Oberfläche der ersten Isolationsschicht gestoppt und die flache Oberfläche 3S an keiner Stelle trockengeätzt, so daß auch nach dem Trockenätzvorgang und dem folgenden Naßätzvorgang die Flachheit so beibehalten werden kann, wie sie vor dem Trockenätzvorgang war.

Wird auch die in Fig. 1 gezeigte dritte Isolationsschicht 83 ausgebildet, muß zudem das Verhältnis derart gewählt werden, daß die Bedingung (Ätzrate der dritten Isolationsschicht 83) < (Ätzrate der zweiten Isolationsschicht 82) erfüllt ist. Dabei ist zu beachten, daß die dritte Isolationsschicht 83 in diesem Fall als die "zweite Isolationsschicht" und die Kombination aus der zweiten Isolationsschicht 82 und der ersten Isolationsschicht 81 als die "erste Isolationsschicht" wirkt.

Für die in Fig. 1 gezeigten ersten und dritten Isolationsschichten 81 und 83 kann beispielsweise eine flexible SiO₂-Schicht verwendet werden. In diesem Fall kann für die zweite Isolationsschicht 82 eine SiN-Schicht, eine nicht mit Störstellen dotierte Polysiliziumschicht oder eine andere Isolationsschicht verwendet werden.

Umgekehrt kann, falls für die ersten und dritten Isolationsschichten 81 und 83 eine ebenfalls flexible SiN- Schicht verwendet wird, für die zweite Isolationsschicht 82 eine SiO₂-Schicht, eine nicht mit Störstellen dotierte Polysiliziumschicht oder eine andere Isolationsschicht verwendet werden.

Nachfolgend werden besondere Beispiele beschrieben.

Bei der in Fig. 3 gezeigten Struktur des Silizidschutzabschnitts 8 ist eine zwischen SiO₂-Schichten 8A1 und 8A2 angeordnete SiN-Schicht 8B in die SiO₂-Schicht, welche dem aus dem Stand der Technik bekannten Silizidschutzabschnitt entspricht, eingefügt.

Eine derartige Struktur kann beim Trockenätzen zur Ausbildung des Silizidschutzabschnitts 8 mit der in Fig. 4 gezeigten Schichtstruktur, wie nachfolgend beschrieben wird, durch eine entsprechende Einstellung oder Wahl der Ätzraten für die SiO₂- Schicht 8A2 und die SiN-Schicht 8B erzielt werden. Insbesondere wird das anisotrope Ätzen lediglich für die SiO₂-Schicht 8A2 durchgeführt und anschließend an der Oberfläche der SiN-Schicht 8B gestoppt, falls beim Trockenätzen die Ätzrate für die SiN- Schicht 8B kleiner als die Ätzrate für die SiO₂-Schicht 8A2 gewählt wird. Anschließend wird ein freigelegter Abschnitt der SiN-Schicht 8B, der nicht einem zur Ausbildung des Silizidschutzabschnitts 8 vorgesehenen Abschnitt entspricht, durch Naßätzen mit Thermophosphorsäure entfernt, und ein unmittelbar darunter angeordneter Abschnitt der SiO₂-Schicht 8A1 wird durch Naßätzen entfernt, um den Silizidschutzabschnitt 8 auszubilden.

Die Dicke der SiO₂-Schichten 8A1 und 8A2 sowie der SiN-Schicht 8B liegt jeweils im Bereich von mehreren zehn nm (mehreren hundert Å) bis mehreren hundert nm (mehreren tausend Å).

Bei dem in Fig. 5 gezeigten Silizidschutzabschnitt 8 ist die SiN-Schicht 8B als erste Isolationsschicht und die darauf angeordnete SiO₂-Schicht 8A als zweite Isolationsschicht vorgesehen.

Für die Reralisierung einer derartigen doppelschichtigen Struktur wird die SiO₂-Schicht 8A einem Trockenätzvorgang unterzogen, wobei wie beim Beispiel 1 die Ätzrate der in Fig. 6 gezeigten SiN-Schicht 8B kleiner als die Ätzrate der SiO₂-Schicht 8A gewählt wird. Nach dem Entfernen eines Abschnitts der SiO₂- Schicht, der nicht zur Ausbildung des Silizidschutzabschnitts 8 vorgesehen ist, durch anisotropes Ätzen wird das Trockenätzen an einer freigelegten Oberfläche der SiN-Schicht 8B gestoppt und ein nicht dem Silizidschutzabschnitt 8 entsprechender Abschnitt der SiN-Schicht 8B mit Hilfe von Thermophosphorsäure durch Naßätzen entfernt. Somit wird der in Fig. 5 gezeigte Silizidschutzabschnitt 8 ausgebildet.

Die Dicke der SiO₂-Schicht 8A und der SiN-Schicht 8B liegt jeweils im Bereich von mehreren zehn nm (mehreren hundert A) bis mehreren hundert nm (mehreren tausend Å).

Bei der in Fig. 7 gezeigten Struktur des Silizidschutzabschnitts 8 ist die SiO₂-Schicht 8A als erste Isolationsschicht unterhalb der als zweite Isolationsschicht dienenden SiN-Schicht 8B vorgesehen.

Beim Beispiel 3 wird im Gegensatz zu den Beispielen 1 und 2 die Ätzrate der Sio₂-Schicht 8A kleiner als die Ätzrate der SiN- Schicht 8B gewählt, und die SiO₂-Schicht 8A sowie die SiN-Schicht 8B, welche mit der in Fig. 8 gezeigten Reihenfolge übereinander geschichtet sind, werden trockengeätzt. Dabei wird das Trockenätzen an der Oberfläche der SiO₂-Schicht 8A gestoppt, und ein nicht dem Silizidschutzabschnitt 8 entsprechender Abschnitt der SiO₂-Schicht 8A wird durch Naßätzen entfernt, um den in Fig. 7 gezeigten Silizidschutzabschnitt 8 auszubilden.

Sowohl die Dicke der unteren Schicht, d. h. der SiO₂-Schicht 8A, als auch die Dicke der oberen Schicht, d. h. der SiN-Schicht 8B, liegt im Bereich von mehreren zehn nm (mehreren hundert A) bis mehreren hundert nm (mehreren tausend Å).

Bei der in Fig. 9 gezeigten Struktur des Silizidschutzabschnitts 8 ist im Gegensatz zum Beispiel 1 die SiO₂-Schicht 8A als zweite Isolationsschicht zwischen der als erste Isolationsschicht dienenden SiN-Schicht 8B1 und der als dritte Isolationsschicht dienenden SiN-Schicht 8B2 angeordnet. Bei dieser Struktur ist zu berücksichtigen, daß die als zweite Isolationsschicht dienende SiN-Schicht 8B2 auf einer als erste Isolationsschicht dienenden Kombination der SiN-Schicht 8B1 und der SiO₂-Schicht 8A ausgebildet ist.

Bei diesem Beispiel wird das Verhältnis zwischen den Ätzraten der SiN-Schicht 8B2 und der SiO₂-Schicht 8A derart eingestellt, daß die Bedingung (Ätzrate der Schicht 8B2) < (Ätzrate der Schicht 8A) erfüllt ist, um das Ätzen zur Ausbildung eines Source/Drainbereichs (vgl. Fig. 10) entsprechend zu steuern.

Die Dicken der SiO₂-Schicht 8A und der SiN-Schichten 8B1 und 8B2 können jeweils im Bereich von mehreren zehn nm (mehreren hundert Å) bis mehreren hundert nm (mehreren tausend Å) liegen.

Das zweite bevorzugte Ausführungsbeispiel

Nachfolgend wird unter Bezugnahme auf die in den Fig. 11 bis 24 gezeigte Querschnittsansichten beispielhaft ein Verfahren zum Herstellen einer Halbleiteranordnung (d. h. eines MOSFET) mit dem anhand des ersten bevorzugten Ausführungsbeispiels beschriebenen Silizidschutzabschnitts erläutert.

(Vorbereitungsschritt a))

Fig. 11 zeigt einen Schritt zum Injizieren eines Kanaldotierions.

Zunächst wird der Silizium-Einkristallwafer 1 als Trägersubstrat vorbereitet, und in dem Siliziumwafer 1 wird durch das zuvor erwähnte SIMOX-Verfahren eine SiO₂-Schicht 2 als die vergrabene Oxidschicht (d. h. die Unterlageschicht) mit einer Dicke von ca. 400 nm (4000 Å) und anschließend die SOI-Schicht 3 mit einer Dicke von ca. 100 nm (1000 Å) ausgebildet.

Danach wird mit Hilfe des in Fig. 11 gezeigten Injektionsschritts in der SOI-Schicht 3 die erste Störstellenschicht mit den ersten Störstellen des ersten Leitfähigkeitstyps ausgebildet. Die Wahl der ersten Störstellen und deren Injektionskonzentration hängt davon ab, ob ein n- MOSFET oder ein p-MOSFET ausgebildet werden soll. Soll ein n-MOSFET ausgebildet werden, wird als zu injizierende erste Störstelle des ersten Leitfähigkeitstyps eine p-Störstelle verwendet, und in die SOI-Schicht 3 wird beispielsweise als erste Störstelle Arsen mit einer Beschleunigungsenergie von 60 keV und einer Konzentration von ca. 4E13 cm⁻² implantiert. Soll hingegen ein p-MOSFET ausgebildet werden, wird als zweite Störstelle des zweiten Leitfähigkeitstyps eine n-Störstelle verwendet, und in die SOI-Schicht 3 wird beispielsweise Bor mit einer Beschleunigungsenergie von 10 keV und einer Konzentration von ca. 4E13 cm⁻² implantiert.

Fig. 12 zeigt einen Schritt zum Aufbringen einer Gateoxidschicht (Gateisolationsschicht) und einer Polysiliziumschicht zur Ausbildung der Gateelektrode. Während dieses Schritts werden eine Gateoxidschicht 4A mit einer Dicke von ca. 7 nm (70 Å) und eine Polysiliziumschicht 6A mit einer Dicke von ca. 200 nm (2000 Å) in der angegebenen Reihenfolge auf der flachen Oberfläche 3S der SOI-Schicht 3 übereinander geschichtet.

Fig. 13 zeigt einen Schritt zum Injizieren von Dotierionen für die Gateelektrode. Mit Hilfe dieses Schritts wird die in Fig. 12 gezeigte Polysiliziumschicht 6A zu einer leitfähigen Polysiliziumschicht 6B. Im Falle der Herstellung eines n-MOSFET wird in die Schicht 6A Phosphor mit einer Beschleunigungsenergie von 15 keV und einer Konzentration von ca. 5E15 cm⁻² implantiert. Im Falle der Herstellung eines p-MOSFET wird hingegen in die Schicht 6A Bor mit einer Beschleunigungsenergie von 10 keV und einer Konzentration von ca. 5E15 cm⁻² implantiert.

Fig. 14 zeigt einen Trockenätzschritt zur Ausbildung eines Gatemusters. Insbesondere wird ein Resistmuster 20 entsprechend dem Gatemuster ausgebildet und ein Trockenätzvorgang durchgeführt, wobei dieses Muster 20 als Maske dient, um wie in Fig. 14 gezeigt, die Gateoxidschicht 4 als Gateisolationsschicht und die Polysiliziumschicht 6 als Gateelektrode auszubilden.

Fig. 15 zeigt einen Schritt zum Entfernen des in Fig. 14 dargestellten Resistmusters 20 und zum Injizieren von Störstellenionen für den Source/Drainbereich.

Bei einem n-MOSFET wird eine n-Störstelle (z. B. Arsen mit 60 keV und ca. 4E13 cm⁻²) als zweite Störstelle des zweiten Leitfähigkeitstyps verwendet, während bei einem p-MOSFET eine p- Störstelle (z. B. Bor mit 10 keV und ca. 4E13cm⁻²) verwendet wird.

Fig. 16 zeigt einen Schritt zum Aufbringen einer SiO₂-Schicht 5A zur Ausbildung einer Seitenwand.

Während dieses Schritts wird die SiO₂-Schicht 5A mit einer Dicke von ca. 80 nm (800 Å) auf der flachen Oberfläche 3S der SOI- Schicht 3, auf den Seitenflächen der Gateoxidschicht 4 und den Oberflächen der als Gateelektrode dienenden Polysiliziumschicht 6 ausgebildet.

Fig. 17 zeigt den zweiten Injektionsschritt zum Injizieren von Störstellenionen für den Source/Drainbereich, nachdem die als Seitenwand dienende SiO₂-Schicht 5A einem Trockenäzvorgang unterzogen worden ist. Insbesondere wird die in Fig. 16 gezeigte SiO₂-Schicht 5A zur Ausbildung der Seitenwand 5 trockengeätzt, so daß beide Seitenflächen der Gateisolationsschicht 4 und der Gateeelektrode 6 bedeckt werden, und anschließend werden die zweiten Störstellen (Ionen) des zweiten Leitfähigkeitstyps in die Source/Drainbereiche injiziert. Für den Fall der Herstellung eines in Fig. 17 gezeigten n-MOSFET werden beispielsweise Arsenionen mit einer Konzentration von ca. 4E15 cm⁻² bei einer Beschleunigungsenergie von 60 keV injiziert. Für den Fall der Herstellung eines nicht gezeigten p-MOSFET werden hingegen beispielsweise Borionen mit einer Konzentration von ca. 4E15 cm⁻² bei einer Beschleunigungsenergie von 10 keV injiziert. Durch diese Injektion werden die nicht von der Seitenwand 5 bedeckten Abschnitte der zweiten und dritten Störstellenschichten, die als Source/Drainbereiche dienen, zu Störstellenschichten mit einer hohen Konzentration (n⁺).

(Schritt b) zur Ausbildung der ersten Isolationsschicht)

Fig. 18 zeigt die Ausbildung der ersten Isolationsschicht 81A.

Die erste Isolationsschicht 81A wird insbesondere auf den Oberflächen der Seitenwand 5, der Oberfläche der Gateelektrode 6 und einem nicht von der Seitenwand 5 bedeckten freigelegten Abschnitt der flachen Oberfläche 3S der SOI-Schicht 3 ausgebildet. Die Schicht 81A ist eine SiO₂-Schicht oder eine SiN- Schicht. Bei Verwendung der SiN-Schicht muß diese eine Dicke von 300 nm (3000 Å) oder weniger aufweisen, damit die zwischen der SiN-Schicht und der SiO₂-Schicht auftretende Belastung nicht zu groß wird.

(Schritt c) zur Ausbildung der zweiten Isolationsschicht)

Anschließend wird, wie in Fig. 19 gezeigt ist, die zweite Isolationsschicht 82A auf eine Oberfläche der ersten Isolationsschicht 81A in Form einer Schicht aufgebracht. Wird beispielsweise eine SiO₂-Schicht als erste Isolationsschicht 81A verwendet, kann als zweite Isolationsschicht 82A eine SiN- Schicht, eine undotierte Polysiliziumschicht oder eine andere Isolationsschicht verwendet werden. Umgekehrt kann, falls als erste Isolationsschicht 81A die SiN-Schicht verwendet wird, eine SiO₂-Schicht, eine undotierte Polysiliziumschicht oder eine andere Isolationsschicht als zweite Isolationsschicht 82A verwendet werden.

(Resistmusterungsschritt d))

Auf der gesamten Oberfläche der zweiten Isolationsschicht 82A wird eine (nicht gezeigte) Resistschicht ausgebildet, die gemustert wird, um eine in Fig. 20 gezeigte Resistschicht 21 auszubilden, die oberhalb eines von der Seitenwand 5 und der Gateisolationsschicht 4 bedeckten Abschnitts SR1 der flachen Oberfläche 3S der SOI-Schicht 3 und oberhalb eines Oberflächenbereichs SR2 innerhalb eines bestimmten, den Abschnitt SR1 umgebenden Gebiets ausgebildet ist.

(Trockenätzschritt e))

Es wird ein normaler Trockenätzvorgang durchgeführt, wobei das Verhältnis zwischen den Ätzraten derart gewählt wird, daß die Bedingung (Ätzrate der zweiten Isolationsschicht 82A) < (Ätzrate der ersten Isolationsschicht 81A) erfüllt ist. Demzufolge wird, wie in Fig. 21 gezeigt ist, ein nicht von der Resistschicht 21 bedeckter Abschnitt der zweiten Isolationsschicht 82A durch das Trockenätzen entfernt, und das Trockenätzen wird an einer freigelegten Oberfläche der ersten Isolationsschicht 81A gestoppt. Dadurch wird vermieden, daß nicht nur die erste Isolationsschicht 81A, sondern auch die unmittelbar darunter befindliche SOI-Schicht 3 trockengeätzt wird, und die Oberfläche 3S der SOI-Schicht 3 bleibt flach.

(Naßätzschritt f))

Nach dem Trockenätzvorgang wird ein nicht von der zweiten Isolationsschicht 82 bedeckter freigelegter Bereich der ersten Isolationsschicht 81A einem Naßätzvorgang unter Verwendung von Thermophosphorsäure unterzogen, um diesen Abschnitt zu entfernen. Infolge dieser Schritte bleiben lediglich die von der Resistschicht 21 bedeckten ersten und zweiten Isolationsschichten 81 und 82 auf der Oberfläche 3S zurück. Da die flache Oberfläche 3S während dieses Schritts nicht naßgeätzt wird, wird jedoch in der flachen Oberfläche 3S kein Höhenunterschied hervorgerufen, und die Flachheit der Oberfläche 3S sowie die Dicke der SOI-Schicht 3 verändern sich nicht.

(Schritt g) zum Entfernen der Resistschicht)

Anschließend wird die Resistschicht 21 entfernt. Durch dieses Entfernen wird der aus den ersten und zweiten Isolationsschichten 81 und 82 bestehende Silizidschutz­ abschnitt 8 auf der flachen Oberfläche 3S derart ausgebildet, daß er die Gateelektrode 6 und die Seitenwand 5 wie in Fig. 22 gezeigt bedeckt.

(Silifikationsschritt h))

Wie in Fig. 23 gezeigt ist, wird Kobalt auf die freigelegte flache Oberfläche 3S und die Oberfläche des Silizidschutzabschnitts 8 aufgesputtert, um eine Kobaltschicht 70 (mit einer Dicke von 12 nm (120 Å)) auszubilden. Anschließend wird diese Anordnung in N₂-Gas bei ca. 800°C 30 Sekunden lang wärmebehandelt bzw. geglüht (Lampenglühen bzw. Lampenannealing) Nach dem Annealing wird das Co von der SiO₂-Schicht entfernt, indem die Anordnung in eine Säurelösung getaucht wird. Durch diesen Schritt werden Kobaltsilizidschichten 71 und 72 (mit einer Dicke von ca. 50 nm (500 Å)) in den nicht von dem Silizidschutzabschnitt 8 bedeckten Source/Drainbereichen 10 und 11 ausgebildet. In diesem Fall weisen die Source/Drainbereiche 10 und 11 eine gleichmäßige Dicke auf, und die unteren Flächen der Kobaltsilizidschichten 71 und 72 erreichen niemals die Grenzfläche 2S zwischen der SOI-Schicht 3 und der Unterlageschicht 2 und dringen niemals in diese ein, und in der vorliegenden Anordnung kann eine Struktur erzielt werden, die gut als Eingangs/Ausgangsschutzschaltung verwendet werden kann.

Zudem kann die in Fig. 18 gezeigte erste Isolationsschicht 81 (81A) durch eine mindestens doppelschichtige Struktur gebildet sein. Es wird daher nachfolgend ein Verfahren zum Herstellen der eine doppelschichtige Struktur aufweisenden ersten Isolationsschicht 81, die aus einem ersten Isolationsfilm 81a und einem zweiten Isolationsfilm 82a besteht, beschrieben.

Zunächst wird in diesem Fall ein in Fig. 25 gezeigter zusätzlicher Schritt zwischen den in den Fig. 18 und 19 gezeigten Schritten durchgeführt. Insbesondere wird der zweite Isolationsfilm 82a auf einer Oberfläche des während des in Fig. 18 gezeigten Schritts ausgebildeten ersten Isolationsfilms 81a mit einem anderen Material als der erste Isolationsfilm 81a ausgebildet. Durch diesen Schritt wird die aus den Filmen 81a und 82a bestehende erste Isolationsschicht 81 wie in Fig. 19 gezeigt ausgebildet.

In diesem Fall werden die in den Fig. 21 und 22 gezeigten Ätzschritte abgeändert. Insbesondere wird in diesem Fall das Verhältnis zwischen den Ätzraten derart gewählt, daß die Ätzrate der zweiten Isolationsschicht 82A, die aus demselben Material wie der erste Isolationsfilm 81a besteht, größer als die Ätzrate des zweiten Isolationsfilms 82a ist, und der Trockenätzvorgang wird anschließend mit diesem Ätzratenverhältnis durchgeführt. Wie in Fig. 26 gezeigt ist, wird durch diesen Ätzvorgang ein nicht von der Resistschicht 21 bedeckter zweiter Isolationsfilm 82a freigelegt und das Trockenätzen gestoppt. Anschließend wird der freigelegte Abschnitt des in Fig. 26 gezeigten zweiten Isolationsfilms 82a durch den ersten Trockenätzvorgang entfernt, was in Fig. 27 gezeigt ist, und der freigelegte Abschnitt des in Fig. 27 gezeigten ersten Isolationsfilms 81a wird zudem durch den zweiten Naßätzvorgang entfernt, was in Fig. 28 gezeigt ist. Anschließend wird der Silizidschutzabschnitt 8 durch Entfernen der in Fig. 28 gezeigten Resistschicht 21 derart ausgebildet, daß er die in Fig. 22 gezeigte und aus den ersten und zweiten Isolationsfilmen 81a und 82a bestehende erste Isolationsschicht 81 sowie die in Fig. 22 gezeigte und durch einen dritten Isolationsfilm 83a gebildete zweite Isolationsschicht 82 aufweist.

Selbstverständlich können auch in diesem Fall dieselben, oben beschriebenen und mit der Herstellung verbundenen Vorteile erzielt werden.

(Zusätzliche Bemerkung)

Obwohl die vorliegende Erfindung anhand eines MOSFET beschrieben worden ist, bei dem die SOI-Technik sowohl in dem ersten als auch in dem zweiten bevorzugten Ausführungsbeispiel angewendet worden ist, sind die "Halbleiterschicht" bzw. die "Unterlageschicht" der vorliegenden Erfindung nicht auf die "SOI-Schicht" bzw. die "BOX-Schicht" beschränkt. Die vorliegende Erfindung kann beispielsweise auch auf einen Fall angewendet werden, bei dem ein p-MOSFET bzw. ein n-MOSFET in einer n-Wanne bzw. einer p-Wanne ausgebildet wird. In diesem Fall bildet anstelle der "BOX-Schicht" die n-Wanne bzw. die p-Wanne die "Unterlageschicht", und die "Halbleiterschicht" wird in der Wanne durch die Source- und Drainbereiche sowie eine zwischen den Source- und Drainbereichen angeordnete und als Kanal dienende n⁻-Schicht bzw. p⁻-Schicht gebildet.

Schließlich wird darauf hingewiesen, daß die Erfindung zwar zuvor ausführlich dargestellt und beschrieben worden ist, wobei jedoch die vorhergehende Beschreibung hinsichtlich sämtlicher Merkmale lediglich als illustrativ zu verstehen und keinesfalls einschränkend ist.

Claims (10)

1. Halbleiteranordnung,
mit einem Silizidschutzabschnitt (8), der eine Gateisolationsschicht (4), eine Gateelektrode (6) und eine die Seitenflächen der Gateisolationsschicht und die Seitenflächen der Gateelektrode bedeckende Seitenwand (5) bedeckt, dadurch gekennzeichnet,
daß der Silizidschutzabschnitt (8) eine aus mehreren Isolationsschichten (81, 82, 83) bestehende Schichtstruktur besitzt.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Silizidschutzabschnitt (8) zudem eine erste Isolationsschicht (81), eine auf einer Oberfläche der ersten Isolationsschicht (81) vorgesehene zweite Isolationsschicht (82) und eine auf einer Oberfläche der zweiten Isolationsschicht (82) vorgesehene dritte Isolationsschicht (83) aufweist.

3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Isolationsschicht (81) und die dritte Isolationsschicht (83) aus demselben Material bestehen.

4. Halbleiteranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die erste Isolationsschicht (81) eine SiO₂-Schicht oder eine SiN-Schicht ist.

5. Halbleiteranordnung,
mit einer Halbleiterschicht (3),
mit einer Gateisolationsschicht (4), die auf einer Oberfläche der Halbleiterschicht (3) ausgebildet ist,
mit einer Gateelektrode (6), die auf der Oberfläche der Gateisolationsschicht (4) ausgebildet ist,
mit einer Seitenwand (5), die auf der Oberfläche der Halbleiterschicht (3) derart ausgebildet ist, daß sie Seitenflächen der Gateisolationsschicht (4) und Seitenflächen der Gateelektrode (6) bedeckt, und
mit einer Isolationsschicht, die auf der Oberfläche der Halbleiterschicht (3) derart ausgebildet ist, daß sie Oberflächen der Seitenwand (5) und eine Oberfläche der Gateelektrode (6) bedeckt,
dadurch gekennzeichnet,
daß die Isolationsschicht eine erste Isolationsschicht (81 oder 81, 82) und eine zweite Isolationsschicht (82 oder 83) umfaßt, die in der angegebenen Reihenfolge durch Trockenätzen ausgebildet worden sind, und
daß beim Trockenätzen die Ätzrate für die zweite Isolationsschicht (82 oder 83) größer als die Ätzrate für die erste Isolationsschicht (81, 82) gewählt worden ist.

6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß ein nicht von der zweiten Isolationsschicht (82 oder 83) bedeckter Abschnitt der ersten Isolationsschicht (81, 82) nach dem Trockenätzen durch Naßätzen entfernt worden ist.

7. Halbleiteranordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet,
daß die erste Isolationsschicht einen ersten Isolationsfilm (81) und einen zweiten Isolationsfilm (82) aus unterschiedlichen Materialien umfaßt, und
daß die Ätzrate für die zweite Isolationsschicht (83) größer als die Ätzrate für den benachbart zu der zweiten Isolationsschicht (83) angeordneten zweiten Isolationsfilm (82) gewählt worden ist.

8. Verfahren zum Herstellen einer Halbleiteranordnung, mit den Schritten:

• (a) Bereitstellen einer Halbleiterschicht (3), einer auf einer Oberfläche der Halbleiterschicht (3) ausgebildeten Gateisolationsschicht (4), einer auf einer Oberfläche der Gateisolationsschicht (4) ausgebildeten Gateelektrode (6) und einer auf der Oberfläche der Halbleiterschicht (3) derart ausgebildeten Seitenwand (5), daß diese Seitenflächen der Gateisolationsschicht (4) und Seitenflächen der Gateelektrode (6) bedeckt,
• (b) Ausbilden einer ersten Isolationsschicht (81A) auf Oberflächen der Seitenwand, einer Oberfläche der Gateelektrode (6) und einem freigelegten Abschnitt der Oberfläche der Halbleiterschicht (3),
• (c) Ausbilden einer zweiten Isolationsschicht (82A) auf einer Oberfläche der ersten Isolationsschicht (81A),
• (d) Ausbilden einer Resistschicht (21) auf einer Oberfläche der zweiten Isolationsschicht (82A) und Mustern der Resistschicht (21) derart, daß diese oberhalb eines Oberflächenbereichs und innerhalb eines vorbestimmten Bereichs angeordnet ist, der einen Bereich umgibt, in dem die Seitenwand in der Oberfläche der Halbleiterschicht vorgesehen ist;
• (e) Ätzen der zweiten Isolationsschicht (82A) und der ersten Isolationsschicht (81A) durch Trockenätzen, wobei eine Ätzrate für die zweite Isolationsschicht (82A) größer gewählt ist als die Ätzrate für die erste Isolationsschicht (81A),
• (f) Entfernen eines nicht von der zweiten Isolationsschicht (82A) bedeckten freigelegten Abschnitts der ersten Isolationsschicht (81A) nach dem Trockenätzen durch Naßätzen, und
• (g) Entfernen der Resistschicht (21).

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Isolationsschicht einen ersten Isolationsfilm (81a) und einen zweiten Isolationsfilm (82a) umfaßt,
daß die Ätzrate für die zweite Isolationsschicht (83a) größer gewählt ist als die Ätzrate für den zweiten Isolationsfilm (82a)
daß der Schritt (b) die Schritte (b-1) Ausbilden des ersten Isolationsfilms (81a) aus demselben Material wie die zweite Isolationsschicht (82a) auf der Oberfläche der Halbleiterschicht (3) und (b-2) Ausbilden des zweiten Isolationsfilms (82a) aus einem anderen Material als die zweite Isolationsschicht (83a) auf einer Oberfläche des ersten Isolationsfilms (81a) umfaßt, und
daß der Schritt (f) die Schritte (f-1) Entfernen eines freigelegten Abschnitts des zweiten Isolationsfilms (82a) nach dem Trockenätzen durch einen ersten Naßätzvorgang und (f-2) Entfernen eines freigelegten Abschnitts des ersten Isolationsfilms (81a) nach dem ersten Naßätzvorgang durch einen zweiten Naßätzvorgang umfaßt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der zweite Isolationsfilm (82a) eine SiO₂-Schicht oder eine SiN-Schicht ist.