JP2004039982A - 半導体装置 - Google Patents
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Abstract
【課題】高周波ＭＯＳＦＥＴの耐圧性を低下させることなく、動作速度を高め、出力効率を向上する。
【解決手段】ＭＯＳＦＥＴのドレインとなるＮ−型不純物層２、３の下に、Ｐ−−型不純物層１２を設ける。Ｐ−−型不純物層１２は、半導体基板１と同じＰ型であるが、不純物濃度は半導体基板１よりも低い。また、Ｐ−−型不純物層１２は、Ｎ−型不純物層２と接合するように、かつ接合部から離れるほどＰ型不純物の濃度（含まれる不純物の量）が大きくなる濃度プロファイルとなるように、形成する。また、接合部付近の不純物濃度を低くすることによって、ドレイン電圧印加時に空乏層が広がり易くなるようにして、ドレイン−基板間の容量Ｃｄｓを低減し動作速度を高める。また、この構造ではドレイン電圧の変動に対する容量Ｃｄｓの変動を小さくできるので、電力の漏れを抑えることができ、出力効率も向上する。
【選択図】 図３
【解決手段】ＭＯＳＦＥＴのドレインとなるＮ−型不純物層２、３の下に、Ｐ−−型不純物層１２を設ける。Ｐ−−型不純物層１２は、半導体基板１と同じＰ型であるが、不純物濃度は半導体基板１よりも低い。また、Ｐ−−型不純物層１２は、Ｎ−型不純物層２と接合するように、かつ接合部から離れるほどＰ型不純物の濃度（含まれる不純物の量）が大きくなる濃度プロファイルとなるように、形成する。また、接合部付近の不純物濃度を低くすることによって、ドレイン電圧印加時に空乏層が広がり易くなるようにして、ドレイン−基板間の容量Ｃｄｓを低減し動作速度を高める。また、この構造ではドレイン電圧の変動に対する容量Ｃｄｓの変動を小さくできるので、電力の漏れを抑えることができ、出力効率も向上する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に高周波数で動作するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
図１３は、典型的なＭＯＳＦＥＴの構造を示す断面図である。このＭＯＳＦＥＴは、低濃度のＰ型（Ｐ−型）シリコン基板１のドレインとなる領域に低濃度のＮ型（Ｎ−型）不純物層２が形成され、さらに、ソースとなる領域とドレインとなる領域の両方に高濃度のＮ型（Ｎ＋型）不純物層３が形成された構造をしている。
【０００３】
図１４は、上記ＭＯＳＦＥＴにドレイン電圧を印加した場合の、ドレイン領域の容量Ｃｄｓについて説明するための図である。ＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印加すると、図中に網掛け部分として示しているようにＮ−型不純物層２とＰ−型シリコン基板１との接合部に空乏層が形成される。この空乏層は絶縁体として機能するため、Ｎ−型不純物層２とＰ−型シリコン基板１の接合部に容量Ｃｄｓが発生する。空乏層は、ドレイン電圧が高くなるほど厚みを増すため、一般には、ドレイン電圧が高くなれば、容量Ｃｄｓは小さくなる。
【０００４】
ドレイン領域の容量は、ＭＯＳＦＥＴの動作速度を低下させる要因となるため、できる限り小さく抑える必要がある。特に、高周波数で動作するＭＯＳＦＥＴの場合には、耐圧性を高めるためにゲートとドレインの間隔Ｌｇｄ（図１３参照）を比較的長めにしなければならないため、基板とドレイン領域の接合部の容量が大きくなる傾向がある。容量Ｃｄｓが大きいと、動作周波数が高くなるにつれて出力電力がＰ−型シリコン基板に漏れ出して出力が低下し、電力効率が悪化する。このため、動作速度、および出力効率を高める上で、ドレイン領域の容量の低減は重要な課題となる。
【０００５】
なお、高周波ＭＯＳＦＥＴのドレイン領域の容量と出力電力の関係については、Ｍａｙｌａｙ Ｔｒｉｖｅｄｉらの論文“Ｐｅｒｆｏｒｍａｎｃｅ Ｍｏｄｅｌｉｎｇ ｏｆ ＲＦ Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ”（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ， Ｖｏｌ．４６，Ｎｏ．８，Ａｕｇｕｓｔ １９９９，Ｐ１７９４〜１８０１）に記載がある。同論文では、ＭＯＳＦＥＴの出力電力Ｐ０と、ソース−ドレイン間の寄生容量Ｃｏｓｓの関係を、下記式（１）により表している。
Ｐ０＝ＶＩＮ ２ｇｍ２ＲＬ／｛２・（１＋ω２Ｃｏｓｓ ２ＲＬ ２）｝…（１）
ＶＩＮ：入力電圧、 ｇｍ：相互コンダクタンス、 ω：周波数、 ＲＬ：負荷抵抗
式（１）は、寄生容量Ｃｏｓｓが小さいほど、Ｐ０が大きくなることを示している。
【０００６】
【発明が解決しようとする課題】
上記容量は、ゲート−ドレイン間の間隔Ｌｇｄを短縮することによって低減できる。しかし、前述のように、間隔ＬｇｄはＭＯＳＦＥＴの耐圧性に影響するため、これを短縮することは好ましくない。すなわち、高周波ＭＯＳＦＥＴの設計において、耐圧性を高めることと、動作速度および出力効率を高めることは、トレードオフの関係にある。
【０００７】
本発明は、高周波ＭＯＳＦＥＴの耐圧性を低下させることなく、動作速度および出力効率を高めることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は半導体装置の構造として２種類の構造を提案する。
【０００９】
第１の半導体装置は、第１導電型（例えばＰ型とする）の半導体基板と、その半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、半導体基板と反対の極性（第１導電型がＰ型であればＮ型）を有する第２導電型不純物領域と、第２導電型不純物領域のうちドレインとして形成された不純物領域にその不純物領域の下で接合するように形成された第１導電型不純物領域とを有する。第１導電型不純物領域は半導体基板の中に直接形成されており、かつ、第１導電型不純物領域に含まれる不純物の量は第２導電型不純物領域との接合部から離れるほど多くなる。深さ方向の濃度プロファイルを、不純物濃度が緩やかに上昇するようなものとすることにより、ドレイン電圧が印加された際に接合部の空乏層を広がり易くしたものである。
【００１０】
第２導電型不純物領域のうちドレインとして形成された不純物領域は、第１導電型不純物領域と接合する低濃度不純物領域と、その低濃度不純物領域の表層の高濃度不純物領域により構成されるようにする。
【００１１】
また、半導体装置のチャネルとなる部分には、第１導電型で前記半導体基板より不純物濃度が高い領域が形成されていることが望ましい。この領域は、好ましくは第１導電型不純物領域に接するように形成する。これにより、チャネル領域の不純物濃度の低下が招く短チャネル効果を抑制することができる。
【００１２】
さらに、第１導電型不純物領域は、第２導電型不純物領域のうちドレインとして形成された不純物領域の下でのみ、その不純物領域に接合することが好ましい。ソース領域側（横方向）にも第１導電型不純物領域が形成されている場合、ゲート電極側直下に第２導電型の不純物が拡散しやすく帰還容量増大の要因となりかねない。第１導電型不純物領域がドレイン領域の下にのみ形成されている場合であれば、これを防止することができる。
【００１３】
上記構造は、例えば、第１導電型の半導体基板に第２導電型の不純物を１〜５Ｅ１１個／ｃｍ２注入して第１導電型不純物領域を形成し、その第２導電型の不純物が注入された領域に、さらに１〜１０Ｅ１２個／ｃｍ２の第２導電型の不純物を注入することにより第２導電型不純物領域を形成することにより実現できる。
【００１４】
本発明の第２の半導体装置は、第１導電型の半導体基板と、半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、半導体基板と反対の極性を有する第２導電型不純物領域と、第２導電型不純物領域のうちドレインとして形成された不純物領域の下でその不純物領域に接合するように形成された酸化膜層とを有することを特徴とするものである。この構造では、ドレインとして形成された不純物領域の下にはＰＮ接合は存在しないので、ドレイン電圧印加時の容量を小さくすることができる。
【００１５】
第２の半導体装置も、第２導電型不純物領域のうちドレインとして形成された不純物領域は、第１導電型不純物領域と接合するように形成された低濃度不純物領域と、その低濃度不純物領域の表層の高濃度不純物領域により構成されることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、図面を参照して説明する。
【００１７】
実施の形態１．
本実施の形態におけるＭＯＳＦＥＴの構造上の特徴を説明するにあたり、まずこのＭＯＳＦＥＴの製造プロセスについて説明する。図１（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００１８】
はじめに、図１（ａ）に示すように、低濃度のＰ型（Ｐ−型）シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。次に、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン１１を形成する。
【００１９】
次に、図１（ｂ）に示すように、レジストパターン１１に覆われていない領域に、低濃度のＮ型不純物を注入する。本実施の形態では、Ｎ型不純物としてリン（Ｐ）を注入し、注入量は１〜５Ｅ１１個／ｃｍ２程度とする。この濃度（注入量）は、Ｐ−型シリコン基板１の極性を反転しない程度とする必要がある。これにより、図に示すように、Ｐ−型シリコン基板１に、極低濃度のＰ型（Ｐ−−型）不純物層１２が形成される。
【００２０】
次に、図１（ｃ）に示すように、図１（ｂ）のステップでリンを注入した領域に、さらにリンを注入する。但し、リンに代えて砒素（Ａｓ）など、他のＮ型不純物を注入してもよい。注入量は、図１（ｂ）のステップよりも少なくする。本実施の形態では、１〜１０Ｅ１２個／ｃｍ２程度とする。これにより、図に示すように、Ｐ−−型不純物層１２中に、Ｐ−−型不純物層１２より浅い、低濃度のＮ型（Ｎ−型）不純物層２が形成される。
【００２１】
次に、図１（ｄ）に示すように、レジストパターン１１を除去し、新たに、ドレイン領域とゲート電極のドレイン領域側の一部とを覆うように、レジストパターン１３を形成する。そして、レジストパターン１３に覆われていない領域に、Ｎ型不純物として砒素を注入することにより、高濃度のＮ型（Ｎ＋型）不純物層３を形成する。
【００２２】
最後に、レジストパターン１３を除去し、図１（ｅ）に示すように、ドレイン電極６とソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴの構造の特徴は、Ｎ−型不純物層２の直下に、Ｐ−−型不純物層１２が存在するという点にある。言い換えれば、Ｐ−型シリコン基板１の、Ｎ−型不純物層２の直下の領域の不純物濃度が特に低くなっているという点にある。本発明の目的は、ドレインとシリコン基板との間の寄生容量の低減であるため、ドレイン領域のみこのような層構造とする。この構造では、Ｎ−型不純物層２とＰ−型シリコン基板１の接合部で、不純物濃度は緩やかに変化する。
【００２３】
図２は、このＭＯＳＦＥＴのドレイン領域の深さ方向の不純物プロファイルを表したグラフである。グラフの横軸はＮ−型不純物層２の上面、すなわちＮ−型不純物層２とゲート酸化膜４の境界面からの深さを表し、縦軸は不純物濃度を表す。Ｐ型不純物の濃度は、Ｎ−型不純物層２とＰ−−型不純物層１２の境界部で１Ｅ１４個／ｃｍ２程度である。図に示すように、Ｐ−−型不純物層１２を形成しない場合には、この境界部を境にＰ型不純物の濃度は急激に高くなるが、本実施の形態のＭＯＳＦＥＴの構造では、境界部を境に、Ｐ型不純物の濃度は深さに対して緩やかに上昇する。
【００２４】
図３は、このＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印可したところを示した図である。図に示すように、ドレイン電圧が印可されると、Ｎ−型不純物層３とＰ−−型不純物層１２の接合部に、図に示すように空乏層が形成される。空乏層は、不純物濃度が低いほど広がりやすい。前述のプロファイルに示したように、本実施の形態のＭＯＳＦＥＴは、Ｎ−型不純物層３とＰ−−型不純物層１２の接合部付近でＰ型不純物の濃度が低くなっているため、空乏層が広がりやすい。
【００２５】
図４は、ドレイン電圧Ｖｄｓと基板容量Ｃｄｓの関係を示すグラフである。グラフの横軸はドレイン電圧である。グラフの縦軸は、単位ゲート幅あたりの容量Ｃｄｓ／Ｗｇｔ（Ｗｇｔ：ゲート幅）を表している。グラフの太線はＰ−−型不純物層１２がある場合、破線はＰ−−型不純物層１２が無い場合を表している。
【００２６】
図から明らかであるように、本実施の形態の構造では、接合部の不純物濃度が低く、空乏層が広がりやすいため、印可するドレイン電圧が大きくなると急激に容量Ｃｄｓが低下する。例えば、ドレイン電圧がＶｄｓ＝５［Ｖ］の場合を比較すると、Ｐ−−型不純物層１２が無いＭＯＳＦＥＴに比べて容量Ｃｄｓを４０％程度低減することができる。また、空乏層が広がることで、ドレイン領域付近の電界は緩やかになるため、ドレイン−ソース間の降伏電圧は大きくなる。
【００２７】
さらに、図に示されるように、ドレイン電圧Ｖｄｓが５［Ｖ］を超えると、容量Ｃｄｓの変化は緩やかになる。このため、ドレイン電圧が大きく変動しても、容量Ｃｄｓは大きく変動することがない。高周波数で動作するＭＯＳＦＥＴでは、通常、ドレイン電圧は電源電圧の約３倍の振幅で変動するため、シリコン基板への電力漏れが発生しやすい。この場合ＭＯＳＦＥＴの出力は当然に低下する。しかし、本実施の形態のＭＯＳＦＥＴの構造では、ドレイン電圧の変動に対する容量Ｃｄｓの変動を小さく抑えられることから、高い出力を安定して供給することができる。
【００２８】
実施の形態２．
実施の形態１において示したＭＯＳＦＥＴの製造プロセスによれば、図１（ａ）〜（ｅ）に示されるように、Ｐ−−型不純物層１２はゲート電極５の下にまで形成される。これは、ゲート電極５の直下、すなわちチャネルの不純物濃度を低下させることにほかならない。一般に、チャネルの不純物濃度が低下すると、短チャネル効果によりパンチスルーが生じたり、ドレインコンダクタンスが増大したりする可能性がある。実施の形態２では、これらを防止するためのＭＯＳＦＥＴの構造を提案する。
【００２９】
実施の形態２のＭＯＳＦＥＴの製造プロセスについて説明する。図５（ａ）〜（ｄ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００３０】
はじめに、図５（ａ）に示すように、Ｐ−型シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。次に、ドレイン領域を形成しようとする領域とゲート電極のドレイン領域側の一部とを覆うように、レジストパターン２１を形成する。次に、レジストパターン２１に覆われていない領域にＰ型不純物を注入してＰ型不純物層２２を形成する。本実施の形態では、Ｐ型不純物としてボロン（Ｂ）を注入し、注入量は０．１〜１０Ｅ１２個／ｃｍ２程度とする。なお、ボロンを注入した後に熱拡散処理を行って、注入したボロンをゲート電極５の下に拡散させてもよい。
【００３１】
次に、レジストパターン２１を除去した後、図５（ｂ）に示すように、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン１１を形成する。以降、実施の形態１と同様に、レジストパターン１１に覆われていない領域に、Ｐ−型シリコン基板１の極性を反転しない程度に低濃度のＮ型不純物を注入する。次に、図５（ｃ）に示すように、Ｎ型不純物をさらに注入して、Ｐ−−型不純物層１２中に、Ｎ−型不純物層２を形成する。
【００３２】
次に、レジストパターン１１を除去し、図５（ｄ）に示すように、実施の形態１と同様の手順によって、Ｎ＋型不純物層３、ドレイン電極６およびソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴは、ソース領域側に、Ｐ型不純物層２２が形成されている点が、実施の形態１のＭＯＳＦＥＴと異なる。Ｐ−−型不純物層１２を形成する前に、Ｐ型不純物層２２を形成しておくことで、Ｐ−−型不純物層１２を形成する過程でゲート電極５直下の不純物濃度が大幅に低下しないようにした点が特徴である。本実施の形態では、ゲート電極５の下の不純物濃度が低いことから、図６に示すように、ドレイン電圧印加時にゲート電極５方向については、空乏層はあまり広がらない。すなわち、実施の形態１の効果に加え、短チャネル効果を抑制し、パンチスルーの発生を防止する効果を奏することができる。
【００３３】
実施の形態３．
実施の形態１において示したＭＯＳＦＥＴの製造プロセスでは、Ｐ−−型不純物層１２の不純物濃度が低いために、Ｎ−不純物層２を形成する過程で、Ｎ型不純物がゲート電極５の下にまで拡散しやすい。すなわち、ゲート電極５とＮ−不純物層２の重なり幅Ｌｏｖが大きくなりやすい。これは、帰還容量Ｃｓｓを増加させる要因となるため、ＭＯＳＦＥＴの電圧利得を低下させる可能性がある。実施の形態３では、これを防止するためのＭＯＳＦＥＴの構造を示す。
【００３４】
実施の形態３のＭＯＳＦＥＴの製造プロセスについて説明する。図７（ａ）〜（ｃ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００３５】
はじめに、図７（ａ）に示すように、Ｐ−型シリコン基板１上に酸化膜３３を形成する。さらに酸化膜３３の上に、ドレイン領域を形成しようとする領域の一部が露出するようにレジストパターン３１を形成する。その露出した領域に、Ｐ−型シリコン基板１の極性を反転しない程度に低濃度のＮ型不純物を注入する。本実施の形態では、Ｎ型不純物としてリン（Ｐ）を注入し、注入量は１〜５Ｅ１１個／ｃｍ２程度としている。これにより、Ｐ−型シリコン基板１に、Ｐ−−型不純物層３２を形成する。レジストパターン３１と酸化膜３３は、不純物注入後に除去する。
【００３６】
次に、図７（ｂ）に示すように、酸化膜３３を除去した後のＰ−型シリコン基板１上に、ゲート酸化膜４およびゲート電極５を形成する。さらに、ソース領域を形成しようとする領域とゲート電極５のソース領域側の一部とを覆うように、レジストパターン１１を形成する。以降、実施の形態１と同様に、レジストパターン１１に覆われていない領域に、Ｎ型不純物を注入する。本実施の形態ではリンを１〜１０Ｅ１２個／ｃｍ２程度注入している。これにより、図に示すように、Ｐ−−型不純物層３２の上に、Ｐ−−型不純物層３２よりも広い幅のＮ−型不純物層２が形成される。
【００３７】
次に、レジストパターン１１を除去し、図７（ｃ）に示すように、実施の形態１と同様の手順で、Ｎ＋型不純物層３、ドレイン電極６およびソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴは、Ｐ−−型不純物層３２が、Ｎ−型不純物層２より幅が狭く、Ｎ−型不純物層２の下でのみＰ−−型不純物層２２に接合しているという点が、他の実施の形態と異なる。実施の形態１や２と比較した場合、Ｎ−型不純物層２を形成する過程で、不純物がゲート電極５の下に拡散しにくくなるので、ゲート電極５とＮ−型不純物層２の重なり幅Ｌｏｖ（図７（ｂ）参照）は小さくなる。
【００３８】
図８は、このＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印可したところを示した図である。Ｎ−型不純物層２の下にＰ−−型不純物層３２を設けたことにより、他の実施の形態同様、ドレイン電圧印加時に空乏層が広がりやすく、容量Ｃｄｓを小さくすることができる。さらに、ゲート電極５とＮ−型不純物層２の重なり幅Ｌｏｖが小さいことから、帰還容量Ｃｓｓも低減することができ、ＭＯＳＦＥＴの動作速度を向上することができる。
【００３９】
実施の形態４．
次に、Ｐ−型シリコン基板への電力の漏れを抑制することに重点をおいたＭＯＳＦＥＴの構造を示す。まず、このＭＯＳＦＥＴの製造プロセスについて説明する。図９（ａ）および（ｂ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００４０】
はじめに、図９（ａ）に示すように、Ｐ−型シリコン基板１上に、ドレイン領域を形成しようとする領域の一部が露出するようにパターン４１を形成する。パターン４１は、他の実施の形態と同様、レジストパターンでもよいが、酸化膜マスク、金属マスクなど、イオン注入素子能力の高いものとすることが好ましい。
【００４１】
次に、露出している領域に、高濃度の酸素（Ｏ）イオンを注入する。本実施の形態では、注入量を１０Ｅ１８個／ｃｍ２程度とし、約０．２〜１．０μｍの深さに注入している。注入の深さは、後に形成するＮ−型不純物層より深くなるように決める。その後、高温処理を施して、図に示すように、Ｐ−型シリコン基板１の中ほどに、酸化膜（ＳｉＯ２）層４２を形成する。この酸化膜層４２は、後に、Ｎ−型不純物層を形成した際に、そのＮ−型不純物層の直下に位置することとなる。
【００４２】
次に、図９（ｂ）に示すように、パターン４１を除去し、Ｐ−型シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。さらに、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン（図示せず）を形成して、レジストに覆われていない領域に、リンあるいは砒素などのＮ型不純物を注入する。これにより、図に示すように、酸化膜層４２の上に、Ｎ−型不純物層２が形成される。
【００４３】
次に、レジストパターンを除去し、ドレイン領域とゲート電極のドレイン領域側の一部とを覆うレジストパターン（図示せず）を新たに形成する。そして、レジストに覆われていない領域に、Ｎ型不純物としてヒ素を注入することにより、Ｎ＋型不純物層３を形成する。最後に、ドレイン電極６とソース電極７を形成して、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴの構造の特徴は、Ｎ−型不純物層２の直下に酸化膜層４２が存在しており、ＰＮ接合が無いという点にある。
【００４４】
図１０は、本実施の形態のＭＯＳＦＥＴのドレイン領域の深さ方向の不純物プロファイルを示すグラフである。Ｎ−型不純物層２の直下は酸化膜層４２のため、不純物濃度は０となる（グラフには表示されない）。したがって、図１１に示すようにドレイン電圧Ｖｄｓを印可したときのＮ−型不純物層２とＰ−型シリコン基板１との間の容量Ｃｄｓは、明らかに他の実施の形態よりも小さくなる。
【００４５】
図１２は、ドレイン電圧を印加時のドレイン電圧Ｖｄｓと容量Ｃｄｓの関係を示すグラフである。従来（Ｐ−−層が無い場合）あるいは実施の形態１のＰ−−層が有る場合のグラフと比較した場合、２つの特徴がある。
【００４６】
第１に、容量Ｃｄｓが大幅に小さくなる。特に、ドレイン電圧５［Ｖ］では、実施の形態１のＭＯＳＦＥＴの構造よりも４０％程度、また、従来のＭＯＳＦＥＴの構造を基準とすれば６０％近く、容量Ｃｄｓが低減される。また、第２に、酸化膜層４２の存在により、グラフが、より平坦になっていることがわかる。これは、ドレイン電圧が変化しても、容量があまり変動しないことを意味する。したがって、信号振幅が大きい場合でも、Ｐ−型シリコン基板への高周波電力の漏れを最小限に抑えることができる。
【００４７】
【発明の効果】
本発明の第１の半導体装置は、第１導電型の基板と、ドレインとなる第２導電型不純物領域との間に、基板と同じ導電型、かつ基板よりも不純物濃度が低い層を設けたもので、この層は、第２導電型不純物領域との接合部から離れるほど不純物濃度が高くなるような濃度プロファイルを有する。ＰＮ接合部付近の不純物濃度を低くすることにより、ドレイン電圧印加時に空乏層が広がり易くなるので、ドレイン領域の容量を低く抑えることができ、動作速度が向上する。また、ドレイン電圧の変動に対する容量の変動が小さくなるので、電力漏れを防止することができ、出力効率も高まる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造プロセスおよび構造を表す図。
【図２】実施の形態１の半導体装置のドレイン領域の深さ方向の濃度プロファイルを示す図。
【図３】実施の形態１の半導体装置にドレイン電圧を印加したところを示す図。
【図４】実施の形態１の半導体装置の、ドレイン電圧とドレイン領域の容量の関係を示す図。
【図５】実施の形態２の半導体装置の製造プロセスおよび構造を表す図。
【図６】実施の形態２の半導体装置にドレイン電圧を印加したところを示す図。
【図７】実施の形態３の半導体装置の製造プロセスおよび構造を表す図。
【図８】実施の形態３の半導体装置にドレイン電圧を印加したところを示す図。
【図９】実施の形態４の半導体装置の製造プロセスおよび構造を表す図。
【図１０】実施の形態４の半導体装置のドレイン領域の深さ方向の濃度プロファイルを示す図。
【図１１】実施の形態４の半導体装置にドレイン電圧を印加したところを示す図。
【図１２】実施の形態４の半導体装置の、ドレイン電圧とドレイン領域の容量の関係を示す図。
【図１３】従来の半導体装置の構造を表す図。
【図１４】従来の半導体装置にドレイン電圧を印加したところを示す図。
【符号の説明】
１ Ｐ−型シリコン基板、 ２ Ｎ−型不純物層、 ３ Ｎ＋型不純物層、 ４ ゲート酸化膜、 ５ ゲート電極、 ６ ドレイン電極、 ７ ソース電極、 １１，１３，２１，３１ レジストパターン、 １２，３２ Ｐ−−型不純物層、 ２２ Ｐ型不純物層、 ３３ 酸化膜、 ４１ パターン、 ４２ 酸化膜層。
【発明の属する技術分野】
本発明は、半導体装置、特に高周波数で動作するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
図１３は、典型的なＭＯＳＦＥＴの構造を示す断面図である。このＭＯＳＦＥＴは、低濃度のＰ型（Ｐ−型）シリコン基板１のドレインとなる領域に低濃度のＮ型（Ｎ−型）不純物層２が形成され、さらに、ソースとなる領域とドレインとなる領域の両方に高濃度のＮ型（Ｎ＋型）不純物層３が形成された構造をしている。
【０００３】
図１４は、上記ＭＯＳＦＥＴにドレイン電圧を印加した場合の、ドレイン領域の容量Ｃｄｓについて説明するための図である。ＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印加すると、図中に網掛け部分として示しているようにＮ−型不純物層２とＰ−型シリコン基板１との接合部に空乏層が形成される。この空乏層は絶縁体として機能するため、Ｎ−型不純物層２とＰ−型シリコン基板１の接合部に容量Ｃｄｓが発生する。空乏層は、ドレイン電圧が高くなるほど厚みを増すため、一般には、ドレイン電圧が高くなれば、容量Ｃｄｓは小さくなる。
【０００４】
ドレイン領域の容量は、ＭＯＳＦＥＴの動作速度を低下させる要因となるため、できる限り小さく抑える必要がある。特に、高周波数で動作するＭＯＳＦＥＴの場合には、耐圧性を高めるためにゲートとドレインの間隔Ｌｇｄ（図１３参照）を比較的長めにしなければならないため、基板とドレイン領域の接合部の容量が大きくなる傾向がある。容量Ｃｄｓが大きいと、動作周波数が高くなるにつれて出力電力がＰ−型シリコン基板に漏れ出して出力が低下し、電力効率が悪化する。このため、動作速度、および出力効率を高める上で、ドレイン領域の容量の低減は重要な課題となる。
【０００５】
なお、高周波ＭＯＳＦＥＴのドレイン領域の容量と出力電力の関係については、Ｍａｙｌａｙ Ｔｒｉｖｅｄｉらの論文“Ｐｅｒｆｏｒｍａｎｃｅ Ｍｏｄｅｌｉｎｇ ｏｆ ＲＦ Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ”（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ， Ｖｏｌ．４６，Ｎｏ．８，Ａｕｇｕｓｔ １９９９，Ｐ１７９４〜１８０１）に記載がある。同論文では、ＭＯＳＦＥＴの出力電力Ｐ０と、ソース−ドレイン間の寄生容量Ｃｏｓｓの関係を、下記式（１）により表している。
Ｐ０＝ＶＩＮ ２ｇｍ２ＲＬ／｛２・（１＋ω２Ｃｏｓｓ ２ＲＬ ２）｝…（１）
ＶＩＮ：入力電圧、 ｇｍ：相互コンダクタンス、 ω：周波数、 ＲＬ：負荷抵抗
式（１）は、寄生容量Ｃｏｓｓが小さいほど、Ｐ０が大きくなることを示している。
【０００６】
【発明が解決しようとする課題】
上記容量は、ゲート−ドレイン間の間隔Ｌｇｄを短縮することによって低減できる。しかし、前述のように、間隔ＬｇｄはＭＯＳＦＥＴの耐圧性に影響するため、これを短縮することは好ましくない。すなわち、高周波ＭＯＳＦＥＴの設計において、耐圧性を高めることと、動作速度および出力効率を高めることは、トレードオフの関係にある。
【０００７】
本発明は、高周波ＭＯＳＦＥＴの耐圧性を低下させることなく、動作速度および出力効率を高めることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は半導体装置の構造として２種類の構造を提案する。
【０００９】
第１の半導体装置は、第１導電型（例えばＰ型とする）の半導体基板と、その半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、半導体基板と反対の極性（第１導電型がＰ型であればＮ型）を有する第２導電型不純物領域と、第２導電型不純物領域のうちドレインとして形成された不純物領域にその不純物領域の下で接合するように形成された第１導電型不純物領域とを有する。第１導電型不純物領域は半導体基板の中に直接形成されており、かつ、第１導電型不純物領域に含まれる不純物の量は第２導電型不純物領域との接合部から離れるほど多くなる。深さ方向の濃度プロファイルを、不純物濃度が緩やかに上昇するようなものとすることにより、ドレイン電圧が印加された際に接合部の空乏層を広がり易くしたものである。
【００１０】
第２導電型不純物領域のうちドレインとして形成された不純物領域は、第１導電型不純物領域と接合する低濃度不純物領域と、その低濃度不純物領域の表層の高濃度不純物領域により構成されるようにする。
【００１１】
また、半導体装置のチャネルとなる部分には、第１導電型で前記半導体基板より不純物濃度が高い領域が形成されていることが望ましい。この領域は、好ましくは第１導電型不純物領域に接するように形成する。これにより、チャネル領域の不純物濃度の低下が招く短チャネル効果を抑制することができる。
【００１２】
さらに、第１導電型不純物領域は、第２導電型不純物領域のうちドレインとして形成された不純物領域の下でのみ、その不純物領域に接合することが好ましい。ソース領域側（横方向）にも第１導電型不純物領域が形成されている場合、ゲート電極側直下に第２導電型の不純物が拡散しやすく帰還容量増大の要因となりかねない。第１導電型不純物領域がドレイン領域の下にのみ形成されている場合であれば、これを防止することができる。
【００１３】
上記構造は、例えば、第１導電型の半導体基板に第２導電型の不純物を１〜５Ｅ１１個／ｃｍ２注入して第１導電型不純物領域を形成し、その第２導電型の不純物が注入された領域に、さらに１〜１０Ｅ１２個／ｃｍ２の第２導電型の不純物を注入することにより第２導電型不純物領域を形成することにより実現できる。
【００１４】
本発明の第２の半導体装置は、第１導電型の半導体基板と、半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、半導体基板と反対の極性を有する第２導電型不純物領域と、第２導電型不純物領域のうちドレインとして形成された不純物領域の下でその不純物領域に接合するように形成された酸化膜層とを有することを特徴とするものである。この構造では、ドレインとして形成された不純物領域の下にはＰＮ接合は存在しないので、ドレイン電圧印加時の容量を小さくすることができる。
【００１５】
第２の半導体装置も、第２導電型不純物領域のうちドレインとして形成された不純物領域は、第１導電型不純物領域と接合するように形成された低濃度不純物領域と、その低濃度不純物領域の表層の高濃度不純物領域により構成されることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、図面を参照して説明する。
【００１７】
実施の形態１．
本実施の形態におけるＭＯＳＦＥＴの構造上の特徴を説明するにあたり、まずこのＭＯＳＦＥＴの製造プロセスについて説明する。図１（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００１８】
はじめに、図１（ａ）に示すように、低濃度のＰ型（Ｐ−型）シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。次に、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン１１を形成する。
【００１９】
次に、図１（ｂ）に示すように、レジストパターン１１に覆われていない領域に、低濃度のＮ型不純物を注入する。本実施の形態では、Ｎ型不純物としてリン（Ｐ）を注入し、注入量は１〜５Ｅ１１個／ｃｍ２程度とする。この濃度（注入量）は、Ｐ−型シリコン基板１の極性を反転しない程度とする必要がある。これにより、図に示すように、Ｐ−型シリコン基板１に、極低濃度のＰ型（Ｐ−−型）不純物層１２が形成される。
【００２０】
次に、図１（ｃ）に示すように、図１（ｂ）のステップでリンを注入した領域に、さらにリンを注入する。但し、リンに代えて砒素（Ａｓ）など、他のＮ型不純物を注入してもよい。注入量は、図１（ｂ）のステップよりも少なくする。本実施の形態では、１〜１０Ｅ１２個／ｃｍ２程度とする。これにより、図に示すように、Ｐ−−型不純物層１２中に、Ｐ−−型不純物層１２より浅い、低濃度のＮ型（Ｎ−型）不純物層２が形成される。
【００２１】
次に、図１（ｄ）に示すように、レジストパターン１１を除去し、新たに、ドレイン領域とゲート電極のドレイン領域側の一部とを覆うように、レジストパターン１３を形成する。そして、レジストパターン１３に覆われていない領域に、Ｎ型不純物として砒素を注入することにより、高濃度のＮ型（Ｎ＋型）不純物層３を形成する。
【００２２】
最後に、レジストパターン１３を除去し、図１（ｅ）に示すように、ドレイン電極６とソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴの構造の特徴は、Ｎ−型不純物層２の直下に、Ｐ−−型不純物層１２が存在するという点にある。言い換えれば、Ｐ−型シリコン基板１の、Ｎ−型不純物層２の直下の領域の不純物濃度が特に低くなっているという点にある。本発明の目的は、ドレインとシリコン基板との間の寄生容量の低減であるため、ドレイン領域のみこのような層構造とする。この構造では、Ｎ−型不純物層２とＰ−型シリコン基板１の接合部で、不純物濃度は緩やかに変化する。
【００２３】
図２は、このＭＯＳＦＥＴのドレイン領域の深さ方向の不純物プロファイルを表したグラフである。グラフの横軸はＮ−型不純物層２の上面、すなわちＮ−型不純物層２とゲート酸化膜４の境界面からの深さを表し、縦軸は不純物濃度を表す。Ｐ型不純物の濃度は、Ｎ−型不純物層２とＰ−−型不純物層１２の境界部で１Ｅ１４個／ｃｍ２程度である。図に示すように、Ｐ−−型不純物層１２を形成しない場合には、この境界部を境にＰ型不純物の濃度は急激に高くなるが、本実施の形態のＭＯＳＦＥＴの構造では、境界部を境に、Ｐ型不純物の濃度は深さに対して緩やかに上昇する。
【００２４】
図３は、このＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印可したところを示した図である。図に示すように、ドレイン電圧が印可されると、Ｎ−型不純物層３とＰ−−型不純物層１２の接合部に、図に示すように空乏層が形成される。空乏層は、不純物濃度が低いほど広がりやすい。前述のプロファイルに示したように、本実施の形態のＭＯＳＦＥＴは、Ｎ−型不純物層３とＰ−−型不純物層１２の接合部付近でＰ型不純物の濃度が低くなっているため、空乏層が広がりやすい。
【００２５】
図４は、ドレイン電圧Ｖｄｓと基板容量Ｃｄｓの関係を示すグラフである。グラフの横軸はドレイン電圧である。グラフの縦軸は、単位ゲート幅あたりの容量Ｃｄｓ／Ｗｇｔ（Ｗｇｔ：ゲート幅）を表している。グラフの太線はＰ−−型不純物層１２がある場合、破線はＰ−−型不純物層１２が無い場合を表している。
【００２６】
図から明らかであるように、本実施の形態の構造では、接合部の不純物濃度が低く、空乏層が広がりやすいため、印可するドレイン電圧が大きくなると急激に容量Ｃｄｓが低下する。例えば、ドレイン電圧がＶｄｓ＝５［Ｖ］の場合を比較すると、Ｐ−−型不純物層１２が無いＭＯＳＦＥＴに比べて容量Ｃｄｓを４０％程度低減することができる。また、空乏層が広がることで、ドレイン領域付近の電界は緩やかになるため、ドレイン−ソース間の降伏電圧は大きくなる。
【００２７】
さらに、図に示されるように、ドレイン電圧Ｖｄｓが５［Ｖ］を超えると、容量Ｃｄｓの変化は緩やかになる。このため、ドレイン電圧が大きく変動しても、容量Ｃｄｓは大きく変動することがない。高周波数で動作するＭＯＳＦＥＴでは、通常、ドレイン電圧は電源電圧の約３倍の振幅で変動するため、シリコン基板への電力漏れが発生しやすい。この場合ＭＯＳＦＥＴの出力は当然に低下する。しかし、本実施の形態のＭＯＳＦＥＴの構造では、ドレイン電圧の変動に対する容量Ｃｄｓの変動を小さく抑えられることから、高い出力を安定して供給することができる。
【００２８】
実施の形態２．
実施の形態１において示したＭＯＳＦＥＴの製造プロセスによれば、図１（ａ）〜（ｅ）に示されるように、Ｐ−−型不純物層１２はゲート電極５の下にまで形成される。これは、ゲート電極５の直下、すなわちチャネルの不純物濃度を低下させることにほかならない。一般に、チャネルの不純物濃度が低下すると、短チャネル効果によりパンチスルーが生じたり、ドレインコンダクタンスが増大したりする可能性がある。実施の形態２では、これらを防止するためのＭＯＳＦＥＴの構造を提案する。
【００２９】
実施の形態２のＭＯＳＦＥＴの製造プロセスについて説明する。図５（ａ）〜（ｄ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００３０】
はじめに、図５（ａ）に示すように、Ｐ−型シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。次に、ドレイン領域を形成しようとする領域とゲート電極のドレイン領域側の一部とを覆うように、レジストパターン２１を形成する。次に、レジストパターン２１に覆われていない領域にＰ型不純物を注入してＰ型不純物層２２を形成する。本実施の形態では、Ｐ型不純物としてボロン（Ｂ）を注入し、注入量は０．１〜１０Ｅ１２個／ｃｍ２程度とする。なお、ボロンを注入した後に熱拡散処理を行って、注入したボロンをゲート電極５の下に拡散させてもよい。
【００３１】
次に、レジストパターン２１を除去した後、図５（ｂ）に示すように、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン１１を形成する。以降、実施の形態１と同様に、レジストパターン１１に覆われていない領域に、Ｐ−型シリコン基板１の極性を反転しない程度に低濃度のＮ型不純物を注入する。次に、図５（ｃ）に示すように、Ｎ型不純物をさらに注入して、Ｐ−−型不純物層１２中に、Ｎ−型不純物層２を形成する。
【００３２】
次に、レジストパターン１１を除去し、図５（ｄ）に示すように、実施の形態１と同様の手順によって、Ｎ＋型不純物層３、ドレイン電極６およびソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴは、ソース領域側に、Ｐ型不純物層２２が形成されている点が、実施の形態１のＭＯＳＦＥＴと異なる。Ｐ−−型不純物層１２を形成する前に、Ｐ型不純物層２２を形成しておくことで、Ｐ−−型不純物層１２を形成する過程でゲート電極５直下の不純物濃度が大幅に低下しないようにした点が特徴である。本実施の形態では、ゲート電極５の下の不純物濃度が低いことから、図６に示すように、ドレイン電圧印加時にゲート電極５方向については、空乏層はあまり広がらない。すなわち、実施の形態１の効果に加え、短チャネル効果を抑制し、パンチスルーの発生を防止する効果を奏することができる。
【００３３】
実施の形態３．
実施の形態１において示したＭＯＳＦＥＴの製造プロセスでは、Ｐ−−型不純物層１２の不純物濃度が低いために、Ｎ−不純物層２を形成する過程で、Ｎ型不純物がゲート電極５の下にまで拡散しやすい。すなわち、ゲート電極５とＮ−不純物層２の重なり幅Ｌｏｖが大きくなりやすい。これは、帰還容量Ｃｓｓを増加させる要因となるため、ＭＯＳＦＥＴの電圧利得を低下させる可能性がある。実施の形態３では、これを防止するためのＭＯＳＦＥＴの構造を示す。
【００３４】
実施の形態３のＭＯＳＦＥＴの製造プロセスについて説明する。図７（ａ）〜（ｃ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００３５】
はじめに、図７（ａ）に示すように、Ｐ−型シリコン基板１上に酸化膜３３を形成する。さらに酸化膜３３の上に、ドレイン領域を形成しようとする領域の一部が露出するようにレジストパターン３１を形成する。その露出した領域に、Ｐ−型シリコン基板１の極性を反転しない程度に低濃度のＮ型不純物を注入する。本実施の形態では、Ｎ型不純物としてリン（Ｐ）を注入し、注入量は１〜５Ｅ１１個／ｃｍ２程度としている。これにより、Ｐ−型シリコン基板１に、Ｐ−−型不純物層３２を形成する。レジストパターン３１と酸化膜３３は、不純物注入後に除去する。
【００３６】
次に、図７（ｂ）に示すように、酸化膜３３を除去した後のＰ−型シリコン基板１上に、ゲート酸化膜４およびゲート電極５を形成する。さらに、ソース領域を形成しようとする領域とゲート電極５のソース領域側の一部とを覆うように、レジストパターン１１を形成する。以降、実施の形態１と同様に、レジストパターン１１に覆われていない領域に、Ｎ型不純物を注入する。本実施の形態ではリンを１〜１０Ｅ１２個／ｃｍ２程度注入している。これにより、図に示すように、Ｐ−−型不純物層３２の上に、Ｐ−−型不純物層３２よりも広い幅のＮ−型不純物層２が形成される。
【００３７】
次に、レジストパターン１１を除去し、図７（ｃ）に示すように、実施の形態１と同様の手順で、Ｎ＋型不純物層３、ドレイン電極６およびソース電極７を形成する。以上のプロセスにより、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴは、Ｐ−−型不純物層３２が、Ｎ−型不純物層２より幅が狭く、Ｎ−型不純物層２の下でのみＰ−−型不純物層２２に接合しているという点が、他の実施の形態と異なる。実施の形態１や２と比較した場合、Ｎ−型不純物層２を形成する過程で、不純物がゲート電極５の下に拡散しにくくなるので、ゲート電極５とＮ−型不純物層２の重なり幅Ｌｏｖ（図７（ｂ）参照）は小さくなる。
【００３８】
図８は、このＭＯＳＦＥＴにドレイン電圧Ｖｄｓを印可したところを示した図である。Ｎ−型不純物層２の下にＰ−−型不純物層３２を設けたことにより、他の実施の形態同様、ドレイン電圧印加時に空乏層が広がりやすく、容量Ｃｄｓを小さくすることができる。さらに、ゲート電極５とＮ−型不純物層２の重なり幅Ｌｏｖが小さいことから、帰還容量Ｃｓｓも低減することができ、ＭＯＳＦＥＴの動作速度を向上することができる。
【００３９】
実施の形態４．
次に、Ｐ−型シリコン基板への電力の漏れを抑制することに重点をおいたＭＯＳＦＥＴの構造を示す。まず、このＭＯＳＦＥＴの製造プロセスについて説明する。図９（ａ）および（ｂ）は、このＭＯＳＦＥＴを製造する過程の主な段階におけるＭＯＳＦＥＴの断面を表す図である。
【００４０】
はじめに、図９（ａ）に示すように、Ｐ−型シリコン基板１上に、ドレイン領域を形成しようとする領域の一部が露出するようにパターン４１を形成する。パターン４１は、他の実施の形態と同様、レジストパターンでもよいが、酸化膜マスク、金属マスクなど、イオン注入素子能力の高いものとすることが好ましい。
【００４１】
次に、露出している領域に、高濃度の酸素（Ｏ）イオンを注入する。本実施の形態では、注入量を１０Ｅ１８個／ｃｍ２程度とし、約０．２〜１．０μｍの深さに注入している。注入の深さは、後に形成するＮ−型不純物層より深くなるように決める。その後、高温処理を施して、図に示すように、Ｐ−型シリコン基板１の中ほどに、酸化膜（ＳｉＯ２）層４２を形成する。この酸化膜層４２は、後に、Ｎ−型不純物層を形成した際に、そのＮ−型不純物層の直下に位置することとなる。
【００４２】
次に、図９（ｂ）に示すように、パターン４１を除去し、Ｐ−型シリコン基板１上にゲート酸化膜４を形成し、その上にゲート電極５を形成する。さらに、ソース領域を形成しようとする領域とゲート電極のソース領域側の一部とを覆うように、レジストパターン（図示せず）を形成して、レジストに覆われていない領域に、リンあるいは砒素などのＮ型不純物を注入する。これにより、図に示すように、酸化膜層４２の上に、Ｎ−型不純物層２が形成される。
【００４３】
次に、レジストパターンを除去し、ドレイン領域とゲート電極のドレイン領域側の一部とを覆うレジストパターン（図示せず）を新たに形成する。そして、レジストに覆われていない領域に、Ｎ型不純物としてヒ素を注入することにより、Ｎ＋型不純物層３を形成する。最後に、ドレイン電極６とソース電極７を形成して、本実施の形態のＭＯＳＦＥＴが完成する。このＭＯＳＦＥＴの構造の特徴は、Ｎ−型不純物層２の直下に酸化膜層４２が存在しており、ＰＮ接合が無いという点にある。
【００４４】
図１０は、本実施の形態のＭＯＳＦＥＴのドレイン領域の深さ方向の不純物プロファイルを示すグラフである。Ｎ−型不純物層２の直下は酸化膜層４２のため、不純物濃度は０となる（グラフには表示されない）。したがって、図１１に示すようにドレイン電圧Ｖｄｓを印可したときのＮ−型不純物層２とＰ−型シリコン基板１との間の容量Ｃｄｓは、明らかに他の実施の形態よりも小さくなる。
【００４５】
図１２は、ドレイン電圧を印加時のドレイン電圧Ｖｄｓと容量Ｃｄｓの関係を示すグラフである。従来（Ｐ−−層が無い場合）あるいは実施の形態１のＰ−−層が有る場合のグラフと比較した場合、２つの特徴がある。
【００４６】
第１に、容量Ｃｄｓが大幅に小さくなる。特に、ドレイン電圧５［Ｖ］では、実施の形態１のＭＯＳＦＥＴの構造よりも４０％程度、また、従来のＭＯＳＦＥＴの構造を基準とすれば６０％近く、容量Ｃｄｓが低減される。また、第２に、酸化膜層４２の存在により、グラフが、より平坦になっていることがわかる。これは、ドレイン電圧が変化しても、容量があまり変動しないことを意味する。したがって、信号振幅が大きい場合でも、Ｐ−型シリコン基板への高周波電力の漏れを最小限に抑えることができる。
【００４７】
【発明の効果】
本発明の第１の半導体装置は、第１導電型の基板と、ドレインとなる第２導電型不純物領域との間に、基板と同じ導電型、かつ基板よりも不純物濃度が低い層を設けたもので、この層は、第２導電型不純物領域との接合部から離れるほど不純物濃度が高くなるような濃度プロファイルを有する。ＰＮ接合部付近の不純物濃度を低くすることにより、ドレイン電圧印加時に空乏層が広がり易くなるので、ドレイン領域の容量を低く抑えることができ、動作速度が向上する。また、ドレイン電圧の変動に対する容量の変動が小さくなるので、電力漏れを防止することができ、出力効率も高まる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造プロセスおよび構造を表す図。
【図２】実施の形態１の半導体装置のドレイン領域の深さ方向の濃度プロファイルを示す図。
【図３】実施の形態１の半導体装置にドレイン電圧を印加したところを示す図。
【図４】実施の形態１の半導体装置の、ドレイン電圧とドレイン領域の容量の関係を示す図。
【図５】実施の形態２の半導体装置の製造プロセスおよび構造を表す図。
【図６】実施の形態２の半導体装置にドレイン電圧を印加したところを示す図。
【図７】実施の形態３の半導体装置の製造プロセスおよび構造を表す図。
【図８】実施の形態３の半導体装置にドレイン電圧を印加したところを示す図。
【図９】実施の形態４の半導体装置の製造プロセスおよび構造を表す図。
【図１０】実施の形態４の半導体装置のドレイン領域の深さ方向の濃度プロファイルを示す図。
【図１１】実施の形態４の半導体装置にドレイン電圧を印加したところを示す図。
【図１２】実施の形態４の半導体装置の、ドレイン電圧とドレイン領域の容量の関係を示す図。
【図１３】従来の半導体装置の構造を表す図。
【図１４】従来の半導体装置にドレイン電圧を印加したところを示す図。
【符号の説明】
１ Ｐ−型シリコン基板、 ２ Ｎ−型不純物層、 ３ Ｎ＋型不純物層、 ４ ゲート酸化膜、 ５ ゲート電極、 ６ ドレイン電極、 ７ ソース電極、 １１，１３，２１，３１ レジストパターン、 １２，３２ Ｐ−−型不純物層、 ２２ Ｐ型不純物層、 ３３ 酸化膜、 ４１ パターン、 ４２ 酸化膜層。
Claims (8)
- 第１導電型の半導体基板と、
前記半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、前記半導体基板と反対の極性を有する第２導電型不純物領域と、
前記第２導電型不純物領域のうちドレインとして形成された不純物領域に該不純物領域の下で接合するように形成された第１導電型不純物領域とを有し、
前記第１導電型不純物領域は前記半導体基板の中に直接形成されており、かつ、前記第１導電型不純物領域に含まれる不純物の量は前記第２導電型不純物領域との接合部から離れるほど多くなることを特徴とする半導体装置。 - 前記第２導電型不純物領域のうちドレインとして形成された不純物領域は、前記第１導電型不純物領域と接合する低濃度不純物領域と、該低濃度不純物領域の表層の高濃度不純物領域により構成されることを特徴とする請求項１記載の半導体装置。
- 半導体装置のチャネルとなる部分に、第１導電型で前記半導体基板より不純物濃度が高い領域が形成されていることを特徴とする請求項１または２記載の半導体装置。
- 前記領域が、前記第１導電型不純物領域に接するように形成されていることを特徴とする請求項３記載の半導体装置。
- 前記第１導電型不純物領域は、前記第２導電型不純物領域のうちドレインとして形成された不純物領域の下でのみ該不純物領域に接合することを特徴とする請求項１から４のいずれかに記載の半導体装置。
- 前記第１導電型不純物領域は、前記第１導電型の半導体基板に第２導電型の不純物を１〜５Ｅ１１個／ｃｍ２注入することにより形成された領域であり、前記第２導電型不純物領域は、前記第２導電型の不純物が注入された領域に、さらに１〜１０Ｅ１２個／ｃｍ２の第２導電型の不純物を注入することにより形成された領域であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
- 第１導電型の半導体基板と、
前記半導体基板の表層に半導体装置のソースまたはドレインとして形成された領域で、前記半導体基板と反対の極性を有する第２導電型不純物領域と、
前記第２導電型不純物領域のうちドレインとして形成された不純物領域の下で該不純物領域に接合するように形成された酸化膜層とを有することを特徴とする半導体装置。 - 前記第２導電型不純物領域のうちドレインとして形成された不純物領域は、前記第１導電型不純物領域と接合するように形成された低濃度不純物領域と、該低濃度不純物領域の表層の高濃度不純物領域により構成されることを特徴とする請求項７記載の半導体装置。
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