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HINTERGRUND DER ERFINDUNG
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Bereich der Erfindung
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Die
vorliegende Erfindung betrifft einen stapelbaren Halbleiterchip
und ein Verfahren zur Herstellung eines gestapelten Halbleiterchipmoduls
und besonders einen verbesserten stapelbaren Halbleiterchip und
ein Verfahren zur Herstellung eines gestapelten Halbleiterchipmoduls,
die in der Lage sind, einen dreidimensional stapelbaren Halbleiterchip
und ein Halbleiterchipmodul für
ein hoch integriertes Halbleiterchipgehäuse sowie eine verbesserte
Isolationstechnik im Hinblick auf eine seitliche Oberfläche eines
Halbleiterchips zu implementieren.
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Die
dreidimensionale Chipstapeltechnik ist allgemein eine Haupttechnik
zum Implementieren eines hoch integrierten Halbleiterchipgehäuses mit
hoher Kapazität
und geringer Größe. Die
oben beschriebene Technik wird im US Patent Nr. 5,104,820 und im
US Patent Nr. 5,279,991 offenbart.
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Wie
in 1 gezeigt, wird bei
der im US Patent Nr. 5,104,820 offenbarten dreidimensionalen Chipstapeltechnik
eine Mehrzahl von auf der oberen Oberfläche jedes Halbleiterchips 11 ausgerichteten Anschlußflächen 12 in
einem ungeschnittenen Zustand des Wafers unter Verwenden leitender
Drähte 13 neu
ausgerichtet, so daß sie
vom Seitenteil des Chips 11 ausgehen. Zusätzlich wird
der Wafer in eine Mehrzahl von Teilen als Halbleiterchips mit jeweils neu
ausgerichteten Anschlußflächen 14 geschnitten. Die
so geschnittenen und getrennten Halbleiterchips werden zum Formen
eines Halbleiterchipmoduls gestapelt und dann werden die Seitenteile
jedes Halbleiterchips isoliert. Der Isolationsprozeß der seitlichen
Oberfläche
wird erklärt.
In einem Modulzustand, in dem die Halbleiterchips, von denen jeder
die neu ausgerichteten Anschlußflächen aufweist,
in einer mehrlagigen Struktur gestapelt sind, werden die Seitenteile
jedes Halbleiterchips geätzt,
so daß die Endteile
(neu ausgerichteten Anschlußflächenteile) 14 der
Drähte 13 nicht
beschädigt
werden, und ein Polymer-Isolationsglied wird in die geätzten Teile
gefüllt,
um dadurch die Seitenteile jedes Halbleiterchips zu isolieren.
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Die
im US Patent Nr. 5,104,820 offenbarte dreidimensionale Chipstapeltechnik
hat die folgenden Nachteile.
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Erstens
ist es unmöglich,
die bekannte Waferverarbeitungstechnik direkt zu übernehmen,
da der Isolierprozeß für die Seitenteile
jedes Halbleiterchips in einem gestapelten Chipmodulzustand durchgeführt wird.
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Zweitens
wird die Ausbeute bei der Herstellung von Halbleiterchips verringert
und der Halbleiterchip wird groß,
da die Fläche
der benachbarten Chips des Chips 11 verwendet wird, um
die neu ausgerichteten Anschlußflächen 14 zu
formen.
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Bei
der im US Patent Nr. 5,279,991 offenbarten dreidimensionalen Chipstapeltechnik
werden die jeweils aus einer Mehrzahl von Halbleiterchips mit jeweils
neu ausgerichteten Anschlußflächen bestehenden
Module gestapelt, um dadurch eine große Einheit aus gestapelten
Modulen formen, und dann werden die Seitenteile jedes Halbleiterchips
isoliert. Zusätzlich
wird die große
Einheit aus den gestapelten Modulen je nach Verwendungszweck und
falls nötig in
eine kleine Einheit aus den Modulen getrennt.
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Da
bei der oben beschriebenen Technik jedoch einige Prozesse bezüglich der
gestapelten Halbleiterchips auf ähnliche
Weise wie beim US Patent Nr. 5,104,820 durchgeführt werden, ist es unmöglich, die
bekannte Waferverarbeitungstechnik direkt zu übernehmen, so daß die Herstellungsprozesse
kompliziert gemacht werden und einige Geräte zusätzlich benötigt werden.
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Aus
der nach veröffentlichten, älteren Anmeldung
DE 197 42 360 A1 ist
es bekannt Gräben
in die Schneidelinien eines Wafers einzubringen, welche den Wafer
nicht durch dringen und durch ein Dünnen von der unteren Oberfläche des
Wafers, welcher mit mehreren Isolierschichten versehen wurde, zu
zerteilen. Dies ist ebenfalls aus den
US
56 91 248 (bzw. JP 09-106968 A) und der
US 55 71 754 bekannt. Zudem enthalten
diese Schriften keinen Hinweis auf eine Rückseitenisolierschicht.
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Aus
der
US 54 78 781 und
US 49 56 695 ist es als üblich bekannt
die Rückseite
eines Wafers mit zu stapelnden Chips vor dessen Zerteilen mit einer Isolierschicht
zu versehen, welche ein Nitrid, Oxid oder ein Polyimid sein kann
und notwendigen falls nach einem Dünnen des Wafers aufgebracht
werden kann.
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Aus
der WO 89/11734 A1 ist es für
Dioden bekannt in einen Wafer Gräben
einzubringen und diese mit einer Glaspassivierung als Seitenwand-Passivierung
für die
Dioden zu füllen,
ohne dass ein Dünnen
des Wafers oder andere Isolierschichten erwähnt würden.
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US 51 61 093 erläutert vorteilhafte
Isoliermaterialien wie die vorliegende Anmeldung.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist folglich Aufgabe der vorliegenden Erfindung, einen stapelbaren
Halbleiterchip und ein Verfahren zur Herstellung eines gestapelten
Halbleiterchipmoduls bereitzustellen, welche die vorher erwähnten, im
Stand der Technik anzutreffenden Probleme lösen.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, einen stapelbaren
Halbleiterchip und ein Verfahren zur Herstellung eines gestapelten
Halbleiterchipmoduls bereitzustellen, die in der Lage sind, die
seitlichen Oberflächen
jedes Halbleiterchips in einem ungeschnittenen Zustand des Wafers
zu isolieren und einen dreidimensional stapelbaren Halbleiterchip
zu implementieren.
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Um
die obigen Aufgaben zu erfüllen,
wird ein Verfahren zur Herstellung eines stapelbaren Halbleiterchips
bereitgestellt, das die folgenden Schritte beinhaltet: Vorbereiten
eines ungeschnittenen Wafers, auf dem eine Mehrzahl von Lochformungslinien
und eine Mehrzahl von Schneidelinien zum Trennen in eine Mehrzahl
von Chips geformt sind; Formen eines ersten Durchgangslochs entlang
den auf einer oberen Oberfläche
des Wafers geformten Lochformungslinien; Formen einer ersten Isolierschicht
auf einer unteren Oberfläche
des Wafers; Füllen
einer zweiten Isolierschicht in das erste Durchgangsloch; Formen
einer dritten Isolierschicht auf einer oberen Oberfläche des
Wafers; Formen eines zweiten Durchgangslochs in der dritten Isolierschicht,
so daß die
in jedem Chip geformten Anschlußflächen freigelegt
werden; Formen einer Mehrzahl von leitenden Drähten auf der dritten Isolierschicht,
die den Anschlußflächen entsprechen;
Formen einer vierten Isolierschicht auf den leitenden Drähten und
der dritten Isolierschicht; und Schneiden des Wafers entlang den
Schnittlinien.
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Bei
dem oben beschriebenen dreidimensional stapelbaren Halbleiterchip
ist jeder leitende Draht elektrisch mit einer entsprechenden Anschlußfläche verbunden
und so geformt, daß er
aus der seitlichen Oberfläche
(nämlich
den seitlichen Oberflächen
der dritten und vierten Isolierschichten) des Halbleiterchips freigelegt
wird, und die auf der oberen Oberfläche des Halbleiterchips ausgerichteten
Anschlußflächen werden
auf der seitlichen Oberfläche
des Halbleiterchips neu ausgerichtet.
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Bei
dem Verfahren zur Herstellung eines dreidimensional stapelbaren
Halbleiterchips werden deshalb die Löcher in dem Wafer entsprechend
den seitlichen Oberflächen
jedes Halbleiterchips in einem ungeschnittenen Zustand des Wafers
geformt und dann wird das Isolierglied in die Löcher gefüllt und die seitlichen Oberflächen jedes
Halbleiterchips werden isoliert, so daß die bekannte Waferverarbeitungstechnik
verwendet werden kann. Die vorliegende Erfindung hat deshalb dahingehend
einen Vorteil, daß die
Herstellungsprozesse verglichen mit der bekannten Isolationstechnik
für seitliche
Oberflächen,
die auf das Isolieren der seitlichen Oberflächen jedes Halbleiterchips
in einem gestapelten Halbleiterchipmodulzustand gerichtet ist, vereinfacht
werden.
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Um
die obigen Aufgaben zu erfüllen,
wird ein Verfahren zur Herstellung eines gestapelten Halbleiterchipmoduls
bereitgestellt, das die folgenden Schritte beinhaltet: Vorbereiten
eines ungeschnittenen Wafers, auf dem eine Mehrzahl von Lochformungslinien
und eine Mehrzahl von Schneidelinien zum Trennen in eine Mehrzahl
von Chips geformt sind; Formen eines ersten Durchgangslochs entlang den
auf einer oberen Oberfläche
des Wafers geformten Lochformungslinien; Formen einer ersten Isolierschicht
auf einer unteren Oberfläche
des Wafers; Füllen
einer zweiten Isolierschicht in das erste Durchgangsloch; Formen
einer dritten Isolierschicht auf einer oberen Oberfläche des
Wafers; Formen eines zweiten Durchgangslochs in der dritten Isolierschicht, so
daß die
in jedem Chip geformten Anschlußflächen freigelegt
werden; Formen einer Mehrzahl von leitenden Drähten auf der dritten Isolierschicht,
die den Anschlußflächen entsprechen;
Formen einer vierten Isolierschicht auf den leitenden Drähten und
der dritten Isolierschicht; Stapeln der Wafer, die durch die oben
beschriebenen Schritte verarbeitet sind; und Schneiden der gestapelten
Wafer entlang den Schneidelinien.
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Zusätzliche
Vorteile, Aufgaben und Merkmale der Erfindung werden aus der folgenden
Beschreibung besser ersichtlich.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
vorliegende Erfindung wird aus der folgenden ausführlichen
Beschreibung und den beigefügten
Zeichnungen, die nur der Darstellung dienen und die vorliegende
Erfindung somit nicht beschränken,
besser verständlich.
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1 ist
eine Draufsicht, die eine seitliche Neuausrichtung einer Anschlußfläche basierend
auf einer bekannten dreidimensionalen Chipstapeltechnik zeigt;
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2 ist
eine Draufsicht, die einen ungeschnittenen Wafer gemäß der vorliegenden
Erfindung zeigt;
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3A bis 3G sind
Schnittansichten, die ein Verfahren zur Herstellung eines stapelbaren Halbleiterchips
gemäß der vorliegenden
Erfindung zeigen;
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4 ist
eine Schnittansicht, die ein gestapeltes Halbleiterchipmodul gemäß der vorliegenden Erfindung
zeigt; und
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5 ist
eine Seitenansicht, die das gestapelte Halbleiterchipmodul von 4 gemäß der vorliegenden
Erfindung zeigt.
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AUSFÜHRLICHE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Das
Verfahren zur Herstellung eines dreidimensional stapelbaren Halbleiterchips
gemäß der Erfindung
wird nun mit Bezug auf die beigefügten Zeichnungen erklärt.
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2 ist
eine Draufsicht, die einen ungeschnittenen Wafer zeigt, der zum
Implementieren des Gegenstands der vorliegenden Erfindung verwendet wird. 3A bis 3G sind
Schnittansichten, die ein Verfahren zur Herstellung eines stapelbaren Halbleiterchips
gemäß der vorliegenden
Erfindung zeigen.
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Wie
in 2 gezeigt, wird ein ungeschnittener Wafer 20 vorbereitet.
Schneidelinien 22 in einer ersten Richtung und Schneidelinien 24 in
einer zweiten Richtung, die im rechten Winkel zu den Schneidelinien 22 in
der ersten Richtung verlaufen, werden zum Schneiden und Trennen
einer Mehrzahl von Halbleiterchips 28 auf der oberen Oberfläche des
ungeschnittenen Wafers 20 geformt. Zusätzlich werden quadratische
Lochformungslinien 26 so geformt, daß sie den Schneidelinien 24 in
der zweiten Richtung entsprechen. Die Lochformungslinien 26 sind
so definiert, daß sie
den beiden Seiten jedes Halbleiterchips 28 entsprechen,
so daß in
dem später
erläuterten
Prozeß Löcher 32 in
dem Wafer 20 (nämlich
in den Teilen, die den beiden Seiten jedes Halbleiterchips entsprechen)
geformt werden.
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3A ist
eine Schnittansicht der Struktur von 2. Der Wafer 20 wird
unter Verwenden eines Diamant-Schrägschneideverfahrens entlang
den in 2 gezeigten Lochformungslinien 26 geschnitten oder
der Ätzprozeß wird basierend
auf einem KOH-Ätzverfahren
durchgeführt,
um dadurch die Löcher 32 im
Wafer 20 zu formen. Die Löcher 32 werden auf
den seitlichen Oberflächen
jedes Halbleiterchips 28 geformt.
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Wie
in 3B gezeigt, wird auf der unteren Oberfläche des
Wafers 20 unter Verwenden eines ersten Isolationsverbindungsglieds 34 eine
erste Isolierschicht 36 geformt. Um eine Spannung, die
in der Grenzfläche
zwischen dem Wafer 20 und der ersten Isolierschicht 36 auftritt,
zu vermindern, wird das erste Isolationsverbindungsglied 34 zu
diesem Zeitpunkt in einer Dicke von weniger als etwa 10 μm unter Verwenden
eines Thermoetherimids, das ein Kunststoffpolymer-Verbindungsglied
ist, geformt, und die erste Isolierschicht 36 wird aus
einem Polymerfilm (zum Beispiel Kaptonfilm aus einer Polyamidgruppe)
mit niedrigem Wärmeausdehnungskoeffizienten
geformt.
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Als
Nächstes
wird, wie in 3C gezeigt, eine aus einem Glied
wie beispielsweise einem Thermoetherimid, das ein Kunststoffpolymer-Verbindungsglied
ist, geformte zweite Isolierschicht 38 jeweils in die Löcher 32 gefüllt und
dann wird die sich ergebende Struktur wärmebehandelt. Bei der vorliegenden
Erfindung kann ein Ultem-Glied als die zweite Isolierschicht 38 verwendet
werden.
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Wie
in 3D gezeigt, wird auf den oberen Oberflächen der
zweiten Isolierschicht 38 und des Wafers 20 unter
Verwenden eines zweiten Isolationsverbindungsglieds 40 eine
dritte Isolierschicht 42 geformt. Um die Spannung, die
in der Grenzfläche
zwischen dem Wafer 20 und der dritten Isolierschicht 42 auftreten
kann, zu vermindern, wird das zweite Isolationsverbindungsglied 40 zu
diesem Zeitpunkt identisch wie beim Formen der ersten Isolierschicht 36 unter
Verwenden eines Thermoetherimids, das ein Kunststoffpolymer-Verbindungsglied
ist, in einer Dicke von weniger als etwa 10 μm geformt. Die dritte Isolierschicht 42 wird
aus einem Polymerfilm (zum Beispiel Kaptonfilm aus einer Polyamidgruppe)
mit niedrigem Wärmeausdehnungskoeffizienten
geformt. Eine Mehrzahl von Durchgangslöchern 42a wird in
der dritten Isolierschicht 42 und dem zweiten Isolationsverbindungsglied 40 geformt.
Die Durchgangslöcher 42a werden
auf eine derartige Weise geformt, daß die auf der oberen Oberfläche jedes Halbleiterchips 28 geformten
Chipanschlußflächen (nicht
gezeigt) freigelegt werden.
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Wie
in 3E gezeigt, wird auf der dritten Isolierschicht 42 eine
leitende Schicht geformt und dann die leitende Schicht gemustert.
Danach wird eine Mehrzahl leitender Drähte 44, die den Chipanschlußflächen (nicht
gezeigt) entsprechen, geformt. Ein Ende jedes der leitenden Drähte 44 ist über ein entsprechendes
Durchgangsloch 42a elektrisch mit den Anschlußflächen (nicht
gezeigt) verbunden und das andere Ende jedes der leitenden Drähte 44 wird mit
einem solchen Muster geformt, daß von der seitlichen Oberfläche jedes
Halbleiterchips 28 ausgeht. In dem später erklärten Prozeß wird der Wafer 20 in eine
Mehrzahl von Halbleiterchips 28 getrennt und die auf den
oberen Oberflächen
der Halbleiterchips 28 ausgerichteten Anschlußflächen (nicht gezeigt) werden
durch die leitenden Drähte 44 auf
der seitlichen Oberfläche
des Chips 28 elektrisch neu ausgerichtet. Der leitende
Draht 44 wird aus einer Ti/Al-Schicht (2 μm) geformt.
Zu diesem Zeitpunkt wird die Al-Schicht zu einer Hauptverdrahtungsschicht
und die Ti-Schicht wird zu einer Hilfsverdrahtungsschicht, die in
der Lage ist, die Bindungskraft zwischen der Al-Schicht und der
dritten Isolierschicht 42 zu verbessern.
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Wie
in 3F gezeigt, wird auf den oberen Oberflächen der
dritten Isolierschicht 42, die zwischen den leitenden Drähten 44 freigelegt
ist, und der oberen Oberfläche
der leitenden Drähte 44 eine
vierte Isolierschicht 46 geformt und auf der oberen Oberfläche der
vierten Isolierschicht 46 wird eine Verbindungsschicht 48 geformt.
Der Formungsprozeß der vierten
Isolierschicht 46 beinhaltet hier einen Schritt, in dem
ein Thermoetherimid (zum Beispiel Ultem), das ein Kunststoffpolymer-Verbindungsglied
ist, in die zwischen den leitenden Drähten 44 geformte Lücke gefüllt wird,
und einen Schritt, in dem ein Polymerfilm (zum Beispiel Kapton)
mit einem niedrigen Wärmeausdehnungskoeffizienten
auf der sich ergebenden Struktur geformt wird. Außerdem wird
die Verbindungsschicht 40 aus demselben Glied wie die ersten
und zweiten Isolationsverbindungsglieder 34 und 40 geformt
und dann wird mit der sich ergebenden Struktur der Erwärmungsprozeß durchgeführt.
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Schließlich wird,
wie in 3G gezeigt, ein Waferschneideprozeß entlang
den Schneidelinien 22 und 24, die auf dem Wafer 20 geformt
sind, durchgeführt,
so daß der
stapelbare Halbleiterchip 50 fertiggestellt wird.
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Das
Verfahren zur Herstellung des dreidimensional stapelbaren Halbleiterchipgehäuses, das unter
Verwenden des in 3G gezeigten stapelbaren Halbleiterchips 50 implementiert
ist, wird nun erklärt.
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4 ist
eine Schnittansicht, die das gestapelte Halbleiterchipmodul 60 gemäß der vorliegenden
Erfindung zeigt. In dem Zustand von 4 wird der
Waferschneideprozeß durchgeführt, um
dadurch stapelbare Halbleiterchips 50 wie in 3G gezeigt zu
formen, und die stapelbaren Halbleiterchips 50 werden in
mehreren Lagen gestapelt, und dann wird die sich ergebende Struktur
wärmebehandelt
und unter Druck gesetzt, so daß die
stapelbaren Halbleiterchips 50 durch die Bindungskraft
der Verbindungsschicht 48 gestapelt werden und das in 4 gezeigte
dreidimensional gestapelte Halbleiterchipmodul 60 entsteht.
Da außerdem,
wie in 4 gezeigt, die seitliche Oberfläche jedes
Halbleiterchips 28 durch die zweite Isolierschicht 38 vollständig isoliert
ist, sind die leitenden Drähte 44 und
der Halbleiterchip 28 elektrisch isoliert und die leitenden
Drähte 44 mit
denselben Funktionen werden beim Durchführen einer Metallisierung der
seitlichen Oberfläche
des Halbleiterchipmoduls 60 im nächsten Prozeß zur Herstellung eines
hoch integrierten Halbleitergehäuses
elektrisch miteinander verbunden. Die oben beschriebene Technik
zum Isolieren der seitlichen Oberflächen jedes Halbleiterchips 28 ist
eine Haupttechnik zur Herstellung des dreidimensionalen gestapelten
Halbleitergehäuses
hoher Kapazität.
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Weiterhin
wird das gestapelte Halbleiterchipmodul 60 hergestellt
durch Stapeln der Wafer 20 in mehreren Stufen, und zwar
im Zustand gemäß 3F,
bevor der Wafer-Schneideprozeß durchgeführt wird,
wonach der Wafer-Schneideprozeß zur Herstellung
des dreidimensionalen gestapelten Halbleiterchipmoduls 60 ausgeführt wird.
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5 ist
eine Seitenansicht des gestapelten Halbleiterchipmoduls 60 von 4 gemäß der vorliegenden
Erfidung. Wie darin gezeigt, ist eine Mehrzahl leitender Drähte 44,
die zu einem elektrischen Pfad des Halbleiterchips 28 werden,
aus der seitlichen Oberfläche
des Halbleiterchipmoduls 60 freigelegt, und jeder der leitenden
Drähte 44 ist
durch die Isolierschichten 42 und 46 elektrisch
miteinander verbunden. Deshalb werden die externen Anschlüsse (nicht gezeigt),
die den leitenden Drähten 44 elektrisch
entsprechen, geformt, indem ein Metallisierungsprozeß der seitli chen
Oberfläche
des Moduls 60 durchgeführt
wird und die externen Anschlüsse
(nicht gezeigt) wie beispielsweise den leitenden Drähten 44 entsprechende
Lotkugeln geformt werden, so daß es möglich ist,
ein Halbleiterchipgehäuse
hoher Kapazität
unter Verwenden eines stapelbaren Halbleiterchips herzustellen.
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Da,
wie oben beschrieben, gemäß dem Verfahren
zur Herstellung eines dreidimensionalen stapelbaren Halbleiterchips
gemäß der vorliegenden
Erfindung eine Mehrzahl von Prozessen, zum Beispiel, derjenige,
in dem die seitlichen Oberflächen
jedes Halbleiterchips isoliert werden, in einem ungeschnittenen
Zustand des Wafers durchgeführt
werden und basierend auf den bekannten Waferverarbeitungsschritten
ohne Verwenden einer vorbestimmten Vorrichtung durchgeführt werden,
ist es möglich,
die Herstellungsprozesse zu vereinfachen und die Ausbeute bei der
Herstellung zu erhöhen,
ohne den Bereich nahe dem Chip zu verwenden.
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Obwohl
die bevorzugte Ausführungsform
der vorliegenden Erfindung zum Zweck der Darstellung beschrieben
wurde, werden Fachleute erkennen, daß verschiedene Modifikationen,
Zusätze
und Ersetzungen möglich
sind, ohne vom Geist und Bereich der Erfindung, wie in den beigefügten Patentansprüchen wiedergegeben,
abzuweichen.