DE19720275B4

DE19720275B4 - Substrat für eine Halbleiteranordnung, Herstellungsverfahren für dasselbe und eine das Substrat verwendende stapelbare Halbleiteranordnung

Info

Publication number: DE19720275B4
Application number: DE19720275A
Authority: DE
Inventors: Jae Won Cho
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-05-17
Filing date: 1997-05-14
Publication date: 2008-06-26
Anticipated expiration: 2017-05-15
Also published as: KR970077556A; CN1065660C; DE19720275A1; JPH1056128A; KR0179921B1; US6153928A; CN1166058A; JP2819284B2

Abstract

Substrat für eine Halbleiteranordnung, umfassend:
einen Isolator (10) mit oberer und unterer Oberfläche,
eine in der oberen Oberfläche des Isolators (10) angeordnete obere Ausnehmung (11a) und eine in der unteren Oberfläche des Isolators (10) angeordnete untere Ausnehmung (11b),
in der oberen Ausnehmung (11a) angeordnete mehrere erste obere Leitungen (12a) und in der unteren Ausnehmung (11b) angeordnete mehrere erste untere Leitungen (12b), und
mehrere zweite obere Leitungen (14a), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten oberen Leitung (12a) verbunden sind und sich in einer Auswärtsrichtung auf der obersten Oberfläche des Isolators (10) hinweg erstrecken, und
mehrere zweite untere Leitungen (14b), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten unteren Leitung (12b) verbunden sind und sich in einer Auswärtsrichtung auf der untersten Oberfläche des Isolators (10) hinweg erstrecken,
wobei
die mehreren ersten oberen Leitungen (12a) auf...

Description

Die vorliegende Erfindung bezieht sich auf ein Substrat für eine Halbleiteranordnung, ein Herstellungsverfahren für dasselbe und eine das Substrat verwendende stapelbare Halbleiteranordnung, die in der Lage sind, eine hohe Integration zu erzielen und eine Halbleiteranordnung dünn und leicht zu gestalten, indem Ausnehmungen ausgebildet werden, um einen Halbleiterchip auf Ober- und Unterseiten des Substrates anzubringen und jede mittels des Substrates fertiggestellte Halbleiteranordnung zu stapeln.
In jüngster Zeit wurden mit der raschen Entwicklung der Halbleitertechnologie Anstrengungen unternommen, um möglichst viele Halbleiterchips auf einer gegebenen Fläche zu befestigen. Beispielsweise ist in 1 eine mit Harz umschlossene Halbleiteranordnung veranschaulicht, bei der zwei Halbleiterchips vorgesehen sind.
1 ist ein Längsschnitt, der den Aufbau der mit Harz umschlossenen Halbleiteranordnung herkömmlicher Art zeigt. Wie in dieser Zeichnung dargestellt ist, umfaßt die mit Harz umschlossene Halbleiteranordnung erste und zweite Halbleiterchips 1, 1', die jeweils so angeordnet sind, daß ihre (nicht dargestellten) Chipkissen mit einem freien Raum dazwischen einander gegenüberliegen, Kontaktwarzen 3, 3', die auf jedem Chipkissen des ersten bzw. zweiten Halbleiterchips 1, 1' gebildet sind, eine Vielzahl von inneren Leitungen 4, von denen jeweils ein Ende mit einer entsprechenden Kontaktwarze 3 des ersten Halbleiterchips 1 verbunden ist, äußere Leitungen 5, die sich von dem anderen Ende der inneren Leitungen 4 erstrecken, eine Vielzahl von zweiten inneren Leitungen 4', von denen jeweils ein Ende mit einer entsprechenden Kontaktwarze 3' des zweiten Halbleiterchips 1' verbunden ist und das andere Ende an eine entsprechende erste innere Leitung 4 angeschlossen ist, und eine Formeinheit, die die ersten und zweiten Halbleiterchips 1, 1' und die ersten und zweiten inneren Leitungen 4, 4' umschließt.
Die Herstellung der herkömmlichen, mit Harz umschlossenen Halbleiteranordnung mit dem oben beschriebenen Aufbau wird nunmehr in Einzelheiten erläutert.
Zunächst werden die ersten inneren Leitungen 4 über die Kontaktwarzen 3 an jedem (nicht dargestellten) entsprechenden Kissen angebracht, das auf dem ersten Halbleiterchip 1 ausgebildet ist, und die zweiten inneren Leitungen 4' werden mittels der Kontaktwarzen 3' an den entsprechenden Kissen befestigt, die auf dem zweiten Halbleiterchip 1' ausgebildet sind. Gemäß dem oben beschriebenen Kontaktwarzen-Bond- bzw. -Verbindungsverfahren sind die Kontaktwarzen 3, 3' auf jedem Kissen jeweils des ersten und zweiten Halbleiterchips 1, 1' gelegen, die ersten und zweiten inneren Leitungen 4, 4' sind auf den Oberseiten der Kontaktwarzen 4, 4' angebracht, und Wärme wirkt dort ein, um die Kissen, die Kontaktwarzen 3, 3' und die inneren Leitungen 4, 4' zu bonden bzw. zu verbinden. Das Verfahren wird mittels einer automatischen Anlage für einen Kontaktwarzen-Bondprozeß ausgeführt.
Nachdem die ersten und zweiten inneren Leitungen 4, 4' jeweils an den ersten und zweiten Halbleiterchips 1, 1' angebracht sind, werden sodann die zweiten inneren Leitungen 4' des zweiten Halbleiterchips 1' auf die entsprechenden ersten inneren Leitungen 4 des ersten Halbleiterchips 1 gelegt, und anschließend wird mittels eines Lasers ein Bonden vorgenommen, um die inneren Leitungen 4, 4' aneinander zu befestigen. Sodann wird eine vorbe-stimmte Fläche einschließlich der ersten und zweiten Halbleiterchips 1, 1' und der ersten und zweiten inneren Lei tungen 4, 4' mit einem Epoxidharz eingeschlossen, um die Formeinheit 6 zu bilden. Die äußeren Leitungen 5, die vorspringend ausgebildet sind, um sich von den ersten Leitungen 4 aus der Formeinheit 6 zu erstrecken, werden gemäß dem Bestimmungszweck eines Benutzers ausgebildet, was zu einer Fertigstellung der mit Harz umschlossenen Halbleiteranordnung führt.
Jedoch liegt bei der mit Harz umschlossenen Halbleiteranordnung eine Einschränkung hinsichtlich der anbringbaren Anzahl von Halbleiterchips vor, und die Halbleiteranordnung kann nicht für einen Gebrauch gestapelt werden. Darüberhinaus sind die inneren Leitungen mit Kissen der Halbleiterchips mittels des Kontaktwarzen-Bondverfahrens verbunden, was im Vergleich mit dem verbreiteten Draht-Bondverfahren ein aufwendiger Prozeß ist und hohe Fertigungskosten bedingt.
Aus der JP 61-285740(A) ist eine Halbleiteranordnung bekannt, bei der in oberen und unteren Ausnehmungen in einem Substrat Chips angeordnet sind. Das Substrat weist an oberen und unteren Oberflächen jeweils Leitungen auf, die sich zum Anschluß der Chips in Auswärtsrichtung von den Oberflächen erstrecken. Zur elektrischen Verbindung der Chips mit diesen Leitungen sind Bond-Drähte unmittelbar zwischen entsprechenden Anschlußstellen der Chips und den Leitungen angeordnet.
Die JP 4-30561(A) offenbart eine gestapelte Halbleiteranordnung, bei der jede Halbleiteranordnung Justierlöcher aufweist, die zur Verbindung der einzelnen Halbleiteranordnungen unter Verwendung entsprechender Stifte dienen. Die einzelnen Halbleiteranordnungen weisen jeweils nur eine Ausnehmung auf, in der Chips angeordnet sind.
Vergleichbar zu der JP 61-285740(A) beschreibt die JP 58-66344(A) eine Halbleiteranordnung, deren Substrat obere und untere Ausnehmungen aufweist. In den Ausnehmungen angeordnete Chips sind über Bond-Drähte mit entsprechenden, außer halb der Ausnehmungen auf oberen und unteren Oberflächen des Substrats angeordneten Anschlußstellen elektrisch verbunden.
Die JP 07106462A beschreibt eine Halbleiteranordnung mit auf oberen und unteren Oberflächen eines Substrats angeordneten Chips, wobei lediglich die untere Oberfläche des Substrats eine Ausnehmung zum Aufnehmen eines Halbleiterchips aufweist. Auf der oberen Oberfläche des Substrats wird ein weiterer Halbleiterchip angeordnet und von einem nachträglich auf der oberen Oberfläche des Substrats angeordneten Rahmen umgeben. Anschlußleitungen für die Halbleiterchips verlaufen auf den oberen und unteren Oberflächen des Substrats, wobei Anschlußleitungen auf der oberen Oberfläche des Substrats teilweise von dem Rahmen bedeckt werden.
Jedoch offenbart keine der obengenannten Druckschriften Substrate und Anordnungen sowie Herstellungsverfahren, mit denen ein besonders raumsparendes Übereinanderstapeln der Halbleiterchips möglich wäre.
Es ist demgemäß Aufgabe der vorliegenden Erfindung, ein verbessertes Substrat für eine Halbleiteranordnung sowie ein Herstellungsverfahren hierfür anzugeben, bei denen zwei Halbleiterchips in einer einzigen Anordnung untergebracht sind, und eine gestapelte Halbleiteranordnung zu schaffen, die in der Lage ist, eine hohe Integration zu erreichen und die Anordnung dünn und leicht zu gestalten, indem ein Stapeln von jeder fertiggestellten Halbleiteranordnung mittels des Substrates möglich ist.
Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung ein Substrat für eine Halbleiteranordnung mit den Merkmalen des Patentanspruches 1 bzw. ein Herstellungsverfahren hierfür mit den Merkmalen des Patentanspruches 14 bzw. eine Stapelbare Halbleiteranordnung mit den Merkmalen des Patentanspruches 10.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die vorliegende Erfindung schafft also ein verbessertes Substrat für eine Halbleiteranordnung mit einem isolierenden Körper mit Unter- und Oberseiten, oberen und unteren Ausnehmungen, die in den Unter- und Oberseiten des isolierenden Körpers ausgebildet sind, um einen Halbleiter anzubringen, einer Vielzahl von ersten oberen und unteren leitenden Leitungen, die jeweils in den oberen und unteren Ausnehmungen ausgebildet sind, und einer Vielzahl von zweiten oberen und unteren leitenden Leitungen, die auf den obersten- und untersten Oberflächen des isolierenden Körpers vorgesehen sind.
Die Vielzahl von ersten oberen und unteren Leitungen ist jeweils auf Bodenflächen der oberen und unteren Ausnehmungen angeordnet.
Vorzugsweise sind die ersten oberen und unteren Leitungen in einem vorbestimmten Intervall beabstandet auf den Bodenflächen und symmetrisch bezüglich zueinander angeordnet.
Die elektrischen Verbindungen zwischen den ersten und zweiten Leitungen können durch metallische Leiter gebildet werden, die in dem Isolator angeordnet sind.
Der isolierende Körper ist aus Keramik oder Kunststoff hergestellt, und wenigstens ein Justierloch ist in dem isolierenden Körper ausgebildet. Die ersten oberen leitenden Leitungen können elektrisch mit den entsprechenden ersten unteren leitenden Leitungen verbunden sein.
Zur Lösung obiger Aufgabe ist auch eine verbesserte stapelbare Halbleiteranordnung vorgesehen, die aufweist: eines der zuvor beschriebenen erfindungsgemäßen Substrate, erste und zweite Halbleiterchips, die jeweils in den oberen und unteren Ausnehmungen angebracht sind, dritte leitende Leitungen zum elektri schen Verbinden der ersten und zweiten Halbleiterchips mit den ersten oberen und unteren Leitungen in den oberen und unteren Ausnehmungen und ein Formharz zum Füllen der oberen und unteren Ausnehmungen, um die ersten oberen und unteren Leitungen in den oberen und unteren Ausnehmungen, die Halbleiterchips und die dritten leitenden Leitungen einzuschliessen.
Der isolierende Körper ist aus Keramik oder Kunststoff hergestellt, und wenigestens ein Justierloch kann in dem isolierenden Körper ausgebildet sein. Die ersten und zweiten leitenden Leitungen sind in den oberen und unteren Ausnehmungen ausgebildet, und Leiter können durch den isolierenden Körper verlaufen, um elektrisch miteinander verbunden zu sein.
Die Erfindung schafft also ein Substrat für eine Halbleiteranordnung und ein Herstellungsverfahren hierfür sowie eine stapelbare Halbleiteranordnung, die eines der zuvor beschriebenen erfindungsgemäßen Substrate verwendet. Die stapelbare Halbleiteranordnung wird gebildet, indem die ersten und zweiten Halbleiterchips in den oberen bzw. unteren Ausnehmungen befestigt werden, indem weiterhin elektrisch die ersten oberen und unteren leitenden Leitungen und die ersten und zweiten Halbleiterchips durch dritte leitende Leitungen verbunden werden, und indem dann ein Formharz in die oberen und unteren Ausnehmungen eingefüllt wird, um die ersten oberen und unteren leitenden Leitungen, die Halbleiterchips und die dritten leitenden Leitungen einzuschließen.
Zur Lösung obiger Aufgabe ist auch ein verbessertes Herstellungsverfahren für ein Substrat für eine Halbleiteranordnung gemäß der vorliegenden Erfindung vorgesehen, wobei das Verfahren die folgenden Schritte aufweist: Bilden einer ersten isolierenden Schicht, Ausbilden von Mustern von ersten oberen und unteren leitenden Leitungen auf Oberseiten bzw. Unterseiten der ersten isolierenden Schicht, jeweiliges Stapeln von oberen und unteren zweiten isolierenden Schichten auf den Oberseiten und Unterseiten der ersten isolierenden Schicht, Ausbilden von Mus tern von zweiten oberen und unteren leitenden Leitungen auf den oberen und unteren zweiten isolierenden Schichten, elektrisches Verbinden von jeweiligen ersten und zweiten leitenden Leitungen mittels eines leitenden Metallmediums und Ausbilden von oberen und unteren Hohlräumen in den oberen und unteren zweiten isolierenden Schichten, derart, daß die ersten oberen und unteren leitenden Leitungen durch die oberen und unteren zweiten isolierenden Schichten freiliegen.
Gemäß dem Verwendungszweck des Benutzers kann nach dem Herstellen der ersten leitenden Leitungsmuster auf den oberen und unteren Teilen der Prozeß des elektrischen Verbindens der ersten leitenden Leitungsmuster auf den oberen und unteren Teilen weiter ausgeführt werden, und wenigstens ein Justierloch, das die Muster durchsetzt, kann in den ersten und zweiten isolierenden Schichten gebildet werden.
Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
1 eine Längsschnittdarstellung mit dem Aufbau einer mit Harz abgeschlossenen Halbleiteranordnung gemäß dem Stand der Technik,
2A bis 2C-2 sind Darstellungen eines Substrates für eine Halbleiteranordnung gemäß Ausführungsbeispielen der vorliegenden Erfindung, wobei 2A eine Draufsicht, 2B eine Bodensicht und die 2C-1 und 2C-2 Längsschnittdarstellungen entlang einer Linie a-a in 2A sind,
3A und 3B bis 3G sind Längsschnittdarstellungen und 3A-1 und 3A-2 Draufsichten und Bodensichten für das Herstellungsverfahren für ein Substrat für eine Halbleiteranordnung gemäß eines Ausführungsbeispieles der vorliegenden Erfindung,
4A bis 4D sind Längsschnittdarstellungen, die ein Herstellungsverfahren für eine stapelbare Halbleiteranordnung gemäß eines Ausführungsbeispieles der vorliegenden Erfindung veranschaulichen,
5 ist eine Längsschnittdarstellung einer stapelbaren Halbleiteranordnung gemäß eines anderen Ausführungsbeispieles der vorliegenden Erfindung, und
6 ist eine Längsschnittdarstellung eines Stapels einer stapelbaren Halbleiteranordnung gemäß eines Ausführungsbeispeiles der vorliegenden Erfindung.
Anhand der beigefügten Figuren werden nunmehr in Einzelheiten ein Substrat für eine Halbleiteranordnung und ein Herstellungsverfahren sowie eine das Substrat verwendende stapelbare Halbleiteranordnung gemäß der vorliegenden Erfindung beschrieben.
Die 2A bis 2C sind Darstellungen, die ein Substrat für eine Halbleiteranordnung gemäß Ausführungsbeispielen der vorliegenden Erfindung veranschaulichen, wobei 2A eine Draufsicht, 2B eine Bodensicht und die 2C-1 und 2C-2 Längsschnittdarstellungen entlang der Linie a-a in 2A sind.
Wie in den 2A und 2B gezeigt ist, sind obere und untere Ausnehmungen 11a, 11b in einem zentralen Teil auf den oberen und unteren Oberflächen eines planaren Isolators 10, der als ein Substrat dient, ausgebildet. Der Isolator 10 ist aus Keramik- oder Kunststoff-Isoliermaterial hergestellt.
Eine Vielzahl von ersten oberen leitenden Leitungen (im folgenden kurz Leitungen genannt) 12a ist beabstandet unter einem vorbestimmten Intervall auf der Bodenfläche der oberen Ausnehmung 11a vorgesehen, und eine Vielzahl von ersten unteren leitenden Leitungen (im folgenden kurz Leitungen genannt) 12b ist beabstandet unter einem vorbestimmten Intervall auf der Bodenfläche der unteren Ausnehmung 11b und symmetrisch bezüglich der ersten oberen Leitungen 12a angeordnet.
Hier können, wie in 2C-1 gezeigt ist, die ersten oberen und unteren Leitungen 12a, 12b elektrisch durch den Isolator 10 isoliert ausgebildet werden, oder es können, wie in 2C-2 dargestellt ist, die ersten oberen und unteren Leitungen 12a, 12b elektrisch verbunden werden, indem Durchgangslöcher erzeugt werden, die den Isolator 10 durchsetzen, und die Durchgangslöcher mit einem leitenden Material 13 gefüllt werden.
Darüberhinaus ist auf der obersten Oberfläche des Isolators 10 eine Vielzahl von zweiten oberen leitenden Leitungen (im folgenden kurz Leitungen genannt) 14a, die jeweils mit einem äußeren Ende einer entsprechenden ersten oberen Leitung 12a verbunden sind und sich zu dem Außenrand der obersten Oberfläche des Isolators 10 erstrecken, angeordnet, um dazwischen einen vorbestimmten Raum zu haben, und auf der unteren Oberfläche des Isolators 10 ist eine Vielzahl von zweiten unteren leitenden Leitungen (im folgenden kurz Leitungen genannt) 14b, die jeweils mit einem äußeren Ende einer entsprechenden ersten untersten Leitung 12b verbunden ist, die sich nach außen zum Außenrand der untersten Oberfläche des Isolators 10 erstreckt, angeordnet, um dazwischen einen vorbestimmten Abstand zu haben und symmetrisch zu den zweiten oberen Leitungen 14a zu sein.
Das heißt, die ersten und zweiten oberen Leitungen 12a, 14a und die ersten und zweiten unteren Leitungen 12b, 14b sind, wie in den 2A und 2B gezeigt ist, jeweils symmetrisch auf den oberen und unteren Oberflächen des Isolators 10 ausgebildet. Die ersten Leitungen 12a, 12b und die zweiten Leitungen 14a, 14b sind aus einem hochleitenden Metall-Material, wie beispielsweise Aluminium, Blei, Kupfer oder Wolfram, gebildet.
Justierlöcher 15, die vertikal den Isolator 10 durchsetzen, sind an den vier Ecken des Isolators 10 vorgesehen. Die Justierlöcher 15 sind so gestaltet, daß sie ein Ausrichten oder Justieren jeder Anordnung erleichtern, wenn die erfindungsgemäße Halbleiteranordnung gestapelt wird.
Die 3A und 3B sind Längsschnittdarstellungen, und die 3A-1 und 3A-2 sind eine Draufsicht bzw. eine Bodensicht, die ein Herstellungsverfahren für ein Substrat für eine Halbleiteranordnung gemäß eines Ausführungsbeispieles der vorliegenden Erfindung veranschaulichen, und anhand dieser Zeichnungen wird nunmehr in Einzelheiten die erfindungsgemäße Herstellung des Substrates erläutert.
Zunächst werden, wie in den 3A, 3A-1 und 3A-2 gezeigt ist, Muster von oberen und unteren ersten Leitungen 12a, 12b auf den oberen und unteren Oberflächen einer ersten isolierenden Schicht 10a, die aus Keramik oder Kunststoff zusammengesetzt ist, gebildet. Die Muster der ersten oberen und unteren Leitungen 12a, 12b werden gebildet, indem eine leitende Metallschicht photolithographisch auf der ersten isolierenden Schicht 10a erzeugt wird. 3A ist eine seitliche Schnittdarstellung eines in der Erfindung verwendeten Substrates, und die 3A-1 und 3A-2 sind eine Draufsicht bzw. eine Bodensicht eines in der Erfindung verwendeten Substrates. Hinsichtlich der Muster der oberen und unteren ersten Leitungen 12a, 12b ist eine Vielzahl von ersten Leitungen 12a, 12b vorgesehen, um ein vorbestimmtes Intervall dazwischen bezüglich des Umfanges eines Halbleiterchips (nicht gezeigt) zu haben, wenn die Halbleiterchips auf einem zentralen Teil der oberen und unteren Oberflächen der isolierenden Schicht 10a befestigt sind.
Nach einem Herstellen der Muster der oberen und unteren ersten Leitungen 12a, 12b werden, wie in einem Ausführungsbeispiel gemäß 3B gezeigt ist, Durchgangslöcher, die vertikal die isolierende Schicht 10a durchsetzen, gebildet und mit einem Aluminium-, Blei-, Kupfer- oder Wolfram-Material 13 gefüllt, wodurch die entsprechenden Muster der ersten oberen und unteren Leitungen 12a, 12b jeweils elektrisch verbunden werden. Gemäß dem Verfahren zum Verbinden der ersten oberen und unteren Lei tungen 12a, 12b über die Durchgangslöcher werden, bevor die Muster der ersten oberen und unteren Leitungen 12a, 12b erzeugt werden, die Durchgangslöcher zuvor an den Stellen gebildet, wo die Muster zu erzeugen sind, und sodann werden die Muster der ersten oberen und unteren Leitungen 12a, 12b darauf gebildet. Dadurch werden die ersten oberen und unteren Leitungen 12a, 12b elektrisch leichter über die Durchgangslöcher verbunden. Jedoch soll darauf hingewiesen werden, daß die entsprechenden Muster der ersten oberen und unteren Leitungen elektrisch miteinander verbunden oder voneinander isoliert werden können, was von der beabsichtigten Verwendung des erfindungsgemäßen Substrates abhängt, die wiederum von einer geeigneten Anwendung durch den Benutzer abhängig ist. Das heißt, wenn die ersten oberen und unteren Leitungen 12a, 12b jeweils voneinander elektrisch zu isolieren sind, so kann der oben beschriebene Prozeß des Verbindens der ersten oberen und unteren Leitungen über die Durchgangslöcher weggelassen werden.
Dann werden, wie in 3C gezeigt ist, zweite obere und untere isolierende Schichten 10b, 10c jeweils auf der oberen und unteren Oberfläche der ersten isolierenden Schicht 10a gestapelt, auf der die Muster der ersten oberen und unteren Leitungen 12a, 12b erzeugt sind. Die zweiten oberen und unteren isolierenden Schichten 10b, 10c werden aus einem Keramik- oder einem Kunststoffmaterial erzeugt, das identisch zu der ersten isolierenden Schicht 10a ist. Wenn hier die erste isolierende Schicht 10a und die zweite obere und untere isolierende Schicht 10b bzw. 10c aus Keramik hergestellt sind, so werden die isolierenden Schichten 10a, 10b, 10c gestapelt, und eine Erwärmung bei etwa 1000 bis 1500°C wirkt dort ein, und die Schichten werden dort schmelzend aneinander angebracht, um einen einzigen Isolatorkörper 10 zu bilden.
Sodann werden, wie in 3D gezeigt ist, die Muster der zweiten oberen und unteren Leitungen 14a, 14b auf den zweiten oberen bzw. unteren isolierenden Schichten 10b, 10c gebildet. Die Muster der zweiten oberen und unteren Leitungen 14a, 14b werden erzeugt, indem eine leitende Metallschicht auf den zweiten isolierenden Schichten 10b, 10c durch einen Photolithographieprozeß gebildet wird, der auch bei der Herstellung der Muster der ersten Leitungen 12a, 12b angewendet wird. Die zweiten oberen und unteren Leitungen 14a, 14b erstrecken sich zu dem Außenseitenrand der oberen und unteren Oberflächen jeweils des zweiten oberen bzw. unteren Isolators 10b, 10c von der Stelle, an der jede entsprechende erste obere und untere Leitung 12a, 12b gebildet ist, und sind so angeordnet, daß dazwischen ein vorbestimmter Abstand besteht.
Wie in 3E gezeigt ist, sind die ersten und zweiten oberen Leitungen 12a, 14a jeweils elektrisch verbunden, und die ersten und zweiten unteren Leitungen 12b, 14b sind ebenfalls elektrisch verbunden. Zum Verbinden jeder der entsprechenden ersten und zweiten Leitungen 12a, 12b, 14a, 14b werden Durchgangslöcher derart erzeugt, daß die ersten oberen und unteren Leitungen 12a, 12b auf den zweiten oberen und unteren isolierenden Schichten 10b, 10c freiliegen, und mit einem leitenden Metall 42 gefüllt, und dadurch werden die ersten Leitungen 12a, 12b elektrisch mit den entsprechenden zweiten Leitungen 14a bzw. 14b verbunden.
Dann werden, wie in 3F gezeigt ist, die zentralen Teile der zweiten oberen und unteren isolierenden Schichten 10b, 10c bis zu der Oberfläche abgetragen bzw. geschliffen, auf der die erste isolierende Schicht 10a gebildet ist, d. h., bis die ersten oberen und unteren Leitungen 12a, 12b freiliegen. Als Ergebnis werden obere und untere Ausnehmungen 11a, 11b gebildet, um eine Abmessung zu haben, die geeignet ist, darin einen (nicht gezeigten) Halbleiterchip zu befestigen.
Sodann werden Justierlöcher 15, die vertikal den Isolatorkörper 10 durchsetzen, gebildet, wo die zweite untere isolierende Schicht 10c, die erste isolierende Schicht 10a und die zweite obere isolierende Schicht 10c gestapelt sind, um den einzigen Isolator 10 zu bilden. Die Justierlöcher 15 werden erzeugt, um jedes Substrat auszurichten, wenn mehrere erfindungsgemäße Anordnungen gestapelt werden.
Die 4A bis 4D sind Längsschnittdarstellungen, die ein Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens für eine stapelbare Halbleiteranordnung veranschaulichen, und es wird, wie in 4A gezeigt ist, zunächst ein Ausführungsbeispiel eines erfindungsgemäßen Substrates vorbereitet. Das Substrat ist identisch zu demjenigen der vorliegenden Erfindung, welches in 2C-1 veranschaulicht ist.
Dann werden, wie in 4B gezeigt ist, Halbleiterchips 30, 31 an den Bodenflächen der oberen und unteren Ausnehmungen des Substrates angebracht, wobei Verbindungs- bzw. Bondglieder 20 als ein Mittel bzw. Haftmedium dienen. Sodann werden, wie in 4C veranschaulich ist, mittels einer dritten leitenden Leitung (im folgenden kurz Leitung genannt) 40 die Kontaktierflecken der oberen und unteren Halbleiterchips 30, 31 und die entsprechenden Kontaktierflecken der ersten oberen bzw. unteren Leitungen 12a, 12b elektrisch verbunden. Anschließend wird, wie in 4D gezeigt ist, ein Formharz in die oberen und unteren Ausnehmungen 11a, 11b eingefüllt, um Epoxidformen 40 zum Abschließen der oberen und unteren Halbleiterchips 30, 31, der dritten Leitungen 40 und der ersten oberen und unteren Leitungen 12a, 12b zu bilden, um so die Herstellung der stapelbaren Halbleiteranordnung gemäß der vorliegenden Erfindung zu vervollständigen.
In den 4A bis 4D bestehen die dritten Leitungen 40 aus einem Bonddraht, was aber nicht einschränkend ist, da statt dessen auch eine Kontaktwarze oder eine Lotkugel als ein Material für die dritten Leitungen 40 verwendet werden kann.
5 ist eine Längsschnittdarstellung, die eine Stapelbare Halbleiteranordnung gemäß eines anderen Ausführungsbeispieles der Erfindung zeigt, welche mittels des Substrates hergestellt ist, auf dem entsprechende erste obere und untere Leitun gen 12a, 12b elektrisch durch die leitenden Metalle 13 verbunden sind, wie dies in 2C-2 gezeigt ist.
6 ist eine Längsschnittdarstellung, die einen Stapel mehrerer stapelbarer Halbleiteranordnungen gemäß eines Ausführungsbeispieles der vorliegenden Erfindung veranschaulicht. Wie in dieser Zeichnung gezeigt ist, ist eine leitende Lotpaste 60 auf die zweiten oberen und unteren Leitungen 14a, 14b der mittleren Halbleiteranordnung aufgetragen, und sodann sind die übrigen Halbleiteranordnungen stapelnd mittels der Lotpaste 60 als einem Verbindungs- bzw. -Bondmedium angebracht. In dem oben beschriebenen Stapelprozeß sind die Halbleiteranordnungen vertikal zueinander mittels der Justierlöcher 15 justiert, die in jeder Halbleiteranordnung ausgebildet sind, und sodann in stapelnder Weise angebracht. Bei dem oben beschriebenen Verfahren wird eine gestapelte Halbleiteranordnung mit stapelbaren Halbleiteranordnungen gemäß der vorliegenden Erfindung gebildet, um hochintegriert zu sein, indem mehrere Halbleiteranordnungen abhängig von dem Verwenderzweck gestapelt werden.
Wie oben in Einzelheiten beschrieben ist, besteht die Erfindung aus einem Substrat für eine Halbleiteranordnung, auf dem zwei Halbleiterchips in einer einzigen Anordnung übereinander angebracht werden können, und einem Herstellungsverfahren hiervon aus einer stapelbaren Halbleiteranordnung, wodurch eine hohe Integration und eine dünne Gestaltung der Anordnung erzielt werden können, indem die vervollständigten Halbleiteranordnungen mittels des Substrates gestapelt werden.

Claims

Substrat für eine Halbleiteranordnung, umfassend: einen Isolator (10) mit oberer und unterer Oberfläche, eine in der oberen Oberfläche des Isolators (10) angeordnete obere Ausnehmung (11a) und eine in der unteren Oberfläche des Isolators (10) angeordnete untere Ausnehmung (11b), in der oberen Ausnehmung (11a) angeordnete mehrere erste obere Leitungen (12a) und in der unteren Ausnehmung (11b) angeordnete mehrere erste untere Leitungen (12b), und mehrere zweite obere Leitungen (14a), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten oberen Leitung (12a) verbunden sind und sich in einer Auswärtsrichtung auf der obersten Oberfläche des Isolators (10) hinweg erstrecken, und mehrere zweite untere Leitungen (14b), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten unteren Leitung (12b) verbunden sind und sich in einer Auswärtsrichtung auf der untersten Oberfläche des Isolators (10) hinweg erstrecken, wobei die mehreren ersten oberen Leitungen (12a) auf der Bodenfläche der oberen Ausnehmung (11a) angeordnet sind und die mehreren ersten unteren Leitungen (12b) auf der Bodenfläche der unteren Ausnehmung (11b) angeordnet sind.
Substrat nach Anspruch 1, dadurch gekennzeichnet, daß die mehreren ersten oberen und unteren Leitungen (12a, 12b) jeweils auf den entsprechenden Bodenflächen in einem vorbestimmten Intervall beabstandet und symmetrisch zueinander angeordnet sind.
Substrat nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die mehreren ersten oberen und unteren Leitungen (12a, 12b) mit den mehreren zweiten oberen und unteren Leitungen (14a, 14b) jeweils durch ein in dem Isolator (10) ausgebildetes leitendes Metall (42) elektrisch verbunden sind.
Substrat nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Isolator (10) aus einer Keramik besteht.
Substrat nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Isolator (10) aus einem Kunststoff besteht.
Substrat nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß wenigstens ein Justierloch (15) in dem Isolator (10) gebildet ist.
Substrat nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die entsprechenden ersten oberen und unteren Leitungen (12a, 12b) elektrisch durch ein leitendes Metall (42) verbunden sind.
Substrat nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die ersten und zweiten Leitungen (12a, 12b; 14a, 14b) aus einem Material aufgebaut sind, das aus der aus Aluminium, Blei, Kupfer und Wolfram bestehenden Gruppe ausgewählt ist.
Substrat nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das leitende Metall (42) zum elektrischen Verbinden der ersten und zweiten Leitungen (12a, 12b, 14a, 14b) aus einem Material zusammengesetzt ist, das aus der Aluminium, Blei, Kupfer und Wolfram umfassenden Gruppe ausgewählt ist.
Stapelbare Halbleiteranordnung, umfassend: ein Substrat gemäß einem der Ansprüche 1 bis 9, einen ersten Halbleiterchip (30), der in der oberen Ausnehmung (11a) befestigt ist und einen zweiten Halbleiterchip (31), der in der unteren Ausnehmung (11b) befestigt ist, dritte Leitungen (40), die elektrisch den ersten Halbleiterchip (30) und die ersten oberen Leitungen (12a) verbinden, und dritte Leitungen (40), die elektrisch den zweiten Halbleiterchip (31) und die ersten unteren Leitungen (12b) verbinden, und ein Formharz (50), das in die oberen und unteren Ausnehmungen (11a, 11b) gefüllt ist, um die ersten oberen und unteren Leitungen (12a, 12b), die Halbleiterchips (30, 31) und die dritten Leitungen (40) einzuschließen.
Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einem Draht aufgebaut ist.
Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einer Kontaktwarze aufgebaut ist.
Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einer Lotkugel aufgebaut ist.
Herstellungsverfahren eines Substrates für eine Halbleiteranordnung, umfassend die folgenden Schritte: a) Bilden einer ersten isolierenden Schicht (10a), b) Bilden von Mustern von ersten oberen Leitungen (12a) auf einer oberen Oberfläche der ersten isolierenden Schicht (10a) und Bilden von Mustern von ersten unteren Leitungen (12b) auf einer unteren Oberfläche der ersten isolierenden Schicht (10a), c) Stapeln von einer oberen zweiten isolierenden Schicht (10b) auf der oberen Oberfläche der ersten isolierenden Schicht (10a) und den ersten oberen Leitungen (12a) und Stapeln von einer unteren zweiten isolierenden Schicht (10c) auf der unteren Oberfläche der ersten isolierenden Schicht (10a), und den ersten unteren Leitungen (12b), d) Bilden von Mustern von zweiten oberen Leitungen (14a) auf der oberen Oberfläche der oberen zweiten isolierenden Schicht (10b) und Bilden von Mustern von zweiten unteren Leitungen (14b) auf der unteren Oberfläche der zweiten isolierenden Schicht (10c), e) elektrisches Verbinden entsprechender erster und zweiter Leitungen (12a, 12b; 14a, 14b) mittels eines leitenden Metalles (42) in der zweiten oberen isolierenden Schicht (10b) und der zweiten unteren isolierenden Schicht (10c), f) Bilden von einer oberen Ausnehmung (11a) in der oberen zweiten isolierenden Schicht (10b), derart, daß die ersten oberen Leitungen (12a) auf der oberen Oberfläche der ersten isolierenden Schicht (10a) freiliegen, und g) Bilden von einer unteren Ausnehmung (11b) in der unteren zweiten isolierenden Schicht (10c), derart, daß die ersten unteren Leitungen (12b) auf der unteren Oberfläche der ersten isolierenden Schicht (10a) freiliegen.
Verfahren nach Anspruch 14, gekennzeichnet durch den folgenden weiteren Schritt: elektrisches Verbinden entsprechender erster oberer und unterer Leitungen (12a, 12b) miteinander zwischen den Schritten b) und c).
Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß ein den Isolator (10) durchsetzendes Justierloch (15) auf dem Isolator (10) mit der ersten isolierenden Schicht (10a) und den zweiten oberen und unteren isolierenden Schichten (10b, 10c) gebildet wird.