DE19838475A1 - SRAM-Zelle - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Speicherzelle eines statischen Speichers mit wahlfreiem Zugriff (SRAM). DOLLAR A Erfindungsgemäß ist die SRAM-Zelle so aufgebaut, daß sie eine gegenüber einer Bitleitung kürzere Wortleitung aufweisen kann. Hierzu sind auf einem Halbleitersubstrat ein erster und zweiter Treibertransistor mit einer ersten und einer dazu parallelen zweiten Gateelektrode gebildet. Ein erster und zweiter Transfertransistor teilen sich eine zwischen der ersten und zweiten Gateelektrode angeordnete dritte Gateelektrode und sind in Serie zum ersten bzw. zweiten Treibertransistor geschaltet. Eine Wortleitung verläuft zwischen dem ersten und dem zweiten Transfertransistor und ist elektrisch mit der dritten Gateelektrode verbunden. Außerdem schneidet sie die erste und zweite Gateelektrode und/oder verläuft senkrecht zu diesen. DOLLAR A Verwendung in SRAM-Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf eine Speicherzelle eines Halb­ leiterspeicherbauelementes in Form einer SRAM-Zelle, d. h. ei­ ner Zelle eines statischen Speichers mit wahlfreiem Zugriff.

Ein SRAM-Bauelement benötigt keinen Wiederauffrischungsbe­ trieb, hat einen niedrigen Energieverbrauch und besitzt eine höhere Betriebsgeschwindigkeit als ein DRAM-Bauelement, d. h. ein Bauelement mit dynamischem Speicher mit wahlfreiem Zu­ griff. Das SRAM-Bauelement wird daher häufig für Cache-Spei­ cher eines Computers oder in tragbaren elektronischen Ge­ räten verwendet. Eine Einheitszelle des SRAM-Bauelementes be­ steht aus einem Paar von Treibertransistoren, einem Paar von Transfertransistoren und einem Paar von Lastelementen. Abhän­ gig vom Lastelementtyp kann eine SRAM-Zelle eine Hochlastwi­ derstandszelle oder eine Zelle vom CMOS-Typ sein. Die Hoch­ lastwiderstandszelle verwendet einen Hochlastwiderstand von ungefähr 1×10⁹Ω oder mehr als das Lastelement, wobei der Wi­ derstand über den Treiber- und den Transfertransistor gesta­ pelt ist, die von NMOS-Transistoren gebildet sind. In der Zelle vom CMOS-Typ bestehen sowohl der Treibertransistor als auch der Transfertransistor aus einem NMOS-Transistor, und das Lastelement ist von einem PMOS-Transistor gebildet. Der als Lastelement verwendete PMOS-Transistor ist ein Dünnfilm­ transistor (TFT) oder ein Volumentransistor. Wenn der als Lastelement verwendete PMOS-Transistor ein Volumentransistor ist, erhöht sich die Zellenfläche. Wenn hingegen für das Last­ element ein TFT zum Einsatz kommt, kann der TFT über den Treibertransistor und den Transfertransistor gestapelt wer­ den. In der SRAM-Zelle, in welcher der TFT als Lastelement verwendet wird, kann daher die Zellenfläche wie im Fall der Hochlastwiderstandszelle minimiert werden. Die den TFT oder den Hochlastwiderstand als Lastelement verwendende SRAM-Zelle wird, da sie wie oben beschrieben die Zellenfläche minimieren kann, sehr oft für hochintegrierte SRAM-Bauelemente einge­ setzt.

Fig. 1 zeigt eine Entwurfsskizze einer SRAM-Zelle, wie sie in der US-Patentschrift 5.379.251 offenbart ist. Wie aus Fig. 1 ersichtlich, befindet sich auf einem Halbleitersubstrat ein Isolationsgebiet 24, das ein Paar von zueinander entlang ei­ ner y-Richtung parallelen, aktiven Gebieten definiert. In je­ dem der aktiven Gebiete sind seriell ein Transfertransistor und ein Treibertransistor angeordnet. Dabei teilt sich ein Paar von nebeneinander auf den aktiven Gebieten gebildeten Transfertransistoren eine Gateelektrode, welche die Zellen­ mitte passiert und das aktive Gebiet schneidet, d. h. eine Wortleitung 21. Die Wortleitung 21 und Gateelektroden 22 und 23 der Treibertransistoren werden im Herstellungsprozeß nicht gleichzeitig gebildet. Ein Knotenkontakt 25 befindet sich zwischen dem Treibertransistor und dem mit diesem in Serie geschalteten Transfertransistor, während ein Gateelektroden­ kontakt 27 auf den Gateelektroden 22, 23 jedes der Treiber­ transistoren angeordnet ist. In einer Zelle sind folglich zwei Knotenkontakte 25 und zwei Gateelektrodenkontakte 27 ge­ bildet. Die durch den Knotenkontakt 25 freigelegte aktive Fläche ist mit der Gateelektrode desjenigen Treibertransi­ stors verbunden, welcher der freiliegenden aktiven Fläche entlang der y-Richtung über den Gateelektrodenkontakt 27 be­ nachbart ist, wodurch ein Zwischenspeicherschaltkreis gebil­ det wird. Auf einem Sourcebereich jedes Treibertransistors ist ein Massekontakt 28 angeordnet, und auf einem Drainbe­ reich (oder einem Sourcebereich) jedes der Transfertransisto­ ren befindet sich ein Bitleitungskontakt 26. Wenngleich in Fig. 1 nicht dargestellt, ist gemäß der US-Patentschrift 5.379.251 eine Masseplatte, welche den oberen Teil des Bit­ leitungskontaktes 26 freiläßt und den Massekontakt 28 be­ deckt, ganzflächig auf dem Zellgebiet angeordnet.

In der US-Patentschrift 5.379.251 ist die Zelle in der y-Richtung länger als in der x-Richtung. Die Bitleitung ist da­ her in einer Zelle länger als die Wortleitung. Da die Bitlei­ tung länger ist, ist die parasitäre Kapazität der Bitleitung größer, was die Verzögerungszeit eines über die Bitleitung übertragenen Signals erhöht. Als Ergebnis hiervon ist es schwierig, die Betriebsgeschwindigkeit des SRAM-Bauelementes zu erhöhen. Außerdem gibt es gemäß der US-Patentschrift 5.379.251 einen Bereich, in welchem die Wortleitung die Gate­ elektrode des Treibertransistors überlappt. Dies bedeutet, daß die Wortleitung, die als die Gateelektrode des Transfer­ transistors fungiert, und die Gateelektrode des Treibertran­ sistors nicht im gleichen Prozeß gebildet werden. Der Her­ stellungsprozeß für die SRAM-Zelle ist daher aufwendig, und die parasitäre Kapazität der Wortleitung ist erhöht, so daß es schwierig ist, schnell eine gewünschte Zelle auszuwählen. Andererseits ist gemäß der US-Patentschrift 5.379.251 die Masseplatte, welche alle Massekontakte bedeckt, ganzflächig auf dem Zellenfeldgebiet angeordnet, um den durch die Masse­ platte verursachten Spannungsabfall zu minimieren, was die Betriebsspannungstoleranz jeder Zelle verbessern kann. Dies erhöht jedoch auch die parasitäre Kapazität zwischen der Bit­ leitung und der Masseplatte sowie die parasitäre Kapazität zwischen der Wortleitung und der Masseplatte, was die Be­ triebsgeschwindigkeit des SRAM-Bauelementes verlangsamt.

Fig. 2 zeigt ein Ersatzschaltbild eines Teils des Zellenfeld­ gebietes eines anderen herkömmlichen Bauelementes, in welchem von denjenigen der Fig. 1 verschiedene, herkömmliche SRAM-Zellen in einer Matrix angeordnet sind. Gemäß Fig. 2 ist eine Mehrzahl von SRAM-Zellen C11, C12, . . ., C1n an eine erste, in einer x-Richtung verlaufende Wortleitung WL1 angeschlossen und teilt sich eine erste Masseleitung V_ss1. Eine Mehrzahl von weiteren SRAM-Zellen C21, C22, . . ., C2n ist an eine zweite, parallel zur ersten Wortleitung WL1 verlaufende Wortleitung WL2 angeschlossen und teilt sich eine zweite Masseleitung V_ss2. Die Masseleitungen und die Wortleitungen verlaufen somit in der x-Richtung. Außerdem ist eine Leistungsversorgungslei­ tung Vcc, die jeder Zelle Leistung zuführt, parallel zu den Wortleitungen angeordnet. Die Zellen C11, C21, . . . einer in einer y-Richtung von Fig. 2 verlaufenden Zellenreihe teilen sich ein Paar von Bitleitungen BL1 und /BL1. Ebenso teilen sich die Zellen C12, C22, . . . der nächsten, in y-Richtung verlaufenden Zellenreihe ein weiteres Paar von Bitleitungen BL2 und /BL2. Die Wortleitungen schneiden daher die Bitlei­ tungen.

Wie aus Fig. 2 ersichtlich, besitzt das SRAM-Bauelement, in welchem eine Mehrzahl von an eine Wortleitung angeschlossenen Zellen eine Masseleitung gemeinsam hat, einen reduzierten Be­ triebsspannungsbereich seiner SRAM-Zellen. Wenn beispielswei­ se an die erste Wortleitung WL1 die Versorgungsspannung Vcc angelegt wird, um eine von den Zellen C11, C12, . . ., C1n, . . ., die mit der ersten Wortleitung WL1 verbunden sind, aus­ zuwählen, werden die Transfertransistoren aller Zellen, die an die erste Wortleitung WL1 angeschlossen sind, leitend ge­ schaltet. Dementsprechend fließen Zellenströme I₁, I₂, . . ., I_n, . . . über alle Zellen C11, C12, . . ., C1n, . . . von Bitlei­ tungen BL1, /BL1, BL2, /BL2, . . ., BLn, /BLn, . . ., die auf ei­ ne vorgegebene Spannung vorgeladen sind, z. B. eine Versor­ gungsspannung. Hierbei tritt in der ersten Masseleitung V_ss1 ein durch die Zellenströme I₁, I₂, . . ., I_n, . . . verursachter Spannungsabfall auf. Der Spannungsabfall wird vom Widerstand Rs der Masseleitung und vom Kontaktwiderstand Rc zwischen ei­ nem Sourcegebiet des Treibertransistors und der Masseleitung verursacht. Als Ergebnis hiervon fließt der Strom, welcher über alle mit der ersten Wortleitung WL1 verbundenen Zellen C11, C12, . . ., C1n, . . . fließt, über eine Masseleitung, d. h. die erste Masseleitung, so daß eine positive (+) Spannung, die über der Massespannung liegt, im Sourcebereich des Treiber­ transistors jeder Zelle induziert wird. Dementsprechend wird die höchste positive Spannung in dem Sourcebereich der Trei­ bertransistoren der weiter von einem Ende der Wortleitung entfernten Zellen C1n und C2n induziert. Wenn beispielsweise die Versorgungsspannung Vcc an die erste Wortleitung WL1 an­ gelegt wird, fließen die Zellenströme I₁, I₂, . . ., I_n, . . . über die erste Masseleitung V_ss1 aus allen mit der ersten Wortleitung WL1 verbundenen Zellen C11, C12, . . ., C1n, . . . Hierbei gilt für die im Sourcebereich der Treibertransistoren der n-ten Zelle C1n induzierte Spannung VSN die Beziehung

Es versteht sich aus der obigen Gleichung 1, daß die in dem Sourcebereich des Treibertransistors der am weitesten vom En­ de der Masseleitung entfernten Zelle induzierte Spannung um größer ist, je mehr Zellen sich eine Masseleitung teilen. Der Betriebsspannungsbereich der SRAM-Zelle ist daher reduziert, was die Niederspannungseigenschaften des SRAM-Bauelementes verschlechtert.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung einer SRAM-Zelle zugrunde, in welcher die parasitäre Ka­ pazität sowohl einer Bitleitung als auch einer Wortleitung relativ niedrig ist, um die Zellenbetriebsgeschwindigkeit zu verbessern, und/oder ein Spannungsabfall in einer Masselei­ tung minimiert ist, um die Niederspannungsbetriebseigenschaf­ ten zu verbessern.

Die Erfindung löst dieses Problem durch die Bereitstellung einer SRAM-Zelle mit den Merkmalen des Anspruchs 1. Bei der dergestalt aufgebauten SRAM-Zelle läßt sich die Bitleitungslänge kleiner machen als die Wortleitungslänge, z. B. bei einer auf einer Rechteckebene gebildeten SRAM-Zelle. Daher kann in ei­ nem Zellenfeldgebiet, in welchem eine Mehrzahl von Einheits­ zellen matrixförmig angeordnet ist, die parasitäre Kapazität jeder Bitleitung verhältnismäßig gering gehalten werden, so daß die Betriebsgeschwindigkeit der Zelle, z. B. die Zugriffs­ zeit zum Auslesen von in der Zelle gespeicherter Information, verbessert werden kann. Außerdem ist die Masseleitung senk­ recht zur Wortleitung, so daß ein durch die mit der ausge­ wählten Zelle verbundene Masseleitung verursachter Spannungs­ abfall reduziert werden kann. Der Betriebsspannungsbereich der Zelle kann daher maximiert werden, was die Niederspan­ nungseigenschaften der Zelle verbessert.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

So kann vorgesehen sein, daß die Kanallängsrichtung des er­ sten und des zweiten Transfertransistors zur Kanallängsrich­ tung des ersten und zweiten Treibertransistors einen Winkel zwischen 20° und 70° einnimmt. Außerdem können der erste und der zweite Treibertransistor seriell mit dem zwischen der er­ sten Gateelektrode und der zweiten Gateelektrode angeordneten ersten und zweiten Transfertransistor derart verbunden sein, daß Sourcebereiche des ersten und zweiten Treibertransistors an einer Kante der Zelle gebildet sind. Das Paar von Treiber­ transistoren und das Paar von Transfertransistoren können je­ weils NMOS-Transistoren sein. Wenn eine SRAM-Zelle mit einem Paar von Transfertransistoren zwischen dem Paar von Treiber­ transistoren auf einer rechteckförmigen Ebene gebildet ist, kann die der Kanalbreite des Treibertransistors entsprechende Zellenlänge kleiner sein als die der Kanallängsrichtung des Treibertransistors entsprechende Zellenausdehnung.

Des weiteren kann erfindungsgemäß eine elektrisch mit der dritten Gateelektrode verbundene Wortleitung vertikal zur er­ sten und zweiten Gateelektrode angeordnet sein. Die Wortlei­ tung passiert vorzugsweise die Mitte der Zelle. Die Wortlei­ tung verläuft dann zwischen dem ersten und zweiten Transfer­ transistor. Als Ergebnis hiervon sind der erste bzw. zweite Transfertransistor auf je einer Seite der Wortleitung ange­ ordnet.

In weiterer Ausgestaltung der Erfindung ist ein Paar von elektrisch mit den Sourcebereichen des ersten und zweiten Treibertransistors verbundenen Masseleitungen vorgesehen. Das Paar von Masseleitungen verläuft vorzugsweise vertikal zur Wortleitung.

In weiterer Ausgestaltung der Erfindung ist ein Paar von Bit­ leitungen zwischen dem Paar von Masseleitungen vorgesehen. Das Paar von Bitleitungen verläuft parallel zu den Masselei­ tungen. Eine der Bitleitungen ist elektrisch mit einem Drain­ bereich des ersten Transfertransistors verbunden, wobei die­ ser Drainbereich einem Übergang an einem ersten Knoten gegen­ überliegt, der vom ersten Transfertransistor und vom ersten Treibertransistor geteilt wird. Die andere Bitleitung ist elektrisch mit einem Drainbereich des zweiten Transfertran­ sistors verbunden, wobei der Drainbereich dem Übergang an einem zweiten Knoten gegenüberliegt, der vom zweiten Trans­ fertransistor und vom zweiten Treibertransistor geteilt wird.

Des weiteren können erfindungsgemäß ein Paar von Versorgungs­ leitungen zwischen dem Halbleitersubstrat und einer jeweili­ gen Masseleitung vorgesehen sein. Eine der Versorgungsleitun­ gen ist elektrisch mit der ersten Gateelektrode und dem Drainbereich des zweiten Treibertransistors über ein Lastele­ ment verbunden, während die andere elektrisch mit der zweiten Gateelektrode und dem Drainbereich des ersten Treibertransi­ stors über ein weiteres Lastelement verbunden ist. Vorzugs­ weise werden als Lastelemente häufig Widerstände oder Dünn­ filmtransistoren verwendet, wobei der Dünnfilmtransistor ein PMOS-Transistor ist.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläu­ terten, herkömmlichen Ausführungsbeispiele sind in den Zeich­ nungen dargestellt, in denen zeigen:

Fig. 1 ein Entwurfsdiagramm einer herkömmlichen SRAM-Zelle,

Fig. 2 ein Ersatzschaltbild eines Teils eines Zellenfeldge­ bietes, in welchem von denjenigen der Fig. 1 ver­ schiedene, herkömmliche SRAM-Zellen matrixförmig an­ geordnet sind,

Fig. 3 bis 12 Entwurfsdiagramme zur Veranschaulichung einer erfindungsgemäßen SRAM-Zelle,

Fig. 13A bis 18A Querschnitte der SRAM-Zelle von Fig. 12 ent­ lang der Linie A-A' zur Veranschaulichung eines be­ stimmten ersten Stadiums einer Prozeßabfolge,

Fig. 13B bis 18B Querschnitte der SRAM-Zelle von Fig. 12 ent­ lang der Linie B-B' zur Veranschaulichung eines be­ stimmten zweiten Stadiums der Prozeßabfolge,

Fig. 13C bis 18C Querschnitte der SRAM-Zelle von Fig. 12 ent­ lang der Linie C-C' zur Veranschaulichung eines be­ stimmten dritten Stadiums in der Prozeßabfolge und

Fig. 19 ein Ersatzschaltbild eines Teils eines Zellenfeldge­ bietes, in welchem die SRAM-Zelle von Fig. 12 in ei­ ner Matrix angeordnet ist.

In den erfindungsgemäßen, gezeigten Ausführungsbeispielen wird eine Hochlastwiderstandszelle verwendet, die einen Wi­ derstand als Lastelement benutzt, dieselben Konzepte sind je­ doch in einer TFT-Zelle anwendbar, in der als Lastelement ein PMOS-Dünnfilmtransistor eingesetzt wird.

Wie aus den Fig. 3, 4, 13A, 13B und 13C ersichtlich, beinhal­ tet die dort gezeigte, erfindungsgemäße SRAM-Zelle eine erste und eine zweite Gateelektrode 103a, 103b, die parallel zu ei­ ner y-Achse auf einem Halbleitersubstrat 100 angeordnet sind. Die erste Gateelektrode 103a bildet zusammen mit einem akti­ ven Gebiet 101, das die erste Gateelektrode 103a in einer x-Richtung schneidet, einen ersten Treibertransistor TD1, wäh­ rend die zweite Gateelektrode 103b zusammen mit dem auch die­ se Gateelektrode 103b in x-Richtung schneidenden aktiven Ge­ biet 101 einen zweiten Treibertransistor TD2 bildet. Das Be­ zugszeichen 101a in den Fig. 13A, 13B und 13C bezeichnet ei­ nen das aktive Gebiet 101 definierenden Isolationsfilm. Zwi­ schen der ersten Gateelektrode 103a und der zweiten Gateelek­ trode 103b ist eine dritte Gateelektrode 103c angeordnet. Die dritte Gateelektrode 103c wird als gemeinsame Gateelektrode von einem ersten und einem zweiten Transfertransistor TA1, TA2 benutzt. Der erste Transfertransistor TA1 ist mit dem er­ sten Treibertransistor TD1 in Serie geschaltet, während der zweite Transfertransistor TA2 mit dem zweiten Treibertransi­ stor TD2 in Serie geschaltet ist. Hierbei nimmt die Ka­ nallängsrichtung des ersten und zweiten Transfertransistors TA1, TA2 bezüglich derjenigen des ersten und zweiten Treiber­ transistors TD1, TD2 einen Winkel zwischen etwa 20° und etwa 70° ein, vorzugsweise etwa 45°.

Wie oben beschrieben, kann somit, wenn der erste und zweite Transfertransistor TA1, TA2, die sich die dritte Gateelektro­ de 103c teilen, zwischen dem ersten und zweiten Treibertran­ sistor TD1, TD2 angeordnet sind, die Länge der SRAM-Zelle in y-Richtung parallel zur ersten und zweiten Gateelektrode 103a, 103b, kleiner sein als die Länge in x-Richtung.

Wie aus den Fig. 5 und 6 zu erkennen, ist in der erfindungs­ gemäßen SRAM-Zelle ein Paar von leitfähigen Schichtmustern 105a, 105b parallel zur y-Achse über Sourcegebieten des er­ sten und zweiten Treibertransistors TD1, TD2 angeordnet. Das erste leitfähige Schichtmuster 105a erstreckt sich zur Ga­ teelektrode des zweiten Treibertransistors, d. h. zum oberen Teil der zweiten Gateelektrode 103b. Das zweite leitfähige Schichtmuster 105b erstreckt sich zur Gateelektrode des er­ sten Treibertransistors, d. h. zum oberen Teil der ersten Ga­ teelektrode 103a. Im ersten und zweiten leitfähigen Schicht­ muster 105a, 105b sind Bereiche über den Sourcegebieten des ersten und zweiten Treibertransistors und über der ersten und zweiten Gateelektrode 103a, 103b unter Verwendung von Masken­ strukturen 107, wie in Fig. 6 dargestellt, selektiv mit Stör­ stellen dotiert. Die dotierten leitfähigen Schichtmuster 105a, 105b fungieren als Versorgungsleitung (Vcc-Leitung), die der SRAM-Zelle Leistung zuführt. Des weiteren fungieren diejenigen Teile der leitfähigen Schichtmuster 105a, 105b, die undotiert bleiben, als ein Paar von Lastwiderständen, die als Lastelement der SRAM-Zelle benutzt werden. Die beiden Lastwiderstände sind so angeordnet, daß sie die oberen Berei­ che der Kanalgebiete des ersten bzw. zweiten Transfertransi­ stors passieren. Anstelle des Lastwiderstandspaars kann ein Paar von PMOS-Dünnfilmtransistoren verwendet werden.

Wie aus Fig. 7 und 8 ersichtlich, sind der Drainbereich des ersten Treibertransistors TD1, die zweite Gateelektrode 103b und der eine, an die eine Versorgungsleitung 105a angeschlos­ sene Lastwiderstand miteinander über eine erste lokale Zwi­ schenverbindungsleitung 111a elektrisch verbunden. Ebenso sind der Drainbereich des zweiten Treibertransistors TD2, die erste Gateelektrode 103a und der andere, an die andere Ver­ sorgungsleitung 105b angeschlossene Lastwiderstand miteinan­ der über eine zweite lokale Zwischenverbindungsleitung 111b verbunden. Auf diese Weise bilden ein Paar von Treibertransi­ storen TD1, TD2 und ein Paar von Lastwiderständen zusammen mit der ersten und zweiten lokalen Zwischenverbindung 111a, 111b einen Zwischenspeicherschaltkreis. Hierbei ist das eine Ende der ersten lokalen Zwischenverbindungsleitung 111a an das Draingebiet des ersten Treibertransistors TD1 über einen Knotenkontakt 109a angeschlossen, während das andere Ende der ersten lokalen Zwischenverbindungsleitung 111a über einen An­ schlußkontakt 109b an die zweite Gateelektrode 103b und den einen Lastwiderstand angeschlossen ist. In gleicher Weise ist das eine Ende der zweiten lokalen Zwischenverbindungsleitung 111b über einen anderen Knotenkontakt 109a an den Drainbe­ reich des zweiten Treibertransistors TD2 angeschlossen, wäh­ rend das andere Ende der zweiten lokalen Zwischenverbindungs­ leitung 111b über einen anderen Anschlußkontakt 109b an die erste Gateelektrode 103a und den anderen Lastwiderstand ange­ schlossen ist.

Wie aus den Fig. 9, 10, 11 und 12 ersichtlich, ist die dritte Gateelektrode 103c elektrisch mit einer zur x-Richtung paral­ lelen Wortleitung 113w über einen Wortleitungskontakt 115w verbunden, während die Sourcebereiche des ersten und zweiten Treibertransistors TD1, TD2 über ein Paar von Masseleitungs­ inselkontakten 115s mit je einer von einem Paar von Masselei­ tungen 119s parallel zur y-Richtung elektrisch verbunden sind. Das Paar von Masseleitungen 119s verläuft parallel zur y-Achse. Drainbereiche des ersten und zweiten Transfertransi­ stor TA1, TA2 sind elektrisch über ein Paar von Bitleitungs­ inselkontakten 115b mit je einer eines Paares von Bitleitun­ gen 119b verbunden. Das Bitleitungspaar 119b ist parallel zur y-Achse zwischen dem Paar von Masseleitungen 119s verlaufend angeordnet.

Nachfolgend wird ein Verfahren zur Herstellung einer solchen erfindungsgemäßen SRAM-Zelle näher erläutert.

Wie aus den Fig. 3, 4, 13A, 13B und 13C zu erkennen, wird zu­ nächst auf einem vorgegebenen Gebiet eines Halbleitersubstra­ tes 100 eine Isolationsschicht 101a zur Definition eines ak­ tiven Gebietes gebildet. Die Isolationsschicht 101a wird un­ ter Verwendung einer Fotomaske erzeugt, in die das Muster 101 des aktiven Gebietes gemäß Fig. 3 abgebildet ist. Eine nicht gezeigte Gateoxidschicht wird auf dem aktiven Gebiet des Halbleitersubstrates, auf dem die Isolationsschicht 101a ge­ bildet wurde, erzeugt. Auf der mit der Gateoxidschicht verse­ henen, resultierenden Struktur wird ganz flächig eine leitfä­ hige Schicht gebildet, z. B. eine dotierte Polysiliziumschicht oder eine Polycidschicht. Die leitfähige Schicht wird unter Verwendung einer Fotomaske strukturiert, in welcher die Mu­ ster der Gateelektroden 103a, 103b und 103c gemäß Fig. 4 ab­ gebildet sind, um auf diese Weise die erste bis dritte Gate­ elektrode 103a, 103b und 103c auf einem vorbestimmten Gebiet der Gateoxidschicht zu bilden. Hierbei sind die erste und zweite Gateelektrode 103a, 103b parallel zueinander. Die er­ ste Gateelektrode 103a fungiert als Gateelektrode des ersten Treibertransistors TD1, und die Gateelektrode 103b fungiert als Gateelektrode des zweiten Treibertransistors TD2. Die dritte Gateelektrode 103c ist zwischen der ersten und der zweiten Gateelektrode 103a, 103b gebildet, wie in den Fig. 13A und 13B zu erkennen. Die dritte Gateelektrode 103c fun­ giert als gemeinsame Gateelektrode des ersten und zweiten Transfertransistor TA1, TA2. Anschließend werden in das akti­ ve Gebiet unter Verwendung der ersten bis dritten Gateelek­ trode 103a, 103b und 103c sowie der Isolationsschicht 101a als Ionenimplantationsmaske Störstellenionen implantiert, um einen Bereich mit schwach dotierter Drain-Elektrode (LDD) zu erzeugen. Danach wird ganzflächig auf dem mit der ersten bis dritten Gateelektrode 103a, 103b und 103c versehenen Halblei­ tersubstrat eine CVD-Oxidschicht gebildet, und die CVD-Oxid­ schicht wird anisotrop geätzt, um Abstandshalter S an den Seitenwänden der ersten bis dritten Gateelektrode 103a, 103b und 103c auszubilden. In das aktive Gebiet des mit den Ab­ standshaltern S versehenen Halbleitersubstrats werden Stör­ stellenionen implantiert, um nicht gezeigte Source-/Drain­ bereiche des ersten und zweiten Treibertransistors TD1, TD2 sowie des ersten und zweiten Transfertransistor TA1, TA2 zu erzeugen.

Wie aus den Fig. 5, 6, 14A, 14B und 14C zu erkennen, wird auf dem Halbleitersubstrat, auf dem die Abstandshalter S und die Source-/Drainbereiche gebildet wurden, ganzflächig eine erste zwischenliegende dielektrische Schicht 104, z. B. eine Oxid­ schicht, gebildet. Auf der ersten zwischenliegenden dielek­ trischen Schicht 104 wird eine undotierte Polysiliziumschicht gebildet. Die undotierte Polysiliziumschicht wird struktu­ riert, um dadurch ein Paar von Versorgungsleitungen 105a, 105b über dem Sourcebereich des ersten und des zweiten Trei­ bertransistors TD1, TD2 sowie ein Paar von Lastwiderständen R_L zu bilden, die sich von den Versorgungsleitungen aus er­ strecken. Das Paar von Lastwiderständen R_L erstreckt sich zu den oberen Teilen der ersten bzw. zweiten Gateelektrode 103a, 103b. In das Paar von Versorgungsleitungen 105a, 105b werden unter Verwendung einer Fotomaske, in die das Ionenimplantati­ onsmuster 107 von Fig. 6 abgebildet ist, selektiv Störstellen­ ionen, z. B. Arsen (As) oder Phosphor (P), implantiert. Hier­ bei werden die Störstellenionen selektiv in einen schraffier­ ten Teil des Ionenimplantationsmusters 107 von Fig. 6 einge­ bracht. Die Störstellenionen werden folglich in die undotier­ te Polysiliziumschicht implantiert, die sich zu den oberen Teilen der ersten und zweiten Gateelektrode 103a, 103b er­ streckt.

Wie aus den Fig. 7, 15A, 15B und 15C ersichtlich, wird auf dem Halbleitersubstrat, auf dem die Lastwiderstände R_L und die Versorgungsleitungen 105a und 105b gebildet wurden, ganz­ flächig eine planarisierte zweite zwischenliegende dielektri­ sche Schicht 108, z. B. eine CVD-Oxidschicht, erzeugt. Die zweite zwischenliegende dielektrische Schicht 108 wird struk­ turiert, um ein Paar von Knotenkontaktlöchern 109a zu erzeu­ gen, welche die Drainbereiche, d. h. Übergänge an einem ersten und zweiten Knoten, des ersten und zweiten Treibertransistors TD1, TD2 freilegen. Hierbei wird gleichzeitig ein Paar von Anschlußkontaktlöchern 109b gebildet, die jeweils ein Ende der ersten und zweiten Gateelektrode 103a, 103b und ein Ende eines Lasttransistors R_L benachbart zur ersten und zweiten Gateelektrode freilegen.

Wie aus den Fig. 8, 16A, 16B und 16C zu erkennen, wird ganz­ flächig auf das Halbleitersubstrat, in welchem das Paar von Knotenkontaktlöchern 109a und das Paar von Anschlußkontaktlö­ chern 109b gebildet wurde, ganzflächig eine leitfähige Schicht aufgebracht, z. B. eine dotierte Polysiliziumschicht, wobei die leitfähige Schicht die Knotenkontaktlöcher 109a und die Anschlußkontaktlöcher 109b füllt. Anschließend wird die leitfähige Schicht deckend geätzt, bis die zweite zwischen­ liegende dielektrische Schicht 108 freiliegt, um ein erstes und zweites Anschlußmuster 110a, 110b in den Knotenkontaktlö­ chern 109a bzw. den Anschlußkontaktlöchern 109b zu bilden. Hierbei können das erste und zweite Anschlußmuster 110a, 110b aus einer Metallschicht, wie Wolfram, gebildet sein. Eine leitfähige Schicht, z. B. eine dotierte Polysiliziumschicht oder eine Wolframpolycidschicht, wird ganzflächig auf das Halbleitersubstrat aufgebracht, auf dem das erste und zweite Anschlußmuster 110a, 110b gebildet wurden. Die leitfähige Schicht wird strukturiert, um eine erste lokale Zwischenver­ bindungsleitung 111a zu erzeugen, welche den Drainbereich des ersten Treibertransistors TD1 mit der Gateelektrode 103b des zweiten Treibertransistors TD2 verbindet. Gleichzeitig wird eine zweite lokale Zwischenverbindungsleitung 111b gebildet, welche den Drainbereich des zweiten Treibertransistors TD2 mit der Gateelektrode 103a des ersten Treibertransistors TD1 verbindet. Die ersten und zweite lokale Zwischenverbindungs­ leitung 111a, 111b bilden damit einen Zwischenspeicherschalt­ kreis.

Wie aus den Fig. 9, 10, 17A, 17B und 17C zu erkennen, wird ganzflächig auf dem Halbleitersubstrat, auf welchem die erste und zweite lokale Zwischenverbindungsleitung 111a, 111b ge­ bildet wurden, eine dritte zwischenliegende dielektrische Schicht 112, z. B. eine CVD-Oxidschicht, gebildet. Die dritte zwischenliegende dielektrische Schicht 112 wird auf eine vor­ bestimmte Tiefe d geätzt, um eine Vertiefung zu erzeugen, die ein Gebiet definiert, in welchem während eines nachfolgenden Prozesses eine Wortleitung, eine Bitleitungskontaktinsel und eine Masseleitungskontaktinsel angeordnet werden. Die Vertie­ fung für die Bildung der Wortleitung, der Bitleitungskontakt­ insel und der Masseleitungskontaktinsel wird dabei unter Ver­ wendung eines sogenannten Damaszenerprozesses erzeugt. Hier­ bei verläuft die Vertiefung für die Wortleitung parallel zur x-Achse, wobei sie über die Zellenmitten hingewegläuft und den oberen Teil der dritten Gateelektrode 103c passiert. Des weiteren wird die Vertiefung für die Nasseleitungskontaktin­ sel im oberen Teil des Sourcebereichs des Treibertransistors gebildet, und die Vertiefung für die Bitleitungskontaktinsel wird in den oberen Teilen der Drainbereiche jedes der Trans­ fertransistoren gebildet, die dem Knotenübergang gegenüber­ liegen. Daraufhin wird die dritte zwischenliegende di­ elektrische Schicht 112, in welcher die Vertiefung für den Damaszenerprozeß erzeugt wurde, strukturiert, um ein Kontakt­ loch 115b für eine Bitleitungskontaktinsel, ein Kontaktloch 115s für eine Masseleitungskontaktinsel und ein Kontaktloch 115w für eine Wortleitung in der Vertiefung für die Bitlei­ tungskontaktinsel, der Vertiefung für die Masseleitungskon­ taktinsel bzw. der Vertiefung für die Wortleitung zu bilden. Das Kontaktloch 115b für die Bitleitungskontaktinsel legt hierbei die Drainbereiche der Transfertransistoren frei, wäh­ rend das Kontaktloch 115s für die Masseleitungskontaktinsel die Sourcebereiche der Treibertransistoren freilegt. Außerdem legt das Wortleitungskontaktloch 115w die dritte Gateelektro­ de 103c frei.

Wie aus den Fig. 11, 12, 18A, 18B und 18C zu erkennen, wird auf das Halbleitersubstrat, in welchem das Kontaktloch 115b für die Bitleitungskontaktinsel, das Kontaktloch 115s für die Masseleitungskontaktinsel und das Kontaktloch 115w für die Wortleitung gebildet wurden, ganzflächig eine Metallschicht, z. B. eine Wolframschicht, aufgebracht, welche die Kontaktlö­ cher 115b, 115s und 115w sowie die Vertiefung füllt. An­ schließend wird die Metallschicht deckend geätzt, bis die dritte zwischenliegende dielektrische Schicht 112 freigelegt wird, um eine Masseleitungskontaktinsel 113s, eine Bitlei­ tungskontaktinsel 113b und eine Wortleitung 113w zu erzeugen. Vorzugsweise wird die Metallschicht mittels chemisch- mechanischem Polieren (CMP) deckend geätzt. Die Masselei­ tungskontaktinsel 113s ist mit dem Sourcebereich des Treiber­ transistors über das Kontaktloch 115s für die Masseleitungs­ kontaktinsel verbunden, die Bitleitungskontaktinsel 113b ist mit dem Drainbereich des Transfertransistors über das Kon­ taktloch 115b für die Bitleitungskontaktinsel verbunden, und die Wortleitung 113w ist mit der dritten Gateelektrode 103c über das Wortleitungskontaktloch 115w verbunden. Dann wird eine vierte zwischenliegende dielektrische Schicht 116, z. B. eine CVD-Oxidschicht, ganzflächig auf dem Halbleitersubstrat gebildet, auf dem die Bitleitungskontaktinsel 113b, die Mas­ seleitungskontaktinsel 113s und die Wortleitung 113w erzeugt wurden. Die vierte zwischenliegende dielektrische Schicht 116 wird strukturiert, um ein Masseleitungskontaktloch 117s zu erzeugen, das die Masseleitungskontaktinsel 113s freilegt. Gleichzeitig wird ein Bitleitungskontaktloch 117b gebildet, welches die Bitleitungskontaktinsel 113b freilegt. Danach werden eine das Masseleitungskontaktloch 117s bedeckende Mas­ seleitung 119s und eine das Bitleitungskontaktloch 117b be­ deckende Bitleitung 119b gebildet. Die Masseleitung 119s und die Bitleitung 119b sind senkrecht zur Wortleitung 113w. Die Masseleitung 119s ist über die Versorgungsleitungen 105a und 105b gestapelt, um die parasitäre Kapazität dazwischen zu ma­ ximieren. Wenn die parasitäre Kapazität zwischen der Masse­ leitung 119 und den Versorgungsleitungen 105a, 105b erhöht wird, können die Versorgungsleitungen 105a, 105b eine höhere Rauschfestigkeit haben.

Wie aus Fig. 19 zu erkennen, verlaufen eine erste bis dritte Wortleitung WL1, WL2 und WL3 parallel zur x-Achse, während eine Mehrzahl von Versorgungsleitungen Vcc und eine Mehrzahl von Bitleitungen BL1, /BL1, /BL2, BL2, BL3, /BL3, /BL4 und BL4 parallel zur y-Achse verlaufen. Eine Mehrzahl von Masse­ leitungen Vss sind parallel zur y-Achse, und Masseleitungen Vss und Versorgungsleitungen Vcc sind übereinandergestapelt, wie in den Fig. 18A und 18B zu erkennen. Eine Mehrzahl von in x-Richtung angeordneten Zellen C11, C12, C13, C14, . . . sind an eine erste Wortleitung WL1 angeschlossen, und eine Mehrzahl von ebenfalls in x-Richtung angeordneten Zellen C21, C22, C23, C24, . . . sind an die zweite Wortleitung WL2 angeschlos­ sen. Eine Mehrzahl von Zellen C31, C32, C33, C34, . . . sind an die dritte Wortleitung WL3 angeschlossen. Wenn an die erste Wortleitung WL1 eine der Versorgungsspannung entsprechende Spannung angelegt wird, um eine Zelle auszuwählen, z. B. die Zelle C12, fließt ein Zellenstrom durch alle an die erste Wortleitung WL1 angeschlossenen Zellen C11, C12, C13, C14, Hierbei liegt an den Wortleitungen mit Ausnahme der er­ sten Wortleitung WL1 eine Massespannung, z. B. 0 V an, so daß die Transfertransistoren derjenigen Zellen, die an die Wort­ leitungen mit Ausnahme der ersten Wortleitung WL1 angeschlos­ sen sind, sperrend geschaltet werden. Es fließt daher nur über die mehreren Zellen C11, C12, C13, C14, . . ., die an die erste Wortleitung WL1 angeschlossen sind, ein Zellenstrom. Der Zellenstrom fließt von jeder Bitleitung zu Masseleitungen Vss über die an die erste Wortleitung WL1 angeschlossenen Zellen. Wie aus Fig. 19 ersichtlich, ist der über eine Masse­ leitung Vss fließende Zellenstrom gleich der Summe der aus zwei benachbarten Zellen fließenden Ströme. Der über eine Masseleitung Vss fließende Zellenstrom ist daher doppelt so hoch wie der Strom I, der durch einen Treibertransistor fließt. Da der von einer Masseleitung Vss verursachte Span­ nungsabfall durch den über nur zwei Zellen fließenden Zellen­ strom verursacht wird, ist er geringer als derjenige der her­ kömmlichen SRAM-Zelle. Dies liegt daran, daß die Masseleitung bei der herkömmlichen SRAM-Zelle Parallel zur Wortleitung an­ geordnet ist, während sie bei der vorliegenden Erfindung senkrecht zur Wortleitung verläuft. Der Spannungsabfall der Masseleitung Vss wird durch den Widerstand Rs' der Masselei­ tung Vss und den Kontaktwiderstand Rc' zwischen der Masselei­ tung Vss und dem Sourcebereich des Treibertransistors verur­ sacht.

Erfindungsgemäß ist in einer Zelle die Bitleitung kürzer als die Wortleitung, welche die Bitleitung schneidet. Die von der Bitleitung verursachte RC-Verzögerungszeit ist daher geringer als bei der herkömmlichen SRAM-Zelle, in welcher die Bitlei­ tung länger als die Wortleitung ist. Als Ergebnis hiervon kann die Betriebsgeschwindigkeit beim erfindungsgemäßen SRAM-Bauelement verbessert werden. Außerdem verlaufen die Masse­ leitungen senkrecht zu den Wortleitungen. Wenn daher eine der Versorgungsspannung entsprechende Spannung an die mit einer ausgewählten Zelle verbundene Wortleitung angelegt wird, ist der Zellenstrom, der über die mit der ausgewählten Zelle ver­ bundene Masseleitung fließt, nur so groß wie der Strom, der über die ausgewählte Zelle und eine dieser benachbarte Zelle fließt. Als Ergebnis hiervon ist vorliegend der über eine Masseleitung fließende Zellenstrom viel geringer als bei der herkömmlichen SRAM-Zelle, was den Spannungsabfall über die Masseleitung hinweg minimiert. Der Bereich an Betriebsspan­ nungen für die erfindungsgemäße SRAM-Zelle kann daher maximal gehalten werden, was die Niederspannungseigenschaften der Zelle verbessert. Außerdem sind bei der erfindungsgemäßen SRAM-Zelle eine Versorgungsleitung und eine Masseleitung par­ allel zueinander übereinandergestapelt, was die parasitäre Kapazität der Versorgungsleitung erhöht. Selbst wenn daher elektrisches Rauschen in die Versorgungsleitung eingespeist wird, kann die parasitäre Kapazität der Versorgungsleitung dieses elektrische Rauschen ausfiltern. Als Resultat hiervon wird der SRAM-Zelle eine stabile Versorgungsspannung zuge­ führt.

Claims (18)

1. SRAM-Zelle mit

• - einem Halbleitersubstrat (100),
• - einem ersten und zweiten Treibertransistor (TD1, TD2) auf dem Halbleitersubstrat mit einer ersten und zweiten Gateelek­ trode (103a, 103b), die parallel zueinander angeordnet sind,
• - einem ersten und zweiten Transfertransistor (TA1, TA2), die sich eine zwischen der ersten und der zweiten Gateelek­ trode angeordnete dritte Gateelektrode (103c) teilen und mit dem ersten bzw. dem zweiten Treibertransistor in Serie ge­ schaltet sind, und
• - einer zwischen dem ersten und dem zweiten Transfertransi­ stor verlaufenden Wortleitung (113w), die elektrisch mit der dritten Gateelektrode verbunden ist, wobei die Wortleitung die erste und zweite Gateelektrode schneidet und/oder senk­ recht zu diesen verläuft.

2. SRAM-Zelle nach Anspruch 1, weiter dadurch gekennzeich­ net, daß ihre Ausdehnung senkrecht zur Wortleitung (113w) kürzer ist als ihre Ausdehnung in Wortleitungsrichtung.

3. SRAM-Zelle nach Anspruch 1 oder 2, weiter gekennzeichnet durch ein Paar von Bitleitungen (119b) parallel zur ersten und zweiten Gateelektrode (103a, 103b), wobei die beiden Bit­ leitungen elektrisch mit einem Drainbereich des ersten Trans­ fertransistors (TA1), der einem vom ersten Transfertransistor und dem ersten Treibertransistor (TD1) geteilten Übergang an einem ersten Knoten gegenüberliegt, bzw. einem Drainbereich des zweiten Transfertransistors (TA2), der einem vom zweiten Transfertransistor und dem zweiten Treibertransistor (TD2) ge­ teilten Übergang an einem zweiten Knoten gegenüberliegt, ver­ bunden sind.

4. SRAM-Zelle nach Anspruch 3, weiter dadurch gekennzeich­ net, daß die Bitleitung (119b) kürzer als die Wortleitung (113w) ist.

5. SRAM-Zelle nach einem der Ansprüche l bis 4, weiter da­ durch gekennzeichnet, daß die Kanallängsrichtung des ersten und zweiten Transfertransistors (TA1, TA2) mit der Ka­ nallängsrichtung des ersten und zweiten Treibertransistors (TD1, TD2) einen Winkel zwischen etwa 20° und etwa 70° ein­ schließt.

6. SRAM-Zelle nach einem der Ansprüche 1 bis 5, weiter da­ durch gekennzeichnet, daß die Wortleitung (113w) über einen Kanalbereich des ersten Treibertransistors (TD1) und einen Kanalbereich des zweiten Treibertransistors (TD2) verläuft.

7. SRAM-Zelle nach einem der Ansprüche 1 bis 6, weiter ge­ kennzeichnet durch ein Paar von Masseleitungen (119s), die elektrisch mit jeweiligen Sourcebereichen des ersten und zweiten Treibertransistors (TD1, TD2) verbunden sind, wobei das Masseleitungspaar parallel zu dem Bitleitungspaar (119b) angeordnet ist.

8. SRAM-Zelle nach Anspruch 7, weiter dadurch gekennzeich­ net, daß das Bitleitungspaar (119b) zwischen den beiden Mas­ seleitungen (119s) angeordnet ist.

9. SRAM-Zelle nach einem der Ansprüche 1 bis 8, weiter ge­ kennzeichnet durch ein Paar von Versorgungsleitungen (105a, 105b), die über ein erstes und zweites Lastelement mit Über­ gängen eines ersten bzw. zweiten Knotens (109a, 109b) verbun­ den sind.

10. SRAM-Zelle nach Anspruch 9, weiter dadurch gekennzeich­ net, daß das erste und zweite Lastelement Widerstände oder Dünnfilmtransistoren sind.

11. SRAM-Zelle nach Anspruch 9 oder 10, weiter dadurch ge­ kennzeichnet, daß das Versorgungsleitungspaar (105a, 105b) unterhalb und parallel zu den Masseleitungen (119s) angeord­ net ist.

12. SRAM-Zelle nach einem der Ansprüche 9 bis 11, weiter da­ durch gekennzeichnet, daß das erste und zweite Lastelement über Kanalbereichen des ersten bzw. zweiten Transfertransi­ stors (TA1, TA2) verläuft.

13. SRAM-Zelle nach einem der Ansprüche 9 bis 12, weiter da­ durch gekennzeichnet, daß das Versorgungsleitungspaar (105a, 105b) parallel zum Bitleitungspaar (119b) verläuft.

14. SRAM-Zelle nach einem der Ansprüche 1 bis 13, weiter ge­ kennzeichnet durch

• - ein Paar von sich über einen Sourcebereich des ersten Treibertransistors (TD1) bzw. einen Sourcebereich des zweiten Treibertransistors (TD2) verlaufenden Versorgungsleitungen, (105a, 105b), wobei das Versorgungsleitungspaar parallel zur ersten und zweiten Gateelektrode (103a, 103b) ist,
• - ein Paar von jeweils mit einem Ende der Versorgungslei­ tungen verbundenen Lastelementen, die über Kanalbereiche des ersten und zweiten Transfertransistors (TA1, TA2) hinwegfüh­ ren, um sich zum oberen Teil der ersten bzw zweiten Ga­ teelektrode zu erstrecken,
• - eine erste lokale Zwischenverbindungsleitung (111a), die einen vom ersten Treibertransistor und dem ersten Transfer­ transistor geteilten Übergang eines ersten Knotens (109a), die zweite Gateelektrode und ein Ende eines Lastelementes, das sich zum oberen Teil der zweiten Gateelektrode erstreckt, miteinander verbindet, und
• - eine zweite lokale Zwischenverbindungsleitung (111b), die einen den vom zweiten Treibertransistor und vom zweiten Transfertransistor geteilten Übergang eines zweiten Knotens (109b), die erste Gateelektrode und ein Ende eines anderen Lastelementes, das sich zum oberen Teil der ersten Gateelek­ trode erstreckt, miteinander verbindet.

15. SRAM-Zelle nach Anspruch 14, weiter gekennzeichnet durch erste zwischenliegende dielektrische Schichten (104), die zwischen der ersten und zweiten Gateelektrode und dem Versor­ gungsleitungspaar (105a, 105b) bzw. zwischen der dritten Ga­ teelektrode (103c) und dem Lastelementpaar angeordnet sind.

16. SRAM-Zelle nach Anspruch 14 oder 15, weiter gekennzeich­ net durch eine zweite und dritte zwischenliegende dielektri­ sche Schicht (104, 108, 112), die übereinandergestapelt und zwischen der Wortleitung (113w) und dem Versorgungsleitungs­ paar (105a, 105b) angeordnet sind.

17. SRAM-Zelle nach einem der Ansprüche 7 bis 16, weiter da­ durch gekennzeichnet, daß das Bitleitungspaar (119b) und das Masseleitungspaar (119s) von derselben leitfähigen Schicht gebildet sind.

18. SRAM-Zelle nach einem der Ansprüche 7 bis 17, weiter da­ durch gekennzeichnet, daß das Bitleitungspaar und das Masse­ leitungspaar von der Wortleitung (113w) durch eine vierte zwischenliegende dielektrische Schicht (116) isoliert sind.