DE69223500T2

DE69223500T2 - Gate-Array-Basiszelle

Info

Publication number: DE69223500T2
Application number: DE69223500T
Authority: DE
Inventors: Mashashi Hashimoto; Shivaling S Mahant-Shetti
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-04-08
Filing date: 1992-04-08
Publication date: 1998-06-04
Anticipated expiration: 2012-04-09
Also published as: EP0564679B1; JP3274493B2; EP0564679A1; KR100274441B1; US5479034A; US5217915A; JPH05102443A; US5939740A; DE69223500D1; KR920020716A; US5563430A

Description

BEMERKUNG

(C) Urheberrecht *M* Texas Instruments Incorporated, 1991. Ein Teil der Offenbarung dieses Patentdokuments enthält Material, das einem Urheberrechtschutz und einem Topographieschutz unterliegt. Der Eigentümer des Urheber- und Topographieschutzrechts hat keine Einwände gegen eine Facsimile-Wiedergabe des Patentdokuments oder der Patentoffenbarung, wie sie in der Patentrolle oder den Aufzeichnungen des Patent and Trademark Office (Patent- und Warenzeichenamt) erscheint, behält sich jedoch anderweitig alle Urheber- und Topographieschutzrechte vor.

GEBIET DER ERFINDUNG

Diese Erfindung betrifft allgemein Halbleiter-Bauelemente und ihre Herstellung und insbesondere eine verbesserte Gate-Array- Basiszellenstruktur und ein Verfahren zu ihrer Herstellung.
Im Dokument PAJP von JP-A-2-168673 ist ein Halbleiter beschrieben, der eine Grabenzone eines ersten Leitungstyps, eine die Grabenzone in mindestens drei Abschnitte teilende Kanalzone, eine über dem Kanal liegende Isolierschicht sowie eine über der Isolierschicht liegende Gate-Elektrode aufweist.

Stand der Technik

Bei der Herstellung von integrierten Schaltungen ist es häufig erforderlich, eine große Anzahl von Transistoren auf einem einzigen Chip zu bilden. Diese Transistoren werden miteinander verbunden, um Logikgatter, Flipflops, Speicherzellen und eine große Vielfalt anderer Baueleinente zu bilden. Bei den meisten statischen Logikeinrichtungen ist ein hoher Transistor-Kanalleitwert wünschenswert, um eine schnelle Arbeitsweise zu erreichen. Bei manchen Schaltungen, wie beispielsweise bei statischen Direktzugriffsspeichern (SRAMs) ist jedoch ein Transistor mit einer niedrigen Leitfähigkeit wünschenswert, um einen stabilen schreibvorgang mit einem breiten Prozeßspielraum zu erreichen.
Ein üblicher Weg, das Ziel zu erreichen, daß sich sowohl Transistoren mit hoher Leitfähigkeit als auch mit niedriger Leitfähigkeit auf demselben Chip befinden, besteht darin, das ganze Layout des Chips für jede Anwendung zu entwerfen. Bei einem aufgabenspezifischen Layout können leicht Transistoren unterschiedlicher Größen verwirklicht werden. Der Nachteil besteht jedoch darin, daß alle Ebenen des Bauelements mit mehreren Ebenen für jede spezielle Verwirklichung entworfen werden müssen.
Andererseits ist ein Gate-Array ein Array von Transistorschaltungen, bei denen die gleiche Basiszelle für viele verschiedene Anwendungen verwendet wird. Bei dieser Konfiguration werden nur die letzten Verbindungsebenen des Bauelements mit mehreren Ebenen für eine gegebene Anwendung speziell entworfen. Die als die Basiszelle bekannten ursprünglichen Ebenen gleichen einander für jede Verwirklichung. Es ist bei dieser Methode schwieriger als bei anwendungsspezifischen Layouts, Transistoren unterschiedlicher Größen zu haben, da sich die Orte der Transistoren mit verschiedenen Leitwerten von Anwendung zu Anwendung ändern.
Wenn Gate-Arrays verwendet werden, können Transistoren mit identischen Größen hergestellt werden und die Schaltungsanordnung kann dementsprechend entworfen werden. Um die Anforderung von Gate-Elektroden mit unterschiedlicher Ansteuerbarkeit zu erfüllen, kann mehr als ein Transistor derart geschaltet sein, daß die Konfigurationen der mehreren Transistoren so erscheinen, als ob sie unterschiedliche Leitwerte haben. Für diese Verfahren sind jedoch für jede Anwendung mehr Transistoren erforderlich als bei anwendungsspezifischen Layouts, und es ist dabei andererseits mehr Fläche auf dem Chip erforderlich.
Ein weiteres Verfahren zum Entwerfen von Gate-Arrays besteht darin, mehr als eine Transistorgröße in der Basiszellenstruktur aufzunehmen. In diesem Fall kann die Endkonfiguration so geschaltet werden, daß eine für die aktuelle Anwendung erforderliche Transistorgröße verwendet wird. Wiederum wird es jedoch zahlreiche Transistoren geben, die nicht verwendet werden. Es ist weiterhin wünschenswert, lange Transistoranschlüsse zu vermeiden, um das Erhöhen der Endgeschwindigkeit zu unterstützen.
Dementsprechend sind gegenwärtig Verbesserungen wünschenswert, durch die einige oder alle der Probleme überwunden werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Andere Ziele und Vorteile werden offensichtlich sein und teilweise später auftreten, und sie werden durch die vorliegende Erfindung erreicht, die eine Gate-Array-Basiszelle vorsieht, welche die Flexibilität aufweist, um Transistoren mit unterschiedlichem Kanalleitwert vorzusehen.
Eine Gate-Array-Basiszelle enthält eine Grabenzone eines ersten Leitungstyps, typischerweise beispielsweise aus stark dotiertem n-leitenden Silicium oder stark dotiertem p-leitenden Silicium. Eine Kanalzone eines anderen Leitungstyps trennt die Grabenzone in mindestens drei Abschnitte. Eine Isolierschicht, beispielsweise aus Siliciumdioxid, und eine Gate-Elektrode sind über der Kanalzone gebildet. Die Gate-Elektrode kann beispielsweise aus Polysilicium bestehen.
Die Basiszellenstruktur kann so verbunden werden, daß zahlreiche Schaltungen, wie beispielsweise Flipflops, Festspeicher, statische Direktzugriffsspeicher, Mehrportspeicher und Logikgatter gebildet werden. Es sind Transistoranschlüsse zur Bildung einer Vielzahl von Bauelementen mit leitendem Kanal offenbart. Ein als Beispiel dienendes Verfahren zum Bilden der Struktur ist auch offenbart.
Ein Vorteil der Erfindung besteht darin, daß sie sowohl Transistoren mit hoher Leitfähigkeit als auch mit niedriger Leitfähigkeit ohne Flächennachteil vorsieht. Das Basiszellen-Array ermöglicht die Freiheit einer Vielzahl von Transistorbreiten ohne die Belastung des anwendungsspezifischen Entwerfens der ganzen Schaltung oder die Notwendigkeit zusätzlicher Fläche, die erforderlich ist, wenn Layouts mit Basiszellen unterschiedlicher Größen verwendet werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Die obigen Merkmale der vorliegenden Erfindung werden beim Lesen der folgenden Beschreibung zusammen mit der begleitenden Zeichnung klarer verständlich, wobei
die FIGUREN 1a-1b Draufsichten typischer Basiszellen aus dem Stand der Technik sind;
die FIGUREN 2a-2c Draufsichten von Basiszellen gemäß einer bevorzugten Ausführungsform sind;
in den FIGUREN 3a-3d Schnittansichten einer bevorzugten Ausführungsform dargestellt sind;
FIG. 4 eine Draufsicht einer Ausführungsform einer CMOS-Basiszelle ist;
FIG. 5 eine Draufsicht einer Basiszelle gemäß einer anderen Ausführungsform ist;
die FIGUREN 6a-6b eine Draufsicht und eine entsprechende schematische Ansicht einer Transistorkonfiguration mit hohem Leitwert sind, welche miteinander verbunden sind;
die FIGUREN 7a-7b eine Draufsicht und eine entsprechende schematische Ansicht einer Transistorkonfiguration mit hohem Leitwert sind, welche miteinander verbunden sind;
die FIGUREN 8a-8b eine Draufsicht und eine entsprechende schematische Ansicht einer Transistorkonfiguration mit niedrigem Leitwert sind, welche miteinander verbunden sind;
die FIGUREN 9a-9c ein Blockdiagramm, eine schematische Ansicht und ein Layout eines NAND-Gatters sind;
die FIGUREN 10a-10c ein Blockdiagramm, eine schematische Ansicht und ein Layout eines NICHT-Glieds sind;
die FIGUREN 11a-11c ein Blockdiagramm, eine schematische Ansicht und ein Layout eines kleinen NICHT-Glieds sind;
die FIGUREN 12a-12c ein Blockdiagramm, eine schematische Ansicht und ein Layout eines Durchgangs-Gates sind;
FIG. 13a ein Blockdiagramm eines D-Flipflops aus dem Stand der Technik ist;
FIG. 13b ein Blockdiagramm eines unter Verwendung einer Zelle gemäß der vorliegenden Erfindung hergestellten D-Flipflops ist;
die FIGUREN 14a-14b eine schematische Ansicht und ein Layout einer 4-Bit-ROM-Zelle sind;
die FIGUREN 15a-15b ein schematisches Diagramm und ein Layout einer SRAM-Zelle sind;
die FIGUREN 16a-16b ein schematisches Diagramm und ein Layout einer Mehrport-Speicherzelle sind; und
die FIGUREN 17a-17e Schnittansichten zur Veranschaulichung eines Herstellungsverfahrens sind.
Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren betreffen, soweit nicht anders angegeben, entsprechende Teile.

Beispiele

Das Herstellen und die Verwendung der gegenwärtig bevorzugten Ausführungsformen wird weiter unten detailliert erörtert.
Das folgende ist eine Beschreibung mehrerer bevorzugter Ausführungsformen der Struktur und des Verfahrens zum Bilden der vorliegenden Erfindung. Der Stand der Technik wird kurz beschrieben. Mehrere bevorzugte Ausführungsformen der Erfindung werden dann beschrieben, woraufhin einige Verwendungsbeispiele folgen. Schließlich wird ein Musterherstellungsverfahren beschrieben.
Mit Bezug auf FIG. 1a ist eine Basiszelle 10 aus dem Stand der Technik dargestellt. Die Basiszelle 10 enthält eine Grabenzone 22, die durch eine Kanalzone 12 in zwei Zonen 24 und 28 getrennt ist. Eine Gate-Elektrode 14 ist über der Kanalzone 12 gebildet und gegenüber dieser isoliert. Die Grabenzone enthält (n+)-dotiertes Silicium für n-Kanal-Transistoren oder (p+ )-dotiertes Silicium für p-Kanal-Transistoren.
Beim in FIG. 1a dargestellten Stand der Technik kann ein Transistor gebildet sein. Die Grabenzonen 24 und 28 enthalten die Source- und die Drain-Elektrode des Transistors, und die Kanalzone 12 enthält den Kanal des Transistors. Wie auf dem Fachgebiet bekannt ist, können die Transistoren durch Verbinden der Gate-Elektrode 14 und der Grabenzonen 24 und 28 mit nicht dargestellten Leiterbahnen zu den gewünschten Schaltungen konfiguriert werden.
In FIG. 1b ist eine Basiszelle aus dem Stand der Technik mit zwei Gate-Elektroden 14 und 18 dargestellt. Die Gate-Elektroden 14 und 18 und darunterliegende Kanalzonen 12 und 16 trennen eine Grabenzone 22 in Zonen 24, 28 und 30. In dieser Basiszelle können zwei Transistoren gebildet sein. Ein Transistor beinhaltet die Gate-Elektrode 14 und Grabenzonen 24 und 28 als die Source- und die Drain-Elektrode, während der andere Transistor die Gate-Elektrode 18 und die Grabenzonen 28 und 30 als die Source- und die Drain-Elektrode beinhaltet. Wie bei der Einzeltransistor-Basiszelle können die Transistoren mit nicht dargestellten leitenden Verbindungen zu den gewünschten Schaltungen konfiguriert werden.
In FIG. 2a ist eine Draufsicht einer ersten Ausführungsform der Gate-Array-Basiszelle 10 gemäß der vorliegenden Erfindung dargestellt. Wie dargestellt enthält die Basiszelle 10 eine Grabenzone 22. Die Zelle 10 beinhaltet eine über einer Kanalzone 12 gebildete Gate-Elektrode 14. Anders als bei Zellen aus dem Stand der Technik beinhaltet die Gate-Elektrode 14 einen vorstehenden Abschnitt 15, der auf einer Seite der Gate-Elektrode 14 den Graben 22 überspannt und sich zur isolierenden Zone 32a erstreckt, die die Zelle 10 von gleichen Zellen im Array trennt. Die Kanalzone 12 erstreckt sich auch unterhalb des Gate-Vorsprungs 15.
Gemäß der vorliegenden Erfindung ist die Grabenzone 22 in drei Zonen 24, 26 und 28 eingeteilt. Die in FIG. 2a dargestellte Basiszelle kann zu drei Transistoren konfiguriert werden. Ein Transistor T1 enthält die Source-Zone 24, die Drain-Zone 28 und die Gate-Elektrode 14, ein Transistor T2 enthält die Source- Zone 26, die Drain-Zone 28 und die Gate-Elektrode 14, und ein Transistor T3 enthlt die Source-Zone 24, die Drain-Zone 26 und die Gate-Elektrode 50. Natürlich können die Source- und die Drain-Elektrode umgekehrt sein.
Die Basiszelle hat den Vorteil, mindestens drei Transistoren im Gegensatz zu nur einem bei den Zellen aus dem Stand der Technik aufzuweisen. Weiterhin haben alle drei Transistoren unterschiedliche Kanalbreiten und/oder Kanallängen und daher unterschiedliche Kanalleitfähigkeiten.
Bei typischen Ausführungsformen enthält die Grabenzone 22 stark dotiertes Silicium. Die Grabenzone 22 enthält (n+)-dotiertes Silicium für n-Kanal-Transistoren und (p+)-dotiertes Silicium für p-Kanal-Transistoren. Die Kanalzone 12 ist typischerweise, aber nicht notwendigerweise, leicht dotiert und weist eine Leitfähigkeit auf, die derjenigen der Grabenzone entgegengesetzt ist. Die Gate-Elektrode 14 besteht aus einem leitenden Material, typischerweise beispielsweise aus stark dotiertem Polysilicium. Die Kanalzone 12 und die Gate-Elektrode 14 sind durch eine Isolierschicht, möglicherweise ein Oxid wie beispielsweise Siliciumdioxid, getrennt. Eine Isolierzone 32 kann aus einem dicken Oxid wie beispielsweise Siliciumdioxid bestehen.
Die Gate-Array-Basiszelle 10 ist typischerweise eine Zelle in einem Array, das bis zu 300.000 bis 500.000 Zellen oder mehr beinhalten kann. Die Transistoren in jeder Zelle sind mit nicht dargestellten leitenden Verbindungen miteinander verbunden, die über einer nicht dargestellten Isolierschicht, die sich über dem ganzen Array erstreckt, gebildet sind. Kontaktlöcher sind durch die Isolierschicht hindurch gebildet, so daß die leitenden Verbindungen Kontakt zum gewünschten Abschnitt der Transistorzelle herstellen können.
Mit Bezug auf FIG. 2b wird nun eine Zwei-Gate-Ausführungsform der vorliegenden Erfindung dargestellt. Die Basiszelle 10 beinhaltet zwei Gate-Elektroden 14 und 18, die über der Kanalzone 12 beziehungsweise 16 liegen. Die Gate-Elektrode 14 enthält den Gate-Vorsprung 15, der den Graben 22 auf einer Seite der Gate- Elektrode 14 überspannt und sich zur Isolierzone 32a erstreckt. Ebenso beinhaltet die Gate-Elektrode 18 einen Gate-Vorsprung 19, der den Graben 22 auf der Seite der Gate-Elektrode 18 gegenüber der Gate-Elektrode 14 zur Isolierzone 32b hin überspannt. Die Kanalzonen 12 und 16 erstrecken sich unterhalb der ganzen Gate-Elektroden 14 und 18 einschließlich der Gate-Vorsprünge 15 und 19. Wie oben mit Bezug auf FIG. 2a beschrieben wurde, kann die Gate-Elektrode 14 für drei Transistoren T11, T12 und T13 verwendet werden. Ebenso kann die Gate-Elektrode 18 von drei Transistoren T21, T22 und T23 gemeinsam verwendet werden. Bei der Doppelgate-Basiszelle 10 gehört die Grabenzone 28 zu beiden Gate-Elektroden.
In FIG. 2b ist der Gate-Vorsprung 15 an einem Ende der Gate- Elektrode 14 gebildet, während der Gate-Vorsprung 19 am entgegengesetzten Ende der Gate-Elektrode 18 gebildet ist. Die Anordnung der Gate-Vorsprünge beruht auf der Entwurfswahl und ist typischerweise so gewählt, daß die nicht dargestellten Verbindungen zwischen Transistoren optimiert sind. In FIG. 2c ist eine weitere Ausführungsform der Doppeltransistor-Basiszelle 10 dargestellt. Bei dieser Ausführungsform sind die Gate-Vorsprünge 15 und 19 am gleichen Ende der jeweiligen Gate-Elektroden 14 und 18 gebildet. Wenngleich durch die Anordnung der Gate-Vorsprünge 14 und 18 in FIG. 2b und in FIG. 2c eine gewisse Symmetrie aufrechterhalten ist, ist dies keine notwendige Bedingung.
In Fig. 3a ist eine Draufsicht der Basiszelle 10 dargestellt, und Schnittansichten der Basiszelle 10 sind in den FIGUREN 3b bis 3d gezeigt.
In Fig. 3a ist eine Draufsicht der oben mit Bezug auf FIG. 2a beschriebenen Basiszelle 10 dargestellt. FIG. 3b zeigt eine Ansicht eines entlang der Linie AA aus FIG. 3a vorgenommenen Schnitts. Die Gate-Elektrode 14 und der Gate-Vorsprung 15 sind über der Kanalzone 12 gebildet und gegenüber dieser durch die Isolierschicht 13 isoliert. Die Gate-Elektrode 14 und der Gate- Vorsprung 15 erstrecken sich von der Grabenzone 28 zur Isolierzone 32a. Die Gate-Elektrode 14 kann beispielsweise bezüglich der Grabenzone 28 selbstjustiert sein.
In FIG. 3c ist eine Ansicht eines entlang der Linie BB aus FIG. 3a vorgenommenen Schnitts dargestellt. Die Gate-Elektrode 14 ist über der Kanalzone 12 gebildet und gegenüber dieser durch die Isolierschicht 13 isoliert. Die Kanalzone 12 trennt die Grabenzone 24 von der Grabenzone 28. Die Gate-Elektrode 14 kann beispielsweise bezüglich der Grabenzonen 24 und 28 selbstjustiert sein. Der Transistor T1 ist unter Verwendung der Grabenzone 24 als Source-Elektrode und der Grabenzone 28 als Drain- Elektrode oder umgekehrt erzeugt. Die Isolierzone 32a ist als an die Grabenzone 24 angrenzend dargestellt, um die Basiszelle 10 gegenüber angrenzenden Zellen im Array zu isolieren. Eine Isolierzone kann auch angrenzend an die Grabenzone 28 gebildet sein, wie in FIG. 2a in einer Draufsicht dargestellt ist, oder eine andere Kanalzone 16 und eine andere Gate-Elektrode 18 können angrenzend an die Grabenzone 28 gebildet sein, wie in den FIGUREN 2b und 2c in Draufsicht dargestellt ist.
In FIG. 3d ist eine Ansicht eines entlang der Linie CC aus FIG. 3a vorgenommenen Schnitts dargestellt. Die Gate-Elektrode 14 ist oberhalb der Kanalzone 12 gebildet und gegenüber dieser durch die Isolierschicht 13 isoliert. Die Kanalzone 12 trennt die Grabenzone 24 von der Grabenzone 26, wodurch der Transistor T3 gebildet ist. Die Gate-Elektrode 14 kann beispielsweise bezüglich der Grabenzonen 24 und 26 selbstjustiert sein. Isolierzonen 32c und 32d isolieren die Basiszelle 10 gegenüber angrenzenden Basiszellen und schließen mit den Grabenzonen 26 beziehungsweise 24 ab.
Mit dem vorliegenden Basiszellenlayout sind zahlreiche Variationen erreichbar. In FIG. 4 sind eine Basiszelle 10p und eine Basiszelle 10n aneinander angrenzend gebildet. Bei der dargestellten Zelle besteht die Grabenzone 22P aus (p+)-dotiertem Silicium und wird verwendet, um p-Kanal-Transistoren zu bilden. Eine Grabenzone 22n besteht aus (n+)-dotiertem Silicium und wird verwendet, um n-Kanal-Transistoren zu bilden. Diese Konfiguration kann verwendet werden, wenn für das gewünschte Gate-Array die Verwendung von CMOS-Transistoren (komplementäre Metalloxid-Halbleitertransistoren) vorgesehen ist. Natürlich können die Orte der Grabenzonen umgekehrt sein. Bei einer typischen Ausführungsform werden abwechselnd Zeilen von n-Kanal- und p-Kanal-Basiszellen gebildet, wobei jede Zeile Grabenzonen des gleichen Leitungstyps aufweist.
In FIG. 4 sind auch kleine Grabenzonen 33 und 34 dargestellt. Die kleine Grabenzone 33 ist durch eine Gate-Zone 36 und eine darunterliegende Kanalzone 37 zur Bildung eines Transistors N15 getrennt. In ähnlicher Weise ist die kleine Grabenzone 34 durch eine Gate-Zone 35 und eine darunterliegende Kanalzone 38 zur Bildung eines Transistors N25 getrennt. Die Transistoren N15 und N25 können beispielsweise für ein Durchgangs-Gate einer Speicherzelle verwendet werden. Wenngleich sie als n-Kanal-Bauelemente dargestellt sind, können die Transistoren N15 und N25 p-Kanal-Bauelemente sein.
Mehrere Variationen der Basiszelle 10 sind in FIG. 5 gezeigt. Bei dieser Ausführungsform beinhaltet die Gate-Elektrode 14 einen Gate-Vorsprung 15a sowie einen Gate-Vorsprung 15b. Wie bei den zuvor beschriebenen Ausführungsformen erstreckt sich die Kanalzone 12 unterhalb der ganzen Gate-Elektrode einschließlich der Gate-Vorsprünge 15a und 15b. Hierbei ist die Grabenzone 22 durch die Kanalzone 12 und die darüberliegende Gate-Elektrode 14 sowie die Gate-Vorsprünge isa und 15b in vier Abschnitte eingeteilt. Bei dieser Konfiguration können fünf Transistoren T10 bis T14 gebildet sein. Diese Konfiguration bietet den Vorteil einer größeren Anzahl von Transistoren in der kleinen Fläche, sie hat jedoch den Nachteil eines erhöhten Layoutaufwands. Es ist wünschenswert, daß eine Zone 131 und eine Zone 132 auf dem gleichen Potential liegen, um die höchste Kanalleitfähigkeit zu bekommen, und sie müssen daher durch eine Verbindung miteinander verbunden sein. In FIG. 5 ist der Transistor T12 breiter als die Transistoren T10 und T14, wodurch eine weitere mögliche Modifikation dargestellt ist.
In FIG. 5 ist auch die Gate-Elektrode 18 mit Gate-Vorsprüngen 19a und 19b dargestellt. Diese Konfiguration ist dargestellt, um ein Gate-Layout zu veranschaulichen, das nicht symmetrisch ist. Es ist auch möglich, mehr als zwei Gate-Elektroden in einer einzigen Basiszelle aufzunehmen, wenngleich dies nicht dargestellt ist. Eine oder alle dieser Modifikationen sowie zahlreiche andere Variationen, die für einen Fachmann offensichtlich sind, können in einer der hier veranschaulichten Ausführungsformen verwirklicht werden.
In den FIGUREN 6 bis 8 sind drei Transistorkonfigurationen dargestellt. Die Auswahl des Anschlusses beruht auf den Anforderungen der Schaltung. Anders als bei Konfigurationen mit mehreren Gräben aus dem Stand der Technik ist keine zusätzliche Fläche erforderlich, um die in den FIGUREN 6 bis 8 dargestellten Strukturen zu verwirklichen.
Die in FIG. 6a dargestellte schematische Konfiguration ist eine gute Wahl für eine schnelle Logik. Mit Bezug auf FIG. 6a zusammen mit FIG. 6b sei bemerkt, daß für jeden Transistor T1, T2 und T3 eine gemeinsame Gate-Elektrode 14 verwendet wird. Die Grabenzone 24 dient als Drain-Elektrode für die Transistoren T1 und T3. Die Grabenzone 28 ist die Drain-Elektrode für den Transistor T2 und die Source-Elektrode für den Transistor T1, und die Grabenzone 26 ist die Source-Elektrode für die Transistoren T2 und T3. Die Transistoren sind schematisch als p-Kanal-Bauelemente dargestellt, sie können jedoch ebenso als n-Kanal-Bauelemente ausgebildet sein.
Das Layout aus FIG. 6a enthält eine Verbindungsleitung 40, die über einer die ganze Fläche der Basiszelle 10 bedeckenden Isolierschicht gebildet ist. Anschlüsse sind durch einen Kontakt 42 von der Verbindung 40 zur Grabenzone 26 und durch einen Kontakt 43 von der Verbindung 40 zur Grabenzone 28 hergestellt.
Beim dargestellten Anschluß ist eine Spannung Vcc an diese Schaltungspunkte 26 und 28 angelegt, die durch eine Verbindung 40 miteinander verbunden sind. Die Grabenzone 31 ist zum Erzielen der symmetrischen Transistorkonfiguration auch durch einen Kontakt 44 an die Verbindung 40 angeschlossen. Die Gate-Spannung Vg ist über einen Kontaktpunkt 45 an die Gate-Elektrode 14 angelegt. Die Gate-Elektrode 18 kann abhängig von- der Schaltungsanwendung an eine andere Leitung angeschlossen sein. Eine Grabenzone 24 ist eine gemeinsame Drain-Elektrode der beiden Transistoren T1 und T3 und ist über einen Kontakt 46 mit einer Spannung V0 gekoppelt.
Der Gate-Vorsprung 15 kann schmal genug sein, um in einen Raum zwischen einem Kontakt und einem angrenzenden zu passen, die durch Einschränken einer minimalen Metallgitterlinie angeordnet sind. Die gleiche Gate-Leitfähigkeit wie bei der geraden Gate- Elektrode aus dem Stand der Technik ist in der in FIG. 6b dargestellten Ausführungsform erreicht. Selbst wenn der zusätzliche Kontakt aus irgendeinem Grund nicht bei 26, dem gemeinsamen Schaltungspunkt von T2 und T3, angeordnet ist, ist der Verlust an Leistungsfähigkeit bei der Gate-Elektrode zu vernachlassigen, da der Haupttransistor T1 im Vergleich zu den anderen recht groß ist.
In FIG. 7a ist das Layout dargestellt, und FIG. 7b ist eine schematische Darstellung einer weiteren Transistorkonfiguration mit hohem Leitwert für die erfindungsgemäße Zelle. Wiederum wird für jeden der Transistoren T1, T2 und T3 eine gemeinsame Gate-Elektrode 14 verwendet. Die Grabenzone 28 dient als Source-Elektrode für die Transistoren T1 und T2. Die Grabenzone 26 ist die Source-Elektrode für den Transistor T3, und die Drain-Elektrode für den Transistor T2, und die Grabenzone 24 ist die Drain-Elektrode für die Transistoren T1 und T3. Als Beispiel kann die Versorgungsspannung Vcc typischerweise an die Zone 28 angelegt werden und die Ausgangsspannung entweder an der Zone 24 (V&sub0;&sub1;) oder an der Zone 26 (V&sub0;&sub2;) ausgelesen werden. Die Zonen 24 und 26 weisen das gleiche Gleichspannungspotential auf, können sich jedoch bei gewissen Wechselspannungsanwendungen unterscheiden und daher als unabhängige Ausgänge behandelt werden. Die Transistoren sind schematisch als p-Kanal-Bauelemente dargestellt, sie können jedoch ebenso als n-Kanal-Bauelemente ausgebildet sein.
Die in FIG. 8b dargestellte schematische Konfiguration zeigt eine Transistorkonfiguration, bei der ein niedriger Gate-Leitwert erzielt wird. Ein entsprechendes Draufsichts-Layout ist in FIG. 8a dargestellt. Wiederum wird für jeden Transistor T1, T2 und T3 eine gemeinsame Gate-Elektrode 14 verwendet. Die Grabenzone 24 dient als die Drain-Elektrode für die Transistoren T1 und T3. Die Grabenzone 28 ist die Drain-Elektrode für den Transistor T2 und die Source-Elektrode für den Transistor T1, und die Grabenzone 26 ist die Source-Elektrode für die Transistoren T2 und T3. Bei dieser Konfiguration dominieren die Transistoren T2 und T3 mit kleiner Kanalbreite gegenüber dem größeren Transistor T1, und es wird daher eine Gate-Elektrode mit einem niedrigen Leitwert erzielt. Als Beispiel kann die Versorgungsspannung Vcc typischerweise an die Zone 24 angelegt sein und die Ausgangsspannung bei 26 ausgelesen werden. Die Transistoren sind schematisch als p-Kanal-Bauelemente dargestellt, sie können jedoch ebenso als n-Kanal-Bauelemente ausgebildet sein.
Wie in den oben beschriebenen Figuren dargestellt ist, kann die Leitfähigkeit der Transistorkanalkonfiguration durch Bestimmen der Anschlüsse der Transistoren mit unterschiedlichen Kanalbreiten bezüglich der Source- beziehungsweise der Drain-Elektrode gesteuert werden. Wenngleich in den schematischen Diagrammen aus den FIGUREN 6-8 jeweils drei Transistoren dargestellt sind, sei bemerkt, daß bei jedem Diagramm ein Transistor mit einer gegebenen Leitfähigkeit denkbar ist, wobei die Leitfähigkeit durch die Anordnung der Kontakte bestimmt ist. Wenngleich die schematischen Diagramme als komplizierter erscheinen als bei Transistoren aus dem Stand der Technik, sind sie jedoch mit anderen Worten wirklich nicht kostspieliger, sondern hinsichtlich des Entwurfs und der Herstellung flexibler.
Die oben beschriebenen Transistorkonfigurationen können so geschaltet werden, daß eine große Anzahl verschiedener Bauelementtypen gebildet wird. Einige der herstellbaren Schaltungen beinhalten beispielsweise Logikgatter, Flipflops, SRAMs (statische Direktzugriffsspeicher), ROMs (Festspeicher) und Mehrportspeicher. Das folgende ist eine Beschreibung einiger der herstellbaren Schaltungen.
In FIG. 9 sind die erforderlichen Anschlüsse für ein NAND-Gatter enthalten. Diese Ausführungsform dient als Beispiel für die große Anzahl von bildbaren Logikgattern.
In FIG. 9a ist das Funktionsblockdiagramm fur ein NAND-Gatter mit Eingängen IN1 und 1N2 und einem Ausgang OUT dargestellt. Das schematische Diagramm und das entsprechende Layout sind in den FIGUREN 9b beziehungsweise 9c dargestellt.
Mit Bezug auf FIG. 9b zusammen mit FIG. 9c sei bemerkt, daß die Versorgungsspannung Vcc an Zonen 24p, 28p und 31p der CMOS- Gate-Arraystruktur, wie die mit Bezug auf FIG. 4 erörterte, angelegt ist. Das Ausgangssignal OUT wird von miteinander verbundenen Schaltungspunkten 26p, 30p und 30n abgenommen. Gate-Elektroden 14p und 14n sind elektrisch verbunden und an das Eingangssignal IN1 gekoppelt. Ebenso sind die Gate-Elektroden 18p und 18n miteinander verbunden und an das Eingangssignal 1N2 gekoppelt. Die Versorgungsspannung Vss, die beispielsweise Masse sein kann, ist an Zonen 24n und 26n gelegt. Alle Verbindungen können durch irgendwelche einer großen Anzahl im Stand der Technik bekannter lokaler Verbindungstechniken gebildet sein.
Das nächste zu veranschaulichende Logikgatter ist ein in FIG. 10a in Form eines Funktionsblocks dargestelltes NICHT-Glied 110. Das NICHT-Glied 110 weist ein Eingangssignal IN und ein Ausgangssignal OUT auf. Das schematische Diagramm und das entsprechende Layout sind in den FIGUREN 10b beziehungsweise 10c dargestellt.
Mit Bezug auf FIG. 10b zusammen mit FIG. 10c sei bemerkt, daß für das Bauelement eine CMOS-Basiszelle wie die mit Bezug auf FIG. 4 beschriebene verwendet wird. Die Versorgungsspannung Vcc ist an die Zonen 26p und 28p angelegt, und die Versorgungsspannung Vss, die beispielsweise Masse sein kann, ist an die Zonen 26n und 28n angelegt. Die Gate-Elektroden 14p und 14n sind elektrisch miteinander verbunden und an das Eingangssignal IN gekoppelt. Das Ausgangssignal OUT wird an den miteinander verbundenen Zonen 24p und 24n ausgelesen. Wiederum können alle Verbindungen durch irgendwelche einer großen Zahl im Stand der Technik bekannter lokaler Verbindungstechniken gebildet sein.
Beim in FIG. 10 dargestellten NICHT-Glied 110 wird eine Transistorkonfiguration mit hohem Leitwert wie die in FIG. 6 dargestellte verwendet. Die Möglichkeit, Bauelemente mit veränderlichen Leitfähigkeiten zu konfigurieren, ist ein erheblicher Vorteil gegenüber dem Stand der Technik.
Das nächste zu veranschaulichende Logikgatter ist ein in FIG. 11a in Form eines Funktionsblocks dargestelltes NICHT-Glied 120. Das NICHT-Glied 120 unterscheidet sich vom NICHT-Glied 110 aus FIG. 10 dadurch, daß im Funktionsblock ein S aufgenommen ist, da beim NICHT-Glied die Transistoren mit niedrigerer Leitfähigkeit verwendet sind. Das NICHT-Glied 120 weist auch ein Eingangssignal IN und ein Ausgangssignal OUT auf. Das schematische Diagramm und das entsprechende Layout sind in den FIGUREN 11b beziehungsweise 11c dargestellt.
Mit Bezug auf FIG. 11b zusammen mit FIG. 11c sei bemerkt, daß für das Bauelement eine CMOS-Basiszelle wie die mit Bezug auf FIG. 4 beschriebene verwendet wird. Die Versorgungsspannung Vcc ist an die Zone 26b angelegt, und die Versorgungsspannung Vss, die beispielsweise Masse sein kann, ist an die Zone 26n angeschlossen. Die Gate-Elektroden 14p und 14n sind elektrisch miteinander verbunden und an das Eingangssignal IN gekoppelt. Das Ausgangssignal OUT wird an den miteinander verbundenen Zonen 24p und 24n ausgelesen. Wiederum können alle Verbindungen durch irgendwelche einer großen Anzahl im Stand der Technik bekannter lokaler Verbindungstechniken gebildet sein.
Beim in FIG. 11 gezeigten NICHT-Glied 120 wird eine Transistorkonfiguration mit niedriger Leitfähigkeit wie die in FIG. 8 dargestellte verwendet.
Das nächste zu veranschaulichende Logikgatter ist ein in FIG. 12a in Form eines Funktionsblocks dargestelltes Transfergate 130. Das Transfergate 130 weist auch ein Eingangssignal IN und ein Ausgangssignal OUT sowie Taktsignale φ und φ' auf. Das schematische Diagramm und das entsprechende Layout sind in FIG. 12b beziehungsweise 12c dargestellt.
Mit Bezug auf FIG. 12b zusammen mit FIG. 12c sei bemerkt, daß für das Bauelement eine CMOS-Basiszelle wie die mit Bezug auf FIG. 4 beschriebene verwendet wird. Die Gate-Elektrode 14p ist an das Taktsignal φ' angeschlossen, und die Gate-Elektrode 14n ist elektrisch mit dem Taktsignal φ verbunden. Das Eingangssignal IN ist an die miteinander verbundenen Zonen 24p, 26p, 26n und 24n angelegt. Das Ausgangssignal OUT wird an den Zonen 28p und 28n ausgelesen, die miteinander verbunden sind. Wiederum können alle Verbindungen durch irgendwelche einer großen Zahl im Stand der Technik bekannter lokaler Verbindungstechniken gebildet sein.
Das Transfergate 130 überträgt den Wert des Eingangssignals IN immer dann zum Ausgangssignal OUT, wenn das Taktsignal 4) hoch ist (φ' ist niedrig).
Bei jedem der mit Bezug auf die FIGUREN 10 bis 12 erörterten Logikelemente wird in jeder Grabenzone nur eine Gate-Elektrode verwendet. Daher können zwei Elemente aus einer Doppelgate-Basiszelle aufgebaut sein oder es kann eine Basiszellenstruktur mit nur einer Gate-Elektrode je Zelle verwendet werden.
In FIG. 13a ist ein schematisches Funktionsdiagramm eines D- Flipflops aus dem Stand der Technik dargestellt. Bei der Schaltung werden vier NICHT-Glieder und vier Freigabeelemente verwendet. Alle vier NICHT-Glieder haben die gleiche Kanalbreite und die gleiche Kanallänge, da je Basiszelle nur eine Transistorgröße verfügbar ist, wie in FIG. 1 dargestellt ist. Das Freigabeelement 260 muß daher einen Konflikt zwischen NICHT- Gliedern 210 und 220 verhindern, wenn sich der Pegel des Eingangssignals Din ändert. Das gleiche gilt für ein Element 280.
In FIG. 13b ist das schematische Funktionsdiagramm eines D- Flipflops dargestellt, bei dem die mit Bezug auf die FIGUREN 10 bis 12 beschriebenen Logikelemente verwendet werden. Bei dieser Schaltung ist nur ein Freigabeelement 130a erforderlich, da der Transistor 120a eine niedrigere Ansteuerfähigkeit hat als der Transistor 110a. Das gleiche gilt für das Element 130a und Transistoren 110a und 120a.
Die in FIG. 13b dargestellte Ausführungsform hat mehrere Vorteile gegenüber dem Stand der Technik. Da weniger Elemente erforderlich sind, ist für die Schaltung eine kleinere Fläche erforderlich. Weiterhin brauchen die Taktsignale φ und φ' nur die Hälfte der Anzahl der Elemente anzusteuern und es ist daher weniger Leistung erforderlich.
Nachfolgend wird das schematische Diagramm für einen Festspeicher (ROM) mit Bezug auf FIG. 14a veranschaulicht. Ein Layout für die Zelle ist in FIG. 14b dargestellt. Bei dieser Schaltung liefern die beiden Gate-Elektroden der Basiszelle vier Bits des ROM-Elements. Es ist eine Doppeltransistor-Basiszelle mit einem Gate-Vorsprung wie dem beispielsweise in FIG. 2b oder FIG. 2c dargestellten schematisch dargestellt. Jede Hälfte der Basiszelle ist so konfiguriert, wie in FIG. 6b dargestellt ist.
Bei der dargestellten ROM-Musterschaltung ist die Gate-Elektrode 14. an eine Wortleitung Wordn gekoppelt, und die Gate- Elektrode 18 ist an eine Wortleitung Wordn+1 gekoppelt. Eine Quellenspannung Vss, die beispielsweise Masse sein kann, ist an die Zone 28 angelegt, die von den Transistoren T12, T11, T22 und T21 gemeinsam verwendet wird. Ein programmierbarer Kontakt 52 ist zwischen einer Bitleitung Bitn und der Zone 24 der Transistoren T13 und T11 ausgebildet, und ebenso ist ein programmierbarer Kontakt 56 zwischen der Bitleitung Bitn und der Zone 30 der Transistoren T23 und T21 ausgebildet. Weiterhin ist eine Bitleitung Bitn-1 über einen programmierbaren Kontakt 54 an die Zone 26 gekoppelt und auch über einen programmierbaren Kontakt 58 an die Zone 31 gekoppelt. Der Zustand des programmierbaren Kontakts (leitend oder nichtleitend) bestimmt, ob die Zelle für eine logische "1" oder eine logische "0" programmiert ist.
Die in FIG. 14 dargestellte ROM-Konfiguration ist gegenüber Zellen aus dem Stand der Technik vorteilhaft, weil es doppelt so viele Bits je Zelle als bei früheren Gate-Array-ROM-Schaltungen gibt.
Eine statische Direktzugriffsspeicherschaltung (SRAM-Schaltung), bei der eine Ausführungsform einer Transistorzelle gemäß der vorliegenden Erfindung verwendet wird, ist in FIG. 15a schematisch und in FIG. 15b in Layout-Form dargestellt. Bei der dargestellten Zelle 310 wird ein Layout mit einer einzigen CMOS-Basiszelle, welches mit Bezug auf FIG. 4 erörtert wurde, verwendet.
Mit Bezug auf FIG. 15a sei bemerkt, daß die p-Kanal-Transistoren so konfiguriert sind, wie oben mit Bezug auf FIG. 8 dargestellt wurde. Die n-Kanal-Transistoren sind so konfiguriert, wie in FIG. 6 dargestellt ist. Transistoren N15 und N25 mit kleinen Gräben dienen als Durchgangs-Gate-Transistoren, und eine wortleitung Wd ist an die Gate-Elektroden der Transistoren N15 und N25 gekoppelt. Eine Bitleitung BIT ist an die Source- Elektrode des Transistors NiS gekoppelt, und eine Bitleitung BIT' ist an die Drain-Elektrode des Transistors N25 gekoppelt. Die Source-Elektroden von Transistoren N11, N12, N22 und N21 sind an die Spannung Vss gekoppelt, die Masse sein kann. Die Source-Elektroden von Transistoren P13, P11, P21 und P23 sind an die Spannung Vcc gekoppelt.
Im allgemeinen ist ein Durchgangsgate in einer SRAM-Zelle zum Maximieren der Speicherleistungsfähigkeit als klein ausgelegt. Ein Kanalleitwert des p-Kanal-Gates in der Speicherzelle sollte im Vergleich zum n-Kanal-Gate klein sein, weil andernfalls ein Datenposten "0" nicht richtig in die Speicherzelle geschrieben werden kann. Die in FIG. 15 dargestellte Zelle hat diese Eigenschaften.
Als letztes Beispiel ist eine 1W2R-Dreiport-Speicherschaltung (einmal beschreibbare und zweimal auslesbare Dreiport-Speicherschaltung) in FIG. 16a schematisch und in FIG. 16b in Layout- Form dargestellt. Bei der Schaltung werden eineinhalb CMOS- Basiszellen nach Art der mit Bezug auf FIG. 4 erörterten verwendet.
Nun auf FIG. 16a Bezug nehmend sei bemerkt, daß die Mehrport- Speicherzelle unter Verwendung von Transistorkonfigurationen wie den mit Bezug auf FIG. 4 beschriebenen aufgebaut ist. Eine Spannung Dout1 ist an die Source-Elektrode des Transistors N15 gekoppelt, und eine Spannung Dout2' ist an die Source-Elektrode des Transistors N25 gekoppelt. Ein Steuersignal WR2 ist an die Gate-Elektrode des Transistors N25 gekoppelt, und ein Steuersignal WR&sub1; ist an die Gate-Elektrode des Transistors N15 gekoppelt. Die Spannung Din ist an die Drain-Elektrode der Transistoren P31 und N31 gekoppelt, während eine Spannung Ww an die Gate-Elektrode des Transistors N31 gekoppelt ist und eine Spannung Ww' an die Gate-Elektrode des Transistors P31 gekoppelt ist. Die Verbindungen sind in FIG. 16b in Layout-Form dargestellt.
Wenn ein Mehrportspeicher aufgebaut wird, sind im allgemeinen für die einzelnen Lese- und Schreibports viele NICHT-Glieder erforderlich. Beispielsweise können im Stand der Technik drei Basiszellen, von denen jeder zwei Transistoren, wie sie in FIG. 1b dargestellt sind, beinhaltet, erforderlich sein, um einen 1W2R-Dreiportspeicher aufzubauen. Bei der Basiszelle gemäß der bevorzugten Ausführungsform sind jedoch nur eineinhalb Basiszellen erforderlich, um die gleiche Funktion zu erzielen. Die Arbeitsweise der in FIG. 16 dargestellten Schaltung gleicht im allgemeinen der von Zellen aus dem Stand der Technik. Die Transistoren P13, N13, P23 und N23 verhalten sich als Rückkopplungselemente mit hohem Widerstand. Das durch die Transistoren P11 und N11 gebildete NICHT-Glied nimmt an der Arbeitsweise des durch die Transistoren P12 und N12 gebildeten NICHT-Glieds nicht stark teil. Daher kann der Datenschreibvorgang ohne einen zusätzlichen Schalter erreicht werden. Aus dem gleichen Grund wird das Ausgangsrauschen bei N15 und N25 durch den Rückkopplungswiderstand gut unterdrückt, und die gespeicherten Daten daher sicher bewahrt.
Anhand der folgenden Beschreibung wird ein mögliches Verfahren zum Bilden der Struktur gemäß der vorliegenden Erfindung erläutert. Das Herstellungsverfahren wird mit Bezug auf die Schnittansichten aus FIG. 17 beschrieben.
Mit Bezug auf FIG. 17a sei bemerkt, daß ein Halbleitersubstrat 8 bereitgestellt wird. Bei einer bevorzugten Ausführungsform enthält das Substrat 8 leicht dotiertes p-leitendes Silicium.
Das Substrat kann auch aus leicht dotiertem n-leitendem Silicium bestehen. Im ersten Schritt des zu beschreibenden Herstellungsprozesses wird eine Maskierungsschicht 60, beispielsweise aus Nitrid, abgeschieden und geätzt, um die aktiven Flächen zu bedecken.
Nun auf FIG. 17b Bezug nehmend sei bemerkt, daß eine Isolierzone 32 dort, wo die Maskierungsschicht 60 nicht vorhanden ist, auf der Substratoberfläche gebildet ist. Ein verwendbares Verfahren besteht darin, eine Oxidschicht thermisch aufwachsen zu lassen und eine Siliciumdioxid-Isolationszone 32 zu bilden. Nach dem Bilden der Isolationszone 32 wird die Maskierungsschicht 60 entfernt.
Falls ein p-dotiertes Substrat 8 verwendet wird und ein p-Kanal-Bauelement erforderlich ist, besteht der nächste Schritt des der Erläuterung dienenden Prozesses darin, eine n-Wanne 80 zu bilden. Die n-Wanne 80 wird unter Verwendung bekannter Dotierungstechniken wie beispielsweise einer Implantation oder einer Diffusion gebildet. Falls ein CMOS-Gate-Array, wie das in FIG. 4 dargestellte gebildet wird, werden einige der Bauelemente n-Kanal-Bauelemente und die restlichen p-Kanal-Bauelemente. In den Figuren ist ein p-Kanal-MOS-Herstellungsschritt veranschaulicht, es sei jedoch bemerkt, daß die CMOS-Herstellung leicht unter Einschluß der Zelle, die, wie oben beschrieben wurde, keine n-Wanne aufweist, erreicht werden kann. Falls im Array nur n-Kanal-Bauelemente erforderlich sind, sind natürlich keine n-Wannen enthalten.
Eine Gate-Isolierschicht 62 wird in den aktiven Flächen gebildet. Die Isolierschichten enthalten typischerweise beispielsweise ein Oxid. Dieses Oxid kann beispielsweise abgeschieden werden. Eine leitende Schicht 64 wird dann über der Gate-Isolierschicht 62 gebildet. Die leitende Schicht 64 enthält typischerweise beispielsweise hochdotiertes Polysilicium.
Nachfolgend auf FIG. 17c Bezug nehmend sei bemerkt, daß die leitende Gate-Schicht 64 und die Gate-Isolierschicht 62 zur Bildung der Gate-Elektrode 14 und der Gate-Elektrode 18 sowie der Gate-Isolierschichten 13 und 17 strukturiert und geätzt werden. Natürlich werden auch die nicht dargestellten Gate-Vorsprünge während dieses Schritts erzeugt. Die Gate-Elektroden werden unter Verwendung bekannter Prozeßschritte erzeugt, um den gewählten Gate-Entwurf zu erzeugen, der mit Bezug auf die FIGUREN 2 bis 5 beschrieben wurde.
Die Grabenzonen 24, 28 und 30 werden dann dotiert, wie in FIG. 17d dargestellt ist. Der Dotierungsprozeß kann durch Ionenimplantation oder durch eine der anderen wohlbekannten Dotierungstechniken, wie beispielsweise Diffusion, ausgeführt werden. Nach dem Dotieren der Grabenzone wird häufig ein Temperschritt ausgeführt. Der Leitungstyp der Dotierungssubstanz in der Grabenzone bestimmt die Leitfähigkeit des Bauelements, also ob es ein n-Kanal- oder ein p-Kanal-Bauelement ist. Wie zuvor erörtert wurde, unterscheidet sich der Dotierungstyp der Kanäle 12 und 17 typischerweise, aber nicht notwendigerweise, von dem der Grabenzonen 24, 28 und 30.
Die in FIG. 17d gezeigte Schnittansicht ist eine Ansicht der in FIG. 2b oder FIG. 2c entlang der DD-Linie dargestellten Struktur. Wie dargestellt bildet die Kanalzone 12 zusammen mit der Source-Zone 24 und der Drain-Zone 28 und der Gate-Elektrode 14 den Transistor T11 und ebenso bildet die Kanalzone 16 zusammen mit der Source-Zone 28 und der Drain-Zone 30 und der Gate-Elektrode 18 den Transistor T21. Ein analoger Prozeßablauf wird verwendet, um die anderen hier beschriebenen Ausführungsformen zu bilden.
Der nächste Schritt des der Erläuterung dienenden Prozeßablaufs ist das Abscheiden der Isolierschicht 50 über der ganzen Fläche der Basiszelle 10 und den anderen Basiszellen auf dem Chip. Die Isolierschicht 50 kann beispielsweise aus einem abgeschiedenen Oxid oder Nitrid bestehen. Da die Basiszellenstruktur für viele verschiedene Anwendungen die gleiche ist, können die Zellen vor dem Entwurf oder der Herstellung der eigentlichen Schaltung hergestellt werden. Die Isolierschicht 50 schützt das Bauelement während Speicherperioden, falls das Bauelement tatsächlich vorgefertigt ist.
Zur Bildung der für die gewünschte Schaltung erforderlichen Anschlüsse wird in der Isolierschicht 50 ein Loch gebildet, und es wird ein Kontakt gebildet. In FIG. 17e sind als Beispiel die Kontakte 52 und 58 dargestellt. Ein Verfahren zum Bilden des Kontakts besteht darin, die Schicht 50 zu ätzen und ein Metall- Verschlußstück 52 (oder 58) zu erzeugen, wie im Stand der Technik bekannt ist. Das Metall-Verschlußstück 52 (oder 58) kann beispielsweise Wolfram enthalten.
Die Verbindungsleitungen 54 und 58 werden daraufhin gebildet und geätzt, um die zuvor erörterten gewünschten Anschlüsse zu erzeugen. Die Verbindungsleitungen 54 und 58 können aus einem Metall wie Wolfram oder Titan oder Aluminium bestehen. Wenngleich dies nicht dargestellt ist, kann ein Mehrebenen-Verbindungsschema durch Bilden einer zusätzlichen Isolierschicht und durch Bilden zusätzlicher Verbindungsleitungen verwirklicht werden, wie im Stand der Technik bekannt ist.

Claims

1. Matrix aus Gate-Matrix-Basiszellen, bei welcher jede der Gate-Matrix-Basiszellen folgendes enthält:

wenigstens drei in einem Halbleitersubstrat (8) eines zweiten Leitungstyps gebildete Source-/Drain-Zonen (24, 26, 28) eines ersten Leitungstyps, wobei sich der zweite Leitungstyp vom ersten Leitungstyp unterscheidet;

eine erste zusammenhängende Kanalzone (12) eines zweiten Leitungstyps, die zusammen mit den wenigstens drei Source-/Drain- Zonen (24, 26, 28) wenigstens drei verschiedene Transistoren bildet, wobei alle der wenigstens drei verschiedenen Transistoren unterschiedliche Kanalbreiten und/oder Kanallängen aufweisen;

eine über der ersten zusammenhängenden Kanalzone (12) gebildete erste Isolierschicht (13); und

ein über der ersten Isolierschicht gebildetes erstes zusammenhängendes Gate (14) für die wenigstens drei verschiedenen Transistoren.

2. Matrix nach Anspruch 1, bei welcher jede der wenigstens drei Source-/Drain-Zonen (24, 26, 28) stark n-dotiertes Silicium enthält und die erste zusammenhängende Kanalzone (12) des zweiten Leitungstyps leicht p-dotiertes Silicium enthält.

3. Matrix nach Anspruch 1, bei welcher jede der wenigstens drei Source-/Drain-Zonen (24, 26, 28) stark p-dotiertes Silicium enthält und die erste zusammenhängende Kanalzone (12) des zweiten Leitungstyps leicht n-dotiertes Silicium enthält.

4. Matrix nach einem der Ansprüche 1 bis 3, bei welcher der erste Leitungstyp in etwa der Hälfte der Basiszellen stark n-dotiertes Silicium enthält und bei welcher der erste Leitungstyp in der restlichen Basiszelle stark p-dotiertes Silicium enthält.

5. Matrix nach Anspruch 4, welche weiter eine über den Basiszellen gebildete zweite Isolierschicht (50) enthält.

6. Matrix nach Anspruch 5, welche weiter mehrere Leiterbahnen (54, 58) enthält, die die Basiszellen durch die zweite Isolierschicht (50) berühren, um eine Transistorschaltung zu bilden.

7. Matrix nach Anspruch 6, bei welcher die Leiterbahnen (54, 58) Metallverbindungen aufweisen.

8. Matrix nach Anspruch 6 oder 7, bei welcher die Leiterbahnen (54, 58) so gebildet sind, daß mehrere Kanal-Bauelemente mit hoher Leitfähigkeit erzeugt werden.

9. Matrix nach Anspruch 6 oder 7, bei welcher die Leiterbahnen (54, 58) so gebildet sind, daß mehrere Kanal-Bauelemente mit niedriger Leitfähigkeit erzeugt werden.

10. Matrix nach einem der Ansprüche 6 bis 9, bei welcher die Leiterbahnen (54, 58) so gebildet sind, daß mehrere Festspeicherzellen erzeugt werden.

11. Matrix nach einem der Ansprüche 6 bis 9, bei welcher die Leiterbahnen (54, 58) so gebildet sind, daß mehrere statische Direktzugriffs-Speicherzellen erzeugt werden.

12. Matrix nach einem der Ansprüche 6 bis 11, bei welcher die Leiterbahnen (54, 58) so gebildet sind, daß mehrere Mehrport- Speicherzellen erzeugt werden.

13. Matrix nach Anspruch 1, 2 oder 3, bei welcher das erste zusammenhängende Gate (14) Polysilicium enthält und die erste Isolierschicht (13) ein Oxid enthält.

14. Bauelement nach Anpruch 1, 2, 3 oder 13, weiter enthaltend:

eine zweite zusammenhängende Kanalzone (16) des zweiten Leitungstyps;

eine über der zweiten Kanalzone (16) gebildete dritte Isolierschicht (17); und

ein über der dritten Isolierschicht gebildetes zweites zusammenhängendes Gate (18), das von dem ersten zusammenhängenden Gate (14) getrennt ist.

15. Matrix nach Anspruch 1, bei welcher die wenigstens drei verschiedenen Transistoren als MOS-Transistoren mit Kanälen hoher Leitfähigkeit ausgebildet sind.

16. Matrix nach Anspruch 1, bei welcher die Breite des übergangs zwischen der ersten zusammenhängenden Kanalzone (12) und der ersten Source-/Drain-Zone (24) größer als die Breite des Übergangs zwischen der ersten zusammenhängenden Kanalzone (12) und zweiten Source-/Drain-Zone (26) und die Breite des Übergangs zwischen der ersten zusammenhängenden Kanalzone (12) und dritten Source-/Drain-Zone (28) ist.

17. Matrix nach Anspruch 1, bei welcher die wenigstens drei verschiedenen Transistoren als MOS-Transistoren mit Kanälen niedriger Leitfähigkeit ausgebildet sind.

18. Matrix nach den Ansprüchen 7 und 16, bei welcher die Metailverbindungen eine erste Verbindung aufweisen, die auch über ein drittes Kontaktioch in der zweiten Isolierschicht (50) an die zweite Source-/Drain-Zone angeschlossen ist.

19. Matrix nach den Ansprüchen 1 und 14, bei welcher jede der Gate-Matrix-Basiszellen eine erste (28p), eine zweite (24p), eine dritte (26p), eine vierte (30p) und eine fünfte (31p) p- Zone und erste bis fünfte n-Zonen (22n, 24n, 26n, 28n, 30n) enthält, wobei:

die erste und die zweite p-Zone (28p, 24p) die Source- und die Drain-Elektrode eines ersten p-Kanal-Transistors (P11) enthalten;

die erste und die dritte p-Zone (28p, 26p) die Source- und die Drain-Elektrode eines zweiten p-Kanal-Transistors (P12) enthalten;

die zweite und die dritte p-Zone (24p, 26p) die Source- und die Drain-Elektrode eines dritten p-Kanal-Transistors (P13) enthalten, wobei der dritte p-Kanal-Transistor (P13), der zweite p- Kanal-Transistor (P12) und der erste p-Kanal-Transistor (Pil) das erste zusammenhängende Gate (14p) gemeinsam verwenden;

die erste und die vierte p-Zone (28p, 30p) die Source- und die Drain-Elektrode eines vierten p-Kanal-Transistors (P21) enthalten; und

die erste und die fünfte p-Zone (28p, 31p) die Source- und die Drain-Elektrode eines fünften p-Kanal-Transistors (P22) enthalten;

die vierte und die fünfte p-Zone (30p, 31p) die Source- und die Drain-Elektrode eines sechsten p-Kanal-Transistors (P23) enthalten, wobei der sechste p-Kanal-Transistor (P23), der vierte p-Kanal-Transistor (P22) und der dritte p-Kanal-Transistor (P21) das zweite zusammenhängende Gate (18p) gemeinsam verwenden und wobei

die erste, die zweite und die dritte p-Zone (28p, 24p, 26p) durch die erste zusammenhängende Kanalzone (12) getrennt sind und die erste zusammenhängende Kanalzone (12) unter dem ersten zusammenhängenden Gate (14p) liegt; und

die erste, die vierte und die fünfte p-Zone (28p, 30p, 31p) durch die zweite zusammenhängende Kanalzone (16) getrennt sind und die zweite zusammenhängende Kanalzone unter dem zweiten zusammenhängenden Gate (18p) liegt.

20. Zelle nach Anspruch 19, bei welcher

der erste und der dritte p-Kanal-Transistor (P11, P12) eine ausgewählte Kanalbreite aufweisen; und

der zweite und der vierte p-Kanal-Transistor (P12, P22) eine Kanalbreite aufweisen, die sich von der genannten ausgewählten Kanalbreite unterscheidet&sub5;

21. Matrix nach Anspruch 19, bei welcher jede der Basiszellen weiter enthält:

einen n-Kanal-Transistor (Nil) mit einem dritten zusammenhängenden Gate (14n), das an das erste zusammenhängende Gate (14p) des ersten bis dritten p-Kanal-Transistors (P11, P12, P13) angeschlossen ist.

22. Matrix nach Anspruch 21, bei welcher jede Basiszelle weiter ein Paar von Auswahltransistoren (N15 und N25) enthält.

23. Verfahren zum Bilden der Matrix nach Anspruch 1, enthaltend die folgenden Schritte zum Bilden der Gate-Matrix-Basiszellen:

Maskieren von Oberflächenabschnitten eines Halbleitersubstrats des zweiten Leitungstyps zum Festlegen einer aktiven Fläche für jede Basiszelle;

Bilden einer Isolierzone (32a, 32b) auf dem Abschnitt der Halbleitersubstrat-Oberfläche, die nicht maskiert ist;

Entfernen der Maskierung;

Bilden der ersten Isolierschicht (13) über der aktiven Fläche;

Bilden einer leitenden Gate-Schicht (14) über der ersten Isolierschicht;

Strukturieren und Ätzen der ersten Isolierschicht und der leitenden Gate-Schicht zum Trennen der aktiven Fläche in wenigstens drei Source-/Drain-Zonen;

Dotieren der aktiven Fläche unter Verwendung der leitenden Gate-Schicht und der ersten Isolierschicht als Maske; und

Bilden der zweiten Isolierschicht (50) über der Basiszelle.

24. Verfahren nach Anspruch 23, weiter enthaltend die Schritte:

Bilden mehrerer Kontaktlöcher in der zweiten Isolierschicht; und

Bilden von Verbindungen über den mehreren Kontaktlöchern zur Bildung von Transistorbauelementen.

25. Verfahren nach Anspruch 23 oder 24, bei welchem der Schritt des Bildens einer Isolierzone (32a, 32b) den Schritt des Aufwachsens eines Oxids enthält.

26. Verfahren nach Anspruch 23, 24 oder 25, weiter enthaltend den Schritt des Dotierens der aktiven Fläche vor dem Bilden der ersten Isolierschicht (13).

27. Verfahren nach einem der Ansprüche 23 bis 26, bei welchem der Schritt des Strukturierens und Ätzens den Schritt des Strukturierens und Ätzens der ersten Isolierschicht (13) und der leitenden Gate-Schicht (14) zum Bilden zweier getrennter Gates, um dadurch den aktiven Bereich in fünf Source-/Drain-Zonen einzuteilen, enthält.

28. Verfahren nach einem der Ansprüche 23 bis 27, bei welchem der Dotierungsschitt das Implantieren von n-leitendem Material enthält.

29. Verfahren nach einem der Ansprüche 23 bis 27, bei welchem der Dotierungsschitt das Implantieren von p-leitendem Material enthält.