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DE19816448C1 - Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung - Google Patents

Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung

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DE19816448C1
DE19816448C1 DE19816448A DE19816448A DE19816448C1 DE 19816448 C1 DE19816448 C1 DE 19816448C1 DE 19816448 A DE19816448 A DE 19816448A DE 19816448 A DE19816448 A DE 19816448A DE 19816448 C1 DE19816448 C1 DE 19816448C1
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DE
Germany
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semiconductor
universal
layer
semiconductor wafer
floating
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Jenoe Tihanyi
Reinhard Ploss
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Infineon Technologies AG
Original Assignee
Siemens Corp
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Abstract

Die Erfindung betrifft eine Universal-Halbleiterscheibe für Hochvolt-Halbleiterbauelemente, bei der auf einem Halbleitersubstrat (4) des einen Leitungstyps mindestens eine Schicht (5, 6, 7) des einen Leitungstyps vorgesehen ist. In die Grenzflächen zwischen dem Halbleitersubstrat (4) und der mindestens einen Schicht ist eine Vielzahl von floatenden Halbleitergebieten (8) des anderen Leitungstyps eingebettet, wobei diese Halbleitergebiete so bemessen sind, daß die Abmessung eines Halbleitergebietes (8) klein gegenüber der Schichtdicke der Halbleiterschicht (5, 6, 7) ist und im wesentlichen dem Abstand zwischen den floatenden Halbleitergebieten (8) in einer Grenzfläche entspricht oder kleiner als dieser ist.

Description

Die vorliegende Erfindung betrifft eine Universal-Halblei­ terscheibe für Hochspannungs-Halbleiterbauelemente, bei der auf einem Halbleitersubstrat des einen Leitungstyps minde­ stens eine epitaktische Schicht des einen Leitungstyps vorge­ sehen ist. Eine Anordnung mit den Merkmalen des Oberbegriffs des Anspruchs 1 ist z. B. aus der DE 41 02 192 C2 bekannt. Die Erfindung betrifft außerdem ein Herstellungsverfahren für die Universal-Halbleiterscheibe und ihre Verwendung.
Um Hochspannungs-Halbleiterbauelemente, wie beispielsweise Dioden, IGBT's (Bipolartransistoren mit isoliertem Gate), MOSFETs oder GTO's (Gate-Abschaltthyristoren), mit möglichst wenig Aufwand herstellen zu können, sollte eine Universal- Halbleiterscheibe als Grundmaterial für alle diese Bauelemen­ te einsetzbar sein. Bisher ist es aber erforderlich, für die einzelnen verschiedenen Hochspannungs-Halbleiterbauelemente die jeweiligen Grundscheiben entsprechend den geforderten Spannungsklassen der einzelnen Halbleiterbauelemente bei­ spielsweise durch entsprechende Dotierung der epitaktischen Schicht und der Scheibendicke zu optimieren.
Stromschaltende Halbleiterbauelemente für hohe Spannungen, wie beispielsweise IGBT's, sind, wenn speziell induktive La­ sten zu schalten sind, für Störungen um so empfindlicher, je höher die Sperr- bzw. Blockierspannung ist. So weiß man, daß beispielsweise Hochspannungs-IGBT's durch Höhenstrahlung in ihrer Betriebszuverlässigkeit besonders gefährdet sind. Zur Beseitigung dieser Störanfälligkeit könnte daran gedacht wer­ den, den Sperrbereich in der Halbleiterscheibe niedrig zu do­ tieren, damit hohe Spannungen gesperrt werden können. Einem derartigen Vorgehen sind aber Grenzen gesetzt: fließt nämlich bei hoher anliegender Spannung Strom, sind die Ladungsträger, die mit einer Grenzgeschwindigkeit in der Größenordnung von etwa 107 cm/s den Sperrbereich bzw. die Blockierstrecke pas­ sieren, bereits bei kleinen Stromdichten in extrem hoher Kon­ zentration vorhanden. Diese hohe Konzentration kommt dann der Dotierung nahe, so daß eine Verzerrung des elektrischen Fel­ des eintritt, was zu einer Zerstörung des Halbleiterbauele­ mentes führen kann, wenn der geschaltete Strom höhere Werte annimmt. Bisher halten nur Thyristoren hohe Ströme bei hoher Sperrspannung aus. Diese müssen aber bei einer kleinen anlie­ genden Spannung bzw. einer Spannungsumkehrung abgeschaltet werden und können daher nicht als "echte" Schalter betrachtet werden.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Univer­ sal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente zu schaffen, die vielseitig einsetzbar ist und sich speziell für Hochspannungs-Stromschalter eignet, die gegenüber Höhen­ strahlung weitgehend unempfindlich sind.
Diese Aufgabe wird bei einer Universal-Halbleiterscheibe der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in die Grenzflächen zwischen Halbleitersubstrat und der minde­ stens einen epitaktischen Schicht eine Vielzahl von floaten­ den Halbleitergebieten des anderen Leitungstyps eingebettet sind, die so bemessen sind, daß die Abmessung eines floaten­ den Gebiets klein gegenüber der Schichtdicke der epitakti­ schen Schicht ist und im wesentlichen dem Abstand zwischen den floatenden Gebieten in einer Grenzfläche entspricht oder kleiner als dieser ist.
Die Aufgabe wird ebenfalls durch ein Verfahren mit den Merk­ malen des Anspruchs 8 gelöst.
Die einzelnen Schichten können durch Direkt-Waferbonding auf­ getragen sein. Die floatenden Halbleitergebiete sind in be­ vorzugter Weise durch Diffusion oder Ionenimplantation oder Implantation und nachfolgende Diffusion in die Oberfläche der gerade vorliegenden Anordnung eingebracht, bevor auf diese die nächste Schicht - sei es durch Epitaxie oder durch Di­ rekt-Waferbondung - aufgetragen wird.
Weiterhin können vorzugsweise die einzelnen Schichten auch undotiert aufgetragen und erst nachträglich durch Neutronen­ transmutation dotiert werden.
Die Halbleitergebiete, die gegebenenfalls auch gitterartig zusammenhängen können, sind vorzugsweise in mehreren, im we­ sentlichen zueinander parallelen Ebenen angeordnet. Diese Ebenen entstehen ohne weiteres bei der Abscheidung der ein­ zelnen epitaktischen Schichten bzw. beim Auftragen dieser Schichten durch Direkt-Waferbonding. Beim Einschalten eines eine solche Universal-Halbleiterscheibe verwendenden Halblei­ terbauelementes, beispielsweise eines IGBT's, bei dem eine positive Spannung zwischen Gate und Source gelegt wird, ent­ steht zunächst eine Raumladungszone in der obersten, an Gate bzw. Source angrenzenden Halbleiterschicht. Erreicht diese Raumladungszone die diese oberste Halbleiterschicht zur näch­ sten Halbleiterschicht begrenzenden, floatenden Halbleiterge­ biete, so bleibt die Spannung an diesen Gebieten auf dem dann erreichten Wert Vpth stehen, was der Situation eines "punch­ through" (Durchgriff) entspricht. Bei weiterer Erhöhung der an Drain liegenden Spannung bildet sich die Raumladungszone in der zweitobersten Halbleiterschicht aus und erreicht schließlich die zweite Ebene der Halbleitergebiete. Dieser Vorgang wiederholt sich, bis schließlich die Raumladungszone auf der Seite des Drainkontaktes eine hochdotierte Zone des einen heitungstyps erreicht. Als Ergebnis kann so eine Struk­ tur erhalten werden, die die (N+1)-fache Spannungsfestigkeit der gleichen Struktur ohne Halbleitergebiete hat, wenn die Anzahl der Ebenen der Halbleitergebiete durch N gegeben ist.
Der eine Leitungstyp ist in bevorzugter Weise der n-Leitungs­ typ, so daß der andere Leitungstyp durch den p-Leitungstyp gegeben ist und die floatenden Halbleitergebiete somit p-do­ tiert sind. Selbstverständlich ist aber auch eine Dotierung mit umgekehrten Leitungstypen möglich.
Bei dem zuletzt genannten Beispiel eines IGBT's kann die hochdotierte Halbleiterschicht des einen Leitungstyps, also in bevorzugter Weise eine n+-leitende Pufferschicht, auch durch eine andere Schicht, beispielsweise durch eine soge­ nannte "Non-punch-through"-Struktur ersetzt werden.
Die Halbleitergebiete sind so dotiert, daß die Raumladungszo­ nen die einzelnen Halbleiterschichten bei angelegter Spannung vollständig ausfüllen, bevor ein Durchbruch eintritt. Die Do­ tierung der Halbleitergebiete ist dabei so hoch, daß sie nicht vollständig von Ladungsträgern ausgeräumt werden. Dies gilt bevorzugt für den Mittenbereich des Halbleiterbauelemen­ tes, jedoch nicht für die Randbereiche: dort kann die Dotie­ rung der Halbleitergebiete so niedrig sein, daß sie bei an­ liegender Spannung ausgeräumt werden.
Die erfindungsgemäße Universal-Halbleiterscheibe eignet sich in besonders vorteilhafter Weise zur Herstellung von Dioden, MOSFETs mit Feldplattenrand oder IGBT's bzw. GTO's mit plan­ aren Randstrukturen oder auch für andere Halbleiterbauelemen­ te, wie beispielsweise "Non-punch-through-IGBT's" mit dünn geschliffener Rückseite.
Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Schnittbild durch eine erfindungsgemäße Universal-Halbleiterscheibe,
Fig. 2 ein Schnittbild durch eine Diode mit der er­ findungsgemäßen Universal-Halbleiterscheibe,
Fig. 3 ein Schnittbild durch einen IGBT mit der er­ findungsgemäßen Universal-Halbleiterscheibe, und
Fig. 4 ein Schnittbild durch einen abgewandelten IGBT mit der erfindungsgemäßen Universal- Halbleiterscheibe.
Obwohl die Fig. 1 bis 4 Schnittbilder zeigen, sind zur Ver­ einfachung der Darstellung dort Schraffuren teilweise wegge­ lassen. Auch werden in den Figuren einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.
Fig. 1 zeigt eine Universal-Halbleiterscheibe 1 mit einer Vorderseite 2 und einer Rückseite 3, bei der auf einem n- leitenden Substrat 4 mit einer Dotierungskonzentration n0 nacheinander eine n-leitende epitaktische Schicht 5 mit einer Dotierungskonzentration n1, eine zweite n-leitende epitakti­ sche Schicht 6 mit einer Dotierungskonzentration n2 und eine dritte n-leitende epitaktische Schicht 7 mit einer Dotie­ rungskonzentration n3 vorgesehen sind. Die epitaktischen Schichten 5, 6 und 7 können auch durch Direkt-Waferbonden aufgebracht werden. Auch können die Dotierungskonzentrationen im Substrat 4 und den epitaktischen Schichten 5, 6 und 7 je­ weils gleich zueinander sein.
Die epitaktischen Schichten 5, 6 und 7 können undotiert abge­ schieden und nachträglich durch Neutronen-Transmutation do­ tiert sein.
Zwischen dem Substrat 4 und der Schicht 5, sowie zwischen der Schicht 5 und der Schicht 6 und zwischen der Schicht 6 und der Schicht 7 befinden sich jeweils p-leitende Gebiete 8, die jeweils "Inseln" bilden oder auch gitterähnlich zusammenhän­ gen können. Diese Gebiete 8 werden durch Diffusion oder Io­ nenimplantation vor dem Auftragen der jeweils nachfolgenden Schicht 5 bzw. 6 bzw. 7 eingebracht. So werden beispielsweise die Gebiete 8 der in Fig. 1 untersten Ebene durch Diffusion oder Ionenimplantation in die Oberfläche des Substrates 4 eingebracht, bevor die Schicht 5 epitaktisch abgeschieden wird. Nach dem Abscheiden der Schicht 5 werden die Gebiete 8 der "mittleren" Ebene durch Diffusion oder Ionenimplantation eingebracht. Schließlich werden nach dem Abscheiden der epi­ taktischen Schicht 6 die Gebiete 8 der obersten Ebene einge­ bracht, bevor anschließend die Schicht 7 epitaktisch abge­ schieden wird.
Zwischen die einzelnen epitaktischen Schichten können in de­ ren Grenzflächen Lebensdauer-Killer, wie beispielsweise Pla­ tin und/oder Gold, implantiert oder auf sonstige Weise einge­ bracht werden.
Die einzelnen Gebiete 8 "floaten", auch wenn sie, was bereits erwähnt wurde, wenigstens teilweise oder ganz in einer Ebene zusammenhängen können.
Der Abstand d zwischen den einzelnen Gebieten 8 einer Ebene entspricht etwa dem Durchmesser b dieser Gebiete oder ist et­ was größer als dieser. Außerdem ist der Abstand d zwischen den einzelnen Gebieten 8 einer Ebene kleiner als der Abstand D1, D2 zwischen den einzelnen Ebenen.
Die erfindungsgemäße Universal-Halbleiterscheibe eignet sich in vorteilhafter Weise für Dioden, MOSFETs mit Feldplatten­ rand, IGBT', GTO's mit planaren Randstrukturen oder andere Halbleiterbauelemente, wie beispielsweise "Non-punch-through- IGBT's" mit dünn geschliffener Rückseite 3.
Ein Beispiel einer Diode mit Aluminium-Elektroden 9, 10, ei­ ner p-leitenden Zone 11, einer Feldplatte 12 und einer Iso­ lierschicht 13 aus Siliziumdioxid ist in Fig. 2 gezeigt. Die Dotierungskonzentration in den Gebieten 8 im Bereich des Ran­ des 14 dieser Diode ist etwas schwächer als die Dotierungs­ konzentration der Gebiete 8 im Mittenbereich der Diode, also in Fig. 2 im wesentlichen unterhalb der Zone 11. So sind im Mittenbereich die Gebiete 8 so hoch dotiert, daß sie bei An­ legen einer Spannung zwischen die Elektroden 9, 10 nicht vollständig von Ladungsträgern ausgeräumt werden. Dies gilt nicht für den Bereich in der Nähe des Randes 14, wo die Ge­ biete 8 nur so stark dotiert sind, daß sie bei Anlegen dieser Spannung tatsächlich ausgeräumt sind.
An der Elektrode 9 liegt beispielsweise eine Spannung +U, während die Elektrode 10 geerdet sein kann. Die Feldplatte 12 dient wie die im Bereich des Randes 14 schwächer werdende Do­ tierung der Gebiete 8 dazu, einen Durchbruch im Bereich des Randes 14 der Diode zu verhindern.
Die Fig. 3 und 4 zeigen jeweils einen Schnitt durch einen IGBT mit der erfindungsgemäßen Universal-Halbleiterscheibe 1. Diese Universal-Halbleiterscheibe 1 weist zusätzlich eine n+- leitende Schicht 16 und eine p+-leitende Schicht 17 auf, auf der ein Drainkontakt 15 für einen Drainanschluß D mit einer Spannung +UD aufgetragen ist. Außerdem sind eine Sourcemetal­ lisierung 18, die geerdet ist, Gateelektroden 19 aus polykri­ stallinem Silizium, die untereinander verbunden sind und an denen eine Gatespannung UG liegt, eine Feldplatte 20 aus po­ lykristallinem Silizium, die mit der Sourcemetallisierung 18 verbunden ist, und ein Kanal- bzw. Channel-Stopper 21 aus po­ lykristallinem Silizium, der elektrisch mit der Schicht 7 verbunden ist, gezeigt. Die Gateelektroden 19, die Feldplatte 20 und der Channel-Stopper 21 sind in einer Isolierschicht 22 aus beispielsweise Siliziumdioxid und/oder Siliziumnitrid eingebettet, die unterhalb der Gateelektroden 19 auch das Ga­ teoxid bildet. Im Oberflächenbereich der Schicht 7 befinden sich noch n+-leitende Bereiche 23 sowie p-leitende Berei­ che 24, die zusammen jeweils Sourcezonen bilden, die mit der Sourcemetallisierung 18 kontaktiert sind.
Bei Einschalten des IGBT's, also bei Anlegen einer Spannung +UGS zwischen Gateelektroden 19 und Sourcemetallisierung 18 bildet sich zuerst eine Raumladungszone in der obersten Schicht 7. Wenn diese Raumladungszone die oberste Ebene der p-leitenden Halbleitergebiete 8 zwischen den Schichten 6 und 7 bei einem Spannungswert Vpth erreicht, bleibt die Spannung dieser Halbleitergebiete 8 auf dem Spannungswert Vpth stehen, wobei die Situation eines "punch-through" (Durchgriff) auf­ tritt. Bei weiterer Erhöhung der Drainspannung UD bildet sich die Raumladungszone in der Schicht 6 aus und erreicht schließlich die Halbleitergebiete zwischen den Schichten 5 und 6. Dies geht so weiter, bis die Raumladungszone schließ­ lich an der n+-leitenden Schicht 16 ankommt. Damit wird die vierfache Spannungsfestigkeit einer Struktur erreicht, die mit allein einer n-Dotierung ohne die p-dotierten Gebiete 8 zu erreichen wäre. Durch zusätzliche Ebenen mit Halbleiterge­ bieten 8 kann die Spannungsfestigkeit weiter gesteigert wer­ den.
Anstelle der n+-dotierten Halbleiterschicht 16, der p+-do­ tierten Halbleiterschicht 17 und der Sourcezonen 23, 24 kön­ nen auch andere Schichten vorgesehen werden, um einen GTO, einen MOSFET oder andere Halbleiterbauelemente zu bilden.
Die schwächer werdende Dotierung der Halbleitergebiete 8 im Bereich des Randes 14 kann auch dadurch erreicht werden, daß zusätzlich n+-hochdotierte Halbleitergebiete 25 den p+-do­ tierten Halbleitergebieten 8 zugeordnet werden, wie dies im Ausführungsbeispiel von Fig. 4 gezeigt ist.
Bezugszeichenliste
1
Halbleiterscheibe
2
Vorderseite
3
Rückseite
4
n-leitendes Halbleitersubstrat
5
n-leitende epitaktische Schicht
6
n-leitende epitaktische Schicht
7
n-leitende epitaktische Schicht
8
p-leitendes floatendes Halbleitergebiet
9
Aluminium-Metallisierung
10
Aluminium-Kontakt
11
p-leitende Zone
12
Feldplatte
13
Siliziumdioxid-Isolatorschicht
14
Rand
15
Drainkontakt
16
n+
-leitende Zone
17
p-leitende Zone
18
Sourcemetallisierung
19
Gateelektroden
20
Feldplatte
21
Channel-Stopper
22
Siliziumdioxid-Isolatorschicht, Gateoxid
23
n+
-leitender Bereich
24
p-leitender Bereich
25
n+
-leitendes Gebiet
DDrain
UD
Drainspannung
UG
Gatespannung
dAbstand
bAbmessung
D1
, D2
Abstand zwischen Ebenen

Claims (15)

1. Universal-Halbleiterscheibe für Hochspannungs-Halbleiter­ bauelemente, bei der auf einem Halbleitersubstrat (4) des ei­ nen Leitungstyps mindestens eine epitaktische Schicht (5, 6, 7) des einen Leitungstyps vorgesehen ist, dadurch gekennzeichnet, daß in den Grenzflächen zwischen dem Halbleitersubstrat (4) und der min­ destens einen epitaktischen Schicht (5, 6, 7) eine Vielzahl von floatenden Halbleitergebieten (8) des anderen Lei­ tungstyps eingebettet sind, die so bemessen sind, daß die Ab­ messung eines floatenden Halbleitergebietes (8) klein gegen­ über der Schichtdicke der mindestens einen epitaktischen Schicht (5, 6, 7) ist und im wesentlichen dem Abstand zwi­ schen den floatenden Gebieten (8) in einer Grenzfläche ent­ spricht oder kleiner als dieser ist.
2. Universal-Halbleiterscheibe nach Anspruch 1, dadurch gekennzeichnet, daß die mindestens eine epitaktische Schicht (5, 6, 7) undo­ tiert aufgetragen und nachträglich durch Neutronentransmuta­ tion dotiert ist.
3. Universal-Halbleiterscheibe nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (8) ein Gitter bilden.
4. Universal-Halbleiterscheibe nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (8) in mehreren, im we­ sentlichen zueinander parallelen Ebenen zwischen den einzel­ nen epitaktischen Schichten (5, 6, 7) angeordnet sind.
5. Universal-Halbleiterscheibe nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (8) im Bereich des Ran­ des (14) der Universal-Halbleiterscheibe schwächer als in de­ ren Mittenbereich dotiert sind.
6. Universal-Halbleiterscheibe nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zwischen die floatenden Halbleitergebiete (8) in deren jeweiligen Ebenen noch vereinzelt Halbleitergebiete (25) des einen Leitungstyps eingebracht sind, die höher dotiert sind als die jeweiligen epitaktischen Schichten (5, 6, 7).
7. Universal-Halbleiterscheibe nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete im Mittenbereich und im Randbereich der Halbleiterscheibe so hoch dotiert sind, daß bei Anlegung einer Spannung diese im Mittenbereich von La­ dungsträgern nicht ausgeräumt und im Randbereich ausgeräumt sind.
8. Universal-Halbleiterscheibe nach Anspruch 7, dadurch gekennzeichnet, daß die mindestens eine Schicht (5, 6, 7) durch Direkt- Waferbonding aufgetragen ist.
9. Universal-Halbleiterscheibe nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (8) durch Diffusion oder Ionenimplantation oder Implantation und nachfolgende Ausdif­ fusion vor Abscheidung der folgenden Schicht (5, 6, 7) einge­ bracht sind.
10. Verfahren zum Herstellen einer Universal- Halbleiterscheibe nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß vor dem Anbringen einer epitaktischen Halbleiterschicht (5, 6, 7) auf das Halbleitersubstrat (4) oder auf eine zuvor aufgebrachte epitaktische Halbleiterschicht (5, 6) in die Oberfläche des Halbleitersubstrates (4) oder der bereits auf­ gebrachten epitaktischen Halbleiterschicht (5, 6) durch Dif­ fusion oder Ionenimplantation die floatenden Halbleitergebie­ te (8) des anderen Leitungstyps eingebracht werden.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (8) derart eingebracht werden, daß diese im Bereich des Randes (14) der Halbleiter­ scheibe (1) schwächer als in deren Mittenbereich dotiert sind.
12. Verfahren nach einem der Ansprüche 10 bis 11, dadurch gekennzeichnet, daß die Grenzflächen zwischen den epitaktischen Schichten (5, 6, 7) mit Lebensdauer-Killern versehen werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Lebensdauer-Killer implantiert werden.
14. Verfahren nach einem der Ansprüche 12 bis 13, dadurch gekennzeichnet, daß als Lebensdauer-Killer Platin und/oder Gold verwendet werden.
15. Verwendung der Universal-Halbleiterscheibe nach einem der Ansprüche 1 bis 7 in einer Diode, einem MOSFET, einem IGBT oder einem GTO.
DE19816448A 1998-04-14 1998-04-14 Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung Expired - Fee Related DE19816448C1 (de)

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JP2000544014A JP2002511657A (ja) 1998-04-14 1999-02-08 高電圧半導体構成素子のためのユニバーサル半導体ウェハ
EP99915461A EP1092238A1 (de) 1998-04-14 1999-02-08 Universal-halbleiterscheibe für hochvolt-halbleiterbauelemente
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071810A3 (en) * 2000-03-20 2002-01-03 Koninkl Philips Electronics Nv High voltage solid state device termination
DE10108046A1 (de) * 2001-02-20 2002-09-12 Infineon Technologies Ag Halbleiterbauelement
DE10117802A1 (de) * 2001-04-10 2002-10-24 Bosch Gmbh Robert Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
EP1213768A3 (de) * 2000-12-11 2005-11-09 Infineon Technologies AG Mittels Feldeffekt steuerbares Halbleiterbauelement
DE10117801B4 (de) * 2001-04-10 2005-12-22 Robert Bosch Gmbh Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
WO2008084278A1 (en) * 2007-01-10 2008-07-17 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161208B2 (en) * 2002-05-14 2007-01-09 International Rectifier Corporation Trench mosfet with field relief feature
GB0417749D0 (en) * 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
DE102005046707B3 (de) * 2005-09-29 2007-05-03 Siced Electronics Development Gmbh & Co. Kg SiC-PN-Leistungsdiode
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
EP2889914A1 (de) * 2013-12-30 2015-07-01 ABB Technology AG Bipolare Halbleitervorrichtung
US10468510B2 (en) 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
CN112259599B (zh) * 2020-10-21 2021-10-12 清华大学 一种硅片键合式igbt器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4102192C2 (de) * 1990-01-25 1996-02-29 Nissan Motor Halbleitervorrichtung mit hoher Stromstoßfestigkeit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2439430C2 (de) * 1974-08-16 1983-02-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von homogen dotiertem Halbleitermaterial mit p-Leitfähigkeit
DE2617320A1 (de) * 1976-04-21 1977-11-03 Siemens Ag Verfahren zum herstellen von homogen phosphordotierten siliciumkristallen durch neutronenbestrahlung
US4431848A (en) 1982-04-26 1984-02-14 Koppers Company, Inc. Preparation of resorcinol and substituted resorcinols by liquid-phase dehydrogenation of 1,3-cyclic diones derived by vapor-phase cyclization of delta-keto carboxylic acid esters
JPH0612823B2 (ja) * 1982-05-10 1994-02-16 ゼネラル・エレクトリック・カンパニイ 二方向性の電力用高速ｍｏｓｆｅｔ素子
US4656493A (en) 1982-05-10 1987-04-07 General Electric Company Bidirectional, high-speed power MOSFET devices with deep level recombination centers in base region
IT1214805B (it) * 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
GB2237930A (en) * 1989-11-01 1991-05-15 Philips Electronic Associated A semiconductor device and method of manufacturing a semiconductor device
US5111254A (en) * 1990-08-17 1992-05-05 Gte Laboratories Incorporated Floating gate array transistors
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP2801127B2 (ja) * 1993-07-28 1998-09-21 日本碍子株式会社 半導体装置およびその製造方法
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR100206555B1 (ko) * 1995-12-30 1999-07-01 윤종용 전력용 트랜지스터
DE19604044C2 (de) * 1996-02-05 2002-01-17 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE59711481D1 (de) 1996-02-05 2004-05-06 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4102192C2 (de) * 1990-01-25 1996-02-29 Nissan Motor Halbleitervorrichtung mit hoher Stromstoßfestigkeit

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
WO2001071810A3 (en) * 2000-03-20 2002-01-03 Koninkl Philips Electronics Nv High voltage solid state device termination
US6927103B2 (en) 2000-03-20 2005-08-09 Koninklijke Phillips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
EP1213768A3 (de) * 2000-12-11 2005-11-09 Infineon Technologies AG Mittels Feldeffekt steuerbares Halbleiterbauelement
DE10108046A1 (de) * 2001-02-20 2002-09-12 Infineon Technologies Ag Halbleiterbauelement
DE10108046B4 (de) * 2001-02-20 2006-10-19 Infineon Technologies Ag Halbleiterbauelement
DE10117802A1 (de) * 2001-04-10 2002-10-24 Bosch Gmbh Robert Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
DE10117801B4 (de) * 2001-04-10 2005-12-22 Robert Bosch Gmbh Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
WO2008084278A1 (en) * 2007-01-10 2008-07-17 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
US7955929B2 (en) 2007-01-10 2011-06-07 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an active area and a termination area

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US6646304B1 (en) 2003-11-11
EP1092238A1 (de) 2001-04-18
JP2002511657A (ja) 2002-04-16
WO1999053549A1 (de) 1999-10-21

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