DE19932683A1

DE19932683A1 - Halbleiterspeicher

Info

Publication number: DE19932683A1
Application number: DE19932683A
Authority: DE
Inventors: Misao Suzuki
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-14
Filing date: 1999-07-13
Publication date: 2000-02-17
Also published as: KR100331912B1; JP3248617B2; US20020031039A1; KR20000011704A; US6373777B1; TW432385B; JP2000030457A

Abstract

Entsprechend der offenbarten Ausführungsformen wird ein Halbleiterspeicher offenbart, der ein Speicherzellenarray enthält, das mit einer Mehrzahl von Registern über einen Übertragungsbus mit verringerter Größe verbunden ist. Die Verringerung der Übertragungsbusgröße kann ohne beachtliche Vergrößerung der Datenverarbeitungsgeschwindigkeit erreicht werden. Entsprechend einer Ausführungsform (300) kann eine Halbleiterspeichervorrichtung eine Anzahl von Zellenbereichen (302-0 und 302-1) enthalten, die in einer ersten Richtung angeordnet sind. Leseverstärkerbänke (304-0 bis 304-2) sind mit den Zellenbereichen (302-0 und 302-1) verbunden, und ein Übertragungsbus (310-0/1) ist über den Zellenbereichen (302-0 und 302-1) in der ersten Richtung angeordnet. Der Übertragungsbus (310-0/1) enthält Umschaltschaltungen (312-0 und 312-1) entsprechend jedem Zellenbereich (302-0 und 302-1). Die Umschaltschaltungen (312-0 und 312-1) können den Übertragungsbus (310-0/1) in eine Anzahl von Übertragungsbusleitungsabschnitten (314-0/1, 316-0/1 und 318-0/1) unterteilen.

Description

TECHNISCHES GEBIET

Die Erfindung betrifft allgemein Halbleiterspeicher und insbesondere eine Halbleitervorrichtung mit zwei Speicher abschnitten, die durch einen Übertragungsbus mit verringer ter Größe verbunden sind.

HINTERGRUND DER ERFINDUNG

Viele Computersysteme können einen Hauptspeicher enthalten. Um die Kosten in solchen Computersystemen in vernünftigen Grenzen zu halten, bestehen typische Hauptspeicher aus dy namischen Freizugriffsspeichern (DRAMs Dynamic Random Access Memories). DRAMs können mit einer Vielzahl von Aus gestaltungsformen und Größen gebildet werden. In der Ver gangenheit konnten DRAMs für allgemeine Zwecke (asynchron) eine hinreichende Geschwindigkeit bei hinreichend niedrigen Kosten für die Verwendung in einem Hauptspeicher bieten.

In jüngerer Zeit haben die Betriebsgeschwindigkeiten von Computern angefangen, die Geschwindigkeit der DRAMs für allgemeine Zwecke zu übersteigen. Insbesondere haben die Prozessorgeschwindigkeiten die Datenübertragungsraten für DRAMs für allgemeine Zwecke überstiegen. Um die Ungleich heit der Prozessorraten und der Datenübertragungsraten der DRAMs für allgemeine Zwecke auszugleichen, haben viele Sy steme eine Unterspeichervorrichtung verwendet, die zwischen einem Hauptspeicher und einem Prozessor angeordnet ist. Solche Unterspeichervorrichtungen werden typischerweise als "Cache"-Speicher bezeichnet. Ein Cache-Speicher ist übli cherweise eine Hochgeschwindigkeitsspeichervorrichtung, wie etwa ein statischer RAM (SRAM) oder ein emittergeschalteter logischer bipolarer RAM (ECLRAM), um nur einige wenige Bei spiele zu nennen. Ein Cache-Speicher kann in einem Prozes sor integriert sein oder extern von dem Prozessor vorgese hen sein.

Eine andere Abwandlung bei Speichervorrichtungen kombiniert DRAMs und cacheartige Hochgeschwindigkeits-RAMs auf der gleichen Vorrichtung. Solche Kombinationsvorrichtungen wur den in Computer-Workstations und einigen Personalcomputern eingesetzt. Solche Vorrichtungen können einen aus einem DRAM gebildeten Hauptspeicher und einen aus einem SRAM ge bildeten Cache-Speicher enthalten. Sowohl der DRAM als auch der SRAM sind auf dem gleichen Halbleitersubstrat ausgebil det. Solche Vorrichtungen wurden als Cache-DRAMs oder als CDRAMs bezeichnet.

CDRAMs können ausgestaltet sein, um Daten zwischen dem DRAM- und SRAM-Abschnitt in einer bidirektionalen Art zu übertragen. Wenn auf einen Speicher zugegriffen wird, wenn der angeforderte Datenplatz in dem SRAM-Abschnitt ist, kann der Zugriff als Cache-"Treffer" betrachtet werden. Wenn der angeforderte Datenplatz nicht innerhalb des SRAM-Abschnitts ist, kann der Zugriff als Cache-"Fehlgriff" betrachtet wer den. Die angeforderten Daten können dann aus dem DRAM wie der hergestellt werden. Ein Nachteil der bekannten CDRAMs ist es, daß Fehlzugriffe (Cache-Miss) eine gewisse Verzöge rung in einen Datenübertragungsvorgang einführen können.

Ein weitere Nachteil eines CDRAMs ist die Anzahl externer Pins oder Anschlußstifte, die bei solchen Vorrichtungen verwendet werden (Pin Count). Da der DRAM-Abschnitt und der SRAM-Abschnitt jeweils ihre eigenen Adressenpins haben, kann die Anzahl der Pins eines CDRAM wesentlich größer als jene eines herkömmlichen DRAMs sein. Deshalb kann eine CDRAM-Vorrichtung nicht leicht mit typischen DRAM-Control lern verwendet werden.

Ein weiteres mit herkömmlichen CDRAMs verbundenes Problem ist das Ausmaß der Fläche, die zur Verwirklichung einer Da tenübertragungsschaltung benötigt wird. Da die für solche Schaltungen zugängliche Fläche begrenzt sein kann, kann auch die Anzahl der Übertragungsbusleitungen zwischen einem DRAM- und einem SRAM-Abschnitt begrenzt sein.

Aufgrund der oben genannten Einschränkungen kann die Anzahl der Datenbits, die gleichzeitig zwischen einem DRAM-Ab schnitt und einem SRAM-Abschnitt auf einem CDRAM übertragen werden können, beschränkt sein. Des weiteren vermeiden viele herkömmliche CDRAM-Ansätze das Anordnen der Übertra gungsleitungen in derselben Fläche wie die Spaltenauswahl leitungen. Im Ergebnis kann die Anzahl der Übertragungslei tungen weiter durch die Breite der so zugänglichen Flächen begrenzt sein. Als eine allgemeine Regel gilt, je kleiner die Anzahl der Bits, die zwischen den DRAM- und den SRAM- Abschnitten übertragen werden können, desto niedriger ist die Trefferrate des Cache. Der Fachmann erkennt, daß nied rigere Cache-Treffer-Raten zu insgesamt langsameren Daten zugriffsvorgängen für ein CDRAM führen.

Der Anmelder hat kürzlich einen "virtuellen Kanal"-Speicher (virtual channel memory) vorgeschlagen. Insbesondere wurde ein virtueller synchroner DRAM (VCSDRAM) in der japanischen Patentveröffentlichung mit der Nr. Hei 11-86559 vorgeschla gen, der die Zugriffsgeschwindigkeit eines SDRAM erhöhen kann.

Der oben beschrieben VCSDRAM kann einen Speicherarray aus DRAM-Zellen enthalten, die in Zeilen und Spalten angeordnet sind. Zusätzlich zu dem Speicherarray kann der VCSDRAM ein Registerarray mit einer Anzahl von Zeilen und Spalten ent halten. Die Anzahl der Zeilen und/oder Spalten in dem Regi sterarray kann in gewissem Verhältnis zu der Anzahl der Zeilen und Spalten in dem Speicherarray stehen. Das Regi sterarray kann eine Cache-Funktion in der Zeilen- und/oder Spaltenrichtung liefern und SRAM-Zellen enthalten.

Der oben beschriebene VCSDRAM kann eine Anzahl von Anwen dungen haben. Eine besonders vorteilhafte Anwendung eines VCSDRAM ist das Speichern und/oder Anzeigen von Videodaten. Daten können innerhalb einer Speicherzelle als Bildelemente (Pixel) gespeichert sein. Pixeldaten können dann in einer sukzessiven Art aus dem gleichen Speicherbereich des Spei cherarrays ausgelesen werden. Die Pixeldaten können durch eine Leseverstärkergruppe entsprechend dem Speicherarray bereich verstärkt werden. Einzelne Leseverstärker können dann zur Übertragung von Daten an das Kanalregister mittels eines Übertragungsbusses ausgewählt werden.

In Fig. 6 ist ein VCSDRAM, wie er oben erwähnt wurde, als ein Blockdiagramm gezeigt. Der VCSDRAM ist durch das allge meine Bezugszeichen 600 bezeichnet und ist dargestellt, so daß er zwei Zellenbereiche, die mit 602-0 und 602-1 be zeichnet sind, enthält. Die Zellenbereiche (602-0 und 602-1) können eine Anzahl von Speicherzellen enthalten, die mit Digitleitungen verbunden sind, von denen eine mit 604 ge zeigt ist. Als eine Anordnung können die Digitleitungen mit Speicherzellen in einer spaltenweisen Ausrichtung verbunden sein.

Eine Anzahl Leseverstärker, von denen einer mit dem Unter punkt 606 gezeigt ist, sind benachbart zu beiden Zellenbe reichen (602-0 und 602-1) gezeigt. Der Leseverstärker 606 (und jene Leseverstärker innerhalb seiner Gruppe) können dahingehend betrachtet werden, daß sie beiden Zellenberei chen (602-0 und 602-1) "gemeinsam" sind. Am anderen Ende des Zellenbereichs 602-0 ist eine weitere Gruppe von Lese verstärkern, von denen einer mit dem Unterpunkt 608 gezeigt ist. Des weiteren ist an dem anderen Ende des Zellen bereichs 602-1 eine dritte Gruppe von Leseverstärkern, von denen einer mit dem Unterpunkt 610 gezeigt ist. In der An ordnung aus Fig. 6 ist der Leseverstärker 608 (und jene Le severstärker innerhalb seiner Gruppe) dem Zellenbereich 602-0 zugeordnet und der Leseverstärker 610 (und jener Le severstärker innerhalb seiner Gruppe) ist dem Zellenbereich 602-1 zugeordnet.

Der VCSDRAM 600 enthält des weiteren eine Anzahl von an ei nem Ende der Zellenbereiche (602-0 und 602-1) angeordneter Registern 614-0 bis 614-2. Die Register (614-0 bis 614-2) können mit verschiedenen Leseverstärkergruppen über als 616-00 bis 616-21 gezeigte Übertragungsbusleitungen verbun den sein. Die Verbindungen zwischen den Leseverstärkern und ihre zugehörigen Übertragungsbusleitungen (616-00 bis 616- 21) können konventioneller Art sein und sind nicht beson ders in Fig. 6 dargestellt.

Beispielsweise können die Übertragungsbusleitungen 616-20/21 Daten von dem Leseverstärker 606, 608 oder 610 zu dem Kanalregister 614-2 übertragen. Das heißt, eine Lesever stärkergruppe kann aktiviert werden und dadurch Daten auf die Übertragungsbusleitungen (616-00 bis 616-21) und in die Register (614-0 bis 614-2) bringen. In den Registers (614-0 bis 614-2) gespeicherte Daten können an externe Plätze ent sprechend den Kanallese- und Kanalschreibbefehlen übertraf gen werden.

In der Anordnung aus Fig. 6 zeigen die Signale SSU1; SSU2, SSM1, SSM2, SSD1 und SSD2 Leseverstärkerauswahlsignale an. Die Leseverstärkerauswahlsignale können mittels ausgewähl ter, als 618-00/01, 618-10/11 und 618-20/21 gezeigter Lei tungen an die Leseverstärkergruppen angelegt werden. In der Anordnung aus Fig. 6 können die Leseverstärkergruppen da eingehend verstanden werden, daß sie "gerade" Leseverstär ker enthalten, die sich mit "ungeraden" Leseverstärkern ab wechseln. Dementsprechend kann das Auswahlsignal SSU1 ge rade Leseverstärker aus der Gruppe auswählen, die den Lese verstärker 608 enthält, und das Auswahlsignal SSU2 kann un gerade Leseverstärker auswählen. Entlang dieser gleichen Leitungen können die Auswahlsignale SSM1 gerade Lesever stärker und SSM2 ungerade Leseverstärker aus der Gruppe auswählen, die den Leseverstärker 606 enthält, und das Aus wahlsignal SSD1 kann gerade Leseverstärker und SSD2 kann ungerade Leseverstärker aus der Gruppe auswählen, die den Leseverstärker 610 enthält.

In Fig. 6 kann, wenn das SSU1-Signal aktiviert wird, der Leseverstärker 608 Daten auf die Übertragungsleitungen 616-20/21 bringen. Wenn jedoch das SSU1-Signal aktiviert wird, kann der Leseverstärker auf der linken Seite des Lesever stärkers 608 Daten auf die Übertragungsleitungen 616-20/21 bringen. Die Daten an den Übertragungsleitungen 616-20/21 können in dem Kanalregister 614-2 gespeichert werden.

Es ist aus der vorangehenden Beschreibung zu verstehen, daß bei der Anordnung aus Fig. 6, wenn auf einen Zellenbereich (wie etwa 602-0 oder 602-1) zugegriffen wird, Daten aus ei nem der vier Leseverstärker auf eine vorgegebene Übertra gungsleitung gebracht werden. Insbesondere werden, wenn in Fig. 6 auf den Zellenbereich 602-0 zugegriffen wird, Daten auf die Übertragungsleitungen 616-20/21 gebracht, je nach dem, ob das Auswahlsignal SSU1, SSU2, SSM1 oder SSM2 akti viert ist.

Ein Nachteil der Anordnung aus Fig. 6 ist, daß ein Paar von Übertragungsleitungen (616-00/01 bis 616-20/21) für je zwei Leseverstärker in einer Zeile vorgesehen ist. Es kann schwierig und/oder uneffizient sein, Übertragungsleitungen mit einer solchen Periodizität (nämlich Abstand) zu bilden.

Ein weiterer Nachteil der Anordnung aus Fig. 6 ist, daß aus Gründen der Geschwindigkeit und/oder der Leistung das von den Übertragungsleitungen (616-00 bis 616-21) getragene Da tensignal eine relativ kleine Amplitude haben kann. Dement sprechend kann es zur Minimierung der Störung solch eines Datensignals in einigen Fällen nötig sein, Abschirmleiter 620 zu verwenden. Abschirmleiter 620 können das Überspre chen zwischen benachbarten Übertragungsleitungspaaren (616-00/01 bis 616-20/21) verringern. Dementsprechend kann die Verwendung solcher Abschirmleiter weiter den Reihenabstand erhöhen, da drei Leitungen für jeweils zwei Leseverstärker in einer Reihe vorgesehen sind.

Mit Fortschreiten der Herstellungsverfahren für Halbleiter kann es möglich werden, die Vorrichtungsgrößen zu verrin gern, was in einer Verringerung der Speichervorrichtungs- (wie etwa der Speicherzellen und Register) und der Lesever stärkergrößen resultiert. Es kann jedoch nicht immer mög lich sein, die Größe der leitfähigen Leitungen ("wire") zu verringern, insbesondere, wenn die leitfähige Leitung aus einer Mehrpegelmetallbeschichtung (higher level of metal lization) gebildet ist. Im Ergebnis können, während die Vorrichtungsgrößen sich verringern, die Strukturen, welche eine Anzahl von leitfähigen Leitungen enthalten, sich nicht entsprechend herabskalieren lassen. Dies kann insbesondere für Busse zutreffen, wie etwa einen Übertragungsbus in ei ner Speichervorrichtung, wie einem VCSDRAM.

Es wäre wünschenswert eine Halbleitervorrichtung zu schaf fen, die zwei Speicherabschnitte enthält (wie einen DRAM- und einen SRAM-Abschnitt), die durch einen Übertragungsbus mit einer verringerten Anzahl von Übertragungsbusleitungen verbunden sind. Es wäre auch wünschenswert für eine solche Halbleitervorrichtung mit verringerter Busgröße eine rela tiv hohe Datenübertragungsrate beizubehalten. Es wäre des weiteren wünschenswert, daß eine solche Halbleitervorrich tung als VSCDRAM ausgestaltet ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der Erfindung ist es, eine Halbleitervorrich tung bereitzustellen, die einen ersten Speicherabschnitt hat, der mit einem zweiten Abschnitt über einen Übertra gungsbus mit einer verringerten Anzahl von Busleitungen verbunden ist. Auch mit solch einer verringerten Busgröße kann die Halbleitervorrichtung eine relativ hohe Datenver arbeitungsgeschwindigkeit für die Bildverarbeitung oder ähnliches beibehalten.

Um die oben genannte Aufgabe zu lösen, kann entsprechend einer erfindungsgemäßen Ausführungsform eine Halbleitervor richtung enthalten: einen Speicherzellenarray mit einer An zahl von in einer ersten Richtung angeordneten Zellenberei chen, Leseverstärker, die jedem der Zellenbereiche entspre chen, und einen sich in der ersten Richtung über die Zel lenbereiche erstreckenden Übertragungsbus. Der Übertra gungsbus kann eine Anzahl von Umschaltschaltungen enthal ten, wobei jede Umschaltschaltung einem Zellenbereich ent spricht. Die Umschaltschaltungen können den Übertragungsbus in eine Anzahl von Übertragungsbusabschnitte unterteilen.

Bei der oben beschriebenen Anordnung ist es möglich, Daten an mehreren Übertragungsbusabschnitten zu übertragen, die durch Teilen des Übertragungsbusses erzeugt sind. Auf diese Art kann die Effizienz des Übertragungsbusses erhöht wer den, ohne die Gesamtzahl der Übertragungsbusleitungen zu erhöhen. Des weiteren kann die Anzahl der Register (nämlich die Größe des zweiten Speicherabschnitts) erhöht werden.

Insbesondere kann ein Übertragungsbus (unterteilt durch eine Umschaltschaltung) von Kanalregistern gemeinsam ge nutzt werden. Dies ermöglicht die Verdopplung der Anzahl der Register, während im wesentlichen die gleichen Daten verarbeitungsgeschwindigkeit beibehalten wird.

Es ist zu verstehen, daß während die Erfindung in vorteil hafter Weise bei synchronen dynamischen Freizugriffsspei chern mit virtuellem Kanal (VCSDRAM) angewendet wird, die Erfindung nicht dahingehend ausgelegt werden kann, daß sie auf eine solche spezielle Anwendung beschränkt ist. Des weiteren sollten die verschiedenen, allgemein beschriebenen Abschnitte, wie etwa ein Übertragungsbus, Register und Speicherzellenbereich, nicht beschränkt sein. Strukturen anderer bekannter Halbleiterspeicher können für diese Ab schnitte verwendet werden.

Bei einer bevorzugten Ausführungsform sind Kanalregister an beiden Enden eines Übertragungsbusses angeordnet. Auf diese Art kann jedes Kanalregister Daten zu und von einer Spei cherzelle über einen Übertragungsbusabschnitt übertragen.

Auch kann bei einer bevorzugten Ausführungsform ein Über tragungsbus eine Übertragungsbusleitung enthalten, die in eine Anzahl von Übertragungsbusleitungsabschnitten unter teilt ist. Eine Leseverstärkergruppe kann jedem Übertra gungsbusleitungsabschnitt zugeordnet sein. Daten können in einen Übertragungsbusleitungsabschnitt plaziert werden, in dem ein Leseverstärker der entsprechenden Leseverstärker gruppe aktiviert wird.

Bei einer weiteren bevorzugten Ausführungsform werden Um schaltschaltungen ausgeschaltet, bevor eine Speicherzelle in einem entsprechenden Speicherzellenarray ausgewählt wird. Dieser Vorgang kann die Interferenz zwischen mehreren Speicherzellenarrays verringern.

Bei einer weiteren bevorzugten Ausführungsform kann eine Gruppe von Leseverstärkern zwei Speicherzellenarrays gemein sein. Die Gruppe der Leseverstärker kann zwischen den ent sprechenden Arrays angeordnet sein, wodurch der von der Gruppe der Leseverstärker verbrauchte Raum verringert wird.

Bei einer weiteren bevorzugten Ausführungsform kann eine Umschaltschaltung eine Anzahl von Schalterbänken aufweisen, wobei ein Speicherarray eine Anzahl von Arraybänken haben kann und die Kanalregister in einer Anzahl von Kanalregi sterabschnitten angeordnet sein können. Die Umschaltschal tung kann in Abhängigkeit von einer Anzahl von Befehlen ausgeschaltet werden. Zwei solcher Befehle enthalten einen Vorladebefehl, der Daten von einem Leseverstärker an ein Kanalregister übertragen kann, und einen Wiederherstel lungsbefehl, der Daten von einem Kanalregister an einen Le severstärker übertragen kann. Bei einer solchen Anordnung können Daten von mehreren Arraybänken zu entsprechenden mehreren Kanalregisterabschnitten über Übertragungsbusab schnitte übertragen werden, die von den Schalterbänken er zeugt werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm einer Halbleiterschaltung einer ersten erfindungsgemäßen Ausführungsform.

Fig. 2 ist ein Schaltungsdiagramm einer Leseverstär keranordnung, die bei dem Halbleiterspeicher aus Fig. 1 verwendet werden kann.

Fig. 3 ist ein Blockdiagramm eines Halbleiterspeichers entsprechend einer zweiten Ausführungsform.

Fig. 4 ist ein Schaltungsdiagramm einer Leseverstärke ranordnung, die bei dem Halbleiterspeicher aus Fig. 3 verwendet werden kann.

Fig. 5 ist ein Blockdiagramm eines Halbleiterspeichers einer dritten Ausführungsform.

Fig. 6 ist ein Blockdiagramm eines synchronen dynami schen Freizugriffsspeichers mit virtuellem Kanal (VCSDRAM).

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Verschiedene Ausführungsformen der Erfindung werden nun un ter Bezug auf eine Anzahl von Zeichnungen beschrieben.

Fig. 1 ist ein Blockdiagramm eines Halbleiterspeichers ent sprechend einer ersten Ausführungsform. Die erste Ausfüh rungsform ist durch das allgemeine Bezugszeichen 100 be zeichnet und ist dargestellt, wobei sie den Zellenbereich 100 und die umgebende Nachbarschaft enthält. Eine erste Le severstärkerbank 104-0 ist auf einer Seite des Zellenbe reichs 102 angeordnet, während eine zweite Leseverstärker bank 104-1 auf der anderen Seite des Zellenbereichs 102 an geordnet ist.

In Fig. 1 sind auch eine Anzahl von Kanalregistern 106-0 bis 106-3 gezeigt. Die Kanalregister (106-0 bis 106-3) sind in zwei Gruppen angeordnet, wobei eine erste Gruppe die Ka nalregister 106-0 und 106-1 und eine zweite Gruppe die Ka nalregister 106-2 und 106-3 enthält. Die Kanalregister (106-0 bis 106-3) sind mit dem Zellenbereich 102 durch ei nen Datenübertragungsbus 108 verbunden.

Der Datenübertragungsbus 108 kann Busleitungspaare 110-00/01 und 110-10/11 enthalten. Bei der Anordnung aus Fig. 1 werden Daten in den Busleitungspaaren (110-00/01 und 110-10/11) plaziert, indem einer von je vier Leseverstärkern in einer Bank (104-0 und 104-1) aktiviert wird. Das heißt, in jeder Leseverstärkerbank (104-0 und 104-1) sind vier Lese verstärker für je vier Busleitungspaare (110-00/01 und 110-10/11). Obwohl es nicht detaillierter in Fig. 1 dargestellt wird, können die Leseverstärker mit den Busleitungspaaren durch Torschaltungen oder ähnliches verbunden sein. Bei spiele für solche Verbindungen werden unter Bezug auf die Fig. 2 und 4 beschrieben.

Die Leseverstärker sind so bezeichnet, daß sie eine be stimmte Gruppe der Leseverstärker innerhalb jeder Bank (104-0 und 104-1) identifizieren. Die Leseverstärker der Bank 104-0 sind mit Sa1 bis Sa4 bezeichnet, und die Lese verstärker der Bank 104-1 sind mit Sb1 bis Sb4 bezeichnet. Jede Gruppe der Leseverstärker kann einer zugehörigen Bus übertragungsleitung (110-00/01 und 110-10/11) zugeordnet sein. Bei der Anordnung aus Fig. 4 können die Leseverstär ker über Digitleitungen verbunden sein, von denen vier als Da1N, Da1T, Db1N und Db1T gezeigt sind. Die Digitleitungen können mit den Spalten der Speicherzellen innerhalb des Speicherzellenbereichs 102 verbunden sein.

Ein Leseverstärker innerhalb einer bestimmten Gruppe kann durch ein zugehöriges Leseverstärkerauswahlsignal ausge wählt werden. In Fig. 1 können jeweils die Leseverstärker Sa1 bis Sa4 durch das Leseverstärkerauswahlsignal SSa1 bis SSa4 ausgewählt werden, und die Leseverstärker Sb1 bis Sb4 können jeweils durch das Leseverstärkersignal SSb1 bis SSb4 ausgewählt werden.

In Fig. 1 sind auch Umschaltschaltungen 112-0 und 112-1 enthalten, die mit den Übertragungsbusleitungspaaren 110-00/01 bzw. 110-10/11 verbunden sind. Jede Umschaltschaltung 112-0 und 112-1 kann ausgestaltet sein, um dem Zellen bereich 102 zugeordnet zu sein. Des weiteren kann jede Um schaltschaltung 112-0 und 112-1 ausgestaltet sein, indem sie das jeweilige Übertragungsbusleitungspaar (110-00/01 und 110-10/11) in Vertikalrichtung in Fig. 1 unterteilt.

Nur als ein Beispiel kann die Umschaltschaltung 112-0 einen "An"-Zustand und einen "Aus"-Zustand haben. In dem Aus-Zu stand kann die Umschaltschaltung 112-0 das Übertragungsbus leitungspaar 110-00/01 in einen oberen Busleitungspaarab schnitt 114-00/01 und einen unteren Busleitungspaa rabschnitt 116-00/01 unterteilen. Das Übertragungsbuslei tungspaar 110-10/11 kann in einen oberen Busleitungspaar abschnitt 114-10/11 und einen unteren Busleitungspaar abschnitt 116-10/11 durch die Umschaltschaltung 112-1 un terteilt sein.

Die Leseverstärker von der Bank 114-0 können mit den oberen Busleitungspaarabschnitten (114-00/01 und 114-10/11) ver bunden sein, und die Leseverstärker der Bank 104-1 können mit den unteren Busleitungspaarabschnitten (116-00/01 und 116-10/11) verbunden sein. Auf diese Art kann die erste Ausführungsform 100 zwei Sätze Datenwerte übertragen, indem ein Satz von Übertragungsbusleitungen (110-00 bis 110-11) durch die Umschaltschaltungen (112-0 und 112-1) geteilt ist. Auf diese Art können die Übertragungsbusleitungen (110-00 bis 110-11) gemeinsam genutzt werden.

Die Umschaltschaltungen (112-0 und 112-1) sind so gezeigt, daß sie ein Busteilungssignal SW empfangen. Die Umschalt schaltungen (112-0 und 112-1) können einen Weg hoher Impe danz schaffen, wenn sie ausgeschaltet sind, und einen Weg niedriger Impedanz, wenn sie angeschaltet sind. Eine der vielen möglichen Konfigurationen für eine Umschaltschaltung kann zwei Transistoren enthalten, die entsprechend den SW- Signalen an- und ausschalten. Eine weitere mögliche Konfi guration kann ein Übertragungsgatter enthalten, das komple mentäre Vorrichtungen hat, wie etwa zwei n-Kanal-Transisto ren und zwei p-Kanal-Transistoren.

Es sei angemerkt, daß das Blockdiagramm aus Fig. 1 dahinge hend verstanden werden kann, daß es einen Schaltungszellen abschnitt enthält, der logisch in einer "Bank" angeordnet ist. Die Bankstruktur aus Fig. 1 ist durch das Bezugszei chen 118 angedeutet.

In Fig. 2 ist ein Schaltungsdiagramm dargestellt, daß eine in der ersten Ausführungsform aus Fig. 1 verwendbare Lese verstärkeranordnung zeigt. Fig. 2 kann dahingehend verstan den werden, daß sie den vier Leseverstärkern Sa1 bis Sa4 entspricht, die dem Übertragungsbusleitungspaar 10-00/11 zugeordnet sind.

Die Anordnung aus Fig. 2 ist allgemein durch das Bezugszei chen 200 bezeichnet und so gezeigt, daß sie die Lesever stärker 202-1 bis 202-4 enthält, die dahingehend verstanden werden können, daß sie den Leseverstärkern Sa1 bis Sa4 ent sprechen. Jeder Leseverstärker 202-1 bis 202-4 kann Ein gangssignale an entsprechenden Digitleitungspaaren 204- 10/11 bis 204-40/41 empfangen und verstärken.

In Fig. 2 kann jeder Leseverstärker (202-1 bis 202-4) einen "Flip-Flop"-Abschnitt 206-1 bis 206-4 und einen Übertra gungsabschnitt 208-0 bis 208-4 enthalten. Jeder Flip-Flop 206-1 bis 206-4 kann zwei p-Kanal-Metall-(Leiter)-oxid (Isolator)-Halbleiter-(PMOS)-Transistoren (P200/P202) und zwei n-Kanal-MOS-Transistoren (NMOS-Transistoren) (N200/N202) enthalten. Die Flip-Flop-Abschnitte 206-1 bis 206-4 können Signale an den Digitleitungspaaren (204-10/11 bis 204-40/41) verstärken. Jeder Übertragungsabschnitt (208-1 bis 208-4) kann zwei NMOS-Transistoren N204/N206 enthalten. Die Übertragungsabschnitte 208-1 bis 208-4 kön nen jeweils durch Leseverstärkerauswahlsignale SSa1 bis SSa4 angeschaltet werden. Wenn sie anschalten, kann ein Übertragungsabschnitt (208-1 bis 208-4) ein zugehöriges Di gitleitungspaar (204-10/11 bis 204-40/41) mit einem Über tragungsbusleitungspaar 210-0/1 verbinden.

Die Leseverstärker 202-1 bis 202-4) können gemeinsam durch ein erstes Freigabesignal SAP und ein zweites Freigabe signal SAN aktiviert werden. Ein Fachmann wird erkennen, daß die SAN- und SAP-Signale ein aktivierendes Potential zuführen können, das die Verstärkungsfunktion der Lesever stärker freischaltet.

In Fig. 3 zeigt ein Blockdiagramm eines Halbleiterspeichers entsprechend der zweiten Ausführungsform. Die zweite Aus führungsform ist durch das allgemeine Bezugszeichen 300 be zeichnet. Die zweite Ausführungsform 300 kann sich von der ersten Ausführungsform 100 dahingehend unterscheiden, daß sie mehr als einen Zellenbereich und eine "gemeinsame" Le severstärkerbank festschreibt. Eine gemeinsame Leseverstär ker kann eine Leseverstärkerbank sein, die mit mehr als ei nem Zellenbereich verbunden ist.

Das Blockdiagramm aus Fig. 3 ist so gezeigt, daß es die Zellenbereiche 302-0 und 302-1, eine obere Leseverstärker bank 304-0, eine mittlere gemeinsame Leseverstärkerbank 304-1 und eine untere Leseverstärkerbank 304-2 und Kanal register 306-0 und 306-1 enthält. In der Ansicht aus Fig. 3 sind die Kanalregister (306-0 und 306-1) mit den Zellen bereichen (302-9 und 302-1) durch ein Datenübertragungsbus leitungspaar 310-0/1 verbunden. Die Datenübertragungsbus leitungen 310-0/1 können durch den Betrieb von Umschalt schaltungen 312-0 bis 312-1 unterteilt sein. Bei der Anord nung aus Fig. 3 können die Umschaltschaltungen 312-0 bis 312-1 die Datenübertragungsbusleitungen 310-0/1 in einen oberen Übertragungsbusabschnitt 314-0/1, einen mittleren Übertragungsbusabschnitt 316-0/1 und einen unteren Übertra gungsbusabschnitt 318-0/1 unterteilen. Die Umschaltschal tung 312-0 und 312-1 werden durch die Busteilungssignale SSW1 bzw. SSW2 gesteuert.

Die Leseverstärker der gemeinsamen Leseverstärkerbank 304-1 werden von den Zellenbereichen 302-0 und 302-1 gemeinsam ge nutzt. Innerhalb der Leseverstärkerbänke (304-0 bis 304-2) können die Leseverstärker dahingehend verstanden werden, daß sie in Gruppen angeordnet sind, die mit den Datenüber tragungsbusleitungen 310-0/1 verbunden sind. Die Lesever stärker der Gruppe der Bank 304-0 sind mit Sa1 bis Sa4 be zeichnet, die Leseverstärker der Gruppe der Bank 304-1 sind mit Ss1 bis Ss2 bezeichnet, und die Leseverstärker der Gruppe der Bank 304-2 sind mit Sb1 bis Sb4 bezeichnet. Ein Leseverstärker einer jeden Gruppe kann entsprechend den Le severstärkerauswahlsignalen ausgewählt werden. Insbesondere können jeweils die Leseverstärker Sa1 bis Sa4 durch die Le severstärkerauswahlsignale SSa1 bis SSa4 ausgewählt werden, die Leseverstärker Ss1 bis Ss4 können jeweils durch die Le severstärkerauswahlsignale SSs1 bis SSs4 ausgewählt werden, und die Leseverstärker Sb1 bis Sb4 können jeweils durch die Leseverstärkerauswahlsignale SSb1 bis SSb4 ausgewählt wer den.

Durch einen ausgewählten Leseverstärker bereitgestellte Da ten können durch Verdrahtungsstrukturen für eine Datenüber tragungsbusleitungspaar bereitgestellt werden. Insbesondere die Leseverstärker der Bänke 304-0 bis 304-2 können jeweils mit dem Datenübertragungsbusleitungspaar 310-0/1 durch Ver drahtungsleitungspaare 320-00/01 bis 320-20/21 verbunden sein.

Ein Beispiel für den Betrieb der zweiten Ausführungsform 300 wird nun beschrieben. Der Betrieb enthält die Auswahl einer Wortleitung 322 innerhalb eines Zellenbereichs 302-0. Die Busteilungssignale SSW1 und SSW2 können angeschaltet werden, und die Übertragungsbusleitungen 310-0 und 310-1 werden auf ein vorgegebenes Potential gesetzt. Entsprechend der Auswahl der Wortleitung 322 wird das Busauswahlsignal SSW1 ausgeschaltet. Das Busteilungssignal SSW2 kann an bleiben, was dazu führt, daß die Übertragungsbusleitungen 310-0 und 310-1 in zwei Abschnitte geteilt sind, wobei ein Abschnitt den oberen Abschnitt 314-0/1 enthält, der weitere Abschnitt den mittleren und unteren Abschnitt 316-01 und 318-01 enthält.

Der Betrieb kann fortgesetzt werden, wobei der Zellenbe reich 302-0 die Zellendaten an die Digitleitungen ausgibt, von denen eine mit dem Bezugszeichen 324 gezeigt ist. Die Leseverstärker, die durch die Leseverstärkerauswahlsignale ausgewählt sind, können die Zellendaten an den Digitleitun gen verstärken. Bei dem beschriebenen Beispiel kann mit der ausgewählten Wortleitung 322 ein Leseverstärker in der Le severstärkerbank 304-0 entsprechend den Leseverstärkeraus wahlsignalen SSa1 bis SSa4 ausgewählt werden, und/oder ein Leseverstärker in der Leseverstärkerbank 304-1 kann ent sprechend den Leseverstärkerauswahlsignalen SSs1 bis SSs4 ausgewählt werden.

Daten von dem ausgewählten Leseverstärker können mit einem Abschnitt der Übertragungsbusleitung 310-0 und 310-1 ver bunden werden. Wenn beispielsweise der Leseverstärker Sa1 ausgewählt ist, können Daten von dem Leseverstärker mit ei nem oberen Datenleitungsabschnitt (gebildet durch 314-0/1) über das Verdrahtungsleitungspaar 320-00/01 verbunden sein. Wenn der gemeinsame Leseverstärker Ss1 ausgewählt ist, kön nen Daten von dem Leseverstärker mit einem unteren Übertra gungsleitungsabschnitt (gebildet durch 316-0/1 und 318-0/1) über das Verdrahtungsleitungspaar 320-10/11 verbunden sein.

Wenn eine Wortleitung 322 in dem Zellenbereich 302-0 ausge wählt ist, können die Leseverstärkerauswahlsignale SSb1 bis SSb4 abgewählt werden, um das Zuführen von Daten von zwei Zellenbereichen (302-0 und 302-1) zu gemeinsamen Übertra gungsleitungsabschnitten (316-0/1 und 318-0/1) zu vermei den.

Es sei angemerkt, daß das Blockdiagramm aus Fig. 3 dahinge hend verstanden werden kann, daß es einen Schaltungszellen abschnitt enthält, der logisch in einer "Bank" angeordnet ist. Die Bankstruktur aus Fig. 3 ist durch das Bezugszei chen 326 angedeutet und ist dargestellt, so daß es mehrere Zellenabschnitte enthält.

Wie in Fig. 3 gezeigt ist, kann die zweite Ausführungsform mehrere Zellenbereiche enthalten, auf die von einem teilba ren Bus und einer Bank gemeinsamer Leseverstärker zugegrif fen werden kann.

In Fig. 4 ist ein Schaltungsdiagramm dargestellt, das eine Leseverstärkeranordnung zeigt, die in der zweiten Ausfüh rungsform aus Fig. 3 verwendet werden kann. Fig. 4 kann da hingehend betrachtet werden, daß sie den vier Leseverstär kern Ss1 bis Ss4 entsprechen, die in Fig. 3 gezeigt sind.

Die Anordnung aus Fig. 4 ist durch das allgemeine Bezugs zeichen 400 bezeichnet und dargestellt, so daß sie die Le severstärker 402-1 bis 402-4 enthält, die dahingehend ver standen werden können, daß sie den Leseverstärkern Ss1 bis Ss4 entsprechen. Jeder der Leseverstärker (402-1 bis 402-4) kann Eingangssignale an Digitleitungspaaren 404-10/11 bis 404-40/41 empfangen und verstärken, die einem Zellenbereich zugeordnet sind, und die Digitleitungspaare 404-50/51 bis 404-80/81, die einem weiteren Zellenbereich zugeordnet sind.

Jeder Leseverstärker (402-1 bis 402-4) kann einen "Flip- Flop"-Abschnitt 406-1 bis 406-4 und einen Übertragungs abschnitt 408-1 bis 408-4 enthalten. Jeder Flip-Flop-Ab schnitt 406-1 bis 406-4 kann zwei PMOS-Transistoren (P400/P402) und zwei NMOS-Transistoren (N400/N402) enthal ten. Die Flip-Flop-Abschnitte (406-1 bis 406-4) können Si gnale an den Digitleitungspaaren (404-10/11 bis 404-40/41 oder 404-50/51 bis 404-80/81) verstärken. Die Leseverstär ker (402-1 bis 402-4) können gemeinsam durch die Lesever stärkerauswahlsignale SAN und SAP aktiviert werden.

Jeder Übertragungsabschnitt (408-1 bis 408-4) kann zwei NMOS-Transistoren N404/N406 enthalten. Die Übertragungs abschnitte 408-1 bis 408-4 können jeweils durch die Lese verstärkerauswahlsignale SSs1 bis SSs4 angeschaltet werden. Wenn sie angeschaltet sind, kann ein Übertragungsabschnitt (408-1 bis 408-4) sein zugehöriges Digitleitungspaar (404-10/11 bis 404-80/81) mit einem Übertragungsbusleitungspaar 410-0/1 verbinden.

Die Anordnung aus Fig. 4 enthält des weiteren erste Über tragungsgatter 412-01 bis 412-04 und zweite Übertragungs gatter 412-11 bis 412-14. Die ersten Übertragungsgatter (412-01 bis 412-04) können die Digitleitungspaare 404-50/51 bis 404-80/81 mit den Leseverstärkern 402-1 bis 402-4 ver binden. Die ersten Übertragungsgatter (412-01 bis 412-04) können zwei durch ein Übertragungsgattersignal TG1 gesteu erte NMOS-Transistoren N408 und N410 enthalten. Die zweiten Übertragungsgatter (412-11 bis 412-14) können die Digitlei tungspaare 404-10/11 bis 404-40/41 mit den Leseverstärkern 402-1 bis 402-4 verbinden. Die zweiten Übertragungsgatter (412-11 bis 412-14) können zwei durch ein Übertragungsgat tersignal TG2 gesteuerte NMOS-Transistoren N412 und N414 enthalten.

Fig. 5 ist ein Blockdiagramm einer Halbleiterspeichervor richtung einer dritten Ausführungsform. Die dritte Ausfüh rungsform ist durch das allgemeine Bezugszeichen 500 be zeichnet und kann sich von der ersten und zweiten Ausfüh rungsform (100 und 300) dahingehend unterscheiden, daß sie eine Vielzahl von Bänken enthält.

In Fig. 5 ist die dritte Ausführungsform 500 so darge stellt, daß sie eine erste Registergruppe 502-0, eine zweite Registergruppe 502-1, eine erste Bank (BANK A) 504-0 und eine zweite Bank (BANK B) 504-1 enthält. Ein Datenüber tragungsbus 506 kann die erste und zweite Bank (504-0 und 504-1) mit der ersten und der zweiten Registergruppe (502-0 und 502-1) verbinden.

Die Bänke (wie 504-0 und 504-1) der dritten Ausführungsform 500, nur als zwei Beispiele, können Strukturen haben wie jene der ersten Ausführungsbank 118 und/oder der zweiten Ausführungsbank 326.

Es ist bei einer bestimmten Anordnung zu verstehen, daß der Datenübertragungsbus 506 entsprechend den Umschaltschaltun gen innerhalb der Bänke in Abschnitte getrennt sein kann. Bei der Anordnung aus Fig. 5 können die Umschaltschaltungen innerhalb der ersten Bank 504-0 durch die Busteilungs signale SSW1A und SSW1B gesteuert werden. Die Umschalt- Schaltungen innerhalb der zweiten Bank 504-1 können durch die Busteilungssignale SSW2A und SSW2B gesteuert werden.

Insbesondere können die Umschaltschaltungen den Datenüber tragungsbus entsprechend einem Vorabruf- oder Wiederspei cher-Signal unterteilen, das von einem Speichercontroller empfangen wird. Ein Vorabruf- oder Wiederspeicher-Signa kann die Datenübertragungen zwischen den Kanalregistern (mit den Registergruppen 502-0 und 502-1) und den Lesever stärkern (innerhalb der Bänke 504-0 und 504-1) dirigieren.

Die Betriebsvorgänge für eine Version der dritten Ausfüh rungsform werden nun im Zusammenhang mit den Fig. 3 und 5 erläutert. Für die Zwecke der Beschreibung sei angenommen, daß die dritte Ausführungsform 500 eine Bank mit der Struk tur der zweiten Ausführungsform 326 enthält.

Wenn eine Speicherzelle nicht ausgewählt ist, sind die Aus wahlschaltungen (wie 312-0 und 312-1) angeschaltet, und der Datenübertragungsbus 506 wird auf ein vorgegebenes Poten tial gesetzt. Eine Wortleitung kann ausgewählt werden (wie etwa 322), und Daten können von den Leseverstärkerbänken (304-0 und 304-1) verstärkt werden, die an den entgegenge setzten Enden des Zellenbereichs 102-0 angeordnet sind, welcher die ausgewählte Wortleitung 322 enthält. Die Ver stärkung der Leseverstärker kann durch Leseverstärkerfrei gabesignale, wie etwa SAP und SAN, bewerkstelligt werden.

Die Busteilungssignale SSW1A, SSW1B, SSW2A und SSW2B können zu diesem Zeitpunkt abgewählt werden, wobei der Übertra gungsbus 506 in eine Anzahl von Abschnitten unterteilt wird. Des weiteren sind auch die Leseverstärkerauswahl signale (wie SSs1 bis SSs4) ebenfalls abgewählt.

Ein Steuersignal kann dann von einer externen Steuerung empfangen werden, um eine Datenübertragung zwischen einer Bank (504-0 und 504-1) und den Registergruppen (502-0 und 502-1) zu initiieren. In dem Fall, daß eine Wortleitung in nerhalb der ersten Bank 504-0 ausgewählt wurde, kann das Busteilungssignal SSW1A ausgeschaltet werden, während das Busteilungssignal SSW1B angeschaltet sein kann. Des weite ren können die Busteilungssignale, die der zweiten Bank 504-1 zugeordnet sind (SSW2A und SSW2B), angeschaltet sein.

In dieser Art kann der Datenübertragungsbus 506 in einen Abschnitt unterteilt werden, der mit einer ersten Register gruppe 502-0 verbunden ist, und einen weiteren Abschnitt, der mit der zweiten Registergruppe 502-1 verbunden ist.

Auf diese Art kann auf Speicherzellendaten in einer Bank (504-0 und 504-1) zugegriffen und dann über einen geteilten Datenübertragungsbus 506 zu einer ersten und einer zweiten Registergruppe (502-0 und 502-1) übertragen werden.

Es sei angemerkt, daß in Fällen der ersten und zweiten Aus führungsform (100 und 300) die Umschaltschaltungen (wie etwa 112-0 und 112-1 und 312-0 und 312-1) einen Übertra gungsbus (110-00 bis 110-11 und 310-0/310-1) in Abhängig keit von der Auswahl einer Wortleitung unterteilen können.

Die dritte Ausführungsform 500 kann sich von den ersten und zweiten Ausführungsformen (100 und 300) dahingehend unter scheiden, daß der Datenübertragungsbus 506 durch die Um schaltschaltungen in Abhängigkeit von einem Vorabruf- oder Wiederspeicher-Signal unterteilt werden kann, das eine Da tenübertragung zwischen Registergruppen (502-0 und 502-1) und Bänken (504-0 und 504-1) initiiert. Wenn beispielsweise eine Anordnung, wie jene aus Fig. 5, Datenübertragungs busteilung entsprechend der Wortleitungsauswahl enthält, können die Wortleitungen in beiden Bänken gleichzeitig aus gewählt sein. In einem solchen Fall kann der Datenübertra gungsbus in drei Abschnitte unterteilt sein, wodurch ver mieden wird, daß die gewünschten Daten zu den Registergrup pen (502-0 und 502-1) übertragen werden.

Dementsprechend kann durch Teilen des Datenübertragungs busses 506 in Abhängigkeit von einem Wiederspeicher- oder Vorabruf-Signal die Umschaltschaltungen innerhalb einer Bank ausgeschaltet werden, während jene der anderen Bank angeschaltet sind. Wenn beispielsweise eine Übertragung zwischen einer ersten Bank 504-0 und Registergruppen 504-0 und 504-1 erfolgen soll, kann ein Satz von Umschaltschal tungen innerhalb der ersten Bank 504-0 ausgeschaltet wer den, indem das SSW1A- oder SSW1B-Signal abgewählt wird. Gleichzeitig können die SSW2A- und SSW2B-Signale ausgewählt sein. Mit dieser Anordnung können die Daten der ersten Bank 504-0 zu beiden Kanalregistern (502-0 und 502-1) übertragen werden.

Es ist zu verstehen, daß, während verschiedene Beschreibun gen den Zugriff auf die erste Bank 504-0 beschrieben haben, ähnliche Zugriffe auch auf die zweite Bank 504-1 erfolgen können.

Wie in verschiedenen Ausführungsformen beschrieben wurde, kann ein erfindungsgemäßer Halbleiterspeicher in vorteil hafter Weise die Anzahl der Übertragungsbusleitungen ver ringern, während die Datenübertragungsgeschwindigkeiten ei nes virtuellen Kanalspeichers beibehalten werden. Solch eine Halbleiterspeichervorrichtung kann in vorteilhafter Weise bei Bildverarbeitungsanwendungen eingesetzt werden.

Es ist auch anzumerken, daß, während verschiedene Anordnun gen Leseverstärkeranordnungen gezeigt haben, die ein Ver hältnis von 4 : 1 in bezug auf die entsprechenden Kanalre gister haben, solch eine Konfiguration nicht in einem die Erfindung beschränkenden Sinne ausgelegt werden kann.

Die besondere Anordnung der Speichervorrichtungskomponenten kann auch Änderungen unterworfen sein. Nur als ein Bei spiel, während die Umschaltschaltungen (112-0 und 112-1) aus Fig. 1 dargestellt sind, so daß sie zwischen der Lese verstärkerbank 504-1 und dem Zellenbereich 102 angeordnet sind, können eine oder alle solcher Umschaltschaltungen (112-0 und 112-1) an verschiedenen Plätzen zwischen den Le severstärkerbänken 104-0 und 104-1 angeordnet sein.

Es ist des weiteren zu verstehen, daß, während verschiedene Figuren Anordnungen gezeigt haben, die eine begrenzte An zahl von Datenübertragungsleitungen zeigen, viele solcher Leitungen parallel angeordnet sein können, um eine größere Busstruktur zu bilden.

Die Erfindung wurde im Zusammenhang mit einer Anzahl von Ausführungsformen beschrieben. Jedoch kann ein Halbleiter speicher der Erfindung nicht dahingehend verstanden werden, daß er auf diese Ausführungsform beschränkt ist. Verschie dene Modifikationen bezüglich der offenbarten Ausführungs formen liegen innerhalb des Rahmens der vorliegenden Erfin dung. Nur als ein Beispiel ist ein Halbleiterspeicher der Erfindung nicht auf einen virtuellen Kanalspeicher be schränkt, sondern kann auch in einem Speicher für allge meine Zweck eingesetzt werden.

Es ist zu verstehen, daß, während verschiedene bestimmte Ausführungsformen hier detailliert beschrieben wurden, die Erfindung verschiedenen Änderungen, Ersetzungen und Abwand lungen unterzogen werden kann, ohne vom Geist und Rahmen der Erfindung abzuweichen. Dementsprechend ist die Erfin dung so zu verstehen, daß sie nur durch die beiliegenden Ansprüche beschränkt ist.

Claims

1. Halbleiterspeicher mit:
einem Speicherzellenarray, das eine Anzahl von in ei ner ersten Richtung angeordneten Zellenbereichen hat;
einer Leseverstärkerschaltung entsprechend jeder der Zellenbereiche; und
einem Übertragungsbus, der sich über die Zellenberei che in der ersten Richtung erstreckt, wobei der Übertra gungsbus entsprechend jedem Zellenbereich eine Umschalt schaltung enthält und wobei die Umschaltschaltungen den Übertragungsbus in eine Anzahl von Übertragungsabschnitten unterteilen.

2. Halbleiterspeicher nach Anspruch 1, bei dem die Zellen in den Zellenbereichen in Spalten angeord net sind, die sich in der ersten Richtung erstrecken.

3. Halbleiterspeicher nach Anspruch 1, der des weiteren enthält:
den Übertragungsbus mit einem ersten und einem zweiten Ende; und
Kanalregister, die mit dem ersten und dem zweiten Ende des Übertragungsbusses gekoppelt sind, wobei die Kanal register in der Lage sind, Daten zu und von dem Übertra gungsbus zu übertragen.

4. Halbleiterspeicher nach Anspruch 1, bei dem jede Leseverstärkerschaltung eine Gruppe von Lesever stärkern enthält, wobei jede Gruppe von Leseverstärkern ei nem Übertragungsbusabschnitt entspricht.

5. Halbleiterspeicher nach Anspruch 1, bei dem jede Umschaltschaltung in Abhängigkeit von der Auswahl einer Speicherzelle in dem entsprechenden Zellenbereich ausgeschaltet wird.

6. Halbleiterspeicher nach Anspruch 1, bei dem die Leseverstärkerschaltungen gemeinsame Leseverstär kerschaltungen enthalten, die zwischen benachbarten Zellbe reichen angeordnet sind.

7. Halbleiterspeicher nach Anspruch 1, bei dem der Halbleiterspeicher ein virtueller Kanalspeicher ist.

8. Halbleiterspeicher nach Anspruch 1, bei dem
der Halbleiterspeicher eine Anzahl von Bänken enthält, wobei jede Bank zumindest einen Speicherzellenabschnitt enthält; und
die Umschaltschaltungen einer vorgegebenen Bank in Ab hängigkeit von einem Datenübertragungsbefehl für die vorge gebene Bank an- und ausgeschaltet werden.

9. Halbleiterspeicher nach Anspruch 8, bei dem die Datenübertragungsbefehle enthalten:
einen Vorabrufbefehl, der Daten aus einer Bank auf den Übertragungsbus lesen kann; und
einen Wiederspeicherbefehl, der Daten auf dem Übertra gungsbus in eine Bank einschreiben kann.

10. Halbleiterspeicher mit:
einem ersten Speicherabschnitt, der zumindest einen Bereich mit einer Anzahl Speicherzellen enthält;
einem zweiten Speicherabschnitt, der zumindest eine erste Gruppe von Speichervorrichtungen und eine zweite Gruppe von Speichervorrichtungen enthält; und
einem Datenübertragungsbus, der den ersten Speicher abschnitt mit dem zweiten Speicherabschnitt verbindet, wo bei der Datenübertragungsbus zumindest eine Umschaltschal tung enthält, die den Datenübertragungsbus in einen ersten Busabschnitt, der die erste Gruppe von Speichervorrichtun gen mit dem ersten Speicherabschnitt verbindet, und in ei nen zweiten Busabschnitt unterteilt, der die zweite Gruppe von Speichervorrichtungen mit dem ersten Abschnitt verbin det.

11. Halbleiterspeicher nach Anspruch 10, bei dem der erste Speicherabschnitt enthält:
eine erste Verstärkerschaltung, die mit zumindest ei nem Bereich verbunden ist, und
eine zweite Verstärkerschaltung, die mit dem zumindest einen Bereich verbunden ist; und
wobei der erste Busabschnitt die erste Gruppe von Speichervorrichtungen mit der ersten Verstärkerschaltung verbinden kann, und wobei der zweiten Busabschnitt die zweite Gruppe von Speichervorrichtungen mit der zweiten Verstärkerschaltung verbinden kann.

12. Halbleiterspeicher nach Anspruch 11, bei dem
der Datenübertragungsbus eine Anzahl von Datenüber tragungsbusleitungen enthält; und
die erste und die zweite Leseverstärkerschaltung eine Anzahl von Leseverstärkern enthalten, die selektiv mit den Datenübertragungsbusleitungen entsprechend einem Auswahl signal verbunden werden.

13. Halbleiterspeicher nach Anspruch 12, bei dem jeder Leseverstärker mit zumindest einer Digitleitung verbunden ist und einen Übertragungsabschnitt enthält, der ein Auswahlsignal empfangen kann, und die zumindest eine Digitleitung mit einer Übertragungsbusleitung verbindet.

14. Halbleiterspeicher nach Anspruch 12, bei dem der Leseverstärker mit einem komplementären Digitlei tungspaar verbunden ist und enthält:
einen ersten Feldeffekttransistor mit isoliertem Gate (IGFET) mit einem zwischen einer Digitleitung und einem Po tential geschalteten Source-Drain-Weg, der den Lesever stärker freischaltet; und
einem zweiten IGFET mit einem zwischen der anderen Di gitleitung und dem Potential geschalteten Source-Drain-Weg, der den Leseverstärker freischaltet.

15. Halbleiterspeicher nach Anspruch 10, bei dem der Datenübertragungsbus enthält:
eine Anzahl von Übertragungsbusleitungspaarabschnit ten; und
wobei die Umschaltschaltung eine Anzahl von IGFET- Paaren enthält, wobei jedes der IGFET-Paare Source-Drain- Wege hat, die einen Übertragungsbusleitungspaarabschnitt mit einem anderen Übertragungsbusleitungspaarabschnitt ver binden.

16. Speichervorrichtung mit:
einer Anzahl Speicherschaltungen, die eine erste Gruppe von Speicherschaltungen und eine zweite Gruppe von Speicherschaltungen enthält;
einer Anzahl erster Übertragungsbusleitungsabschnitte, die mit der ersten Gruppe von Speicherschaltungen verbunden sind;
einer Anzahl zweiter Übertragungsbusleitungs abschnitte, die mit der zweiten Gruppe von Speicherschal tungen verbunden sind;
einer Anzahl erster Umschaltvorrichtungen, die einen Weg niedriger Impedanz zwischen den ersten und zweiten Übertragungsbusleitungsabschnitten schaffen können, wenn sie angeschaltet sind, und einen Weg mit hoher Impedanz zwischen den ersten und zweiten Übertragungsbusleitungs abschnitten, wenn sie ausgeschaltet sind; und
einer Anzahl Leseverstärker, die mit den ersten Über tragungsbusleitungsabschnitten und den zweiten Übertra gungsbusleitungsabschnitten verbunden sind.

17. Speichervorrichtung nach Anspruch 16, bei der die Anzahl Speicherschaltungen statische Freizu griffsspeicherzellen enthalten.

18. Speichervorrichtung nach Anspruch 16, bei der die Anzahl Leseverstärker mit dynamischen Freizu griffsspeicherzellen verbunden sind.

19. Speichervorrichtung nach Anspruch 16, die des weiteren enthält:
eine Anzahl dritter Übertragungsbusleitungsabschnitte;
eine Anzahl zweiter Umschaltvorrichtungen, die einen Weg niedriger Impedanz zwischen den ersten Übertragungsbus leitungsabschnitten und einer Anzahl dritter Übertragungs busleitungsabschnitte schaffen können; und
wobei die ersten Umschaltvorrichtungen zwischen den zweiten Übertragungsbusleitungsabschnitten und den dritten Übertragungsbusleitungsabschnitten geschaltet sind.

20. Speichervorrichtung nach Anspruch 19, bei der die Leseverstärker eine erste Bank, die mit den ersten Übertragungsbusleitungsabschnitten verbunden ist, eine zweite Bank, die mit den zweiten Übertragungsbusleitungs abschnitten verbunden ist, und eine dritte Bank, die mit den dritten Übertragungsbusleitungsabschnitten verbunden ist, enthalten.