DE19730118A1

DE19730118A1 - Verfahren und Vorrichtung zur Herstellung einer Chip-Substrat-Verbindung

Info

Publication number: DE19730118A1
Application number: DE19730118A
Authority: DE
Inventors: Rainer Zanner; Hansjoerg Reichert; Margarete Deckers
Original assignee: Siemens AG; Siemens Corp
Current assignee: Infineon Technologies AG
Priority date: 1997-07-14
Filing date: 1997-07-14
Publication date: 1999-01-21
Anticipated expiration: 2017-07-15
Also published as: JP2001510941A; GB2343551A; TW376557B; KR100454490B1; US7442582B2; JP3609339B2; GB2343551B; US20070278279A1; CN1124645C; CN1264495A; KR20010021856A; GB0003104D0; WO1999004423A1; DE19730118B4

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Herstellung einer Chip-Substrat-Verbindung durch Legieren oder Hartlöten unter Verwendung eines Lotmittels mit den bei den metallhaltigen Bestandteilen X und Y, wobei der erste Be standteil X insbesondere Gold oder dergleichen Edelmetall aufweist. Die Erfindung betrifft ferner ein Lotmittel für die Herstellung einer Chip-Substrat-Verbindung, sowie ein Halb leiterbauelement mit einem auf einem Substrat durch Legieren oder Hartlöten befestigten Halbleiterchip.

Bei der Verbindung eines Halbleiterchips mit seiner Rückseite auf ein Substrat, welches üblicherweise als Chip- oder Die- Bonding bezeichnet wird, müssen die Anforderungen hinsicht lich einer ausreichenden mechanischen Befestigung sowie einer guten thermischen und elektrischen Leitfähigkeit je nach An wendungsfall einzeln oder gemeinsam erfüllt werden. Eine be sondere Rolle spielt die Verträglichkeit von Chip und Substrat, d. h. der Anpassung beider Verbindungspartner in ih rem Ausdehnungsverhalten bei thermischer Belastung. Derzeit sind im Wesentlichen drei zu unterscheidende Verfahren der Chipbefestigung üblich: Legieren (Hartlöten), Löten (Weich löten), und Kleben. Das bevorzugte Anwendungsgebiet gemäß der vorliegenden Erfindung ist Legieren oder Hartlöten; bei einem vorbekannten Bondverfahren im AuSi-System wird eine eutekti sche Verbindung von Halbleiterchip und Substrat bei niedrig ster Schmelztemperatur der beteiligten Verbindungspartner hergestellt. Es findet eine Legierungsbildung bei einer Tem peratur statt, die weit unter der Schmelztemperatur der Ein zelkomponenten Au und Si liegt. Diese Temperatur ist nicht so hoch, daß der Halbleiteraufbau und damit die elektrische Funktion geschädigt würde. Beim Legiervorgang werden Chip und Substrat auf diese Temperatur erhitzt, wobei ein leichter Druck angewandt und der Chip zur Verbesserung des Kontaktes in kreisförmiger Bewegung angerieben wird. Bei Erreichen des Schmelzpunktes entsprechend der Liquidus-Solidus-Kurve des Phasendiagramms wird das Lot flüssig, der Bondprozeß kommt in Gang. Der Aufheizvorgang erfolgt in der Regel aus Kosten gründen sehr schnell, er läuft nicht über thermodynamische Gleichgewichtszustände. Im Gegensatz dazu läuft der Abkühl vorgang wesentlich langsamer. Es kristallisiert zunächst die Überschußkomponente aus, bis beim Erstarrungspunkt wieder das eutektische Mischungsverhältnis erreicht ist. Während des Erstarrens der eutektischen Schmelze kristallisieren beide Komponenten getrennt, so daß die Struktur des erstarrten Eu tektikums gleichmäßig verteilte Si- und Au-Kristalle zeigt.

Die Minimierung der Chipbruchanfälligkeit geschieht durch möglichst gleichmäßige flächige Verbindung Chip-Substrat und durch niedrige Eigenverspannung. Die Qualität der Verbindung wird durch die Flußeigenschaften des Lotes gesteuert und die Eigenverspannung von der Temperaturdifferenz Loterstarrung und Gebrauchstemperatur.

Der Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung und ein Verfahren zur Herstellung einer Chip-Substrat- Verbindung, insbesondere durch Legieren bzw. Hartlöten, sowie ein geeignetes Lotmittel hierfür anzugeben, bei der bzw. bei dem die Gefahr eines Chipbruches möglichst gering ist.

Diese Aufgabe wird verfahrensmäßig durch Anspruch 1, vorrich tungsmäßig durch Anspruch 8 gelöst. Ein erfindungsgemäßes Lotmittel ist im Anspruch 11, ein unter Verwendung eines er findungsgemäßen Lotmittels gefertigtes Halbleiterbauelement im Anspruch 13 angegeben.

Erfindungsgemäß ist vorgesehen, daß das Lotmittel eine über eutektische Konzentration des zweiten Bestandteiles Y auf weist. Hierbei stellt der Bestandteil Y diejenige Komponente des zwei- oder auch mehrkomponentigen Lotmittels dar, die beim Lötvorgang durch Reaktion bzw. Lösung in den zu verbin denden Schichten verbraucht wird. Sinngemäß gilt dies auch für Mehrstoffsysteme.

Ein besonders bevorzugtes, niedrigschmelzendes Lotmittel stellt hierbei ein AuSn-Lot dar mit einer übereutektischen Konzentration von Zinn. Bevorzugterweise besitzt das AuSn- Lotmittel einen Sn-Gewichtsanteil von mehr als 20%.

Die Erfindung bietet vor allem folgende Vorteile:

- Die Verwendung eines AuSn-Lotes mit übereutektischer Sn- Konzentration bietet gegenüber den vorbekannten eutekti schen AuSi- bzw. eutektischen AuGe-Loten, die auf der Wa ferrückseite aufgedampft sind, um bis zu 100° Celsius ver ringerte Chiplegiertemperaturen, und dadurch wesentlich ge ringere thermische Verspannungen und damit verringerte Chipbruchgefahr. Die Erfindung ermöglicht darüber hinaus eine verbesserte Homogenität und Benetzung der Lotschicht.
- Gegenüber einem eutektischen AuSn-Lot bietet die Erfindung vor allem den Vorteil einer geringeren Legiertemperatur. Eutektisches AuSn verarmt während der Beschichtung und des Montageprozesses an Sn, da sowohl die erforderliche Barrie re zwischen AuSn und Si als auch die Leadframe-Oberfläche (beispielsweise aus Ag) bei der Montage Sn aufnehmen. Damit steigt die Schmelztemperatur des AuSn-Lotes. Vor allem bei gesputtertem, eutektischem AuSn liegt die zur Verbindung erforderliche Legiertemperatur fast so hoch wie bei einer AuSi-Legierung.
- Gegenüber Epoxyd-Klebern besitzt die Erfindung den Vorteil einer besseren thermischen Leitfähigkeit der Verbindung, besseren Homogenität der Verbindung, und vor allem Einspa rung von Kleber und Kleberprozeß in der Montage.
- Gegenüber dem Löten mit Preform ergibt sich beim erfin dungsgemäßen Verfahren vor allem eine Kostenersparnis in der Montage.

Vorzugsweise wird das Lotmittel auf der Rückseite des Chips abgeschieden, insbesondere durch Sputtern. Dies erfolgt selbstverständlich im Waferverbund der Halbleiterchips, so daß der Begriff Chip auch den noch im Waferverbund befindli chen Chip umfaßt.

Von besonderem Vorteil besitzt das bei der Abscheidung ver wendete Target eine gewichtsmäßige Zusammensetzung der Be standteile X zu Y von 70 zu 30, also vorzugsweise eine Zusam mensetzung von AuSn = 70/30. Die Lotschicht wird in einer Stärke von etwa 1 µm bis etwa 2 µm, vorzugsweise etwa 1,5 µm auf die Waferrückseite aufgesputtert.

Nachfolgend wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels weiter erläutert. Im Ein zelnen zeigen die Darstellungen in:

Fig. 1 das Phasendiagramm von AuSn;

Fig. 2A eine schematische Darstellung eines auf einem Lead frame unter Verwendung des erfindungsgemäßen übereu tektischen AuSn-Lotes legierten Halbleiterchips; und

Fig. 2B eine vergrößerte Schnittdarstellung der Einzelheit X nach Fig. 2A.

Wie in Fig. 1 sichtbar ist, liegt für das System AuSn die eutektische Temperatur bei 278° Celsius und die entsprechende Zusammensetzung bei 20% Sn und 80% Au (Gewichtsprozent). Es findet somit eine Legierungsbildung bei einer Temperatur statt, die weit unter der Schmelztemperatur der Einzelkompo nenten liegt. Dem wesentlichen Gedanken der Erfindung folgend wird ein AuSn-Lot mit einer übereutektischen Konzentration von Zinn verwendet, so daß das AuSn-Lotmittel einen Sn- Gewichtsanteil von mehr als 20% besitzt. Damit ergibt sich eine ausreichende Dünnflüssigkeit des Lotmittels bei Tempera turen von unterhalb 380° Celsius für die Montage in SOT-Ge häusen, da durch eine Diffusion von Sn in benachbarten Me tallschichten das AuSn sich in seiner Zusammensetzung von der zinnreichen Phase her auf den eutektischen Punkt zubewegt und somit eine über dem Eutektikum liegende, goldreiche Lotphase vermieden wird. Die Schmelztemperatur des AuSn-Gemisches steigt bei Au-Überschuß sehr stark an, bei Sn-Anreicherung ist die Schmelzpunkterhöhung wesentlich geringer. Durch einen Sn-Verlust eines Sn-reichen, erfindungsgemäßen Lotes tritt beim Lötvorgang eine kontinuierliche Schmelzpunkterniedrigung auf. Der Lötvorgang wird begünstigt. Insbesondere an der Kon taktstelle Lot-Leadframe (beispielsweise Ag), wo die Sn-Ver armung auftritt, wird lokal die Schmelztemperatur ernied rigt, was die Fließeigenschaft des Lotes verbessert. Aus die sem Grund werden durch ein Überangebot an Sn reproduzierbare Montagebedingungen bei niedrigen Temperaturen erreicht. Ins besondere bei dünnen Lot-Schichten, wie sie an sich bei Wa ferrückseitenbeschichtungen üblich sind, ist dieser Effekt stark ausgeprägt.

In den Fig. 2A und 2B ist eine durch Legieren bzw. Hartlö ten gefertigte Verbindung eines Halbleiterchips 1 auf der zentralen "Insel" 2 eines metallenen Systemträgers 3 darge stellt. Die auch als Leadframes bezeichneten vorgefertigten metallischen Systemträger stellen eine sehr weit verbreitete Substratform dar, insbesondere für die Verwendung in Kunst stoffgehäusen. Die vergrößerte Teilansicht nach Fig. 2B zeigt die Schichtenfolge in näheren Einzelheiten. Die Rück seite des Halbleiterchips 1 ist mit einer Haft- oder Diffusi onsbarriere 4 versehen, welche vorzugsweise Ti/Pt aufweist. Die Bezugsziffer 5 bezeichnet die in einer Stärke von typi scherweise 1,5 µm auf die Scheibenrückseite aufgesputterte Lotschicht. Damit die Chip-Substrat-Verbindung ausreichend niederohmig ist, kann es erforderlich sein, vorab noch eine Dotierschicht, beispielsweise aus AuAs, oder eine Kontaktim plantation 6 einzufügen.

Bezugszeichenliste

1

Halbleiterchip

2

zentrale "Insel"

3

metallener Systemträger

4

Haft-/oder Diffusionsschicht

5

Lotschicht

6

Kontaktimplantation
X, Y metallhaltige Bestandteile

Claims

1. Verfahren zur Herstellung einer Chip-Substrat-Verbindung durch Legieren oder Hartlöten unter Verwendung eines zwei- oder auch mehrkomponentigen Lotmittels mit wenigstens zwei metallhaltigen Bestandteilen X und Y, wobei der erste Be standteil X insbesondere Gold oder dergleichen Edelmetall aufweist, und der zweite Bestandteil Y beim Lötvorgang durch Reaktion bzw. Lösung in den zu verbindenden Materialien bzw. Schichten verbraucht wird, dadurch gekennzeichnet, daß das Lotmittel (5) eine übereutektische Konzentration des zweiten Bestandteiles Y aufweist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Bestandteil Y des Lotmittels Zinn mit einer übereutektischen Konzentration aufweist.

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch eine Gold-Zinn-Verbindung (AuSn) als Lotmittel mit einer übereutektischen Sn-Konzentration.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das verwendete AuSn-Lotmittel einen Sn-Gewichtsanteil von mehr als 20% aufweist.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Lotmittel auf der Rückseite des Chips (1) abgeschie den wird, insbesondere durch Sputtern.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das bei der Abscheidung verwendete Target eine gewichts mäßige Zusammensetzung der Bestandteile X zu Y von 70 zu 30 besitzt.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Lotmittel in einer Stärke von etwa 1 µm bis etwa 2 µm, und insbesondere etwa 1,5 µm auf die Rückseite des Chips (1) aufgetragen, insbesondere aufgesputtert wird.

8. Vorrichtung zur Abscheidung eines Lotmittels als dünne Schicht auf der Rückseite eines Chips (1), welches Lotmittel zwei- oder auch mehrkomponentig ist und wenigstens zwei me tallhaltige Bestandteile X und Y aufweist, wobei der erste Bestandteil X insbesondere Gold oder dergleichen Edelmetall aufweist, und der zweite Bestandteil Y beim Lötvorgang durch Reaktion bzw. Lösung in den zu verbindenden Materialien bzw. Schichten verbraucht wird, dadurch gekennzeichnet, daß ein Target mit einer übereutektischen Konzentration des zweiten Bestandteiles Y vorgesehen ist.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der zweite Bestandteil Y des Lotmittel-Targets Zinn mit einer übereutektischen Konzentration aufweist.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Target eine gewichtsmäßige Zusammensetzung der Be standteile X zu Y von 70 zu 30 besitzt.

11. Lotmittel für die Herstellung einer Chip-Substrat-Verbin dung, welches Lotmittel zwei- oder auch mehrkomponentig ist und wenigstens zwei metallhaltige Bestandteile X und Y auf weist, wobei der erste Bestandteil X insbesondere Gold oder dergleichen Edelmetall aufweist, und der zweite Bestandteil Y beim Lötvorgang durch Reaktion bzw. Lösung in den zu verbin denden Materialien bzw. Schichten verbraucht wird, dadurch gekennzeichnet, daß das Lotmittel eine übereutektische Konzentration des zweiten Bestandteiles Y aufweist.

12. Lotmittel nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Bestandteil Y des Lotmittels Zinn mit einer übereutektischen Konzentration aufweist.

13. Halbleiterbauelement mit einem auf einem Substrat durch Legieren oder Hartlöten befestigten Halbleiterchip (1), dadurch gekennzeichnet, daß das Lotmittel für die Chip-Substrat-Verbindung nach An spruch 11 oder 12 gebildet ist, und insbesondere eine Gold- Zinn-Verbindung (AuSn) mit einer übereutektischen Sn-Konzen tration aufweist.