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WO2018228891A1 - Verfahren zum befestigen eines halbleiterchips auf einem substrat und elektronisches bauelement - Google Patents

Verfahren zum befestigen eines halbleiterchips auf einem substrat und elektronisches bauelement Download PDF

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WO2018228891A1
WO2018228891A1 PCT/EP2018/064914 EP2018064914W WO2018228891A1 WO 2018228891 A1 WO2018228891 A1 WO 2018228891A1 EP 2018064914 W EP2018064914 W EP 2018064914W WO 2018228891 A1 WO2018228891 A1 WO 2018228891A1
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WO
WIPO (PCT)
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layer
indium
tin
gold
substrate
Prior art date
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Ceased
Application number
PCT/EP2018/064914
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English (en)
French (fr)
Inventor
Klaus Müller
Andreas PLÖSSL
Mathias Wendt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020197036506A priority patent/KR102305483B1/ko
Priority to CN201880039332.7A priority patent/CN110770894B/zh
Priority to US16/622,161 priority patent/US11315898B2/en
Priority to JP2020518567A priority patent/JP7003239B2/ja
Publication of WO2018228891A1 publication Critical patent/WO2018228891A1/de
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Priority to JP2021214649A priority patent/JP7248774B2/ja
Priority to US17/699,719 priority patent/US20220208715A1/en
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    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H10W72/07311—
    • H10W72/07336—
    • H10W72/322—
    • H10W72/328—
    • H10W72/352—
    • H10W72/353—
    • H10W72/357—
    • H10W72/952—
    • H10W90/734—
    • H10W90/736—

Definitions

  • the invention relates to a method for fixing a semiconductor chip on a substrate and an electronic component.
  • the semiconductor chips are often soldered onto the substrate in the manufacture of electronic components. Due to the difference in the thermal expansion behavior between the semiconductor chip and the material of the substrate arise on cooling from the soldering temperature to room temperature in the composite
  • soldering temperature is in the range of 300 ° C. Due to the high soldering temperature and the
  • the object of at least one embodiment of the present invention is to provide a method for attaching a To indicate semiconductor chips on a substrate, which is improved over the prior art. Another task is to provide an electronic
  • a method of attaching a semiconductor chip to a substrate comprises the following method steps, preferably in the order given: A) Provision of a semiconductor chip.
  • the substrate is preferably a leadframe.
  • the application is carried out in such a way that, after application, the metallization layer sequence and the solder metal layer sequence are located between the substrate and the semiconductor chip.
  • a connection layer sequence is formed from the metallization layer sequence and the solder metal layer sequence.
  • That one layer or one element is arranged “on” or “above” another layer or element or Here, and in the following, it can mean that the one layer or the one element is arranged directly in direct mechanical and / or electrical contact with the other layer or the other element.
  • the one layer or the one element is arranged indirectly on or above the other layer or the other element.
  • further layers and / or elements can then be arranged between the one or the other layer or between the one or the other element.
  • the solder metal layer sequence comprises a first metallic layer, a barrier layer arranged above the first metallic layer, and a second metallic layer arranged between the barrier layer and the semiconductor chip.
  • the solder metal layer sequence can also consist of the first metallic layer, the barrier layer and the second metallic layer.
  • the solder metal layer sequence comprises a first metallic layer comprising an indium-tin alloy, a barrier layer arranged above the first metallic layer, and a second metallic layer comprising gold disposed between the barrier layer and the semiconductor chip.
  • the solder metal layer sequence comprises a first metallic layer comprising an indium-tin alloy, a barrier layer arranged above the first metallic layer, and a second metallic layer comprising gold disposed between the barrier layer and the semiconductor chip.
  • Process step E) the first metallic layer over the metallization layer sequence, the barrier layer over the first metallic layer and the second metallic layer
  • the first metallic layer preferably consists of the indium-tin alloy.
  • the second metallic layer consists of gold.
  • an indium-tin alloy may be applied to form the second metallic layer, or indium and tin may be deposited separately.
  • a first indium-tin alloy may be applied to form the second metallic layer, or indium and tin may be deposited separately.
  • the second metallic layer may also consist of the indium-tin alloy or the indium-tin alloy and indium and tin.
  • the molar amount of gold of the second metallic layer is greater than that
  • a third intermetallic layer comprising at least one gold-tin alloy of the formula Auy y Sn y with 0.10 -S y -S 0.185.
  • the third intermetallic layer comprises a gold-tin alloy of the zeta ( ⁇ ) phase.
  • a third intermetallic layer is formed in which the molar amount of gold is greater than the amount of indium.
  • Such a third intermetallic layer has proved to be particularly advantageous in terms of its mechanical properties and is in particular
  • a gold-tin alloy of the zeta phase is clear
  • the amount of substance denoted by n indicates indirectly the number of particles of a cloth portion.
  • the amount of substance is one
  • the molar amount of gold in the second metallic layer is at least twice, preferably at least three times or four times as large as the Amount of tin in the first metallic layer.
  • the amount of gold can be up to seven times as large as the amount of tin.
  • metallic layer between 0.04 to 0.96 inclusive and 0.2 to 0.8 inclusive, preferably between 0.06 to 0.94 inclusive and 0.18 to 0.82 inclusive, more preferably between 0.08 to 0 inclusive , 92 and
  • the indium-tin alloy of the second metallic layer has the formula In x Sni_ x with 0.04 ⁇ x ⁇ 0.2, preferably 0.06 ⁇ x ⁇ 0.18, particularly preferably 0.08 ⁇ x ⁇ 0,16.
  • the second metallic layer preferably consists of the indium-tin alloy of the formula In x Sni_ x with 0.04 ⁇ x ⁇ 0.2. Such a composition of the indium-tin alloy has proved to be particularly advantageous. Due to the low indium content of the sinks
  • Temperature in process step F) can be kept low.
  • a maximum indium content of x 0.2, it can be ensured that the indium-tin alloy does not already have to be deposited on the semiconductor chip prior to the application of the semiconductor chip
  • the barrier layer is adapted to first separate the metals of the first metallic layer, ie indium and tin, from the gold of the second metallic layer, since the indium-tin alloy with gold already at room temperature produces a refractory phase. Therefore, the first and second metallic layers must first be separated from each other. Even after reaching the melting temperature of the indium-tin alloy, the liquid indium and the liquid tin or the liquid indium-tin alloy and the gold of the second metallic layer must be separated from each other in process step F). This is ensured by the barrier layer.
  • Barrier layer can also be called a temporary diffusion barrier.
  • the barrier layer is preferred
  • first metallic layer and the second metallic layer have no common interface.
  • the nickel, titanium or platinum may be the metals or
  • the titanium compound may be, for example, Ti y W y _i or Ti z N z _i.
  • the barrier layer preferably comprises or consists of the metals nickel, titanium or platinum, particularly preferably nickel or titanium. These metals or compounds are particularly advantageous, since these after melting the indium-tin alloy in
  • Process step F) only slowly and with a time delay with the liquid indium and tin or the liquid
  • Indium-tin alloy react and so a sufficient wetting of the metallization layer sequence with the
  • Process step F) up to a temperature of 240 ° C, preferably 200 ° C, particularly preferably 190 ° C. Even at these temperatures, the indium-tin alloy melts.
  • 0.2 may in particular have a melting point between 190 ° C and 225 ° C.
  • the melting point describes the temperature at which the indium-tin alloy melts completely
  • the Schemlzrea can in particular already between a temperature of 170 ° C and 200 ° C begin (solidus temperature).
  • the melting temperature is 224 ° C, which is significantly lower than the melting temperature of pure tin, which is at 232 ° C.
  • the present inventors have found that the melting temperature of the indium-tin alloy should not fall below 180 ° C, otherwise the There is a risk that these will be further
  • the semiconductor chip with applied Lotmetall- layer sequence already melts and reacts with the adjacent layers. This should be prevented, since otherwise a firm and permanent connection of the semiconductor chip on the substrate can no longer be guaranteed.
  • the heating temperature in method step F) can be kept lower than in the ratio of indium to tin between 0.04 to 0.96 inclusive and 0.20 to 0.80 within the second metallic layer
  • the indium and the tin or the indium-tin alloy reacts with the material of the barrier layer, ie in particular nickel, titanium or platinum.
  • wetting is particularly good when the ratio of indium to tin in the second metallic layer is between 0.04 to 0.96 inclusive and 0.20 to 0.80 inclusive.
  • barrier layer in particular nickel, titanium or platinum, a second intermetallic layer comprising or consisting of indium, tin and the material of
  • the first metallic layer is still arranged between the first and the second intermetallic layer.
  • liquid indium and tin or the liquid indium-tin alloy diffuses through the second formed intermetallic layer in the second metallic layer and reacts with the gold to form a
  • the third intermetallic layer comprises or consists of indium, tin and gold.
  • intermetallic layer in which the amount of gold is greater than the amount of indium.
  • a third intermetallic layer comprising at least one gold-tin alloy of the formula Au y y Sn y with 0.10 -S y -S 0.185 is formed.
  • a gold-tin alloy of the zeta phase is formed.
  • further gold-tin alloys and / or gold-tin indium Alloys are preferably, the main component of the third intermetallic layer.
  • intermetallic layer is a gold-tin alloy of the formula Auy y Sn y with 0,10 -Sy -S 0,0185 or a gold-tin alloy of the zeta phase.
  • the third one is a gold-tin alloy of the formula Auy y Sn y with 0,10 -Sy -S 0,0185 or a gold-tin alloy of the zeta phase.
  • intermetallic layer no or almost no alloys, which have a melting point below 280 ° C.
  • Such a third intermetallic layer has proved to be particularly advantageous in terms of its mechanical properties and is in particular more resilient, more ductile and significantly less brittle than a gold-tin alloy having a higher tin content or a lower gold content.
  • Process step F) a process step G): G) annealing the under F) at a temperature between 200 ° C inclusive and 260 ° C inclusive.
  • the annealing may preferably be carried out for 1 hour to 8 hours.
  • Method step F a connection layer sequence between the substrate and the semiconductor chip.
  • connection layer sequence the semiconductor chip is mounted on the substrate.
  • the connection layer sequence comprises a first intermetallic layer, a second one
  • intermetallic layer and a third intermetallic layer.
  • intermetallic layer over the substrate, the second intermetallic layer over the first intermetallic layer, and the third intermetallic layer over the second intermetallic layer.
  • Metallization layer sequence comprises a first layer arranged above the substrate comprising or consisting of
  • the metallization layer sequence can also consist of the first layer.
  • the first intermetallic layer forming in method step F) may, according to this embodiment, comprise indium, tin and nickel or consist of these metals. According to this embodiment, therefore, the first and the second intermetallic layer Indium, tin and nickel contain or consist of these metals.
  • first layer comprising nickel and a second layer disposed over the first layer
  • the second layer can also be made of palladium
  • Metallization layer sequence a disposed over the first or the second layer third layer comprising gold.
  • the third layer can also be made of gold.
  • the first intermetallic layer forming in method step F) can according to this embodiment be indium, tin, gold,
  • Palladium and nickel include or consist of these metals.
  • Barrier layer has a layer thickness of between 5 nm and 200 nm inclusive. With these layer thicknesses Sufficient delay of the reaction of the indium and the tin or the indium-tin alloy with the gold of the second metallic layer can be ensured in order to sufficiently wet the metallization layer sequence with the liquid indium-tin alloy.
  • metallic layer has a layer thickness between 750 nm and 3 ym inclusive.
  • the layer thicknesses of the individual layers of the solder metal layer sequence and of the metallization layer sequence are coordinated with one another such that in
  • Process step F) the indium and the tin or the indium-tin alloy as completely as possible reacted and ensures that the liquid indium-tin alloy reacts with the gold of the second metallic layer of the solder metal layer sequence and the nickel of the first layer of Metalltechnischs fürenmid , Prefers
  • the first intermetallic layer, the second intermetallic layer and the third intermetallic layer are located between the
  • the second metallic layer of the solder metal layer sequence has a
  • the first layer of the metallization layer sequence has a layer thickness of between 2 ⁇ m and 4 ⁇ m, for example 3 ⁇ m.
  • the second layer of the metallization layer sequence has a layer thickness of between 2 ⁇ m and 4 ⁇ m, for example 3 ⁇ m.
  • the solder metal layer sequence comprises an oxidation protection layer comprising gold and a second barrier layer.
  • the oxidation protection layer serves to protect the first metallic layer from oxidation. Oxidation or partial oxidation of the indium and / or tin leads to poor wetting of the metallization layer sequence and should therefore be avoided.
  • indium is highly susceptible to oxidation. This embodiment is particularly preferred when the
  • Semiconductor chip comprising the solder metal layer sequence before application to the substrate, that is stored before step E) for a certain time.
  • the second barrier layer contains nickel, titanium or platinum.
  • the nickel, titanium or platinum may be the metals or
  • the titanium compound may be, for example, Ti y W y _i or Ti z N z _i.
  • the second barrier layer preferably comprises or consists of the metals nickel, titanium or platinum, particularly preferably titanium. The second barrier layer serves to provide a reaction between the indium-tin alloy with the gold of the
  • the second barrier layer reacts with the indium-tin alloy in the process step F) only slowly.
  • the second barrier layer preferably has a significantly smaller layer thickness compared to the barrier layer. In order to ensure sufficient wetting of the metallization layer sequence in method step F), the second one has
  • a barrier layer between 3 nm and 10 nm inclusive, preferably between 5 nm and 10 nm including.
  • the barrier layer according to this embodiment may in particular have a layer thickness between 20 nm and 200 nm. According to at least one embodiment, the
  • Oxidation protection layer a layer thickness between
  • a layer thickness above 100 nm should be avoided in order to ensure adequate wetting of the metallization layer sequence.
  • the indium-tin alloy begins to melt. In the process, it first reacts with the material of the second barrier layer, that is to say in particular nickel, titanium or platinum, and subsequently with the gold of the oxidation protection layer. This is followed by wetting of the metallization layer sequence by the liquid indium-tin alloy. To get a sufficient amount of the second barrier layer, that is to say in particular nickel, titanium or platinum, and subsequently with the gold of the oxidation protection layer. This is followed by wetting of the metallization layer sequence by the liquid indium-tin alloy. To get a sufficient
  • the barrier layer has a
  • the second barrier layer a Layer thickness between 20 nm inclusive and including 200 nm or 100 nm, the second barrier layer a
  • Layer thickness between 5 nm and 10 nm inclusive and the oxidation protection layer has a layer thickness between 50 nm inclusive and including 100 nm. According to at least one embodiment forms in
  • barrier layer in particular nickel, titanium or platinum, a second intermetallic layer comprising or consisting of indium, tin and the material of
  • the first metallic layer is still arranged between the first and the second intermetallic layer.
  • the remaining liquid indium and tin or the liquid indium tin alloy diffuses through the second formed
  • intermetallic layer in the second metallic layer reacts with the gold to form a
  • the third intermetallic layer refractory, solid phase, forming the third intermetallic layer.
  • Layer comprises or consists of indium, tin and gold.
  • the third one is the third one
  • Layer of the metallization layer sequence a layer thickness between 3 nm and 5 nm inclusive.
  • the third layer should not exceed a layer thickness of 5 nm to ensure that the refractory phase formed from the indium-tin alloy with gold does not become too thick and thus it can still be ensured that the liquid indium tin Alloy to the nickel of the first
  • the substrate in particular the leadframe, may comprise copper.
  • the lead frame of the semiconductor chip can be contacted electrically.
  • the semiconductor chip is a layer sequence with an active one
  • Layer adapted to emit electromagnetic radiation is to be understood as meaning a layer sequence comprising more than one layer, for example a sequence of a p-doped and an n-doped semiconductor layer, wherein the layers are arranged one above the other and at least one active layer containing the electromagnetic radiation emitted.
  • the layer sequence can be used as an epitaxial layer sequence or as a radiation-emitting semiconductor chip with a
  • the layer sequence can be implemented, for example, on the basis of InGaAlN. InGaAlN-based semiconductor chips and
  • Semiconductor layer sequences are in particular those in which the epitaxially produced semiconductor layer sequence a layer sequence of different individual layers
  • Semiconductor layer sequences which comprise at least one InGaAlN-based active layer can, for example, emit electromagnetic radiation in an ultraviolet to blue wavelength range.
  • the active semiconductor layer sequence can contain, in addition to the active layer, further functional layers and functional layers
  • Areas include, such as p- or n-doped
  • Charge carrier transport layers ie electron or
  • Barrier layers planarization layers, buffer layers, protective layers and / or electrodes and combinations thereof. Furthermore, for example, on a the
  • Semiconductor layer sequence may be applied one or more mirror layers.
  • the structures described here, the active layer or the further functional layers and regions, are those skilled in particular
  • the component is an optoelectronic component for generating radiation or light.
  • An electronic component comprising a substrate and a semiconductor chip arranged above the substrate is specified. Between the semiconductor chip and the substrate, a connection layer sequence is arranged. In particular, the semiconductor chip is attached to the substrate via the connection layer sequence.
  • intermetallic layer over the substrate, the second intermetallic layer over the first intermetallic layer, and the third intermetallic layer over the second intermetallic layer.
  • Connecting layer sequence can also consist of the first, the second and the third intermetallic layer.
  • a first layer comprising or consisting of nickel is arranged between the substrate and the connection layer sequence, in particular between the substrate and the first intermetallic layer,
  • the first intermetallic layer of the connection layer sequence comprises tin, indium and nickel; Tin, indium, nickel and palladium; Tin, Indium, nickel, palladium and gold or tin, indium, nickel and gold or consists of these metals.
  • the first intermetallic layer of the connection layer sequence comprises tin, indium, gold and nickel; Tin, indium, nickel, gold and palladium; Tin, indium, nickel, palladium and gold or tin, indium, nickel and gold or consists of these
  • solder metal layer sequence comprises a second barrier layer comprising nickel and an oxidation protection layer.
  • the first intermetallic layer of the connection layer sequence comprises tin, indium, gold, titanium and nickel; Tin, indium, gold, titanium
  • solder metal layer sequence has a second barrier layer comprising titanium and a
  • the first intermetallic layer of the connection layer sequence comprises tin, indium, gold, platinum and nickel; Tin, indium, gold, platinum nickel and palladium; Tin, indium, gold, platinum, nickel and palladium or tin, indium, nickel, gold and platinum or consists of these metals.
  • the solder metal layer sequence comprises a second barrier layer comprising platinum and a
  • the first intermetallic layer of the connection layer sequence comprises tin, indium, gold, a titanium compound and nickel; Tin, indium, gold, a titanium compound, nickel and palladium; Tin, indium, gold, a titanium compound, nickel and palladium or tin, indium, nickel, gold and a titanium compound or consists of these metals.
  • the solder metal layer sequence comprises a second barrier layer comprising a titanium compound and an oxidation protection layer.
  • the second intermetallic layer comprises tin, indium and a
  • Titanium compound Tin, indium and nickel; Tin, indium and platinum or tin, indium and titanium or consists of tin, indium and a titanium compound; Tin, indium and nickel; Tin, indium and platinum or tin, indium and titanium.
  • the third intermetallic layer comprises the connection layer sequence
  • the third intermetallic layer comprises at least one gold-tin alloy of the formula Auy y Sn y with 0.10 ⁇ y 0.185. Most preferably, a gold-tin alloy of the zeta phase is formed. In addition to the gold-tin alloy of the formula Auy y Sn y with 0.10 ⁇ y ⁇ 0.185 or the gold-tin alloy of the zeta phase, further gold-tin alloys and / or gold-tin-indium alloys of the third
  • the main component includes intermetallic layer.
  • the main component is the third
  • intermetallic layer a gold-tin alloy of the formula Auy y Sn y with 0.10 -S y -S 0.185 or a gold-tin alloy of the zeta phase.
  • a third intermetallic layer has become in terms of their mechanical
  • Tin content or a lower gold content.
  • the electronic component is particularly stable against mechanical loads.
  • Adhesive layer arranged.
  • the adhesive layer may be one or more metallic layers.
  • the metal may, for example, be selected from a group comprising platinum, titanium and gold.
  • the semiconductor chip is arranged on a substrate.
  • the substrate may be, for example, a sapphire substrate.
  • the semiconductor chip is arranged on a carrier.
  • the carrier may be, for example, carrier comprising or consisting of
  • FIGS. 1A to 1D and 2A to 2D schematically show a method for producing an electronic component
  • Figures 3 and 4 show dynamic Differenzkalometrie- diagrams.
  • FIG. 5 shows a phase diagram of indium-tin alloys.
  • FIG. 6 shows a phase diagram of gold-tin alloys.
  • FIG. 1A shows a semiconductor chip 1, above which a
  • Lot metal layer sequence 2 is arranged.
  • the solder metal layer sequence comprises a first metallic layer 2a, a barrier layer 2b arranged above the first metallic layer 2a and a second metallic layer 2c arranged above the barrier layer 2b.
  • Metallic layer 2a comprises or consists of an indium-tin alloy of the formula In x Sni_ x with 0.04 ⁇ x ⁇ 0.2.
  • the barrier layer 2b is made of nickel, titanium or platinum, and the second metallic layer 2c is made of gold.
  • the amount of the gold of the second metallic layer 2c is larger than the amount of the tin of the first metallic layer 2a.
  • the first metallic layer 2a has a
  • FIG. 1A shows a substrate 3, above which a metallization layer sequence 4 is arranged.
  • the metallization layer sequence 4 consists of a first layer 4a arranged above the substrate 3, comprising or consisting of nickel, a second layer 4b arranged above the first layer 4a, comprising or consisting of palladium and one above the second layer 4b
  • the first layer 4a has a layer thickness of, for example, 3 ⁇ m.
  • the second layer 4b has a layer thickness of between 10 nm and 20 nm and the third layer 4c has a layer thickness of between 3 nm and 5 nm. In particular, it is in the
  • FIG. 1B shows an arrangement in which the semiconductor chip 1 is arranged on the substrate 3 via the solder metal layer sequence 2 and the metallization layer sequence 4.
  • the indium-tin alloy melts in the first metallic layer 2a.
  • the liquid indium-tin alloy wets the third layer 4c of the
  • the liquid indium-tin alloy reacts with the nickel, platinum or titanium of the barrier layer 2b and forms a second intermetallic layer 5b, as shown in FIG.
  • the liquid indium or the liquid indium-tin alloy reacts with the gold of the third layer 4c, the palladium of the second layer 4b and the nickel of the first layer 4a and forms a first intermetallic layer 5a.
  • the nickel of the first layer 4a can not completely with the liquid indium-tin alloy
  • liquid indium-tin alloy diffuses by means of a grain boundary diffusion through the second intermetallic
  • the third intermetallic layer comprises at least one gold-tin alloy of the formula Auy y Sn y with 0.10 -S y -S 0.185, preferably a gold-tin alloy of the zeta phase.
  • the electronic component 100 shown in FIG. 1D in particular an optoelectronic component 100, comprises a substrate 3, a first layer 4a arranged above the substrate 3, comprising or consisting of nickel. Over the first layer is a connection layer sequence 5
  • the connecting layer sequence 5 comprises a first intermetallic layer 5a, a second one arranged above the first intermetallic layer 5a
  • FIG. 2A shows a semiconductor chip 1, above which a
  • the solder metal layer sequence 2 consists of an oxidation protection layer 2e, a second barrier layer 2d arranged above the oxidation protection layer 2e, one above the second
  • Barrier layer 2d arranged first metallic layer 2a, one above the first metallic layer 2a
  • the oxidation protection layer 2e is made of gold and has a layer thickness of between 50 nm and
  • the second barrier layer 2d is made of nickel, titanium or platinum and has a
  • the first metallic layer 2a comprises or consists of an indium-tin alloy of the formula In x Sni_ x with 0.04 ⁇ x ⁇ 0.2.
  • the barrier layer 2b is made of nickel, titanium or platinum, and the second metallic layer 2c is made of gold.
  • the molar amount of the gold of the second metallic layer 2c is larger than the molar amount of the tin of the first metallic layer 2a.
  • Metallic layer 2a has a layer thickness between 750 nm and 3 ym inclusive
  • the barrier layer has a layer thickness between 20 nm inclusive and 200 nm inclusive
  • the second metallic layer 2c has one
  • Lotmetall layer sequence is applied, storable.
  • the oxidation protection layer 2e is through a second
  • Substrate 3 in particular formed as a lead frame, over which a metallization layer sequence 4 is arranged.
  • the metallization layer sequence 4 consists of a first layer 4a arranged above the substrate 3 and comprising nickel, a second layer 4b arranged above the first layer 4a, comprising or consisting of palladium and one above the second layer 4b
  • the third layer 4c comprising or consisting of gold.
  • the first layer 4a has a layer thickness of, for example, 3 ⁇ m.
  • the second layer 4b has a
  • FIG. 2B shows an arrangement in which the semiconductor chip 1 is arranged on the substrate 3 via the solder metal layer sequence 2 and the metallization layer sequence 4. In this case, the oxidation protection layer 2e of the solder metal layer sequence 2 is arranged above the third layer 4c of the metallization layer sequence 4.
  • the indium-tin alloy melts in the first metallic layer 2a.
  • the liquid indium-tin alloy reacts with the nickel, platinum or titanium of the second barrier layer 2d, the gold of the
  • the liquid indium Tin alloy reacts with the nickel, platinum or titanium of the barrier layer 2b and forms, as shown in Figure 2C, a second intermetallic layer 5b.
  • the liquid indium-tin alloy reacts with the gold of the third
  • the nickel of the first layer 4a can not completely react with the liquid indium-tin alloy, so that a first layer 4a reduced in the layer thickness remains. But it is also possible that the nickel reacts completely with the liquid indium-tin alloy and so no more layer 4a is present. The remaining in the first metallic layer 4a
  • liquid indium-tin alloy diffuses by means of a grain boundary diffusion through the second intermetallic
  • a third intermetallic layer 5c (see Figure 2D).
  • the electronic component 100 shown in FIG. 2D in particular an optoelectronic component 100, comprises a substrate 3, a first layer 4a arranged above the substrate 3, comprising or consisting of nickel. Over the first layer is a connection layer sequence 5
  • the connecting layer sequence 5 comprises a first intermetallic layer 5a, a second one arranged above the first intermetallic layer 5a
  • intermetallic layer 5b arranged third intermetallic layer 5c.
  • FIGS. 3 and 4 show dynamic differential calorimetry diagrams. The temperature in ° C is indicated on the x-axis and mW / mg on the y-axis.
  • FIG. 3 shows the dynamic differential calorimetry diagram of the reaction of an indium-tin alloy In x Sni_ x with 0 ⁇ x ⁇ 1 with nickel.
  • SPi n / sn denotes the melting point of the indium tin alloy and R N i the reaction of the liquid indium tin alloy with nickel.
  • nickel is particularly suitable for its use in the barrier layer, since it can thus be ensured that
  • FIG. 4 shows the dynamic differential calorimetry diagram of the reaction of an indium-tin alloy In x Sni_ x with 0 ⁇ x ⁇ 1 with gold.
  • SPi n / sn denotes the melting point of the indium tin alloy
  • R Au the reaction of the liquid indium tin alloy with gold.
  • the metallization layer sequence is not or not sufficiently wetted, since the indium-tin alloy previously solidified to form a high-melting phase with the gold of the second metallic layer before the wetting and the reaction with the metals of the metallization layer sequence takes place.
  • Figure 5 shows a phase diagram of gold-tin alloys. On the x-axis, the proportion of tin in atomic percent (at%) or in weight percent (wt%) and on the y-axis, the temperature (T) is plotted. As can be seen, the gold-tin alloy of the zeta ( ⁇ ) phase forms (shaded area) from a tin content of 10 atomic percent to 18.5 atomic percent and thus has the formula AUI y Sn y ⁇ y ⁇ 0.10 on 0.185 ,
  • FIG. 6 shows a phase diagram of indium-tin alloys. On the x-axis, the proportion of tin in atomic percent (at%) or in weight percent (wt%) and on the y-axis, the temperature (T) is plotted. Indium-tin alloys with a tin content between 4 and 20 atomic percent, which thus have the formula In x Sni_ x with 0.04 ⁇ x ⁇ 0.2, have a melting point between about 190 ° C and 225 ° C, which stands for the implementation of the method according to the invention as

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Abstract

Es wird ein Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Substrat (3) angegeben. Das Verfahren umfasst die Verfahrensschritte: A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), C) Bereitstellen eines Substrats(3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf das Substrat (3), E) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die Metallisierungs-Schichtenfolge (4) auf das Substrat (3), F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Substrat (3), wobei die Lotmetall-Schichtenfolge (2) - eine erste metallische Schicht (2a) umfassend eine Indium-Zinn-Legierung, - eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und - eine zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst, wobei die Stoffmenge des Golds in der zweiten metallischen Schicht größer ist als die Stoffmenge des Zinns in der ersten metallischen Schicht.

Description

Beschreibung
VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM SUBSTRAT UND ELEKTRONISCHES BAUELEMENT
Die Erfindung betrifft ein Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat und ein elektronisches Bauelement .
Zum Verbinden eines Halbleiterchips mit einem Substrat, beispielweise einem Leiterrahmen, werden die Halbleiterchips bei der Herstellung von elektronischen Bauelementen häufig auf das Substrat gelötet. Aufgrund des Unterschieds im thermischen Ausdehnungsverhalten zwischen dem Halbleiterchip und dem Material des Substrats entstehen beim Abkühlen von der Löttemperatur auf Raumtemperatur im Verbund aus
Halbleiterchip und Substrat Verspannungen . Diese können bei mechanischer Belastung des elektronischen Bauelements zur Initiierung von Rissen beispielsweise im Trägermaterial des
Halbleiterchips führen. Beispielsweise wird ein Gold-Zinn-Lot für das Löten von Halbleiterchips auf ein Substrat verwendet. Bei diesem Lot befindet sich die Löttemperatur im Bereich von 300 °C. Aufgrund der hohen Löttemperatur und dem
unterschiedlichen thermischen Ausdehnungsverhalten treten beim Abkühlen des Verbundes aus Substrat und Halbleiterchip erhebliche thermisch induzierte mechanische Spannungen auf. Diese können bei weiterer mechanischer Belastung des Bauteils zum Versagen der Lötverbindung oder zur Initiierung von
Rissen im Substrat oder der Lötverbindung führen.
Die Aufgabe zumindest einer Ausführungsform der vorliegenden Erfindung ist es, ein Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat anzugeben, das gegenüber dem Stand der Technik verbessert ist. Eine weitere Aufgabe besteht in der Bereitstellung eines elektronischen
Bauelements .
Diese Aufgaben werden unter anderem durch ein Verfahren und durch ein elektronisches Bauelement mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte
Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat angegeben. Das Verfahren umfasst folgende Verfahrensschritte, bevorzugt in der angegebenen Reihenfolge: A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip .
C) Bereitstellen eines Substrats. Bevorzugt handelt es sich bei dem Substrat um einen Leiterrahmen.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf das Substrat.
E) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die Metallisierungs-Schichtenfolge auf das Substrat. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die Metallisierungs-Schichtenfolge und die Lotmetall-Schichtenfolge zwischen dem Substrat und dem Halbleiterchip befinden.
F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Substrat. Insbesondere bildet sich in Schritt F) aus der Metallisierungs-Schichtenfolge und der Lotmetall-Schichtenfolge eine Verbindungsschichtenfolge.
Dass eine Schicht oder ein Element "auf" oder "über" einer anderen Schicht oder einem anderen Element angeordnet oder aufgebracht ist, kann dabei hier und im Folgenden bedeuten, dass die eine Schicht oder das eine Element unmittelbar in direktem mechanischem und/oder elektrischem Kontakt auf der anderen Schicht oder dem anderen Element angeordnet ist.
Weiter kann es auch bedeuten, dass die eine Schicht oder das eine Element mittelbar auf beziehungsweise über der anderen Schicht oder dem anderen Element angeordnet ist. Dabei können dann weitere Schichten und/oder Elemente zwischen der einen oder der anderen Schicht beziehungsweise zwischen dem einen oder dem anderen Element angeordnet sein.
Dass eine Schicht oder ein Element "zwischen" zwei anderen Schichten oder Elementen angeordnet ist, kann hier und im Folgenden bedeuten, dass die eine Schicht oder das eine
Element unmittelbar in direktem mechanischem und/oder
elektrischem Kontakt oder in mittelbarem Kontakt zur einen der zwei anderen Schichten oder Elementen und in direktem mechanischem und/oder elektrischem Kontakt oder in
mittelbarem Kontakt zur anderen der zwei anderen Schichten oder Elementen angeordnet ist. Dabei können bei mittelbarem Kontakt dann weitere Schichten und/oder Elemente zwischen der einen und zumindest einer der zwei anderen Schichten
beziehungsweise zwischen dem einen und zumindest einem der zwei anderen Elemente angeordnet sein.
Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge eine erste metallische Schicht, eine über der ersten metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip angeordnete zweite metallische Schicht. Die Lotmetall- Schichtenfolge kann auch aus der ersten metallischen Schicht, der Barrierenschicht und der zweiten metallischen Schicht bestehen . Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge eine erste metallische Schicht umfassend eine Indium-Zinn-Legierung, eine über der ersten metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip angeordnete zweite metallische Schicht umfassend Gold. Bevorzugt ist nach
Verfahrensschritt E) die erste metallische Schicht über der Metallisierungs-Schichtenfolge, die Barrierenschicht über der ersten metallischen Schicht und die zweite metallische
Schicht über der Barrierenschicht angeordnet. Bevorzugt besteht die erste metallische Schicht aus der Indium-Zinn- Legierung. Bevorzugt besteht die zweite metallische Schicht aus Gold.
Gemäß zumindest einer Ausführungsform kann zur Erzeugung der zweiten metallischen Schicht eine Indium-Zinn-Legierung aufgebracht werden oder Indium und Zinn können separat abgeschieden werden. Beispielsweise wird zunächst eine
Schicht aus Zinn, dann eine Schicht aus Indium und dann erneut eine Schicht aus Zinn abgeschieden. Indium und Zinn reagieren bereits bei Raumtemperatur unter Bildung einer Legierung. Bei einer separaten Abscheidung des Zinns und des Indiums bildet sich somit bereits bei Raumtemperatur und somit direkt nach dem Abscheiden zumindest teilweise, bevorzugt vollständig, eine Indium-Zinn-Legierung. Bildet sich die Indium-Zinn Legierung nur teilweise, können in der zweiten metallischen Schicht neben dieser auch noch Indium und Zinn vorliegen. Die zweite metallische Schicht kann auch aus der Indium-Zinn-Legierung oder der Indium-Zinn-Legierung und Indium und Zinn bestehen. Gemäß zumindest einer Ausführungsform ist die Stoffmenge des Golds der zweiten metallischen Schicht größer als die
Stoffmenge des Zinns der ersten metallischen Schicht. Dies hat sich als besonders vorteilhaft für die Anbindung des Halbleiterchips auf dem Substrat erwiesen. So kann in dem entstehenden elektronischen Bauelement eine feste und
dauerhafte Anbindung des Halbleiterchips auf dem Substrat gewährleistet werden. Insbesondere bildet sich in
Verfahrensschritt F) innerhalb der Verbindungsschichtenfolge eine dritte intermetallische Schicht umfassend zumindest eine Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185. Ganz besonders bevorzugt umfasst die dritte intermetallische Schicht eine Gold-Zinn-Legierung der Zeta- (ζ) Phase. Es bildet sich somit eine dritte intermetallische Schicht, in der die Stoffmenge des Golds größer ist als die Stoffmenge des Indiums. Eine solche dritte intermetallische Schicht hat sich hinsichtlich ihrer mechanischen Eigenschaften als besonders vorteilhaft erwiesen und ist insbesondere
belastbarer, duktiler und deutlich weniger spröde als Gold- Zinn-Legierungen mit einem höheren Zinngehalt. Beispielweise ist eine Gold-Zinn-Legierung der Zeta-Phase deutlich
belastbarer und duktiler als eine Gold-Zinn-Legierung der Delta- (δ) Phase. Die Stoffmenge, die mit n bezeichnet wird, gibt indirekt die Teilchenzahl einer Stoffportion an. Die Stoffmenge n lässt sich berechnen aus n = M/m, wobei M die molare Masse in g/mol und m das Gewicht in g angibt. Die Stoffmenge ist einem
Fachmann bekannt.
Gemäß zumindest einer Ausführungsform ist die Stoffmenge des Golds in der zweiten metallischen Schicht mindestens doppelt, bevorzugt mindestens dreimal oder viermal so groß wie die Stoffmenge des Zinns in der ersten metallischen Schicht. Die Stoffmenge des Golds kann dabei maximal siebenmal so groß sein wie die Stoffmenge des Zinns. Gemäß zumindest einer Ausführungsform liegt das Verhältnis der Stoffmenge des Indiums zu dem Zinn in der ersten
metallischen Schicht zwischen einschließlich 0,04 zu 0,96 und einschließlich 0,2 zu 0,8, bevorzugt zwischen einschließlich 0,06 zu 0,94 und einschließlich 0,18 zu 0,82, besonders bevorzugt zwischen einschließlich 0,08 zu 0,92 und
einschließlich 0,16 zu 0,84.
Gemäß zumindest einer Ausführungsform weist die Indium-Zinn- Legierung der zweiten metallischen Schicht die Formel InxSni_x mit 0,04 < x < 0,2, bevorzugt 0,06 ^ x ^ 0,18, besonders bevorzugt 0,08 ^ x ^ 0,16 auf. Bevorzugt besteht die zweite metallische Schicht aus der Indium-Zinn-Legierung der Formel InxSni_x mit 0,04 < x < 0,2. Eine solche Zusammensetzung der Indium-Zinn-Legierung hat sich als besonders vorteilhaft erwiesen. Durch den geringen Indiumanteil sinkt der
Schmelzpunkt im Vergleich zu reinem Zinn, wodurch die
Temperatur in Verfahrensschritt F) gering gehalten werden kann. Zudem kann mit einem maximalen Indiumanteil von x = 0,2 gewährleistet werden, dass die Indium-Zinn-Legierung nicht bereits vor dem Aufbringen des Halbleiterchips auf das
Substrat, in optionalen weiteren Verfahrensschritten, schmilzt. Überraschenderweise hat sich auch gezeigt, dass die BenetZungseigenschaften der Metallisierungs-Schichtenfolge am besten ist, wenn der Indiumgehalt x =0,2 nicht übersteigt.
Die Barrierenschicht ist dazu eingerichtet, die Metalle der ersten metallischen Schicht, also Indium und Zinn, zunächst von dem Gold der zweiten metallischen Schicht zu trennen, da die Indium-Zinn-Legierung mit Gold bereits bei Raumtemperatur eine hochschmelzende Phase erzeugt. Deshalb müssen die erste und die zweite metallische Schicht zunächst voneinander getrennt sein. Auch nach Erreichen der Schmelztemperatur der Indium-Zinn-Legierung muss das flüssige Indium und das flüssige Zinn beziehungsweise die flüssige Indium-Zinn- Legierung und das Gold der zweiten metallischen Schicht im Verfahrensschritt F) voneinander getrennt sein. Dies wird durch die Barrierenschicht gewährleistet. Die
Barrierenschicht kann auch als temporäre Diffusionsbarriere bezeichnet werden. Die Barrierenschicht ist bevorzugt
vollflächig zwischen der ersten metallischen Schicht und der zweiten metallischen Schicht angeordnet. Insbesondere weisen die erste metallische Schicht und die zweite metallische Schicht keine gemeinsame Grenzfläche auf.
Gemäß zumindest einer Ausführungsform enthält die
Barrierenschicht Nickel, Titan oder Platin. Bei dem Nickel, Titan oder Platin kann es sich um die Metalle oder um
Verbindungen dieser Metalle handeln. Die Titanverbindung kann beispielsweise TiyWy_i oder TizNz_i sein. Bevorzugt umfasst oder besteht die Barrierenschicht aus den Metallen Nickel, Titan oder Platin, besonders bevorzugt Nickel oder Titan. Diese Metalle oder Verbindungen sind besonders vorteilhaft, da diese nach dem Schmelzen der Indium-Zinn-Legierung im
Verfahrensschritt F) nur langsam und zeitverzögert mit dem flüssigen Indium und Zinn beziehungsweise der flüssigen
Indium-Zinn-Legierung reagieren und so eine ausreichende Benetzung der Metallisierungs-Schichtenfolge mit dem
flüssigen Indium und Zinn beziehungsweise der flüssigen
Indium-Zinn-Legierung gewährleistet wird. Gemäß zumindest einer Ausführungsform erfolgt das Heizen der unter Verfahrensschritt E) erzeugten Anordnung in
Verfahrensschritt F) bis zu einer Temperatur von 240 °C, bevorzugt 200 °C, besonders bevorzugt 190 °C. Bereits bei diesen Temperaturen schmilzt die Indium-Zinn-Legierung.
Aufgrund dieser vergleichsweise niedrigen Löttemperatur können die beim Abkühlen der Anordnung aus Substrat und
Halbleiterchip thermisch induzierten mechanischen Spannungen verringert werden, inbesondere gegenüber der . Verwendung einer reinen AuSn-Lots. Dadurch wird einem Ablösen des
Halbleiterchips von dem Substrat bei mechanischer Belastung vorgebeugt und es entstehen bei mechanischer Belastung keine oder kaum Risse. Die Indium-Zinn-Legierung der Formel InxSni_x mit 0,04 < x <
0,2 kann insbesondere einen Schmelzpunkt zwischen 190 °C und 225 °C aufweisen. Der Schmelzpunkt beschreibt die Temperatur, bei der die Indium-Zinn-Legierung vollständing schmilzt
(Liquidustemperatur) . Der Schemlzprozess kann insbesondere bereits zwischen einer Temperatur von 170 °C und 200 °C beginnen ( Solidustemperatur) .
Durch die Verwendung einer Indium-Zinn-Legierung InxSni_x mit 0,04 < x < 0,2 verringert sich die Schmelztemperatur im
Vergleich zu reinem Zinn. Bereits bei einem Indiumanteil von x = 0,04 liegt die Schmelztemperatur bei 224 °C, die somit deutlich geringer ist als die Schmelztemperatur von reinem Zinn, die bei 232 °C liegt. Je höher der Indiumgehalt gewählt wird, desto niedriger wird die Schmelztemperatur, bis das Eutektikum bei Sno,4sIno,52 und einer Schmelztemperatur von zirka 121 °C erreicht wird. Die Erfinder haben vorliegend festgestellt, dass die Schmelztemperatur der Indium-Zinn Legierung 180 °C nicht unterschreiten sollte, da sonst die Gefahr besteht, dass diese bei weiteren
Prozessierungsschritten, wie Laminier- oder Trennprozessen, des Halbleiterchips mit aufgebrachter Lotmetall- Schichtenfolge bereits schmilzt und mit den angrenzenden Schichten reagiert. Dies sollte verhindert werden, da sonst eine feste und dauerhafte Anbindung des Halbleiterchips auf dem Substrat nicht mehr gewährleistet werden kann. Durch ein geringes Zudosieren von Indium zu dem Zinn mit einem
Verhältnis von Indium zu Zinn zwischen einschließlich 0,04 zu 0,96 und einschließlich 0,20 zu 0,80 innerhalb der zweiten metallischen Schicht kann zum einen die Heiztemperatur in Verfahrensschritt F) geringer gehalten werden als in
bekannten Lötverfahren. Dies führt zu einer Verminderung von Verspannungen aufgrund des Unterschieds im thermischen
Ausdehnungsverhalten zwischen dem Material des
Halbleiterchips und dem Material des Substrats. Zum anderen kann gewährleistet werden, dass die Indium-Zinn-Legierung der zweiten metallischen Schicht vor dem Verfahrensschritt E) oder F) nicht schmilzt und so vorzeitig unerwünschte
Reaktionen mit den angrenzenden Schichten eingeht.
Beim Heizen in Verfahrensschritt F) beginnt die Indium-Zinn- Legierung zu schmelzen. Dabei wird die Oberfläche der
Metallisierungs-Schichtenfolge mit dem flüssigen Indium und dem flüssigen Zinn beziehungsweise der flüssigen Indium-Zinn- Legierung benetzt und reagiert mit dem Material der
Metallisierungsschichtenfolge. Gleichzeitig reagiert das Indium und das Zinn beziehungsweise die Indium-Zinn-Legierung mit dem Material der Barrierenschicht, also insbesondere Nickel, Titan oder Platin. Durch die vorhandene
Barrierenschicht wird eine Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht zunächst verzögert. Dadurch wird gewährleistet, dass die Metallisierungs-Schichtenfolge ausreichend durch das flüssige Indium und das flüssige Zinn beziehungsweise die Indium-Zinn-Legierung benetzt wird. Dies wäre nicht gewährleistet, wenn das Indium und das Zinn beziehungsweise die Indium-Zinn-Legierung sofort mit dem Gold der zweiten metallischen Schicht reagieren würde, da diese Reaktion eine hochschmelzende Phase erzeugen würde und das Indium und das Zinn beziehungsweise die Indium-Zinn-Legierung unzureichend lange flüssig wären, um eine ausreichende
Benetzung der Metallisierungs-Schichtenfolge und eine
Reaktion mit dem Material der Metallisierungs-Schichtenfolge zu gewährleisten. Überraschenderweise ist die Benetzung besonders gut, wenn das Verhältnis von Indium zu Zinn in der zweiten metallischen Schicht zwischen einschließlich 0,04 zu 0,96 und einschließlich 0,20 zu 0,80 beträgt.
Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt F) aus der Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem
Material der Barrierenschicht, insbesondere Nickel, Titan oder Platin, eine zweite intermetallische Schicht umfassend oder bestehend aus Indium, Zinn und dem Material der
Barrierenschicht. Gleichzeitig bildet sich eine erste
intermetallische Schicht aus der Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem
Material der Metallisierungsschichtenfolge. Insbesondere ist zwischen der ersten und der zweiten intermetallischen Schicht noch die erste metallische Schicht angeordnet. Das
verbleibende flüssige Indium und Zinn beziehungsweise die flüssige Indium-Zinn-Legierung diffundiert durch die zweite gebildete intermetallische Schicht in die zweite metallische Schicht und reagiert mit dem Gold unter Bildung einer
hochschmelzenden, festen Phase, die hier und im Folgenden als - li dritte intermetallische Schicht bezeichnet wird. Die dritte intermetallische Schicht umfasst oder besteht aus Indium, Zinn und Gold. Durch die erfindungsgemäß eingesetzte höhere Stoffmenge an Gold in der zweiten metallischen Schicht als die Stoffmenge des Zinns bildet sich eine dritte
intermetallische Schicht, in der die Stoffmenge des Golds größer ist als die Stoffmenge des Indiums.
Gemäß zumindest einer Ausführungsform bildet sich eine dritte intermetallische Schicht umfassend zumindest eine Gold-Zinn- Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185. Ganz besonders bevorzugt bildet sich eine Gold-Zinn-Legierung der Zeta-Phase. Neben der Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185 beziehungsweise der Gold-Zinn Legierung der Zeta-Phase können sich weitere Gold-Zinn-Legierungen und/oder Gold-Zinn-Indium-Legierungen bilden. Ganz besonders bevorzugt ist der Hauptbestandteil der dritten
intermetallischen Schicht eine Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,0185 oder eine Gold-Zinn-Legierung der Zeta-Phase. Insbesondere weist die dritte
intermetallische Schicht keine oder fast keine Legierungen auf, die einen Schmelzpunkt unter 280 °C aufweisen. Eine solche dritte intermetallische Schicht hat sich hinsichtlich ihrer mechanischen Eigenschaften als besonders vorteilhaft erwiesen und ist insbesondere belastbarer, duktiler und deutlich weniger spröde als eine Gold-Zinn-Legierung mit einem höheren Zinngehalt beziehungsweise einem niedrigeren Goldgehalt. Ein durch das Verfahren hergestelltes
elektronisches Bauelement ist dadurch besonders robust gegenüber mechanischen Belastungen.
Gemäß zumindest einer Ausführungsform erfolgt nach
Verfahrensschritt F) ein Verfahrensschritt G) : G) Tempern der unter F) erzeugten Anordnung bei einer Temperatur zwischen einschließlich 200 °C und einschließlich 260 °C. Das Tempern kann bevorzugt für 1 Stunde bis acht Stunden durchgeführt werden. Durch das Tempern kann die Bildung von Verbindungen beziehungsweise Legierungen mit einem Schmelzpunkt unter 280 °C innerhalb der dritten intermetallischen Schicht wirksam unterbunden werden.
Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt F) eine Verbindungsschichtenfolge zwischen dem Substrat und dem Halbleiterchip. Über die
Verbindungsschichtenfolge ist der Halbleiterchip auf dem Substrat befestigt. Die Verbindungsschichtenfolge umfasst eine erste intermetallische Schicht, eine zweite
intermetallische Schicht und eine dritte intermetallische Schicht .
Gemäß zumindest einer Ausführungsform ist die erste
intermetallische Schicht über dem Substrat, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über dem Substrat angeordnete erste Schicht umfassend oder bestehend aus
Nickel. Die Metallisierungs-Schichtenfolge kann auch aus der ersten Schicht bestehen. Die sich in Verfahrensschritt F) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Indium, Zinn und Nickel umfassen oder aus diesen Metallen bestehen. Gemäß dieser Ausführungsform können also die erste und die zweite intermetallische Schicht Indium, Zinn und Nickel enthalten oder aus diesen Metallen bestehen .
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über dem Substrat
angeordnete erste Schicht umfassend Nickel und eine über der ersten Schicht angeordnete zweite Schicht umfassend
Palladium. Die zweite Schicht kann auch aus Palladium
bestehen .
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über der ersten oder der zweiten Schicht angeordnete dritte Schicht umfassend Gold. Die dritte Schicht kann auch aus Gold bestehen.
Gemäß zumindest einer Ausführungsform besteht die
Metallisierungs-Schichtenfolge aus der ersten Schicht und der dritten Schicht oder aus der ersten Schicht, der zweiten Schicht und der dritten Schicht.
Gemäß zumindest einer Ausführungsform wird im
Verfahrensschritt E) der Halbleiterchip so auf dem Substrat aufgebracht, dass die erste metallische Schicht der
Lotmetall-Schichtenfolge auf die dritte Schicht der
Metallisierungsschichtenfolge aufgebracht wird. Die sich in Verfahrensschritt F) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Indium, Zinn, Gold,
Palladium und Nickel umfassen oder aus diesen Metallen bestehen .
Gemäß zumindest einer Ausführungsform weist die
Barrierenschicht eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm auf. Mit diesen Schichtdicken kann eine ausreichende Verzögerung der Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht gewährleistet werden, um die Metallisierungs-Schichtenfolge ausreichend mit der flüssigen Indium-Zinn-Legierung zu benetzen.
Gemäß zumindest einer Ausführungsform weist die erste
metallische Schicht eine Schichtdicke zwischen einschließlich 750 nm und 3 ym auf.
Insbesondere sind die Schichtdicken der einzelnen Schichten der Lotmetall-Schichtenfolge und der Metallisierungs- Schichtenfolge so aufeinander abgestimmt, dass in
Verfahrensschritt F) das Indium und das Zinn beziehungsweise die Indium-Zinn-Legierung möglichst vollständig abreagiert und gewährleistet ist, dass die flüssige Indium-Zinn- Legierung mit dem Gold der zweiten metallischen Schicht der Lotmetall-Schichtenfolge und dem Nickel der ersten Schicht der Metallisierungsschichtenfolge reagiert. Bevorzugt
befinden sich somit nach Verfahrensschritt F) die erste intermetallische Schicht, die zweite intermetallische Schicht und die dritte intermetallische Schicht zwischen dem
Halbleiterchip und dem Substrat. Gemäß zumindest einer Ausführungsform weist die zweite metallische Schicht der Lotmetall-Schichtenfolge eine
Schichtdicke zwischen einschließlich 500 nm und 2 ym auf.
Gemäß zumindest einer Ausführungsform weist die erste Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 2 ym und 4 ym, beispielsweise 3 ym, auf. Gemäß zumindest einer Ausführungsform weist die zweite
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 10 nm und 20 nm auf. Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge einen Oxidationsschutzschicht umfassend Gold und eine zweite Barrierenschicht. Die erste metallische
Schicht ist dabei über der zweiten Barrierenschicht und die zweite Barrierenschicht über der Oxidationsschutzschicht angeordnet. Die Oxidationsschutzschicht dient dazu, die erste metallische Schicht vor Oxidation zu schützen. Eine Oxidation oder teilweise Oxidation des Indiums und/oder des Zinns führt zu einer schlechten Benetzung der Metallisierungs- Schichtenfolge und sollte deshalb vermieden werden.
Insbesondere ist Indium stark oxidationsempfindlich . Diese Ausführungsform ist besonders bevorzugt, wenn der
Halbleiterchip umfassend die Lotmetall-Schichtenfolge vor dem Aufbringen auf das Substrat, also vor Verfahrensschritt E) , für eine gewisse Zeit gelagert wird.
Gemäß zumindest einer Ausführungsform enthält die zweite Barrierenschicht Nickel, Titan oder Platin. Bei dem Nickel, Titan oder Platin kann es sich um die Metalle oder um
Verbindungen dieser Metalle handeln. Die Titanverbindung kann beispielsweise TiyWy_i oder TizNz_i sein. Bevorzugt umfasst oder besteht die zweite Barrierenschicht aus den Metallen Nickel, Titan oder Platin, besonders bevorzugt Titan. Die zweite Barrierenschicht dient dazu, eine Reaktion zwischen der Indium-Zinn-Legierung mit dem Gold der
Oxidationsschutzschicht bei Raumtemperatur und insbesondere während einer Lagerung des Halbleiterchips zu verhindern. Die Metalle oder Verbindungen der zweiten Barrierenschicht reagieren mit der Indium-Zinn-Legierung im Verfahrensschritt F) nur langsam. Um dennoch eine ausreichende Benetzung der Metallisierungs-Schichtenfolge mit der flüssigen Indium-Zinn- Legierung zu gewährleisten, weist die zweite Barrierenschicht im Vergleich zu der Barrierenschicht vorzugsweise eine deutlich geringere Schichtdicke auf. Um in Verfahrensschritt F) eine ausreichende Benetzung der Metallisierungs- Schichtenfolge zu gewährleisten, weist die zweite
Barrierenschicht insbesondere eine Schichtdicke zwischen einschließlich 3 nm und einschließlich 10 nm, bevorzugt zwischen einschließlich 5 nm und einschließlich 10 nm, auf. Die Barrierenschicht kann gemäß dieser Ausführungsform insbesondere eine Schichtdicke zwischen 20 nm und 200 nm aufweisen . Gemäß zumindest einer Ausführungsform weist die
Oxidationsschutzschicht eine Schichtdicke zwischen
einschließlich 50 nm und einschließlich 100 nm auf. Unterhalb von 50 nm ist diese nicht ausreichend dicht, um einen
ausreichenden Schutz der ersten metallischen Schicht vor Oxidation zu gewährleisten. Eine Schichtdicke über 100 nm sollte vermieden werden, um eine ausreichende Benetzung der Metallisierungs-Schichtenfolge zu gewährleisten.
Beim Heizen in Verfahrensschritt F) beginnt die Indium-Zinn- Legierung zu schmelzen. Dabei reagiert diese zunächst mit dem Material der zweiten Barrierenschicht, also insbesondere Nickel, Titan oder Platin und im Anschluss daran mit dem Gold der Oxidationsschutzschicht . Im Anschluss daran erfolgt eine Benetzung der Metallisierungs-Schichtenfolge durch die flüssige Indium-Zinn-Legierung. Um eine ausreichende
Benetzung zu gewährleisten, muss diese stattfinden, bevor die Reaktion der Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht beginnt. Dies kann insbesondere durch die Wahl der Schichtdicken der zweiten Barrierenschicht, der Oxidationsschutzschicht und der Barrierenschicht erfolgen. Besonders bevorzugt weist die Barrierenschicht eine
Schichtdicke zwischen einschließlich 20 nm und einschließlich 200 nm oder 100 nm, die zweite Barrierenschicht eine
Schichtdicke zwischen einschließlich 5 nm und einschließlich 10 nm und die Oxidationsschutzschicht eine Schichtdicke zwischen einschließlich 50 nm und einschließlich 100 nm auf. Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt F) aus der Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem
Material der Barrierenschicht, insbesondere Nickel, Titan oder Platin, eine zweite intermetallische Schicht umfassend oder bestehend aus Indium, Zinn und dem Material der
Barrierenschicht. Gleichzeitig bildet sich eine erste
intermetallische Schicht aus der Reaktion des Indiums und des Zinns beziehungsweise der Indium-Zinn-Legierung mit dem
Material der zweiten Barrierenschicht, dem Gold der
Oxidationsschutzschicht und der
Metallisierungsschichtenfolge. Insbesondere ist zwischen der ersten und der zweiten intermetallischen Schicht noch die erste metallische Schicht angeordnet. Das verbleibende flüssige Indium und Zinn beziehungsweise die flüssige Indium- Zinn-Legierung diffundiert durch die zweite gebildete
intermetallische Schicht in die zweite metallische Schicht und reagiert mit dem Gold unter Bildung einer
hochschmelzenden, festen Phase, unter Bildung der dritten intermetallischen Schicht. Die dritte intermetallische
Schicht umfasst oder besteht aus Indium, Zinn und Gold.
Gemäß zumindest einer Ausführungsform weist die dritte
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. Die dritte Schicht sollte eine Schichtdicke von 5 nm nicht überschreiten, um zu gewährleisten, dass sich die aus der Indium-Zinn-Legierung mit Gold bildende hochschmelzende Phase nicht zu dick wird und es somit immer noch gewährleistet werden kann, dass die flüssige Indium-Zinn-Legierung zu dem Nickel der ersten
Schicht der Metallisierungs-Schichtenfolge vordringt und mit diesem reagiert. Gemäß zumindest einer Ausführungsform kann das Substrat, insbesondere der Leiterrahmen, Kupfer umfassen. Über den Leiterrahmen kann der Halbleiterchip elektrisch kontaktiert werden . Gemäß zumindest einer Ausführungsform handelt es sich bei dem Halbleiterchip um eine Schichtenfolge mit einer aktiven
Schicht, die dazu eingerichtet ist, eine elektromagnetische Strahlung zu emittieren. Unter "Schichtenfolge" ist in diesem Zusammenhang eine mehr als eine Schicht umfassende Schichtenfolge zu verstehen, beispielsweise eine Folge einer p-dotierten und einer n- dotierten Halbleiterschicht, wobei die Schichten übereinander angeordnet sind und wobei zumindest eine aktive Schicht enthalten ist, die elektromagnetische Strahlung emittiert.
Die Schichtenfolge kann als Epitaxieschichtenfolge oder als strahlungsemittierender Halbleiterchip mit einer
Epitaxieschichtenfolge, also als epitaktisch gewachsene
Halbleiterschichtenfolge, ausgeführt sein. Dabei kann die Schichtenfolge beispielsweise auf der Basis von InGaAlN ausgeführt sein. InGaAlN-basierte Halbleiterchips und
Halbleiterschichtenfolgen sind insbesondere solche, bei denen die epitaktisch hergestellte Halbleiterschichtenfolge eine Schichtenfolge aus unterschiedlichen Einzelschichten
aufweist, die mindestens eine Einzelschicht enthält, die ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGai-x-yN mit O ^ x ^ l, O ^ y ^ l und x + y < 1 aufweist. Halbleiterschichtenfolgen, die zumindest eine aktive Schicht auf Basis von InGaAlN aufweisen, können beispielsweise elektromagnetische Strahlung in einem ultravioletten bis blauen Wellenlängenbereich emittieren.
Die aktive Halbleiterschichtenfolge kann neben der aktiven Schicht weitere funktionale Schichten und funktionelle
Bereiche umfassen, etwa p- oder n-dotierte
Ladungsträgertransportschichten, also Elektronen- oder
Löchertransportschichten, undotierte oder p- oder n-dotierte Confinement- , Cladding- oder Wellenleiterschichten,
Barriereschichten, Planarisierungsschichten, Pufferschichten, Schutzschichten und/oder Elektroden sowie Kombinationen daraus. Weiterhin können beispielsweise auf einer dem
Aufwachssubstrat abgewandten Seite der
Halbleiterschichtenfolge eine oder mehrere Spiegelschichten aufgebracht sein. Die hier beschriebenen Strukturen, die aktive Schicht oder die weiteren funktionalen Schichten und Bereiche betreffend, sind dem Fachmann insbesondere
hinsichtlich Aufbau, Funktion und Struktur bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Es wird ein elektronisches Bauelement angegeben. Das
elektronische Bauelement ist bevorzugt mit einem der
Verfahren hergestellt, wie sie in Verbindung mit einer oder mehreren der oben genannten Ausführungsformen angegeben sind. Alle Merkmale für das Verfahren sind daher auch für das
Bauelement offenbart und umgekehrt. Gemäß zumindest einer Ausführungsform handelt es sich bei dem Bauelement um ein optoelektronisches Bauelement zur Erzeugung von Strahlung beziehungsweise Licht.
Es wird ein elektronisches Bauelement umfassend ein Substrat und einem über dem Substrat angeordneten Halbleiterchip angegeben. Zwischen dem Halbleiterchip und dem Substrat ist eine Verbindungsschichtenfolge angeordnet. Insbesondere ist der Halbleiterchip über die Verbindungsschichtenfolge an dem Substrat befestigt.
Gemäß zumindest einer Ausführungsform umfasst die
Verbindungsschichtenfolge eine erste intermetallische
Schicht, eine zweite intermetallische Schicht und eine dritte intermetallische Schicht. Insbesondere ist die erste
intermetallische Schicht über dem Substrat, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet. Die
Verbindungsschichtenfolge kann auch aus der ersten, der zweiten und der dritten intermetallischen Schicht bestehen.
Gemäß zumindest einer Ausführungsform ist eine erste Schicht umfassend oder bestehend aus Nickel zwischen dem Substrat und der Verbindungsschichtenfolge, insbesondere zwischen dem Substrat und der ersten intermetallischen Schicht,
angeordnet . Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Zinn, Indium und Nickel; Zinn, Indium, Nickel und Palladium; Zinn, Indium, Nickel, Palladium und Gold oder Zinn, Indium, Nickel und Gold oder besteht aus diesen Metallen.
Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Zinn, Indium, Gold und Nickel; Zinn, Indium, Nickel, Gold und Palladium; Zinn, Indium, Nickel, Palladium und Gold oder Zinn, Indium, Nickel und Gold oder besteht aus diesen
Metallen. Diese Ausführungsform ist bevorzugt, wenn die Lotmetall-Schichtenfolge eine zweite Barrierenschicht umfassend Nickel und eine Oxidationsschutzschicht umfasst.
Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Zinn, Indium, Gold, Titan und Nickel; Zinn, Indium, Gold, Titan
Nickel und Palladium; Zinn, Indium, Gold, Titan, Nickel und Palladium oder Zinn, Indium, Nickel, Gold und Titan oder besteht aus diesen Metallen. Diese Ausführungsform ist bevorzugt, wenn die Lotmetall-Schichtenfolge eine zweite Barrierenschicht umfassend Titan und eine
Oxidationsschutzschicht umfasst.
Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Zinn, Indium, Gold, Platin und Nickel; Zinn, Indium, Gold, Platin Nickel und Palladium; Zinn, Indium, Gold, Platin, Nickel und Palladium oder Zinn, Indium, Nickel, Gold und Platin oder besteht aus diesen Metallen. Diese Ausführungsform ist bevorzugt, wenn die Lotmetall-Schichtenfolge eine zweite Barrierenschicht umfassend Platin und eine
Oxidationsschutzschicht umfasst. Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Zinn, Indium, Gold, eine Titanverbindung und Nickel; Zinn, Indium, Gold, eine Titanverbindung, Nickel und Palladium; Zinn, Indium, Gold, eine Titanverbindung, Nickel und Palladium oder Zinn, Indium, Nickel, Gold und eine Titanverbindung oder besteht aus diesen Metallen. Diese Ausführungsform ist bevorzugt, wenn die Lotmetall-Schichtenfolge eine zweite Barrierenschicht umfassend eine Titanverbindung und eine Oxidationsschutzschicht umfasst.
Gemäß zumindest einer Ausführungsform umfasst die zweite intermetallische Schicht Zinn, Indium und eine
Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan oder besteht aus Zinn, Indium und einer Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan.
Gemäß zumindest einer Ausführungsform umfasst die dritte intermetallische Schicht der Verbindungsschichtenfolge
Indium, Zinn und Gold oder besteht aus diesen Metallen.
Insbesondere ist die Stoffmenge des Golds größer als die Stoffmenge des Zinns. Gemäß zumindest einer Ausführungsform umfasst die dritte intermetallische Schicht zumindest eine Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 ^ y ^ 0,185. Ganz besonders bevorzugt bildet sich eine Gold-Zinn-Legierung der Zeta- Phase. Neben der Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 ^ y ^ 0,185 beziehungsweise der Gold-Zinn Legierung der Zeta-Phase können weitere Gold-Zinn-Legierungen und/oder Gold-Zinn-Indium-Legierungen von der dritten
intermetallischen Schicht umfasst sein. Ganz besonders bevorzugt ist der Hauptbestandteil der dritten
intermetallischen Schicht eine Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185 beziehungsweise eine Gold-Zinn Legierung der Zeta-Phase. Eine solche dritte intermetallische Schicht hat sich hinsichtlich ihrer mechanischen
Eigenschaften als besonders vorteilhaft erwiesen und ist insbesondere belastbarer, duktiler und deutlich weniger spröde als eine Gold-Zinn Legierung mit einem höheren
Zinngehalt, beziehungsweise einem niedrigeren Goldgehalt. Dadurch ist das elektronische Bauelement besonders stabil gegenüber mechanischen Belastungen.
Gemäß zumindest einer Ausführungsform ist zwischen dem
Halbleiterchip und der Verbindungsschichtenfolge eine
Haftschicht angeordnet. Bei der Haftschicht kann es sich um eine oder mehrere metallische Schichten handeln. Das Metall kann beispielsweise aus einer Gruppe ausgewählt sein, die Platin, Titan und Gold umfasst. Gemäß zumindest einer Ausführungsform ist der Halbleiterchip auf einem Substrat angeordnet. Bei dem Substrat kann es sich beispielsweise um ein Saphir-Substrat handeln.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip auf einem Träger angeordnet. Bei dem Träger kann es sich beispielsweise um Träger umfassend oder bestehend aus
Silizium handeln.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen. Dabei sind gleiche und gleichartige oder gleich wirkende Elemente mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß oder vereinfacht
dargestellt sein.
Die Figuren 1A bis 1D und 2A bis 2D zeigen schematisch ein Verfahren zur Herstellung eines elektronischen Bauelements,
Die Figuren 3 und 4 zeigen dynamische Differenzkalometrie- Diagramme .
Figur 5 zeigt ein Phasendiagramm von Indium-Zinn-Legierungen.
Figur 6 zeigt ein Phasendiagramm von Gold-Zinn-Legierungen.
Figur 1A zeigt einen Halbleiterchip 1, über dem eine
Lotmetall-Schichtenfolge 2 angeordnet ist. Die Lotmetall- Schichtenfolge umfasst eine erste metallische Schicht 2a, eine über der ersten metallischen Schicht 2a angeordnete Barrierenschicht 2b und eine über der Barrierenschicht 2b angeordnete zweite metallische Schicht 2c. Die erste
metallische Schicht 2a umfasst oder besteht aus einer Indium- Zinn-Legierung der Formel InxSni_x mit mit 0,04 < x < 0,2. Die Barrierenschicht 2b besteht aus Nickel, Titan oder Platin und die zweite metallische Schicht 2c besteht aus Gold. Die
Stoffmenge des Golds der zweiten metallischen Schicht 2c ist größer als die Stoffmenge des Zinns der ersten metallischen Schicht 2a. Die erste metallische Schicht 2a weist eine
Schichtdicke zwischen einschließlich 750 nm und 3 ym, die Barrierenschicht eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm und die zweite metallische Schicht 2c weist eine Schichtdicke zwischen einschließlich 500 nm bis 2 ym auf. Ferner zeigt die Figur 1A ein Substrat 3, über dem eine Metallisierungs-Schichtenfolge 4 angeordnet ist. Die Metallisierungs-Schichtenfolge 4 besteht aus einer über dem Substrat 3 angeordneten ersten Schicht 4a umfassend oder bestehend aus Nickel, einer über der ersten Schicht 4a angeordneten zweiten Schicht 4b umfassend oder bestehend aus Palladium und aus einer über der zweiten Schicht 4b
angeordneten dritten Schicht 4c umfassend oder bestehend aus Gold. Dabei weist die erste Schicht 4a eine Schichtdicke von beispielsweise 3 ym auf. Die zweite Schicht 4b weist eine Schichtdicke zwischen einschließlich 10 nm und 20 nm und die dritte Schicht 4c eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. Insbesondere handelt es sich bei dem
Substrat 3 um einen Leiterrahmen.
Figur 1B zeigt eine Anordnung, bei der der Halbleiterchip 1 über die Lotmetall-Schichtenfolge 2 und die Metallisierungs- Schichtenfolge 4 auf dem Substrat 3 angeordnet ist.
Durch das Heizen der in Figur 1B gezeigten Anordnung auf eine Temperatur von etwa 200 °C schmilzt die Indium-Zinn-Legierung in der ersten metallischen Schicht 2a. Die flüssige Indium- Zinn-Legierung benetzt die dritte Schicht 4c der
Metallisierungsschichtenfolge 4. Die flüssige Indium-Zinn- Legierung reagiert mit dem Nickel, Platin oder Titan der Barrierenschicht 2b und bildet, wie in Figur IC gezeigt, eine zweite intermetallische Schicht 5b. Zeitgleich reagiert das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung mit dem Gold der dritten Schicht 4c, dem Palladium der zweiten Schicht 4b und dem Nickel der ersten Schicht 4a und bildet eine erste intermetallische Schicht 5a. Dabei kann, wie dargestellt, das Nickel der ersten Schicht 4a nicht vollständig mit der flüssigen Indium-Zinn-Legierung
reagieren, so dass eine in der Schichtdicke verringerte erste Schicht 4a bestehen bleibt. Es ist aber auch möglich, dass das Nickel vollständig mit der flüssigen Indium-Zinn- Legierung reagiert und so keine Schicht 4a mehr vorhanden ist .
Die in der ersten metallischen Schicht 4a verbliebene
flüssige Indium-Zinn-Legierung diffundiert mittels einer Korngrenzendiffusion durch die zweite intermetallische
Schicht 5b zu der zweiten metallischen Schicht 2c und
reagiert dort mit dem Gold unter Bildung einer dritten intermetallischen Schicht 5c (siehe Figur 1D) . Die dritte intermetallische Schicht umfasst zumindest eine Gold-Zinn- Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185, bevorzugt eine Gold-Zinn-Legierung der Zeta-Phase. Dadurch ist das durch das Verfahren hergestellte elektronische Bauelement besonders stabil gegenüber mechanischen Belastungen. Das in Figur 1D dargestellte elektronische Bauelement 100, insbesondere ein optoelektronisches Bauelement 100, umfasst ein Substrat 3, eine über dem Substrat 3 angeordnete erste Schicht 4a, umfassend oder bestehend aus Nickel. Über der ersten Schicht ist eine Verbindungsschichtenfolge 5
angeordnet. Die Verbindungsschichtenfolge 5 umfasst eine erste intermetallische Schicht 5a, eine über der ersten intermetallischen Schicht 5a angeordnete zweite
intermetallische Schicht 5b und eine über der zweiten
intermetallischen Schicht 5b angeordnete dritte
intermetallische Schicht 5c. Über die
Verbindungsschichtenfolge 5 ist der Halbleiterchip 1 auf dem Substrat 3 befestigt. Figur 2A zeigt einen Halbleiterchip 1, über dem eine
Lotmetall-Schichtenfolge 2 angeordnet ist. Die Lotmetall- Schichtenfolge 2 besteht aus einer Oxidationsschutzschicht 2e, einer über der Oxidationsschutzschicht 2e angeordneten zweiten Barrierenschicht 2d, einer über der zweiten
Barrierenschicht 2d angeordneten ersten metallischen Schicht 2a, einer über der ersten metallischen Schicht 2a
angeordneten Barrierenschicht 2b und einer über der
Barrierenschicht 2b angeordneten zweiten metallischen Schicht 2c. Die Oxidationsschutzschicht 2e besteht aus Gold und weist eine Schichtdicke zwischen einschließlich 50 nm und
einschließlich 100 nm auf. Die zweite Barrierenschicht 2d besteht aus Nickel, Titan oder Platin und weist eine
Schichtdicke zwischen einschließlich 3 nm und einschließlich 10 nm auf. Die erste metallische Schicht 2a umfasst oder besteht aus einer Indium-Zinn-Legierung der Formel InxSni_x mit 0,04 < x < 0,2. Die Barrierenschicht 2b besteht aus Nickel, Titan oder Platin und die zweite metallische Schicht 2c besteht aus Gold. Die Stoffmenge des Golds der zweiten metallischen Schicht 2c ist größer als die Stoffmenge des Zinns der ersten metallischen Schicht 2a. Die erste
metallische Schicht 2a weist eine Schichtdicke zwischen einschließlich 750 nm und 3 ym, die Barrierenschicht eine Schichtdicke zwischen einschließlich 20 nm und einschließlich 200 nm und die zweite metallische Schicht 2c weist eine
Schichtdicke zwischen einschließlich 500 nm bis 2 ym auf. Durch die Oxidationsschutzschicht 2e aus Gold ist die erste metallische Schicht 2a vor dem Vordringen von Luft und
Feuchtigkeit und somit vor einer unerwünschten Oxidation geschützt. Dies macht den Halbleiterchip 1, auf den die
Lotmetall-Schichtenfolge aufgebracht ist, lagerfähig. Die Oxidationsschutzschicht 2e ist durch eine zweite
Barrierenschicht 2d von der ersten metallischen Schicht 2a getrennt, um eine Reaktion des Golds der
Oxidationsschutzschicht 2e mit der Indium-Zinn-Legierung der ersten metallischen Schicht 2a bereits bei Raumtemperatur und insbesondere vor dem Aufbringen des Halbleiterchips 1 auf das Substrat 3 zu verhindern. Ferner zeigt die Figur 2A ein
Substrat 3, insbesondere ausgeformt als Leiterrahmen, über dem eine Metallisierungs-Schichtenfolge 4 angeordnet ist. Die Metallisierungs-Schichtenfolge 4 besteht aus einer über dem Substrat 3 angeordneten ersten Schicht 4a umfassend oder bestehend aus Nickel, einer über der ersten Schicht 4a angeordneten zweiten Schicht 4b umfassend oder bestehend aus Palladium und aus einer über der zweiten Schicht 4b
angeordneten dritten Schicht 4c umfassend oder bestehend aus Gold. Dabei weist die erste Schicht 4a eine Schichtdicke von beispielsweise 3 ym auf. Die zweite Schicht 4b weist eine
Schichtdicke zwischen einschließlich 10 nm und 20 nm und die dritte Schicht 4c eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. Figur 2B zeigt eine Anordnung, bei der der Halbleiterchip 1 über die Lotmetall-Schichtenfolge 2 und die Metallisierungs- Schichtenfolge 4 auf dem Substrat 3 angeordnet ist. Dabei ist die Oxidationsschutzschicht 2e der Lotmetall-Schichtenfolge 2 über der dritten Schicht 4c der Metallisierungs- Schichtenfolge 4 angeordnet.
Durch das Heizen der in Figur 2B gezeigten Anordnung auf eine Temperatur von etwa 200 °C schmilzt die Indium-Zinn-Legierung in der ersten metallischen Schicht 2a. Die flüssige Indium- Zinn-Legierung reagiert mit dem Nickel, Platin oder Titan der zweiten Barrierenschicht 2d, dem Gold der
Oxidationsschutzschicht 2e und benetzt die dritte Schicht 4c der Metallisierungsschichtenfolge 4. Die flüssige Indium- Zinn-Legierung reagiert mit dem Nickel, Platin oder Titan der Barrierenschicht 2b und bildet, wie in Figur 2C gezeigt, eine zweite intermetallische Schicht 5b. Zeitgleich reagiert die flüssige Indium-Zinn-Legierung mit dem Gold der dritten
Schicht 4c, dem Palladium der zweiten Schicht 4b und dem Nickel der ersten Schicht 4a und bildet eine erste
intermetallische Schicht 5a. Dabei kann, wie dargestellt, das Nickel der ersten Schicht 4a nicht vollständig mit der flüssigen Indium-Zinn-Legierung reagieren, so dass eine in der Schichtdicke verringerte erste Schicht 4a bestehen bleibt. Es ist aber auch möglich, dass das Nickel vollständig mit der flüssigen Indium-Zinn-Legierung reagiert und so keine Schicht 4a mehr vorhanden ist. Die in der ersten metallischen Schicht 4a verbliebene
flüssige Indium-Zinn-Legierung diffundiert mittels einer Korngrenzendiffusion durch die zweite intermetallische
Schicht 5b zu der zweiten metallischen Schicht 2c und
reagiert dort mit dem Gold unter Bildung einer dritten intermetallischen Schicht 5c (siehe Figur 2D) . Dabei bildet sich eine Gold-Zinn-Legierung der Formel Aui-ySny mit 0,10 -S y -S 0,185, bevorzugt eine Gold-Zinn-Legierung der Zeta-Phase.
Das in Figur 2D dargestellte elektronische Bauelement 100, insbesondere ein optoelektronisches Bauelement 100, umfasst ein Substrat 3, eine über dem Substrat 3 angeordnete erste Schicht 4a, umfassend oder bestehend aus Nickel. Über der ersten Schicht ist eine Verbindungsschichtenfolge 5
angeordnet. Die Verbindungsschichtenfolge 5 umfasst eine erste intermetallische Schicht 5a, eine über der ersten intermetallischen Schicht 5a angeordnete zweite
intermetallische Schicht 5b und eine über der zweiten
intermetallischen Schicht 5b angeordnete dritte intermetallische Schicht 5c. Über die
Verbindungsschichtenfolge 5 ist der Halbleiterchip 1 auf dem Substrat 3 befestigt. Die Figuren 3 und 4 zeigen dynamische Differenzkalorimetrie- Diagramme. Auf der x-Achse ist jeweils die Temperatur in °C angegeben und auf der y-Achse mW/mg.
Figur 3 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Nickel. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RNi die Reaktion der flüssigen Indium- Zinn-Legierung mit Nickel. Wie ersichtlich erfolgt die
Reaktion mit dem Nickel sehr langsam und tritt nach Erreichen der Schmelztemperatur nicht sofort ein. Aus diesem Grund eignet sich Nickel besonders für dessen Verwendung in der Barrierenschicht, da so gewährleistet werden kann, die
Metallisierungs-Schichtenfolge ausreichend mit der flüssigen Indium-Zinn-Legierung zu benetzen.
Figur 4 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Gold. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RAu die Reaktion der flüssigen Indium- Zinn-Legierung mit Gold. Wie ersichtlich erfolgt die Reaktion des Golds unmittelbar, nachdem die Indium-Zinn-Legierung geschmolzen ist und die vorhandene Sperre aufgebrochen ist. Somit kann bei dem Einsatz einer zu dünnen oder keiner
Barrierenschicht die Metallisierungs-Schichtenfolge nicht oder nicht ausreichend benetzt werden, da die Indium-Zinn- Legierung vorher unter Bildung einer hochschmelzenden Phase mit dem Gold der zweiten metallischen Schicht erstarrt, bevor die Benetzung und die Reaktion mit den Metallen der Metallisierungs-Schichtenfolge erfolgt .
Figur 5 zeigt ein Phasendiagramm von Gold-Zinn-Legierungen. Auf der x-Achse ist der Anteil an Zinn in Atomprozent (at%) beziehungsweise in Gewichtsprozent (Gew%) und auf der y-Achse die Temperatur (T) aufgetragen. Wie ersichtlich bildet sich die Gold-Zinn Legierung der Zeta- (ζ) Phase (schraffierter Bereich) ab einem Zinnanteil von 10 Atomprozent bis 18,5 Atomprozent und weist damit die Formel Aui-ySny mit 0,10 ^ y ^ 0,185 auf.
Figur 6 zeigt ein Phasendiagramm von Indium-Zinn-Legierungen. Auf der x-Achse ist der Anteil an Zinn in Atomprozent (at%) beziehungsweise in Gewichtsprozent (Gew%) und auf der y-Achse die Temperatur (T) aufgetragen. Indium-Zinn-Legierungen mit einem Zinnanteil zwischen 4 und 20 Atomprozent, die somit die Formel InxSni_x mit 0,04 < x < 0,2 aufweisen, haben einen Schmelzpunkt zwischen etwa 190 °C und 225 °C, was sich für die Durchführung des erfindungsgemäßen Verfahrens als
besonders vorteilhaft erwiesen hat.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen und Ausführungsbeispielen angegeben ist. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 10 2017 112 866.2, deren
Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 Halbleiterchip
2 Lotmetall-Schichtenfolge
3 Substrat oder Leiterrahmen
4 Metallisierungsschichtenfolge
5 Verbindungsschichtenfolge
2a erste metallische Schicht
2b Barrierenschicht
2c zweite metallische Schicht
2d zweite Barrierenschicht
2e Oxidationsschützschicht
4a erste Schicht
4b zweite Schicht
4c dritte Schicht
5a erste intermetallische Schicht
5b zweite intermetallische Schicht
5c dritte intermetallische Schicht
100 elektronisches Bauelement
T Temperatur
°C Grad Celsius
t% Atomprozent
Gew% Gewichtsprozent

Claims

Patentansprüche
1. Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Substrat (3) umfassend die Verfahrensschritte
A) Bereitstellen eines Halbleiterchips (1),
B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1),
C) Bereitstellen eines Substrats (3) ,
D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf das Substrat (3) ,
E) Aufbringen des Halbleiterchips (1) über die Lotmetall- Schichtenfolge (2) und die Metallisierungs- Schichtenfolge (4) auf das Substrat (3),
F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Substrat (3),
wobei die Lotmetall-Schichtenfolge (2)
eine erste metallische Schicht (2a) umfassend eine Indium-Zinn-Legierung,
eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und
eine zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst, wobei die
Stoffmenge des Golds in der zweiten metallischen Schicht (2c) größer ist als die Stoffmenge des Zinns in der ersten metallischen Schicht (2a) .
2. Verfahren nach Anspruch 1,
wobei die Stoffmenge des Golds in der zweiten metallischen Schicht (2c) mindestens doppelt so groß ist wie die
Stoffmenge des Zinns in der ersten metallischen Schicht (2a)
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallisierungs-Schichtenfolge (4) eine über dem Substrat (3) angeordnete erste Schicht (4a) umfassend Nickel umfasst .
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Barrierenschicht (2b) Nickel, Titan, Platin oder eine Titanverbindung enthält.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich in Verfahrensschritt F) eine
Verbindungsschichtenfolge (5) zwischen dem Substrat und dem Halbleiterchip (1) bildet und die Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend
Indium, Zinn und Nickel,
eine zweite intermetallische Schicht (5b) umfassend Indium, Zinn und Nickel; Indium, Zinn und Titan; Indium, Zinn und eine Titanverbindung oder Indium, Zinn und Platin und
- eine dritte intermetallische Schicht (5c) umfassend
Indium, Zinn und Gold umfasst.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallisierungs-Schichtenfolge (4) eine über dem Substrat (3) angeordnete erste Schicht (4a) umfassend Nickel, eine über der ersten Schicht (4a) angeordnete zweite Schicht (4b) umfassend Palladium und
eine über der zweiten Schicht (4b) angeordnete dritte Schicht umfassend Gold (4c) umfasst.
7. Verfahren nach Anspruch 6,
wobei in Verfahrensschritt E) der Halbleiterchip (1) so auf das Substrat (3) aufgebracht wird, dass die erste metallische Schicht (2a) der Lotmetall-Schichtenfolge (2) auf die dritte Schicht (4c) der Metallisierungs-Schichtenfolge (4)
aufgebracht wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Barrierenschicht (2b) eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm aufweist.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Indium-Zinn-Legierung die Formel InxSni_x mit 0,04 < x ^ 0,2, bevorzugt 0,06 ^ x ^ 0,18, besonders bevorzugt 0,08 < x < 0,16 aufweist.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste metallische Schicht (2a) eine Schichtdicke zwischen einschließlich 750 nm bis 3 ym aufweist.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite metallische Schicht (2c) eine Schichtdicke zwischen einschließlich 500 nm bis 2 ym aufweist.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Lotmetall-Schichtenfolge (2) eine
Oxidationsschutzschicht (2e) umfassend Gold und eine zweite Barrierenschicht (2d) umfasst und die erste metallische
Schicht (2a) über der zweiten Barrierenschicht (2d) und die zweite Barrierenschicht (2d) über der Oxidationsschutzschicht (2e) angeordnet ist.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (1) einen Träger umfassend Silizium umfasst .
14. Elektronisches Bauelement (100) umfassend ein Substrat (3) und einen über dem Substrat (3) angeordneten
Halbleiterchip (1), wobei zwischen dem Substrat (3) und dem Halbleiterchip (1) eine Verbindungsschichtenfolge (5) angeordnet ist und die Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend Indium, Zinn und Nickel,
eine zweite intermetallische Schicht (5b) umfassend Indium, Zinn und eine Titanverbindung; Indium, Zinn und Nickel; Indium, Zinn und Platin oder Indium, Zinn und Titan und
eine dritte intermetallische Schicht (5c) umfassend Indium, Zinn und Gold umfasst, wobei in der dritten intermetallische Schicht (5c) die Stoffmenge an Gold größer ist als die Stoffmenge an Zinn.
15. Elektronisches Bauelement (100) nach Anspruch 14, wobei die dritte intermetallische Schicht (5c) eine Gold- Zinn-Legierung der Zeta-Phase umfasst.
PCT/EP2018/064914 2017-06-12 2018-06-06 Verfahren zum befestigen eines halbleiterchips auf einem substrat und elektronisches bauelement Ceased WO2018228891A1 (de)

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