DE19711478A1

DE19711478A1 - Integrated circuit and method for testing the integrated circuit

Info

Publication number: DE19711478A1
Application number: DE19711478A
Authority: DE
Inventors: Juergen Nolles; Hans-Heinrich Viehmann
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 1998-10-01
Also published as: BR9808381A; JP2001527669A; CN1251183A; WO1998041880A2; KR20000076351A; WO1998041880A3; EP0968436A2

Abstract

The invention relates to an integrated circuit with a CPU and a user ROM characterized by a test ROM whose address range is located inside the user ROM address range, a RAM located outside the CPU and switching means enabling access to either the user ROM or the test ROM and which can be irreversibly placed in a state allowing access to the user ROM only.

Description

Die ersten Chipkartengenerationen wie Telefonkarten oder Krankenhauskarten konnten im wesentlichen nur Speicherfunk tionen ausführen. Später kamen verhältnismäßig einfache Lo gikfunktionen wie Zahlenvergleich oder Erzeugen von Pseudozu fallszahlen hinzu. Mit dem zunehmenden Einsatz von Chipkarten in sicherheitsrelevanten Bereichen wie im Bankgewerbe, wo teils erhebliche Werte gespeichert werden oder wenn besonders vertrauliche Daten gespeichert sind, kommt zunehmend ein Mi kroprozessor zum Einsatz, der die komplexen Sicherungs-, Ver schlüsselungs- und/oder Authentifizierungsoperationen aus führen kann. In zunehmendem Maße kommen auch kryptologische Verfahren zum Einsatz, die einen erheblichen Rechenaufwand erfordern.The first generation of smart cards such as telephone cards or Hospital cards were essentially only able to store radio signals executions. Relatively simple Lo came later gik functions such as comparing numbers or generating pseudozu case numbers added. With the increasing use of chip cards in security-related areas such as banking, where sometimes significant values are saved or if special confidential data is stored, there is increasingly a Mi. kroprocessor to use, the complex backup, Ver encryption and / or authentication operations can lead. Cryptological ones are also coming to an increasing extent Procedures for use that require considerable computational effort require.

Die in heutigen Chipkarten enthaltenen Halbleiterchips bein halten also aufwendige und komplexe Schaltungen, die in der Regel mit einer CPU, einem ROM, einem EEPROM (oder EPROM) so wie teilweise weiteren Modulen wie einem UART, oder einem Ko prozessor und einem diese verbindenden Bus gebildet sind. Der CPU ist zumeist ein RAM, das meistens als statisches RAM aus geführt ist, zugeordnet. Da statische RAMs einen erheblichen Platzbedarf haben, sind sie meist sehr klein und weisen nur weniger als ein KByte Speicherkapazität auf. Charakteristisch für Chipkartenprodukte ist außerdem, daß sie nur ein bis zwei serielle Schnittstellen zur Außenwelt haben, wodurch eine Da tenübertragung sehr langsam erfolgt. Da intern eine parallele Verarbeitung mit 8 Bit erfolgt, ist eine Serien/Parallel- Wandlung nötig, die mittels des Akkumulators per CPU softwa regesteuert erfolgt, wodurch auch diese Wandlung sehr langsam abläuft. Da die normale Datenübertragung aber durch eine ISO- Norm definiert ist und nur mit einigen KBit pro Sekunde er folgt, stellt dies für den Normalbetrieb, also den Betrieb beim Anwender zum bestimmungsgemäßen Gebrauch als beispiels weise wiederaufladbare Geldbörse, kein Problem dar.The semiconductor chips contained in today's chip cards include So keep complex and complex circuits that in the Usually with a CPU, a ROM, an EEPROM (or EPROM) like this like some other modules like a UART or a Ko processor and a bus connecting them are formed. Of the CPU is mostly a RAM, which mostly looks like static RAM is assigned. Because static RAMs have a significant Have space requirements, they are usually very small and only show less than one KB of storage capacity. Characteristic for smart card products is also that they are only one or two have serial interfaces to the outside world, whereby a Da transmission is very slow. Because internally a parallel Processing with 8 bits is a serial / parallel Conversion necessary, the software by means of the battery via CPU Regulated takes place, which also makes this change very slowly expires. However, since normal data transmission is based on an ISO Is defined and only with a few kbit per second follows, this represents normal operation, i.e. operation to the user for the intended use as an example wise rechargeable wallet, no problem.

Die beschriebenen komplexen integrierten Schaltungen müssen jedoch in ausreichender Qualität an die Kunden ausgeliefert werden, so daß umfangreiche Tests notwendig sind.The complex integrated circuits described must but delivered to customers in sufficient quality so that extensive tests are necessary.

Diese Produkttests werden mit Hilfe einer Selftest-Software durchgeführt. Deshalb beinhalten Chipkartenprodukte einen Testspeicher, der als ROM ausgeführt ist. Dieser enthält die Selftest-Software, mit deren Hilfe nach einem Power-on Reset Teile des Chips getestet werden können. Die Selftest-Software besteht aus verschiedenen Testroutinen, die über Testvektoren aufgerufen werden. Diese Testvektoren können über den IO-Port eingegeben werden. Da die Größe des Testspeichers begrenzt ist und innerhalb der verschiedenen Produkte schwankt, ent hält er in der Regel nicht alle Testroutinen. Deshalb müssen die übrigen Testroutinen in das EEPROM nachgeladen werden und von dort ausgeführt werden. Hierfür sind mehrere Programmier- und Löschvorgänge nötig, die im Vergleich zum eigentlichen Test wesentlich länger dauern.These product tests are carried out using self-test software carried out. That's why smart card products include one Test memory that is designed as ROM. This contains the Self-test software, with the help of which after a power-on reset Parts of the chip can be tested. The selftest software consists of various test routines that use test vectors be called. These test vectors can be sent via the IO port can be entered. Because the size of the test memory is limited is and fluctuates within the various products he usually doesn't keep all test routines. Therefore have to the remaining test routines are loaded into the EEPROM and run from there. There are several programming and delete operations that are necessary compared to the actual Test take much longer.

Der als ROM ausgeführte Testspeicher ist Bestandteil des auf dem Halbleiter-Chip vorhandenen ROMs, das auch Anwenderpro gramme wie das Betriebssystem und häufig verwendete Unterpro gramme wie EEPROM-Schreib- und Löschprogramme enthält. Der Testspeicherbereich nimmt also einen Teil des Adressraums des ROMs in Anspruch, so daß ein irrtümlicher oder auch absicht licher und mißbräuchlicher Einsprung in diesen Adressbereich möglich ist, selbst wenn durch bestimmte Maßnahmen ein Zu griff auf diesen Adressbereich des ROMs nach den durchgeführ ten Tests zu unterbinden versucht wird.The test memory designed as ROM is part of the the semiconductor chip existing ROMs, which also user pro programs like the operating system and frequently used subpro programs such as EEPROM write and erase programs. Of the Test memory area therefore takes up part of the address space of the ROMs are claimed so that an erroneous or intentional Unusual entry into this address area is possible, even if a certain reached this address area of the ROM after the executed attempts to prevent tests.

Die bisherige Realisierung hat also den Nachteil einerseits zu langsam zu sein, so daß die Tests zu lange dauern und da mit teuer sind und andererseits auch nach dem Test einen Zu griff auf die Testroutinen zu ermöglichen, da diese in einem ROM quasi fest verdrahtet sind oder in einem EEPROM mögli cherweise nicht-flüchtig auf dem Chip verbleiben können.The previous implementation has the disadvantage on the one hand to be too slow so the tests take too long and there are expensive and on the other hand, even after the test resorted to the test routines to enable, since these in one ROM are hardwired or possible in an EEPROM can remain non-volatile on the chip.

Die Aufgabe vorliegender Erfindung ist es also, eine Schal tungsanordnung anzugeben, die einen schnellen Test erlaubt und einen hohen Schutz vor Mißbrauch bietet.The object of the present invention is therefore a scarf specify an arrangement that allows a quick test and offers high protection against abuse.

Die Aufgabe wird durch eine integrierte Schaltung gelöst, die zumindest eine CPU, ein Anwender-ROM, ein Test-ROM und eine CPU-internes RAM umfaßt. Der Adreßraum des Test-ROMs liegt dabei innerhalb des Adreßraums des Anwender-ROMs, wobei in erfindungsgemäßer Weise ein Schaltmittel vorgesehen ist, das einen Zugriff nur entweder auf das Anwender-ROM oder das Test-ROM ermöglicht. In vorteilhafter Weiterbildung ist das Schaltmittel irreversibel in einen Zustand versetzbar, der nur einen Zugriff auf das Anwender-ROM erlaubt. Auf diese Weise kann nach Abschluß der Testphase das Test-ROM gesperrt werden, ohne daß dessen früherer Adreßraum nicht mehr belegt ist. Es ist somit keine Lücke im zur Verfügung stehenden Adreßbereich vorhanden, in dem gesperrte Speicherbereiche liegen können, so daß ein Angreifer hieraus keinen Nutzen ziehen kann.The task is solved by an integrated circuit that at least one CPU, a user ROM, a test ROM and one CPU internal RAM includes. The address space of the test ROM is thereby within the address space of the user ROM, whereby in a switching means is provided according to the invention, the access only to either the user ROM or the Test ROM enables. In an advantageous further development this is Switching means irreversibly put in a state that only one access to the user ROM allowed. To this The test ROM can be locked after the end of the test phase without its previous address space no longer occupied is. There is therefore no gap in the available Address area exists in the locked memory areas can lie so that an attacker is of no use can pull.

In Weiterbildung der Erfindung steht im Test-ROM lediglich ein zum Starten eines Tests unbedingt erforderliches Testbe ginnprogramm. Damit werden die eigentlichen Testroutinen in ein CPU-externes, also zusätzliches RAM, ein sogenanntes X- RAM geschrieben, von wo sie dann ausgeführt werden.In a further development of the invention is only in the test ROM a test be essential to start a test start program. The actual test routines in an external CPU, i.e. additional RAM, a so-called X- RAM written from where they are then executed.

Ein erfindungsgemäßes Verfahren ist in Anspruch 7 angegeben. Eine Speicherung der Testroutine lediglich in einem X-RAM hat den Vorteil, daß nach einem Test durch Abschalten der Versor gungsspannung die Testroutinen gelöscht werden können, da das X-RAM flüchtig ist.A method according to the invention is specified in claim 7. The test routine has only been stored in an X-RAM the advantage that after a test by switching off the Versor voltage, the test routines can be deleted because the X-RAM is volatile.

Bei Chipkartenanwendungen steht normalerweise nur ein seriel les Eingangs/Ausgangstor zur Verfügung, da dort nur eine be grenzte Anzahl von Kontakten zur Kommunikation mit der Außen welt vorgesehen ist. Die Serien/Parallel- bzw. Paral lel/Serien-Wandlung übernimmt der von der CPU gesteuerte Ak kumulator. Dies erfolgt softwaregesteuert und ist entspre chend langsam. In Weiterbildung der Erfindung ist deshalb ein aktivier- und deaktivierbares Schieberegister vorhanden, das das Eingangs/Ausgangstor zusätzlich mit einem internen Bus verbindet. Damit können die Testroutinen wesentlich schneller in das X-RAM geschrieben werden.In smart card applications, there is usually only one serial les entrance / exit gate available because there is only one be limited number of contacts to communicate with the outside world is provided. The series / parallel or parallel lel / series conversion is done by the CPU controlled by the CPU accumulator. This is software controlled and is corresponding slow. In a further development of the invention is therefore a activatable and deactivatable shift register available, the the entrance / exit gate also with an internal bus connects. This makes the test routines much faster be written into the X-RAM.

In weiterer Ausbildung der Erfindung kann dieses Schieberegi ster dazu benutzt werden, während eines Test auftretende Si gnale zur Überwachung nach außen in das Testgerät zu überfüh ren. Damit kann der Test sicherer und schneller gemacht wer den. Es ist dabei vorteilhaft, diese Signale vor der Übertra gung zu verschlüsseln, was in vorteilhafter Weise durch eine lineare oder nicht-lineare Rückkopplung des Schieberegisters, beispielsweise durch ein XOR-Gatter, geschehen kann. Es sind aber auch andere Gatterfunktionen möglich.In a further embodiment of the invention, this shift regi ster used to Si occurring during a test gnale for monitoring to the outside in the test device The test can be made safer and faster the. It is advantageous to have these signals before transmission encryption to encrypt what is advantageously by a linear or non-linear feedback of the shift register, for example by an XOR gate. There are but other gate functions are also possible.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei spiels mit Hilfe von Fig. näher beschrieben. Dabei zeigen:The invention is described below with reference to a game Ausführungsbei with the help of FIG . Show:

Fig. 1 ein Blockschaltbild einer erfindungsgemäßen inte grierten Schaltung und Fig. 1 is a block diagram of an inte grated circuit according to the invention and

Fig. 2 ein detaillierteres Schaltbild einer vorteilhaften Ausführung der Erfindung. Fig. 2 shows a more detailed circuit diagram of an advantageous embodiment of the invention.

Gemäß Fig. 1 sind eine CPU samt ihr zugeordnetem RAM, ein zusätzliches X-RAM sowie ein nicht-flüchtiges EEPROM über ei nen Bus miteinander verbunden. Ein serielles Eingangs/ Aus gangstor I/O ist mit dem in der CPU enthaltenen (nicht darge stellten) Akkumulator, der auch zur Serien/Parallel-Wandlung dient über den Bus verbunden. Ein ROM, in dem überwiegend An wendersoftware enthalten ist und ein Test-ROM sind über ein Schaltmittel MUX, das ein Multiplexer sein kann, ebenfalls mit dem Bus verbunden. Das Schaltmittel MUX ist beispielswei se über das Eingangs/ Ausgangstor I/O gesteuert durch die CPU ansteuerbar, was durch einen Pfeil St angedeutet ist.Referring to FIG. 1, a CPU, together with their associated RAM, an additional X-RAM, and a non-volatile EEPROM over ei nen bus are interconnected. A serial input / output port I / O is connected to the accumulator (not shown) contained in the CPU, which is also used for serial / parallel conversion via the bus. A ROM, which mainly contains user software, and a test ROM are also connected to the bus via a switching means MUX, which can be a multiplexer. The switching means MUX can be controlled, for example, by the CPU via the input / output port I / O, which is indicated by an arrow St.

In erfindungsgemäßer Weise kann über das Schaltmittel MUX im mer nur entweder das ROM oder das Test-ROM mit dem Bus ver bunden und adressiert werden. Die Adressen, mit denen das ROM adressiert werden kann, sind zumindest teilweise identisch mit den Adressen, mit denen das Test-ROM adressiert werden kann. Es ist daher anhand der Adressen nicht zu erkennen, ob das ROM oder das Test-ROM adressiert ist.In the manner according to the invention, the switching means MUX in only use either the ROM or the test ROM with the bus bound and addressed. The addresses with which the ROM can be addressed are at least partially identical with the addresses with which the test ROM is addressed can. It can therefore not be seen from the addresses whether the ROM or the test ROM is addressed.

Der Bus ist über das Schaltmittel MUX irreversibel mit dem ROM verbindbar, so daß nach Ablauf der Testphase das Test-ROM vollständig vom Bus abgetrennt werden kann.The bus is irreversible with the MUX switching device ROM connectable, so that after the test phase the test ROM can be completely separated from the bus.

Im Test-ROM ist vorzugsweise lediglich ein für den Start ei nes Tests erforderliches Testbeginnprogramm abgespeichert. Dieses wird nach einem Power-on-Reset aufgerufen, so daß Testroutinen von außerhalb in das X-RAM geladen und von dort ausgeführt werden können. Das Schreiben der Testroutinen in das X-RAM hat den Vorteil, daß dieser Vorgang einerseits we sentlich schneller abläuft und andererseits nur flüchtig ist, so daß die im X-RAM stehenden Testroutinen beispielsweise durch Abschalten der Versorgungsspannung schnell wieder ge löscht werden können. Nach Abschluß des Tests wird das Schaltmittel MUX irreversibel in einen Zustand gebracht, der einen Zugriff auf das Test-ROM über den Bus unmöglich macht.There is preferably only one for the start in the test ROM required test start program is saved. This is called after a power-on reset, so that Test routines loaded into the X-RAM from outside and from there can be executed. The writing of the test routines in the X-RAM has the advantage that this process on the one hand we runs considerably faster and on the other hand is only fleeting, so that the test routines in the X-RAM, for example by switching off the supply voltage again quickly can be deleted. After completing the test, it will Switching means MUX irreversibly brought into a state that makes access to the test ROM via the bus impossible.

Fig. 2 zeigt etwas detaillierter eine vorteilhafte Weiter bildung der erfindungsgemäßen integrierten Schaltung. Das Eingangs/Ausgangstor I/O ist wie bereits erwähnt über einen Adreßdekoder mittels einer SFR (Special Function Register)- Adresse über den Bus von der CPU adressierbar, die ihrerseits parallele Verbindungen zum Bus hat. Wenn das Eingangs/ Aus gangstor I/O über die SFR-Adresse angesteuert wird, werden die ein- und ausgehenden Daten über den Bus zur bzw. von der CPU transportiert. In der CPU kann programmgesteuert mittels des Akkumulators eine Serien/Parallel- beziehungsweise Paral lel/Serienwandlung ein- beziehungsweise ausgehender Daten stattfinden. Fig. 2 shows a little more detailed advantageous development of the integrated circuit according to the invention. As already mentioned, the input / output gate I / O can be addressed by the CPU via an address decoder using an SFR (Special Function Register) address via the bus, which in turn has parallel connections to the bus. If the input / output port I / O is controlled via the SFR address, the incoming and outgoing data are transported via the bus to and from the CPU. A serial / parallel or parallel / serial conversion of incoming or outgoing data can take place in the CPU under program control by means of the accumulator.

In erfindungsgemäßer Weise ist parallel zu diesem Übertra gungspfad ein Schieberegister SR geschaltet, mittels dem eine schnelle Serien/Parallel- beziehungsweise Parallel/Serien- Wandlung während der Testphase erfolgen kann. Das Schiebere gister SR wird von der CPU ebenfalls über eine SFR-Adresse angesprochen und gelesen. Hierzu ist ein entsprechender Adreßdecoder SFR beim Schieberegister SR vorgesehen. Über diese SFR-Adresse ist das Schieberegister von der CPU auch aktivier- und deaktivierbar.In the manner according to the invention is parallel to this transfer path switched a shift register SR, by means of which fast series / parallel or parallel / series Conversion can take place during the test phase. The slider The CPU also uses gister SR via an SFR address addressed and read. There is a corresponding one Address decoder SFR provided in the shift register SR. over this SFR address is also the shift register of the CPU can be activated and deactivated.

Damit erkannt werden kann, wann ein zu wandelndes Wort in das Schieberegister SR eingeschrieben ist, ist ein Zähler Z vor gesehen, der die Takte Cl, mit dem die Information in das Schieberegister SR eingeschrieben werden, zählt und jeweils nach einem Wort ein Signal an die CPU abgibt, die das Ein schreiben in das X-RAM steuert.So that it can be recognized when a word to be converted into the Shift register SR is registered, a counter Z is in front seen the the clocks Cl with which the information in the Shift registers SR are registered, counts and each after a word sends a signal to the CPU, which switches on write to the X-RAM controls.

Da eine CPU in integrierten Schaltungen üblicherweise 8Bit parallel verarbeiten kann, genügt im Prinzip ein 8Bit langes Schieberegister. Zur Synchronisation des Datenstromes muß dann ein einzelnes Startbit ausreichen. Nach jeweils 8 vom Zähler Z gezählten Takten findet dann eine Serien/Parallel- Wandlung beim Einlesen statt, indem der Inhalt des Schiebere gisters SR parallel auf den Bus gegeben wird.Since a CPU in integrated circuits usually has 8 bits can process in parallel, in principle an 8 bit long is sufficient Shift register. To synchronize the data stream then a single start bit is sufficient. After every 8 of Counter Z counted cycles then finds a series / parallel Conversion when reading takes place by the content of the slider gisters SR is given in parallel on the bus.

Es ist aber auch möglich, vor jedem einzulesenden Byte ein Startbit zu senden, wodurch die Verwendung eines Personal Computers als Tester vereinfacht würde. Dann ist aber ein 9Bit langes Schieberegister nötig. Außerdem wäre die Daten übertragungsrate geringer. However, it is also possible to enter one before each byte to be imported Send start bit, which means the use of a staff Computers would be simplified as a tester. Then there is one 9 bit long shift register required. It would also be the data transfer rate lower.

Die Erfindung läßt sich prinzipiell bei jeder beliebigen von einer CPU verarbeitbaren Wortbreite anwenden also insbesonde re auch bei 16Bit- und 32Bit-Zentraleinheiten. Das Schiebere gister muß dann lediglich eine entsprechende Länge haben.In principle, the invention can be used in any of of a CPU-processable word width, in particular re also with 16-bit and 32-bit central processing units. The slider gister then only has to have a corresponding length.

Ein möglicher Ablauf eines Tests läuft wie folgt ab: Zunächst sendet der Tester eine logische "0", um den Beginn eines Da tentransfers anzuzeigen. Damit wird der Zähler Z freigegeben, der nach jeweils 8 Takten anzeigt, daß ein Byte abzuholen ist. Die CPU kann dies durch ein spezielles Signal erfahren, es ist aber genau so gut möglich, diesen Zeitraum durch eine Software einzustellen. In der Warteschleife, in der die CPU auf den Beginn einer Übertragung wartete, wurde vorher der Adreßzähler des X-RAMs auf seinen Anfang eingestellt. Nach der Übertragung wird nun zunächst die Testroutine aufgerufen, anschließend springt die CPU wieder in die Empfangs- Warteschleife.A possible sequence of a test is as follows: First the tester sends a logical "0" to the beginning of a da display transfers. With this the counter Z is released, which indicates after 8 clocks that a byte is to be fetched is. The CPU can experience this through a special signal, but it is just as possible to cover this period with a Software. In the queue in which the CPU was waiting for the start of a transmission, the Address counter of the X-RAM set to its beginning. After The test routine is first called during transmission, then the CPU jumps back into the receive Holding pattern.

In der Pause zwischen zwei Übertragungen ist es möglich, den Zähler Z weiterlaufen zu lassen. Dadurch können interne Si gnale 8 Takte lang mit dem Systemtakt Cl mit dem Inhalt des Schieberegisters SR über eine beliebige Funktion wie zum Bei spiel ein XOR verknüpft werden (Sammelphase) und in den näch sten 8 Takten ausgegeben werden (Ausgabephase). Die Verknüp fung ist durch einen Doppelpfeil vom Schieberegister SR zum XOR-Gatter angedeutet. Tatsächlich wird das Ausgangssignal des Schieberegisters SR über das XOR auf seinen Eingang rück gekoppelt werden. Das XOR kann zum Zwecke der Verschlüsselung gesteuert von der CPU ein- bzw. ausgeschaltet werden. Dies ist durch einen Pfeil Pf angedeutet. In jeder Sammelphase kann dieser Vorgang durch ein Startbit unterbrochen werden, so daß ein neuer Datenstrom empfangen werden kann. Die Ver knüpfung der internen Signale mit dem Inhalt des Schieberegi sters SR während der Sammelphase hat zwei Gründe. Zum einen können dadurch alle 8 Werte, die in der Sammelphase verknüpft werden, auf ihre Korrektheit geprüft werden; zum anderen wird dadurch kein Originalsignal an die Außenwelt weitergegeben, so daß ein Mißbrauch dieser Information für potentielle An greifer nicht möglich ist.In the pause between two transmissions, it is possible to Let counter Z continue to run. Internal Si gnale 8 bars with the system clock Cl with the content of the Shift register SR via any function such as for example game an XOR (collection phase) and in the next 8 cycles are output (output phase). The link fung is by a double arrow from the shift register SR to XOR gate indicated. In fact, the output signal of the shift register SR back to its input via the XOR be coupled. The XOR can be used for encryption controlled on or off by the CPU. This is indicated by an arrow Pf. In every collection phase this process can be interrupted by a start bit, so that a new data stream can be received. The Ver Linking the internal signals with the content of the shift register sters SR during the collection phase has two reasons. On the one hand can do all 8 values linked in the collection phase will be checked for correctness; to the other thereby no original signal passed on to the outside world, so that misuse of this information for potential applicants gripper is not possible.

Diese vorteilhafte Weiterbildung dient der Erhöhung der Te stabdeckung und der früheren Erkennung von defekten Chips, sofern die Defekte an den beobachteten internen Signalen er kennbar sind.This advantageous development serves to increase the Te staff coverage and the earlier detection of defective chips, if the defects in the observed internal signals er are recognizable.

Claims

1. Integrated circuit with a CPU, a user ROM and a bus connecting them, characterized by a test ROM likewise connected to the bus, the address space of which lies within the user ROM address space, an external CPU connected to the bus RAM (XRAM) and a switching means (MUX) that only allow access to either the user ROM or the test ROM.

2. Integrated circuit with a CPU, a user ROM as well as a bus connecting them, to which access is only possible possible via at least one serial input / output port (I / O) is and an internal series / parallel conversion occur the or parallel / series conversion of outgoing data program controlled by the CPU, marked by a test ROM also connected to the bus Address space is within the user ROM address space CPU-external RAM (XRAM) and a switching means (MUX), the ei Access only to either the user ROM or the test ROM enables.

3. Integrated circuit according to claim 1 or 2, characterized, that the switching means (MUX) irreversibly in a state can be brought, he only one access to the user ROM leaves.

4. Integrated circuit according to claim 2 or 3, characterized, that the serial input / output port (I / O) to the Seri / Parallel conversion additionally via an activation and deak activatable shift register (SR) with an internal bus ver is binding.

5. Integrated circuit according to claim 4, characterized, that the deactivation of the shift register (SR) is irreversible is feasible.

6. Integrated circuit according to claim 4, characterized, that the shift register (SR) via a logic gate (XOR) is fed back.

7. A method for testing an integrated circuit which has a CPU and a test ROM and a CPU-external RAM, comprising the steps:

- after a power-on reset, a test start program implemented in the test ROM is activated,
controlled by the test start program, test routines are loaded into the RAM and executed from there by the CPU,
- After the end of the test, the test routines in RAM are deleted and execution of the test start program implemented in the test ROM is irreversibly prevented.

8. The method according to claim 7, characterized, that the test routines via a serial input / output port (I / O) and a switchable series / parallel converter in the RAM can be written.